CN108735761A - 导电图案结构及其制备方法、阵列基板和显示装置 - Google Patents

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Abstract

本发明涉及一种导电图案结构及其制备方法、阵列基板和显示装置。本公开提供了一种导电图案结构，该导电图案结构包括：第一金属图案和第二金属图案，其中，所述第二金属图案覆盖所述第一金属图案的侧表面；形成所述第一金属图案的金属的活性比形成所述第二金属图案的金属的活性弱。本公开通过在第一金属图案上形成包覆于其侧表面上的第二金属图案以防止第一金属图案的侧表面被氧化，从而避免了第一金属图案导电性降低的问题，进而避免了产品良率下降的问题，除此之外，还降低了对设备和外界环境的要求，从而降低了导电图案结构制作工艺的复杂性，降低了生产成本。

Description

导电图案结构及其制备方法、阵列基板和显示装置
技术领域
本公开的实施例涉及一种导电图案结构及其制备方法、阵列基板和显示装置。
背景技术
目前，制作薄膜晶体管液晶显示器(TFT-LCD)的栅线、栅极、源极、漏极和数据线的材料一般选择化学性质比较稳定但电阻率较高的Ta、Cr、Mo等金属或者上述金属形成的合金。在TFT-LCD器件的尺寸较小、分辨率比较低的情形下，栅极信号的延迟比较小，对器件的显示效果的影响不明显。然而，随着TFT-LCD的尺寸和分辨率不断地提高，栅线长度也随着增大，信号延迟时间也随之增大，信号延迟增加到一定的程度，一些像素得不到充分的充电，可能造成亮度不均匀，使TFT-LCD的对比度下降，严重地影响了图像的显示质量。为此，可以采用低电阻金属例如Cu制作栅线、栅极、源极、漏极和数据线来解决这一问题。
当采用低电阻金属制作金属线或者金属电极时，又会出现低电阻金属被氧化以及低电阻金属离子扩散到半导体层中，使得薄膜晶体管的性能恶化的问题，从而严重影响了TFT产品性能。这样的问题在低电阻金属制作的金属线或者金属电极处于高温条件下时尤其明显。
发明内容
本公开至少一实施例提供一种导电图案结构，该导电图案结构包括：第一金属图案和第二金属图案，其中，所述第二金属图案覆盖所述第一金属图案的侧表面；形成所述第一金属图案的金属的活性比形成所述第二金属图案的金属的活性弱。
例如，在本公开至少一实施例提供的导电图案结构中，形成所述第一金属图案的金属包括铜基金属和银基金属中的至少之一。
例如，在本公开至少一实施例提供的导电图案结构中，形成所述第二金属图案的金属包括镍、钼、铌、铝和钛中的至少之一。
例如，在本公开至少一实施例提供的导电图案结构中，所述铜基金属包括Cu、CuMo、CuTi、CuMoW、CuMoNb或者CuMoTi；所述银基金属包括Ag、AgMo、AgTi、AgMoW、AgMoNb或者AgMoTi。
例如，在本公开至少一实施例提供的导电图案结构中，在所述铜基金属中，铜的质量百分含量为90wt％～100wt％；在所述银基金属中，银的质量百分含量为90wt％～100wt％。
例如，本公开至少一实施例提供的导电图案结构还包括缓冲层，其中，所述第一金属图案设置在所述缓冲层上。
例如，在本公开至少一实施例提供的导电图案结构中，形成所述缓冲层的材料包括Mo、Nb、Ti、MoW、MoNb、MoTi、WNb、WTi、TiNb、氮化硅、氧化硅和氮氧化硅中的至少之一。
例如，本公开至少一实施例提供的导电图案结构还包括覆盖所述第一金属图案的上表面的第三金属图案。
例如，在本公开至少一实施例提供的导电图案结构中，形成所述第三金属图案的材料包括Mo、Nb、Ti、MoW、MoNb、MoTi、WNb、WTi和TiNb中的至少之一。
本公开至少一实施例还提供一种阵列基板，包括上述任一导电图案结构。
本公开至少一实施例还提供一种显示装置，包括上述任一阵列基板。
本公开至少一实施例还提供一种导电图案结构的制备方法，该制备方法包括：形成第一金属图案；在所述第一金属图案的侧表面形成第二金属图案；其中，形成所述第一金属图案的金属的活性比形成所述第二金属图案的金属的活性弱。
例如，在本公开至少一实施例提供的制备方法中，在所述第一金属图案的侧表面形成第二金属图案包括：将形成有所述第一金属图案的衬底基板置于包含第二金属离子的溶液中，以形成包覆所述第一金属图案的侧表面的第二金属图案。
例如，在本公开至少一实施例提供的制备方法中，形成所述第一金属图案的金属包括铜基金属和银基金属中的至少之一。
例如，在本公开至少一实施例提供的制备方法中，形成所述第二金属图案的金属包括镍、钼、铌、铝和钛中的至少之一。
例如，在本公开至少一实施例提供的制备方法中，所述包含第二金属离子的溶液包括镍、钼、铌、铝或者钛的氯化物、硝酸盐或者硫酸盐溶液。
例如，在本公开至少一实施例提供的制备方法中，形成所述第一金属图案之前，还包括形成缓冲层。
例如，在本公开至少一实施例提供的制备方法中，形成所述缓冲层的材料包括Mo、Nb、Ti、MoW、MoNb、MoTi、WNb、WTi、TiNb、氮化硅、氧化硅和氮氧化硅中的至少之一。
例如，本公开至少一实施例提供的制备方法，还包括：在所述第一金属图案的上表面形成第三金属图案。
例如，在本公开至少一实施例提供的制备方法中，形成所述第三金属图案的材料包括Mo、Nb、Ti、MoW、MoNb、MoTi、WNb、WTi和TiNb中的至少之一。
本公开的实施例通过在第一金属图案上形成包覆于其侧表面上的第二金属图案以防止第一金属图案的侧表面被氧化，从而避免了第一金属图案导电性降低的问题，进而避免了产品良率下降的问题，除此之外，还降低了对设备和外界环境的要求，从而降低了导电图案结构制作工艺的复杂性，降低了生产成本。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为一种导电图案结构的截面结构示意图；
图2为MoNb/Cu/MoNb金属层中Cu金属的侧面被氧化的扫描电镜图；
图3为本公开一实施例提供的一种导电图案结构的截面结构示意图；
图4为电解质溶液的导电机理图；
图5为本公开一实施例提供的另一种导电图案结构的截面结构示意图；
图6为本公开一实施例提供的又一种导电图案结构的截面结构示意图；
图7为本公开一实施例提供的又一种导电图案结构的截面结构示意图；
图8为本公开一实施例提供的一种阵列基板的截面结构示意图；
图9为本公开一实施例提供的一种显示装置的框图；以及
图10为本公开一实施例提供的一种导电图案结构的制备方法的流程图。
附图标记：
101-第一缓冲层；102-低电阻金属；103-第二缓冲层；20-导电图案结构；201-第一金属图案；202-第二金属图案；203-缓冲层；30-阵列基板；301-衬底基板；302-栅极；303-栅绝缘层；304-有源层；305-第一源漏电极；306-第二源漏电极；307-有机绝缘层；308-钝化层；309-第一电极；310-第二电极；311-公共电极线；312-第一绝缘层；40-显示装置。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在显示器件的制作过程中，目前已实现产业化的薄膜晶体管(Thin FilmTransistor,TFT)主要包括使用非晶硅、多晶硅、单晶硅、金属氧化物或碳纳米管等作为有源层材料的TFT。上述各种类型的薄膜晶体管通常采用低电阻金属作为导线或者金属电极的材料。低电阻的金属极易被氧化，从而会影响金属配线和金属电极的导电性能，严重影响了薄膜晶体管的性能，除此之外，低电阻的金属离子容易扩散到薄膜晶体管的有源层中，使得薄膜晶体管的性能恶化。对于金属氧化物作为有源层的薄膜晶体管，上述金属配线或者金属电极被氧化和金属离子扩散的现象尤其严重。
通常，在低电阻金属的上下两侧分别形成第一缓冲层和第二缓冲层，以防止低电阻金属被氧化，以及减少金属离子向半导体层中扩散的现象。例如，图1为一种导电图案结构的截面结构示意图。如图1所示，在低电阻金属102的上下两侧分别形成第一缓冲层101和第二缓冲层103后，在后续对第一缓冲层/金属/第二缓冲层的三层结构进行刻蚀等工艺步骤后三层结构中间的一层低电阻金属的侧面可能会暴露于空气中，在后续的沉积绝缘层薄膜和高温退火工艺等步骤中，侧面的低电阻金属102极易被氧化，除此之外，还可能导致低电阻金属102缩进以及金属线断线的问题。例如，图2为MoNb/Cu/MoNb金属层中Cu金属的侧面被氧化的扫描电镜图。从图2中可以看出，在铜金属的侧面形成了疏松状的突出物，该疏松状的突出物为铜的氧化物。
本公开至少一实施例提供一种导电图案结构，该导电图案结构包括：第一金属图案和第二金属图案，第二金属图案覆盖第一金属图案的侧表面，且形成第一金属图案的金属的活性比形成第二金属图案的金属的活性弱。
本公开的实施例通过在第一金属图案上形成包覆于其侧表面上的第二金属图案以防止第一金属图案的侧表面被氧化，从而避免了第一金属图案导电性降低的问题，进而避免了产品良率下降的问题。除此之外，如下所述，本公开实施例还降低了对设备和外界环境的要求，从而降低了导电图案结构制作工艺的复杂性，降低了生产成本。
需要说明的是，金属活性是指金属被置换出来的灵活程度，根据金属活动顺序表中金属排布的顺序，从前往后金属活性逐渐降低。在金属活性顺序表中，形成第一金属图案的金属的位置比形成第二金属图案的金属的位置更靠后。
需要说明的是，第二金属图案覆盖第一金属图案的侧表面是指第二金属图案覆盖第一金属图案的全部侧表面或部分侧表面。处于更好地保护第一金属图案的目的，第二金属图案覆盖第一金属图案的全部侧表面。
需要说明的是，在第二金属图案覆盖第一金属图案的侧表面的情形下，第二金属图案也可以覆盖第一金属图案的上表面和/或下表面。
例如，图3为本实施例提供的一种导电图案结构的截面结构示意图。如图3所示，在该导电图案结构20中，第二金属图案202覆盖第一金属图案201的侧表面，以将暴露出的第一金属图案201的侧表面与外界完全隔绝，从而防止了第一金属图案201被氧化，避免了第一金属图案201的导电性降低的问题。
如图3所示，第一金属图案201的侧表面被第二金属图案202覆盖，第二金属图案202暴露在外，在此情形下，第二金属图案202可能被氧化，即使第二金属图案202被氧化也会在其表面快速形成一层比较薄的且致密性好的氧化物薄膜，可以阻止氧化反应进一步发生。
例如，第一金属图案的材料为低电阻金属材料，该低电阻金属材料包括铜基金属和银基金属中的至少之一，即可以仅包括铜基金属，也可以仅包括银基金属，还可以同时包括铜和银。
例如，铜基金属包括Cu、CuMo、CuTi、CuMoW、CuMoNb或者CuMoTi；银基金属包括Ag、AgMo、AgTi、AgMoW、AgMoNb或者AgMoTi。
例如，在铜基金属中，铜的质量百分含量为90wt％～100wt％，例如，90wt％、92wt％、94wt％、96wt％、98wt％或者100wt％；在银基金属中，银的质量百分含量为90wt％～100wt％，例如，90wt％、92wt％、94wt％、96wt％、98wt％或者100wt％。
例如，形成第二金属图案的金属包括镍、钼、铌、铝和钛中的至少之一。在金属活动顺序表中，上述金属位于铜之前，且上述金属对应的金属氧化物的致密性好，从而阻止了氧化反应的进一步发生。
例如，该第一图案的厚度为200～400nm，例如，200nm、250nm、300nm、350nm或者400nm。
例如，该第二金属图案的厚度为10～50nm，例如，10nm、20nm、25nm、30nm、35nm、40nm或者50nm。
例如，在第一金属图案的侧表面形成第二金属图案的过程可以采用电解池反应完成。需要说明的是，将电能转化为化学能的过程称为电解，相应的装置为电解池，电解池的工作介质为电解质溶液。例如，图4为电解质溶液的导电机理图，电解质溶液的导电机理为：阴离子在阳极上失去电子发生氧化反应，失去的电子经外电路流向电源的正极，或者，当阳极的材料为活性电极材料时，阳极自身会失电子被氧化，形成与阳极金属对应的阳离子；阳离子在阴极上得到外电源负极提供的电子以发生还原反应。
例如，本公开实施例中的电解池反应包括如下示例：
示例一：第一金属图案的材料为铜金属单质，该铜金属单质作为阴极，阳极材料为惰性电极(例如，铂或者钯等)，电解质溶液为氯化镍溶液(NiCl2)。电解质溶液中的阴离子Cl-1向阳极移动，在阳极上发生氧化反应；阳离子Ni2+向阴极移动，并在阴极上得电子以形成镍金属单质。
该电解池反应为：
阳极：2Cl-1-2e-＝Cl2(g)
阴极：Ni2++2e-＝Ni
通过上述电化学反应就可以在以铜金属单质作为阴极的电极上形成镍金属单质，即在第一金属图案(铜金属单质)上形成第二金属图案(镍金属单质)。
需要说明的是，上述铜金属单质可以替换为银金属单质、铜基金属合金或者银基金属合金，氯化镍溶液(NiCl2)可以替换为硫酸镍溶液(NiSO4)、硝酸镍溶液(Ni(NO3)2)、氯化铝溶液(AlCl3)、硫酸铝溶液(Al2(SO4)3)、硝酸铝溶液(Al(NO3)3)以及钼、铌和钛的硫酸盐、硝酸盐或者氯化盐等离子溶液，电解池反应类似于上述阳极反应和阴极反应。
示例二：第一金属图案的材料为铜金属单质，该铜金属单质作为阴极，阳极材料为镍金属单质，电解质溶液为氯化镍溶液(NiCl2)，阳极材料为镍金属单质，即阳极为活性电极材料，阳极本身会失电子被氧化成金属离子Ni2+；阳极被氧化形成的Ni2+和溶液中的Ni2+向阴极移动，并在阴极上得电子以形成镍金属单质。
该电解池反应为：
阳极：Ni-2e-＝Ni2+
阴极：Ni2++2e-＝Ni
通过上述电化学反应就可以在以铜金属单质作为阴极的电极上形成镍金属单质，即在第一金属图案(铜金属单质)上形成第二金属图案(镍金属单质)。
需要说明的是，上述铜金属单质可以替换为银金属单质、铜基金属合金或者银基金属合金，电解质溶液可以替换为硫酸镍溶液(NiSO4)、硝酸镍溶液(Ni(NO3)2)、氯化铝溶液(AlCl3)、硫酸铝溶液(Al2(SO4)3)、硝酸铝溶液(Al(NO3)3)，或者钼、铌和钛的硫酸盐、硝酸盐或者氯化盐等离子溶液，或者水溶液，电解池反应类似于上述阳极和阴极反应。
例如，可以从金属的活性比铜或者银更强的金属中选择易发生钝化反应的金属，例如镍、铝、钼、铌和钛。上述金属即使在空气中被氧化也是快速形成一层致密的氧化物薄膜，从而可以阻止氧化反应深入地进行。当该导电图案结构应用于阵列基板中时，在制作阵列基板的过程中，在后续的化学气相沉积和退火工艺中氧化反应也不会进一步地发生，从而可以有效防止铜或者银金属材料形成的第一金属图案被氧化和被腐蚀带来的良率下降的问题。
例如，可以通过磁控溅射的方式沉积金属薄膜，然后再对金属薄膜进行图案化以形成第二金属图案；然而，磁控溅射的过程需要在真空腔室中完成，需要昂贵的设备，成本很高。用本公开实施例提供的电解池反应的方法在第一金属图案的侧表面形成第二金属图案的制作过程简单，且不需要苛刻的外界条件，从而节省了制作成本。
例如，图5为本公开实施例提供的另一种导电图案结构的截面结构示意图，第二金属图案202覆盖第一金属图案201的上表面和全部的侧表面。这样可以防止第一金属图案201的上表面被氧化。
例如，图6为本实施例提供的又一种导电图案结构的截面结构示意图。如图6所示，该导电图案结构还包括缓冲层203，该第一金属图案201设置在该缓冲层203上。例如，形成该缓冲层203的材料包括不容易产生离子扩散现象的金属材料或者无机非金属材料。设置缓冲层203，可以防止第一金属图案201的下表面被氧化并防止第一金属图案201中的金属发生扩散。例如，该金属材料包括Mo、Nb、Ti、MoW、MoNb、MoTi、WNb、WTi或者TiNb，该无机非金属材料包括氮化硅、氧化硅和氮氧化硅中的至少之一。
如图6所示，第二金属图案202还可以形成在缓冲层203的侧表面上，以及形成在第一金属图案201的上表面上。
例如，该缓冲层的厚度为20～30nm，例如，20nm、25nm或者30nm。
例如，图7为本实施例提供的又一种导电图案结构的截面结构示意图。如图7所示，该导电图案结构20还包括覆盖在第一金属图案201的上表面的第三金属图案204。设置第三金属图案204，可以防止第一金属图案201的上表面被氧化并防止第一金属图案201中的金属发生扩散。
例如，形成该第三金属图案204的材料包括Mo、Nb、Ti、MoW、MoNb、MoTi、WNb、WTi和TiNb中的至少之一。
本公开实施例还提供一种阵列基板，该阵列基板包括如上所述的任一导电图案结构。
例如，该导电图案结构可以为阵列基板中的栅极、栅线、第一源漏电极、第二源漏电极、数据线和公共电极线中的至少之一。
例如，设置在阵列基板上的薄膜晶体管主要包括非晶硅薄膜晶体管、多晶硅薄膜晶体管、单晶硅薄膜晶体管、金属氧化物薄膜晶体管或碳纳米管薄膜晶体管等。用于制备显示器件的阵列基板使用较多的是金属氧化物薄膜晶体管。金属氧化物薄膜晶体管具有载流子迁移率高的优点，这样，薄膜晶体管可以做得很小，从而可以提高平板显示器的分辨率，改善显示器件的显示效果；同时金属氧化物薄膜晶体管还具有特性不均现象少、材料和工艺成本低、工艺温度低、可利用涂布工艺、半导体层透明度高、带隙大等优点。以下以阵列基板中的薄膜晶体管为底栅型金属氧化物薄膜晶体管为例加以说明。
例如，图8为本实施例提供的一种阵列基板的截面结构示意图。如图8所示，该阵列基板30包括：衬底基板301、设置在衬底基板301上的栅极302、栅绝缘层303、有源层304、第一源漏电极305、第二源漏电极306、有机绝缘层307、钝化层308、第一电极309、第一绝缘层312、第二电极310和公共电极线311。
例如，该阵列基板30中的栅极302、栅线(未示出)、第一源漏电极305、第二源漏电极306、数据线(未示出)和公共电极线311可以为本公开实施例中的任一导电图案结构，这样，通过在第一金属图案(例如，铜金属图案或者银金属图案)的侧表面上形成金属活性相对较强的第二金属图案(例如，镍、钼、铌、铝和钛金属图案)，可以有效防止铜或者银材料形成的第一金属图案被深入氧化和被腐蚀带来的良率下降的问题。
例如，镍、铝、钼、铌和钛即使被氧化也是形成一层薄且致密的氧化物薄膜，从而可以阻止氧化反应深入地进行。当该导电图案结构应用于阵列基板中时，在制作阵列基板的过程中，在后续的化学气相沉积和退火工艺中氧化反应也不会进一步地发生，从而可以有效防止铜或者银金属材料形成的第一金属图案被氧化和被腐蚀带来的良率下降的问题。
例如，可以通过磁控溅射的方式沉积金属薄膜，然后再对金属薄膜进行图案化以形成第二金属图案；然而，磁控溅射的过程需要在真空腔室中完成，需要昂贵的设备，成本很高。用本公开实施例提供的电解池反应的方法在第一金属图案的侧表面形成第二金属图案的制作过程简单，且不需要苛刻的外界条件，从而节省了制作成本。
例如，有源层304为金属氧化物半导体，该有源层304的材料包括IGZO、HIZO、IZO、a-InZnO、a-InZnO、ZnO、In2O3:Sn、In2O3:Mo、Cd2SnO4、ZnO:Al、TiO2:Nb或者Cd-Sn-O。
例如，本实施例中栅绝缘层303的材料包括氧化硅、氮化硅和氮氧化硅中的至少之一，栅绝缘层303的材料还可以采用与上述各物质的材料特性相同或相近的其他无机绝缘材料。
例如，衬底基板301包括透明绝缘基板，其材料可以是玻璃、石英、塑料或其他适合的材料。
例如，有机绝缘层307的材料包括聚酰亚胺、四氟乙烯-全氟烷氧基乙烯基醚共聚物、丙烯酸树脂或者聚对苯二甲酸乙二醇酯中的一种或多种。
例如，钝化层308的材料包括氮化硅、氧化硅、氮氧化硅、二氧化钛和三氧化二铝中的一种或多种。
例如，该第一电极309为像素电极，第二电极310为公共电极；或者，第一电极309为公共电极，第二电极310为像素电极。
例如，该第一电极309和第二电极310可以由透明导电材料或金属材料形成，例如，该透明导电材料包括氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟镓(IGO)、氧化镓锌(GZO)氧化锌(ZnO)、氧化铟(In2O3)、氧化铝锌(AZO)和碳纳米管等。该金属材料包括银、铝等。
例如，该第一电极309和第二电极310的形成顺序可以调换，即第二电极310可以位于第一电极309之上，第一电极309也可以位于第二电极310之上，在此不作限制。
例如，本实施例提供的阵列基板中的薄膜晶体管可以为底栅型薄膜晶体管，例如，ES(刻蚀阻挡层)结构的薄膜晶体管或者BCE(背沟道刻蚀)结构的薄膜晶体管，还可以为顶栅型薄膜晶体管或者双栅型薄膜晶体管。
本公开实施例还提供一种显示装置，该显示装置包括如上所述的任一阵列基板。例如，图9为本实施例提供的一种显示装置的框图。如图9所示，该显示装置40包括阵列基板30。
该显示装置40的一个示例为液晶显示装置，其中，阵列基板与对置基板彼此对置以形成液晶盒，在液晶盒中填充有液晶材料。该对置基板例如为彩膜基板。阵列基板的每个子像素的像素电极用于施加电场对液晶材料的旋转的程度进行控制从而进行显示操作。在一些示例中，该液晶显示装置还包括为阵列基板提供背光的背光源。
该显示装置的其他示例可以为有机发光二极管(OLED)显示装置或电子纸显示装置等。
例如，该显示装置40中的其他结构可参见常规设计。该显示装置例如可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不再赘述，也不应作为对本公开的限制。该显示装置的实施可以参见上述中阵列基板的实施例，重复之处不再赘述。
本实施例还提供一种导电图案结构的制备方法，例如，图10为本公开实施例提供的一种导电图案结构的制备方法的流程图。例如，该制备方法包括：
S101：形成第一金属图案；
例如，形成第一金属图案的过程包括：在衬底基板上沉积第一金属薄膜，对第一金属薄膜进行图案化处理，以形成第一金属图案。
例如，采用溅射或热蒸发的方法，连续沉积厚度为200～400nm的第一金属薄膜。例如，该第一金属薄膜的厚度为200nm、250nm、300nm、350nm或者400nm。
例如，该衬底基板可以是透明绝缘基板，其材料可以是玻璃、石英、塑料或者其他适合的材料。
例如，第一金属图案的材料为低电阻金属材料，该低电阻金属材料包括铜基金属和银基金属中的至少之一，即可以仅包括铜基金属，也可以仅包括银基金属，还可以同时包括铜和银。
例如，铜基金属包括Cu、CuMo、CuTi、CuMoW、CuMoNb或者CuMoTi；银基金属包括Ag、AgMo、AgTi、AgMoW、AgMoNb或者AgMoTi。
例如，在铜基金属中，铜的质量百分含量为90wt％～100wt％；在银基金属中，银的质量百分含量为90wt％～100wt％，例如，90wt％、92wt％、94wt％、96wt％、98wt％或者100wt％。
例如，对第一金属薄膜进行图案化处理的过程包括：在第一金属图案上涂覆一层光刻胶，采用掩膜板对光刻胶进行曝光和显影处理，使光刻胶形成光刻胶未保留区域和光刻胶保留区域，其中，光刻胶保留区域对应于第一金属图案(例如，阵列基板中栅极、栅线、第一源漏电极、第二源漏电极、数据线或者公共电极线)所在区域，光刻胶未保留区域对应于上述图形以外的区域；进行刻蚀工艺以完全刻蚀掉光刻胶未保留区域的第一金属薄膜；剥离剩余的光刻胶，形成第一金属图案。
S102：在第一金属图案的侧表面形成第二金属图案，形成该第一金属图案的金属的活性比形成该第二金属图案的金属的活性弱。
金属活性是指金属被置换出来的灵活程度，根据金属活动顺序表中金属排布的顺序，从前往后金属活性逐渐降低。在金属活性顺序表中，形成第一金属图案的金属的位置比形成第二金属图案的金属的位置更靠后。
例如，在导电图案结构中，第二金属图案覆盖第一金属图案的侧表面，以将暴露出的第一金属图案的侧表面与外界完全隔绝，从而防止了第一金属图案被氧化，且避免了第一金属图案的导电性降低的问题。
例如，在本公开实施例提供的制备方法中，在第一金属图案的侧表面形成第二金属图案的过程可以采用电解池反应完成。例如，该过程包括：将形成有第一金属图案的衬底基板置于包含第二金属离子的溶液中，在外电流的作用下将电能转化成化学能，形成包覆该第一金属图案的侧表面的第二金属图案。
例如，电解池反应包括如下示例：
示例一：第一金属图案的材料为铜金属单质，该铜金属单质作为阴极，阳极材料为惰性电极(例如，铂或者钯等)，电解质溶液为氯化镍溶液(NiCl2)。电解质溶液中的阴离子Cl-1向阳极移动，在阳极上发生反应；阳离子Ni2+向阴极移动，并在阴极上得电子以形成镍金属单质。
该电解池反应为：
阳极：2Cl-1-2e-＝Cl2(g)
阴极：Ni2++2e-＝Ni
通过上述电化学反应可以在以铜金属单质作为阴极的电极上形成镍金属单质，即在第一金属图案(铜金属单质)上形成第二金属图案(镍金属单质)。
需要说明的是，上述铜金属单质可以替换为银金属单质、铜基金属合金或者银基金属合金，电解质溶液可以替换为硫酸镍溶液(NiSO4)、硝酸镍溶液(Ni(NO3)2)、氯化铝溶液(AlCl3)、硫酸铝溶液(Al2(SO4)3)、硝酸铝溶液(Al(NO3)3)以及钼、铌和钛的硫酸盐、硝酸盐或者氯化盐等离子溶液，电解池反应类似于上述阳极和阴极反应。
示例二：第一金属图案的材料为铜金属单质，该铜金属单质作为阴极，阳极材料为镍金属单质，电解质溶液为氯化镍溶液(NiCl2)，阳极材料为镍金属单质，为活性电极材料，阳极本身会失电子被氧化成金属离子Ni2+；阳极被氧化形成的Ni2+和溶液中的Ni2+向阴极移动，并在阴极上得电子以形成镍金属单质。
该电解池反应为：
阳极：Ni-2e-＝Ni2+
阴极：Ni2++2e-＝Ni
通过上述电化学反应可以在以铜金属单质作为阴极的电极上形成镍金属单质，即在第一金属图案(铜金属单质)上形成第二金属图案(镍金属单质)。
需要说明的是，上述铜金属单质可以替换为银金属单质、铜基金属合金或者银基金属合金，电解质溶液可以替换为硫酸镍溶液(NiSO4)、硝酸镍溶液(Ni(NO3)2)、氯化铝溶液(AlCl3)、硫酸铝溶液(Al2(SO4)3)、硝酸铝溶液(Al(NO3)3)，或者钼、铌和钛的硫酸盐、硝酸盐或者氯化盐等离子溶液，或者水溶液，电解池反应类似于上述阳极和阴极反应。
例如，镍、铝、钼、铌和钛即使在空气中被氧化也是形成一层薄且致密的氧化物薄膜，从而可以阻止氧化反应深入地进行。当该导电图案结构应用于阵列基板中时，在制作阵列基板的过程中，在后续的化学气相沉积和退火工艺中氧化反应也不会进一步地发生，从而可以有效防止铜或者银金属材料形成的第一金属图案被氧化和被腐蚀带来的良率下降的问题。例如，可以通过磁控溅射的方式沉积金属薄膜，然后再对金属薄膜进行图案化以形成第二金属图案；然而，磁控溅射的过程需要在真空腔室中完成，需要昂贵的设备，成本很高。用本公开实施例提供的电解池反应的方法在第一金属图案的侧表面形成第二金属图案的制作过程简单，且不需要苛刻的外界条件，从而节省了制作成本。
例如，本公开实施例提供的制备方法，在形成第一金属图案之前还包括形成缓冲层。例如，形成第一金属图案之前，即在衬底基板上沉积第一金属薄膜之前，还包括采用磁控溅射的方法或者化学气相沉积的方法形成缓冲层薄膜，并采用构图工艺形成缓冲层。
例如，沉积缓冲层薄膜的过程包括通过等离子体增强化学气相沉积(PlasmaEnhanced Chemical Vapor Deposition，PECVD)方法连续沉积氧化物、氮化物或者氧氮化合物的膜层，然后刻蚀形成缓冲层。对应的反应气体可以为SiH4、NH3、N2、SiH2Cl2或N2。采用PECVD方法沉积具有温度低、沉积速率快、成膜质量好、针孔较少以及不易龟裂的优点。
例如，缓冲层的材料包括Mo、Nb、Ti、MoW、MoNb、MoTi、WNb、WTi、TiNb、氮化硅、氧化硅和氮氧化硅中的至少之一。
例如，该导电图案结构的制备方法还包括：在第一金属图案的上表面形成第三金属图案。
例如，形成第三金属图案的材料包括Mo、Nb、Ti、MoW、MoNb、MoTi、WNb、WTi和TiNb中的至少之一。
例如，形成第三金属图案的过程可以参见上述形成第一金属图案的过程，在此不再赘述。
例如，可以首先依次形成缓冲薄膜、第一金属薄膜和第三金属薄膜，然后通过采用一块掩模板的一次构图工艺，形成缓冲层、第一金属图案和第三金属图案。
本公开的实施例提供的导电图案结构及其制备方法、阵列基板和显示装置具有以下至少一项有益效果：
(1)在第一金属图案上形成包覆于其侧表面的第二金属图案以防止第一金属图案的侧表面被氧化，从而避免了第一金属图案导电性降低的问题，进而避免了产品良率的下降的问题；
(2)降低了对设备和外界环境的要求，从而降低了导电图案结构制作工艺的复杂性；
(3)降低了生产成本。
有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (20)

1.一种导电图案结构，包括：第一金属图案和第二金属图案，
其中，所述第二金属图案覆盖所述第一金属图案的侧表面；
形成所述第一金属图案的金属的活性比形成所述第二金属图案的金属的活性弱。
2.根据权利要求1所述的导电图案结构，其中，形成所述第一金属图案的金属包括铜基金属和银基金属中的至少之一。
3.根据权利要求2所述的导电图案结构，其中，形成所述第二金属图案的金属包括镍、钼、铌、铝和钛中的至少之一。
4.根据权利要求2所述的导电图案结构，其中，所述铜基金属包括Cu、CuMo、CuTi、CuMoW、CuMoNb或者CuMoTi；所述银基金属包括Ag、AgMo、AgTi、AgMoW、AgMoNb或者AgMoTi。
5.根据权利要求4所述的导电图案结构，其中，在所述铜基金属中，铜的质量百分含量为90wt％～100wt％；在所述银基金属中，银的质量百分含量为90wt％～100wt％。
6.根据权利要求1-5中任一项所述的导电图案结构，还包括缓冲层，其中，所述第一金属图案设置在所述缓冲层上。
7.根据权利要求6所述的导电图案结构，其中，形成所述缓冲层的材料包括Mo、Nb、Ti、MoW、MoNb、MoTi、WNb、WTi、TiNb、氮化硅、氧化硅和氮氧化硅中的至少之一。
8.根据权利要求1-5中任一项所述的导电图案结构，还包括覆盖所述第一金属图案的上表面的第三金属图案。
9.根据权利要求8所述的导电图案结构，其中，形成所述第三金属图案的材料包括Mo、Nb、Ti、MoW、MoNb、MoTi、WNb、WTi和TiNb中的至少之一。
10.一种阵列基板，包括权利要求1-9中任一项所述的导电图案结构。
11.一种显示装置，包括权利要求10所述的阵列基板。
12.一种导电图案结构的制备方法，包括：
形成第一金属图案；
在所述第一金属图案的侧表面形成第二金属图案；其中，
形成所述第一金属图案的金属的活性比形成所述第二金属图案的金属的活性弱。
13.根据权利要求12所述的制备方法，其中，在所述第一金属图案的侧表面形成第二金属图案包括：将形成有所述第一金属图案的衬底基板置于包含第二金属离子的溶液中，以形成包覆所述第一金属图案的侧表面的第二金属图案。
14.根据权利要求12所述的制备方法，其中，形成所述第一金属图案的金属包括铜基金属和银基金属中的至少之一。
15.根据权利要求14所述的制备方法，其中，形成所述第二金属图案的金属包括镍、钼、铌、铝和钛中的至少之一。
16.根据权利要求13所述的制备方法，其中，所述包含第二金属离子的溶液包括镍、钼、铌、铝或者钛的氯化物、硝酸盐或者硫酸盐溶液。
17.根据权利要求12-16中任一项所述的制备方法，其中，形成所述第一金属图案之前，还包括：形成缓冲层。
18.根据权利要求17所述的制备方法，其中，形成所述缓冲层的材料包括Mo、Nb、Ti、MoW、MoNb、MoTi、WNb、WTi、TiNb、氮化硅、氧化硅和氮氧化硅中的至少之一。
19.根据权利要求12-16中任一项所述的制备方法，还包括：在所述第一金属图案的上表面形成第三金属图案。
20.根据权利要求19所述的制备方法，其中，形成所述第三金属图案的材料包括Mo、Nb、Ti、MoW、MoNb、MoTi、WNb、WTi和TiNb中的至少之一。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022000605A1 (zh) * 2020-06-28 2022-01-06 武汉华星光电技术有限公司 一种导电膜层、导电膜层制备方法及显示装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112732115B (zh) * 2020-12-30 2023-03-24 武汉华星光电半导体显示技术有限公司 触控显示面板及触控显示面板的制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1909248A (zh) * 2005-08-02 2007-02-07 中华映管股份有限公司 薄膜晶体管及其制造方法
CN103794651A (zh) * 2014-01-23 2014-05-14 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示装置
CN104465786A (zh) * 2014-12-30 2015-03-25 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、显示基板和显示装置
CN104766803A (zh) * 2015-04-01 2015-07-08 京东方科技集团股份有限公司 Tft的制作方法及tft、阵列基板、显示装置
CN104882489A (zh) * 2015-06-26 2015-09-02 京东方科技集团股份有限公司 薄膜晶体管及制作方法、阵列基板及制作方法、显示装置
CN104992949A (zh) * 2015-06-04 2015-10-21 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN105655313A (zh) * 2014-11-28 2016-06-08 英飞凌科技股份有限公司 半导体器件、功率半导体器件及加工半导体器件的方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547760A (ja) * 1991-08-12 1993-02-26 Hitachi Ltd 半導体集積回路装置、その製造方法およびその製造に用いるスパツタターゲツト
JP3101197B2 (ja) * 1994-12-01 2000-10-23 イビデン株式会社 多層プリント配線板およびその製造方法
KR100190023B1 (ko) * 1996-02-29 1999-06-01 윤종용 박막트랜지스터-액정표시장치 및 그 제조방법
KR100399556B1 (ko) * 1998-12-14 2003-10-17 엘지.필립스 엘시디 주식회사 배선, 이를 사용한 박막 트랜지스터 기판, 및 그제조방법과 액정표시장치
JP2002093809A (ja) * 2000-09-14 2002-03-29 Fujitsu Ltd 半導体装置及びその製造方法
JP2003124216A (ja) * 2001-10-16 2003-04-25 Sony Corp 配線用シード膜および半導体装置の配線方法
JP5588597B2 (ja) 2007-03-23 2014-09-10 富士フイルム株式会社 導電性材料の製造方法及び製造装置
WO2010140725A1 (ko) * 2009-06-05 2010-12-09 (주)탑엔지니어링 박막 금속 전도선의 형성 방법
US8242012B2 (en) * 2010-07-28 2012-08-14 International Business Machines Corporation Integrated circuit structure incorporating a conductor layer with both top surface and sidewall passivation and a method of forming the integrated circuit structure
JP2012204585A (ja) * 2011-03-25 2012-10-22 Renesas Electronics Corp 半導体装置の製造方法
CN102983157B (zh) * 2012-11-29 2016-03-23 昆山工研院新型平板显示技术中心有限公司 一种制备铝栅极的方法和薄膜晶体管
CN103199113B (zh) * 2013-03-20 2018-12-25 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
KR102075529B1 (ko) * 2013-05-29 2020-02-11 삼성디스플레이 주식회사 평판 표시 장치 및 이의 제조 방법
KR20150061302A (ko) * 2013-11-27 2015-06-04 삼성디스플레이 주식회사 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치
KR102169013B1 (ko) * 2013-12-17 2020-10-23 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판, 유기 발광 표시 장치 및 박막트랜지스터 어레이 기판의 제조 방법
CN104332474B (zh) * 2014-09-02 2017-10-31 重庆京东方光电科技有限公司 一种阵列基板及其制作方法和显示装置
US10141453B2 (en) * 2014-12-25 2018-11-27 Sharp Kabushiki Kaisha Semiconductor device
US9564362B2 (en) * 2015-02-05 2017-02-07 International Business Machines Corporation Interconnects based on subtractive etching of silver
CN105226070A (zh) * 2015-10-08 2016-01-06 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其制备方法、显示装置
KR102550322B1 (ko) * 2016-03-22 2023-07-03 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN105762112A (zh) 2016-04-28 2016-07-13 京东方科技集团股份有限公司 薄膜晶体管阵列基板及其制备方法、显示装置
TWI662339B (zh) * 2016-11-30 2019-06-11 南韓商樂金顯示科技股份有限公司 兩電極之間具有多層絕緣層的顯示裝置及其製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1909248A (zh) * 2005-08-02 2007-02-07 中华映管股份有限公司 薄膜晶体管及其制造方法
CN103794651A (zh) * 2014-01-23 2014-05-14 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示装置
CN105655313A (zh) * 2014-11-28 2016-06-08 英飞凌科技股份有限公司 半导体器件、功率半导体器件及加工半导体器件的方法
CN104465786A (zh) * 2014-12-30 2015-03-25 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、显示基板和显示装置
CN104766803A (zh) * 2015-04-01 2015-07-08 京东方科技集团股份有限公司 Tft的制作方法及tft、阵列基板、显示装置
CN104992949A (zh) * 2015-06-04 2015-10-21 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN104882489A (zh) * 2015-06-26 2015-09-02 京东方科技集团股份有限公司 薄膜晶体管及制作方法、阵列基板及制作方法、显示装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022000605A1 (zh) * 2020-06-28 2022-01-06 武汉华星光电技术有限公司 一种导电膜层、导电膜层制备方法及显示装置
US11942239B2 (en) 2020-06-28 2024-03-26 Wuhan China Star Optoelectronics Technology Co., Ltd Manufacturing method of conductive film

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