WO2009150862A1 - Ｔｆｔ、シフトレジスタ、走査信号線駆動回路、および表示装置、ならびにｔｆｔの成形方法 - Google Patents

Ｔｆｔ、シフトレジスタ、走査信号線駆動回路、および表示装置、ならびにｔｆｔの成形方法 Download PDF

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capacitor electrode
electrode
wiring
capacitor
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田中　信也
菊池　哲郎
今井　元
北川　英樹
片岡　義晴
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シャープ株式会社
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Definitions

  • the present invention relates to a TFT having a capacitance added between a gate and a source.
  • Gate monolithic construction has been promoted to reduce costs by forming gate drivers with amorphous silicon on a liquid crystal panel.
  • Gate monolithic is also referred to as a gate driverless, panel built-in gate driver, gate-in panel, or the like.
  • Patent Document 1 discloses an example in which a shift register is configured by gate monolithic.
  • FIG. 11 shows a circuit configuration of each stage of the shift register described in Patent Document 1.
  • the figure shows the configuration of the nth stage among the cascaded stages, and the gate output of the previous stage is input to the input terminal 12. This input turns on the output transistor 16 via the drain of the transistor 18.
  • a bootstrap capacitor 30 is connected between the gate and source of the output transistor 16.
  • the gate potential of the output transistor 16 becomes higher than the power supply voltage due to the capacitive coupling between the gate and the source via the bootstrap capacitor 30. Soars.
  • the resistance between the source and the drain of the output transistor 16 becomes very small, the high level of the clock signal C1 is output to the gate bus line 118, and this gate output is supplied to the input of the next stage.
  • FIG. 12 shows an element plan view when such a boot slap capacitor is built in the display panel.
  • the bootstrap capacitor 101b shown in FIG. 12 is connected to the TFT body 101a as a part of the TFT 101.
  • the display panel is made of a material having a low mobility such as amorphous silicon
  • the channel width of the TFT 101 monolithically formed in the display panel is made very large so that the resistance between the source and drain of the TFT main body 101a is increased. It is common to lower the value. Therefore, the TFT main body 101a of FIG. 11 is disposed to face each other so that the comb-like source electrode 102 and the drain electrode 103 are engaged with each other, thereby ensuring a large channel width.
  • a gate electrode 104 is provided below a region where the source electrode 102 and the drain electrode 103 are engaged with each other.
  • the bootstrap capacitor 101b includes a first capacitor electrode 102a drawn from the source electrode 102 of the TFT body 101a and a second capacitor electrode 104a drawn from the gate electrode 104 of the TFT body 101a through a gate insulating film. It is formed by facing each other.
  • the first capacitor electrode 102 a is connected to the output OUT of the shift register stage, and the output OUT is connected to the gate bus line GL through the contact hole 105.
  • FIG. 13 is a cross-sectional view taken along line X-X ′ of FIG.
  • the configuration of FIG. 13 includes a gate metal GM, a gate insulating film 106, a Si i layer 107, a Si n + layer 108, a source metal SM, and a glass substrate 100.
  • the passivation film 109 is formed using a structure in which the passivation films 109 are sequentially stacked.
  • the gate electrode 104, the second capacitor electrode 104a, and the gate bus line GL are all formed of a gate metal GM that is simultaneously formed in the process.
  • the source electrode 102, the drain electrode 103, and the first capacitor electrode 102a are all formed of a source metal SM that is simultaneously formed in the process.
  • the i layer 107 is a layer that becomes a channel formation region in the TFT body 101a.
  • the n + layer 108 is a layer provided as a source / drain contact layer between the i layer 107 and the source electrode 102 and drain electrode 103.
  • the bootstrap capacitance requires a large capacitance value to obtain a sufficient bootstrap effect when the load to which the output of the TFT including the bootstrap is connected is large, and thus occupies a large area on the panel. become.
  • the size of the capacitance value depends on the circuit configuration and specifications of the display panel, but is, for example, a size of 3 pF or more for a 7-inch panel, and becomes larger as the screen size is larger. Therefore, the size of the bootstrap capacitor 101b shown in FIG.
  • the gate driver is adjacent to the display area only on one side when the capacitance value of the bootstrap capacitor 101b is 3 pF.
  • the gate pitch of the bootstrap capacitor 101b is assumed that the dot pitch in the gate scanning direction is 63 ⁇ m, the relative dielectric constant of the gate insulating film (SiNx) is 6.9, and the film thickness is 4100 angstroms.
  • One side H in the scanning direction is 50 ⁇ m, and the other side W is 400 ⁇ m.
  • the bootstrap capacitor occupying such a large area, the probability of leakage occurring between the two electrodes facing the bootstrap capacitor is increased. If a leak occurs even at one location in the bootstrap capacitor, the entire TFT will not function properly, and the TFT manufacturing yield, and therefore the display panel manufacturing yield, will be greatly reduced.
  • the conventional TFT having the bootstrap capacitor has a problem that the manufacturing yield is likely to be reduced due to the leak in the bootstrap capacitor.
  • the TFT of the present invention is a TFT, and the first capacitor electrode connected to the source electrode and the second capacitor electrode are opposed to each other through the first insulating film in the panel thickness direction.
  • the first capacitor formed so as to have a region to be formed, the third capacitor electrode, and the fourth capacitor electrode formed so as to have a region facing each other through the second insulating film in the panel thickness direction.
  • Two capacitors Two capacitors, a first lead-out line drawn from the first capacitor electrode in the panel plane direction, a second lead-out line drawn from the gate electrode in the panel plane direction, and the third capacitor electrode in the panel plane
  • First Wiring and a second wiring intersecting with the first lead wiring and the third lead wiring as viewed in the panel thickness direction, and the second capacitor electrode and the gate electrode are interposed via the second lead wiring.
  • the third capacitor electrode and the source electrode are not connected to each other, and the fourth capacitor electrode and the gate electrode are not connected to each other.
  • the second capacitor electrode and the gate electrode are separated by fusing the second lead wire, and the first lead wire, the third lead wire, and the above
  • the second wiring and the fourth wiring are connected to each other by welding the second wiring, and the second wiring and the fourth wiring are connected to each other by welding.
  • the first capacitor is connected to the TFT main body so that the first capacitor functions electrically.
  • the second capacitor electrode is connected to the second capacitor electrode by laser cutting or the like.
  • the second capacitor electrode and the gate electrode are separated from each other by separating from the lead wiring, and the second lead wiring, the fourth lead wiring, and the first wiring are connected to each other by laser welding or the like.
  • the TFT can use the second capacitor as an alternative capacitor without sacrificing the entire TFT when a leak occurs in the first capacitor.
  • the TFT of the present invention is a TFT, and the first capacitor electrode connected to the source electrode and the second capacitor electrode are opposed to each other through the first insulating film in the panel thickness direction.
  • a first capacitor formed so that the third capacitor electrode and the fourth capacitor electrode are opposed to each other with a second insulating film in the panel thickness direction, and the first capacitor.
  • a first lead wire drawn from the electrode in the in-panel direction, a second lead wire drawn from the gate electrode in the in-panel direction, and a third lead drawn from the third capacitor electrode in the panel surface direction A wiring, a fourth lead-out line led out from the fourth capacitor electrode in the in-panel direction, a first wiring crossing the second lead-out line and the fourth lead-out line when viewed in the panel thickness direction, and a panel thickness Up in the direction
  • connection relation is set so that the first capacitor and the second capacitor are connected to the TFT main body so that the second capacitor functions electrically.
  • the TFT can use the second capacitor as an alternative capacitor without sacrificing the entire TFT when a leak occurs in the first capacitor.
  • the first capacitor electrode, the third capacitor electrode, the first lead wire, the third lead wire, and the first wire are formed of a source metal.
  • the second capacitor electrode, the fourth capacitor electrode, the second lead wire, the fourth lead wire, and the second wire are formed of gate metal.
  • the first capacitor and the second capacitor can be easily configured by the metal material originally provided in the TFT.
  • the TFT of the present invention is characterized in that the first insulating film and the second insulating film are gate insulating films.
  • the first capacitor and the second capacitor can be easily configured by the insulating material originally provided in the TFT.
  • the TFT of the present invention is a TFT, and includes a lead wire connected to the source electrode, and a plurality of first capacitor electrodes that branch out from the lead wire in the in-panel direction. And a second capacitor electrode connected to the gate electrode is provided with a capacitor formed so as to have a region facing each other with an insulating film interposed therebetween in the panel thickness direction.
  • a method of forming the TFT for forming the TFT there is a method of fusing at least one first capacitor electrode from the lead wiring.
  • the capacitance (hereinafter referred to as a partial capacitance) formed between each first capacitance electrode and the second capacitance electrode is connected in parallel to each other, and the overall capacitance (hereinafter referred to as the overall capacitance). Therefore, if the partial capacitance is sufficiently small compared to the total capacitance, the total capacitance is sufficient even if the number of first capacitance electrodes that cause leakage is separated from the lead-out wiring by laser fusing, etc. Almost the same as before separation.
  • the TFT can be used by repairing the capacitance without sacrificing the entire TFT when leakage occurs in the capacitance.
  • the TFT of the present invention is configured so that the first capacitor electrode is opposed to the second capacitor electrode from the lead-out wiring to the opposing region that is the region facing the second capacitor electrode. It is characterized by having a non-opposing region that does not.
  • the first capacitive electrode in which the leak has occurred can be easily separated by laser cutting or the like in the non-facing region.
  • the TFT of the present invention includes at least a boundary position between the non-facing region and the facing region of the first capacitor electrode and a branch point of the first capacitor electrode from the lead-out wiring.
  • One of the features is that a notch is provided.
  • the notch can be used as a mark for the separation portion.
  • the TFT of the present invention is characterized in that the first capacitor electrode and the lead-out wiring are formed of a source metal, and the second capacitor electrode is formed of a gate metal. .
  • the first capacitor and the second capacitor can be easily configured by the metal material originally provided in the TFT.
  • the TFT of the present invention is characterized in that the insulating film is a gate insulating film in order to solve the above problems.
  • the first capacitor and the second capacitor can be easily configured by the insulating material originally provided in the TFT.
  • the TFT of the present invention is a TFT, and the first capacitor electrode connected to the source electrode and the second capacitor electrode are opposed to each other through the first insulating film in the panel thickness direction.
  • the first capacitor formed so as to have a region opposed to each other through the first electrode, the fourth capacitor electrode, and the fifth capacitor electrode have a region opposed to each other through the third insulating film in the panel thickness direction.
  • a second capacitor formed to have the first capacitor electrode and A first lead-out line drawn in the in-plane direction, a second lead-out line drawn in the panel plane direction from the second capacitor electrode, a gate lead-out line drawn in the panel plane direction from the gate electrode, A third lead-out line drawn from the third capacitor electrode in the in-panel direction, a fourth lead-out line drawn from the fourth capacitor electrode in the panel in-plane direction, and a panel in-plane direction from the fifth capacitor electrode
  • a second wiring intersecting the wiring, and the third capacitor electrode and the gate electrode are connected to each other via the third lead wiring
  • the third capacitor electrode and the gate electrode are separated from each other by fusing the third lead wire, and the sixth capacitor electrode is used as the fifth lead wire.
  • the second capacitor electrode and the gate electrode are separated from each other by fusing the second lead wire, and the gate lead wire, the fifth lead wire, and the first wire are welded.
  • the first lead wiring and the fourth lead wiring are connected to each other by welding the second wiring.
  • the first capacitor is connected to the TFT main body so as to function electrically, and when a leak occurs in the first capacitor, the second lead-out wiring is laser blown, etc.
  • the second capacitor electrode and the gate electrode are separated from each other, and the third capacitor electrode and the gate electrode are separated from each other by, for example, laser fusing the third lead wire, and the gate lead wire, the fifth lead wire, and the first wire are separated.
  • the TFT can use the second capacitor as an alternative capacitor without sacrificing the entire TFT when a leak occurs in the first capacitor.
  • the TFT of the present invention is a TFT, and the first capacitor electrode connected to the source electrode and the second capacitor electrode are opposed to each other through the first insulating film in the panel thickness direction.
  • the first capacitor formed so as to have a region opposed to each other through the first electrode, the fourth capacitor electrode, and the fifth capacitor electrode have a region opposed to each other through the third insulating film in the panel thickness direction.
  • a second capacitor formed to have the first capacitor electrode and A first lead-out line drawn in the in-plane direction, a second lead-out line drawn in the panel plane direction from the second capacitor electrode, a gate lead-out line drawn in the panel plane direction from the gate electrode, A third lead-out line drawn from the third capacitor electrode in the in-panel direction, a fourth lead-out line drawn from the fourth capacitor electrode in the panel in-plane direction, and a panel in-plane direction from the fifth capacitor electrode.
  • a second wiring crossing the wiring, the third capacitor electrode and the gate electrode are not connected to each other, and the sixth
  • connection relation is set so that the first capacitor and the second capacitor are connected to the TFT main body so that the second capacitor functions electrically.
  • the TFT can use the second capacitor as an alternative capacitor without sacrificing the entire TFT when a leak occurs in the first capacitor.
  • the first capacitor electrode, the fourth capacitor electrode, the first lead wire, the fourth lead wire, and the first wire are formed of a source metal.
  • the second capacitor electrode, the fifth capacitor electrode, the second lead wire, the fifth lead wire, the gate lead wire, and the second wire are formed of gate metal, and the third capacitor electrode,
  • the capacitor electrode, the sixth capacitor electrode, and the third lead wiring are formed of a transparent electrode.
  • the first capacitor and the second capacitor can be easily configured by the metal material originally provided in the TFT.
  • the first insulating film and the third insulating film are gate insulating films, and the second insulating film and the fourth insulating film are passivation films. It is a feature.
  • the first capacitor and the second capacitor can be easily configured by the insulating material originally provided in the TFT.
  • the TFT of the present invention is a TFT, and includes a lead wire connected to the source electrode, and a plurality of first capacitor electrodes that branch out from the lead wire in the in-panel direction.
  • the second capacitor electrode connected to the gate electrode has a region facing the first insulating film in the thickness direction of the panel, and is connected to the first capacitor electrode and the gate electrode.
  • a capacitor formed such that the third capacitor electrode has a region opposed to the first capacitor electrode on the side opposite to the second capacitor electrode side in the panel thickness direction through the second insulating film; It is characterized by having.
  • a method of forming the TFT for forming the TFT there is a method of fusing at least one first capacitor electrode from the lead wiring.
  • the capacitance formed between each first capacitance electrode and the second capacitance electrode (hereinafter referred to as a first partial capacitance) is connected in parallel to each other, and each first capacitance electrode Since the capacitance (hereinafter referred to as the second partial capacitance) formed between the third capacitance electrode is connected in parallel to each other to form the overall capacitance (hereinafter referred to as the overall capacitance), the first portion If the sum of the capacity and the second partial capacity is sufficiently small compared to the total capacity, the total capacity can be separated even if the first capacity electrodes having the number of leaks are separated from the lead-out wiring by laser fusing, etc. Almost the same as before.
  • the TFT can be used by repairing the capacitance without sacrificing the entire TFT when leakage occurs in the capacitance.
  • the first capacitor electrode is a facing region that is a region facing the closer of the second capacitor electrode and the third capacitor electrode from the lead-out wiring. A region that is not opposed to the second capacitor electrode and the third capacitor electrode is provided before reaching the region.
  • the first capacitive electrode in which the leak has occurred can be easily separated by laser cutting or the like in the non-facing region.
  • the TFT of the present invention includes at least a boundary position between the non-facing region and the facing region of the first capacitor electrode and a branch point of the first capacitor electrode from the lead-out wiring.
  • One of the features is that a notch is provided.
  • the notch can be used as a mark for the separation portion.
  • the first capacitor electrode and the lead-out wiring are formed of source metal
  • the second capacitor electrode is formed of gate metal
  • the third capacitor The electrode is formed of a transparent electrode.
  • the first capacitor and the second capacitor can be easily configured by the metal material originally provided in the TFT.
  • the TFT of the present invention is characterized in that the first insulating film is a gate insulating film and the second insulating film is a passivation film.
  • the first capacitor and the second capacitor can be easily configured by the insulating material originally provided in the TFT.
  • the TFT of the present invention is characterized by being manufactured using amorphous silicon in order to solve the above problems.
  • the TFT using amorphous silicon since the TFT using amorphous silicon generally has a large channel width and tends to reduce the manufacturing yield of the TFT body, the TFT can be manufactured by improving the manufacturing yield of the capacitance of the TFT manufactured using this material. There is an effect that the overall manufacturing yield can be prevented from being greatly reduced.
  • the TFT of the present invention is characterized by being manufactured using microcrystalline silicon in order to solve the above problems.
  • the transistor size can be reduced as compared with the amorphous silicon TFT. Further, when microcrystalline silicon is used for the TFT, it is possible to reduce the space, which is advantageous for a narrow frame. In addition, there is an effect that the fluctuation of the threshold voltage due to the application of the DC bias can be suppressed.
  • the shift register of the present invention is characterized in that the TFT is provided as at least one of transistors constituting each stage.
  • a scanning signal line driving circuit of the present invention includes the shift register, and generates a scanning signal for a display device using the shift register.
  • the scanning signal line driving circuit can be manufactured with a high yield.
  • the scanning signal line driving circuit of the present invention is characterized in that the TFT is an output transistor of the scanning signal in order to solve the above problems.
  • the TFT as an output transistor for a scanning signal, it is possible to produce a TFT requiring a large driving capability with a high yield.
  • the display device of the present invention is characterized by including the scanning signal line driving circuit in order to solve the above-described problems.
  • the display device can be manufactured with a high yield.
  • the display device of the present invention is characterized in that the scanning signal line driving circuit is formed monolithically with a display area on a display panel.
  • the display device in which the scanning signal line driving circuit is formed monolithically with the display area on the display panel requires a large capacity, and the channel width of the TFT must be increased. The effect that it can supplement a point and can manufacture with a sufficient yield is produced.
  • the display device of the present invention is characterized by including a display panel on which the TFT is formed in order to solve the above-described problems.
  • FIG. 1 illustrates an embodiment of the present invention and is a plan view illustrating a configuration of a TFT according to a first example.
  • FIG. 2 is a cross-sectional view of the TFT of FIG. 1 taken along the line A-A ′.
  • FIG. 9 is a plan view showing a configuration of a TFT according to a second example, showing an embodiment of the present invention.
  • FIG. 9 is a plan view showing a configuration of a TFT according to a third example, showing an embodiment of the present invention.
  • 4A and 4B are cross-sectional views of the TFT of FIG. 4, wherein FIG. 4A is a cross-sectional view taken along line B-B ′, and FIG.
  • FIG. 9 is a plan view showing a configuration of a TFT according to a fourth example, showing an embodiment of the present invention.
  • 1, showing an embodiment of the present invention is a block diagram illustrating a configuration of a display device.
  • FIG. FIG. 8 is a circuit block diagram illustrating a configuration of a shift register included in the display device of FIG. 7.
  • FIGS. 9A and 9B are diagrams illustrating a shift register stage included in the shift register of FIG. 8, in which FIG. 9A is a circuit diagram illustrating a configuration of the shift register stage, and FIG. 9B is a timing chart illustrating an operation of the circuit of FIG. .
  • FIG. 9 is a timing chart showing an operation of the shift register of FIG. 8. It is a circuit diagram which shows a prior art and shows the structure of a shift register stage. It is a top view which shows a prior art and shows the structure of TFT. FIG. 13 is a sectional view taken along line X-X ′ of FIG. 12.
  • Liquid crystal display device (display device) 61, 71, 81, 91 TFT 61b Capacity (first capacity) 61c Capacity (second capacity) 62 Source electrode 64 Gate electrode 62a First capacitor electrode 64a Second capacitor electrode 62b Third capacitor electrode 64b Fourth capacitor electrode 62i Lead wire (first lead wire) 64h Lead wire (second lead wire) 62j Lead-out wiring (third lead-out wiring) 64i lead-out wiring (fourth lead-out wiring) 66 Gate insulating film (first insulating film, second insulating film, insulating film) 71a Capacity 72h Lead-out wiring 72a First capacity electrode 74a Second capacity electrode 73, 74, 75 Notch 81b Capacity (first capacity) 81c capacity (second capacity) 82 source electrode 84 gate electrode 82a first capacitor electrode 84a second capacitor electrode 80a third capacitor electrode 82b fourth capacitor electrode 84b fifth capacitor electrode 80b sixth capacitor electrode 82i lead wire (first lead wire) 84h Lead-out wiring
  • FIGS. 1 to 10 An embodiment of the present invention will be described with reference to FIGS. 1 to 10 as follows.
  • FIG. 7 shows a configuration of the liquid crystal display device 1 which is a display device according to the present embodiment.
  • the liquid crystal display device 1 includes a display panel 2, a flexible printed circuit board 3, and a control board 4.
  • the display panel 2 includes a display region 2a, a plurality of gate bus lines GL, a plurality of source bus lines SL, and a gate driver using amorphous silicon, polycrystalline silicon, CG silicon, microcrystalline silicon, or the like on a glass substrate.
  • 5a and 5b are active matrix display panels.
  • the display area 2a is an area in which a plurality of picture elements PIX ... are arranged in a matrix.
  • the picture element PIX includes a TFT 21, which is a selection element of the picture element PIX, a liquid crystal capacitor CL, and an auxiliary capacitor Cs.
  • the gate of the TFT 21 is connected to the gate bus line GL, and the source of the TFT 21 is connected to the source bus line SL.
  • the liquid crystal capacitor CL and the auxiliary capacitor Cs are connected to the drain of the TFT 21.
  • the plurality of gate bus lines GL are made up of gate bus lines GL1, GL2, GL3,. GL... Is connected to the output of the gate driver 5a, and the second group of gate bus lines GL consisting of the remaining gate bus lines GL2, GL4, GL6. It is connected to the.
  • the plurality of source bus lines SL are made up of source bus lines SL1, SL2, SL3,... SLm, and are connected to the output of a source driver 6 described later. Further, although not shown, auxiliary capacitance lines for applying an auxiliary capacitance voltage to the auxiliary capacitances Cs of the picture elements PIX... Are formed.
  • the gate driver 5a is provided on the display panel 2 in a region adjacent to the display region 2a on one side in the direction in which the gate bus lines GL... Extend, and the first group of gate bus lines GL1 and GL3. -Supply gate pulses to each of GL5.
  • the gate driver 5b is provided in a region adjacent to the display region 2a on the other side of the display region 2a in the extending direction of the gate bus lines GL, and the second group of gate bus lines GL2 and GL4. ⁇ Supply gate pulses to each of GL6.
  • These gate drivers 5a and 5b are built monolithically with the display area 2a in the display panel 2, and all gate drivers called gate monolithic, gate driverless, panel built-in gate drivers, gate-in panels, etc. are gate drivers. 5a and 5b.
  • the flexible printed circuit board 3 includes a source driver 6.
  • the source driver 6 supplies a data signal to each of the source bus lines SL.
  • the control board 4 is connected to the flexible printed circuit board 3 and supplies necessary signals and power to the gate drivers 5a and 5b and the source driver 6. Signals and power supplied from the control board 4 to the gate drivers 5a and 5b are supplied from the display panel 2 to the gate drivers 5a and 5b via the flexible printed board 3.
  • FIG. 8 shows the configuration of the gate drivers 5a and 5b.
  • the gate driver 5a includes a first shift register 51a in which a plurality of shift register stages SR (SR1, SR3, SR5,...) Are connected in cascade.
  • Each shift register stage SR includes a set input terminal Qn ⁇ 1, an output terminal GOUT, a reset input terminal Qn + 1, clock input terminals CKA and CKB, and a low power input terminal VSS.
  • a clock signal CK 1, a clock signal CK 2, a gate start pulse GSP 1, and a low power source VSS (for convenience, the same reference numerals as those of the low power source input terminal VSS) are supplied.
  • the low power supply VSS may be a negative potential, a GND potential, or a positive potential. However, in order to surely turn off the TFT, it is set to a negative potential here.
  • the output from is the gate output Gi output to the i-th gate bus line GLi.
  • a gate start pulse GSP1 is input to the set input terminal Qn-1 of the first shift register stage SR1 on one end side in the scanning direction, and each of the second and subsequent shift register stages SRi with respect to j includes a previous shift register.
  • the gate output Gi-2 of the stage SRi-2 is input.
  • the gate output Gi + 2 of the subsequent shift register stage SRi + 2 is input to the reset input terminal Qn + 1.
  • every other shift register stage SR receives the clock signal CK1 at the clock input terminal CKA and the clock signal CK2 at the clock input terminal CKB.
  • the clock signal CK2 is input to the clock input terminal CKA and the clock signal CK1 is input to the clock input terminal CKB in every other shift register stage SR from the second shift register stage SR3.
  • the first stage and the second stage are alternately arranged in the first shift register 51a.
  • the clock signals CK1 and CK2 have waveforms as shown in FIG. 9B (see CKA for CK1 and CKB for CK2).
  • the clock signals CK1 and CK2 are configured such that their clock pulses do not overlap each other, and the clock pulse of the clock signal CK1 appears one clock pulse after the clock pulse of the clock signal CK2, and the clock signal CK2
  • the clock pulse has a timing that appears after one clock pulse after the clock pulse of the clock signal CK1.
  • the gate driver 5b includes a second shift register 51b in which a plurality of shift register stages SR (SR2, SR4, SR6,...) Are connected in cascade.
  • Each shift register stage SR includes a set input terminal Qn ⁇ 1, an output terminal GOUT, a reset input terminal Qn + 1, clock input terminals CKA and CKB, and a low power input terminal VSS.
  • a clock signal CK3, a clock signal CK4, a gate start pulse GSP2, and the low power supply VSS are supplied.
  • a gate start pulse GSP2 is input to the set input terminal Qn-1 of the first shift register stage SR2 on one end side in the scanning direction, and each of the second and subsequent shift register stages SRi with respect to k includes a previous shift register.
  • the gate output Gi-2 of the stage SRi-2 is input.
  • the gate output Gi + 2 of the subsequent shift register stage SRi + 2 is input to the reset input terminal Qn + 1.
  • the clock signal CK3 is input to the clock input terminal CKA and the clock signal CK4 is input to the clock input terminal CKB.
  • the clock signal CK4 is input to the clock input terminal CKA and the clock signal CK3 is input to the clock input terminal CKB.
  • the third stage and the fourth stage are alternately arranged in the second shift register 51b.
  • the clock signals CK3 and CK4 have waveforms as shown in FIG. 9B (see CKA for CK3 and CKB for CK4, respectively).
  • the clock signals CK3 and CK4 do not overlap with each other, and the clock pulse of the clock signal CK3 appears one clock pulse after the clock pulse of the clock signal CK4.
  • the clock pulse has a timing that appears after one clock pulse after the clock pulse of the clock signal CK3.
  • the clock signals CK1 and CK2 and the clock signals CK3 and CK4 are out of timing with each other.
  • the clock pulse of the clock signal CK3 appears after the clock pulse of the clock signal CK1
  • the clock pulse of the clock signal CK2 appears after the clock pulse of the clock signal CK3
  • the clock pulse of the clock signal CK4. Has a timing that appears next to the clock pulse of the clock signal CK2.
  • the gate start pulses GSP1 and GSP2 are adjacent to each other, preceded by the gate start pulse GSP1, as shown in FIG.
  • the pulse of the gate start pulse GSP1 is synchronized with the clock pulse of the clock signal CK2
  • the pulse of the gate start pulse GSP2 is synchronized with the clock pulse of the clock signal CK4.
  • FIG. 9A shows the configuration of each shift register stage SRi of the shift registers 51a and 51b.
  • the shift register stage SRi includes transistors Tr1, Tr2, Tr3, Tr4.
  • the transistor Tr4 includes a capacitor CAP that is a bootstrap capacitor. All the transistors are n-channel TFTs.
  • the gate and drain are connected to the set input terminal Qn-1, and the source is connected to the gate of the transistor Tr4.
  • the drain is connected to the clock input terminal CKA, and the source is connected to the output terminal GOUT. That is, the transistor Tr4 serves as a transmission gate, and passes and blocks the clock signal input to the clock input terminal CKA.
  • the capacitor CAP is connected between the gate and source of the transistor Tr4. A node having the same potential as the gate of the transistor Tr4 is referred to as netA.
  • the gate is connected to the clock input terminal CKB, the drain is connected to the output terminal GOUT, and the source is connected to the low power input terminal VSS.
  • the gate is connected to the reset input terminal Qn + 1, the drain is connected to the node netA, and the source is connected to the Low power input terminal VSS.
  • the transistor Tr1 When a shift pulse is input to the set input terminal Qn-1, the transistor Tr1 is turned on to charge the capacitor CAP.
  • the shift pulses are the gate start pulses GSP1 and GSP2 for the shift register stages SR1 and SR2, respectively, and the previous gate outputs Gj-1 and Gk-1 for the other shift register stages SRi.
  • the capacitor CAP When the capacitor CAP is charged, the potential of the node netA rises, the transistor Tr4 is turned on, and the clock signal input from the clock input terminal CKA appears at the source of the transistor Tr4. Next, the voltage is applied to the clock input terminal CKA.
  • the transistor Tr4 When the input of the gate pulse to the set input terminal Qn-1 is completed, the transistor Tr4 is turned off.
  • the transistor Tr3 is turned on by the reset pulse input to the reset input terminal Qn + 1 in order to release the charge held by the node netA and the output terminal GOUT of the shift register stage SRi being floated, and the node netA and the output The terminal GOUT is set to the potential of the low power supply VSS.
  • the transistor Tr2 is periodically turned on by the clock pulse input to the clock input terminal CKB, so that the node netA and the shift register stage
  • the output terminal GOUT of SRi is refreshed to the low power supply potential, that is, the gate bus line GLi is pulled low.
  • gate pulses are sequentially output to the gate bus lines G1, G2, G3,.
  • FIG. 1 is a plan view on the display panel 2 of the configuration of the TFT 61 according to this embodiment applicable to the transistor Tr4.
  • the TFT 61 includes a TFT main body 61a, capacitors 61b and 61c, and wirings 62c and 64c.
  • Each of the capacitors 61b and 61c is a capacitor that can function as a bootstrap capacitor, and can be applied to the capacitor CAP.
  • the TFT main body 61a is disposed on the upper side of the gate electrode 64 in the panel thickness direction so as to face each other in the panel surface so that the comb-like source electrode 62 and the drain electrode 63 are engaged with each other, thereby ensuring a large channel width. It is. However, this is an example, and the shape and arrangement of the source electrode 62, the drain electrode 63, and the gate electrode 64 may be arbitrary.
  • the capacitor (first capacitor) 61b has a region in which the first capacitor electrode 62a and the second capacitor electrode 64a face each other in the panel thickness direction via a gate insulating film (first insulating film, see FIG. 2) 66. Is formed.
  • the first capacitor electrode 62a is formed by being drawn out from the source electrode 62 of the TFT main body 61a in the in-panel direction by the lead wiring 62h.
  • the second capacitor electrode 64a is formed by being drawn out from the gate electrode 64 of the TFT main body 61a in the in-panel direction by a lead wire (second lead wire) 64h.
  • the first capacitor electrode 62a is connected to the output OUT of the shift register stage SR via a lead-out wiring (first lead-out wiring) 62i in the in-panel direction, and the output OUT is connected to the panel via the contact hole 65. It is connected to the gate bus line GL below the thickness direction.
  • the capacitor (second capacitor) 61c is disposed adjacent to the capacitor 61b, and a region where the third capacitor electrode 62b and the fourth capacitor electrode 64b are opposed to each other with the gate insulating film (second insulating film) 66 interposed therebetween. It is formed to have.
  • the first insulating film and the second insulating film may be different insulating films.
  • the capacitor 61b and the capacitor 61c are designed to have the same capacitance value.
  • a lead-out wiring (third lead-out wiring) 62j is led out from the third capacitor electrode 62b in the in-panel direction, and a lead-out wiring (fourth lead-out wiring) 64i in the panel plane is drawn from the fourth capacitor electrode 64b. Has been pulled out.
  • the wiring (first wiring) 62c is provided so as to intersect both the lead-out wiring 64h and the lead-out wiring 64i in the upper direction of the panel thickness.
  • the wiring (second wiring) 64c is provided so as to intersect both the lead-out wiring 62i and the lead-out wiring 62j at the lower side in the panel thickness direction.
  • FIG. 2 is a cross-sectional view taken along line A-A ′ of FIG.
  • the configuration of FIG. 1 includes a gate metal GM, a gate insulating film 66, a Si i layer 67, a Si n + layer 68, a source metal SM, and a glass substrate 60.
  • the passivation film 69 is formed using a structure in which layers are sequentially stacked.
  • the gate electrode 64, the second capacitor electrode 64a, the lead-out wiring 64h, the wiring 64c, and the gate bus line GL are all formed by the gate metal GM formed simultaneously in the process.
  • the gate metal GM for example, Ta (or TaN), Ti (or TiN), Al (or an alloy containing Al as a main component), Mo (or MoN), and Cr, each in a single layer, or their It can be used in a laminated structure with some of these combinations.
  • the source electrode 62, the drain electrode 63, the first capacitor electrode 62a, the lead-out wiring 62i, and the wiring 62c are all formed of the source metal SM that is simultaneously formed in the process.
  • the source metal SM for example, a material similar to that of the gate metal GM can be used.
  • the i layer 67 is a layer that becomes a channel formation region in the TFT body 61a.
  • the n + layer 68 is a layer provided as a source / drain contact layer between the i layer 67 and the source and drain electrodes 62 and 63.
  • the fourth capacitor electrode 64b and the lead wiring 64i in FIG. 1 are formed by the gate metal GM, and the third capacitor electrode 62b and the lead wiring 62j are formed by the source metal SM.
  • the gate insulating film 66 for example, SiN, SiO 2 or the like can be used.
  • the passivation film 69 for example, SiN, SiO 2 , an organic resin film, or the like can be used.
  • the capacitor 61b is electrically connected to the TFT body 61a by the lead wires 62h and 64h at the time of manufacture, and the capacitor 61c has the third capacitor electrode 62b connected to the source electrode 62.
  • the fourth capacitor electrode 64b is not connected to the gate electrode 64, it is not electrically connected to the TFT body 61a.
  • the capacitor 61b is A voltage is not applied by both of the lead wires 62h and 64h, and the capacitor 61c is electrically connected to the TFT body 61a by the lead wire 62j, the wire 64c, the lead wire 64i, and the wire 62c. To do.
  • the inspection may be an electrical inspection or a visual inspection.
  • the wiring 62c and the lead-out wirings 64h and 64i are connected to each other by laser welding at the respective intersections P1 and P2, thereby connecting the fourth capacitor electrode 64b to the gate electrode 64 and the wiring 64c and the lead-out.
  • the third capacitance electrode 62b is connected to the source electrode 62 by connecting the wirings 62i and 62j to each other by laser welding at the respective intersections P3 and P4.
  • the lead wiring 64h is laser-cut at a location Q1 between the second capacitance electrode 64a and the intersection P1, thereby separating the second capacitance electrode 64a from the lead wiring 64h, and the second capacitance electrode 64a is gated. Separate from electrode 64.
  • the TFT 61 becomes a TFT capable of using the capacitor 61c as an alternative bootstrap capacitor without sacrificing the entire TFT 61 when a leak occurs in the capacitor 61b.
  • the number of alternative capacitances such as the capacitance 61c is not limited to one, and a plurality of alternative capacitances may be provided, and one alternative capacitance that can be used when a leak occurs can be selected and used. .
  • FIG. 3 is a plan view on the display panel 2 of the configuration of the TFT 71 according to the present embodiment applicable to the transistor Tr4.
  • the TFT 71 includes a TFT main body 61a, a capacitor 71a, and wirings 72h and 74h.
  • the capacitor 71a is a capacitor that can function as a bootstrap capacitor, and can be applied to the capacitor CAP.
  • the capacitor 71a is formed such that a plurality of first capacitor electrodes 72a and second capacitor electrodes 74a have regions facing each other in the panel thickness direction with the gate insulating film 66 interposed therebetween.
  • the plurality of first capacitor electrodes 72a are formed so as to be branched and drawn out in a comb-tooth shape in the in-plane direction from the lead-out wiring 72h drawn out from the source electrode 62 of the TFT body 61a.
  • the second capacitor electrode 74a is formed by being drawn out from the gate electrode 64 of the TFT body 61a in the in-panel direction by the lead wiring 74h.
  • the lead-out wiring 72h is connected to the output OUT of the shift register stage SR, and the output OUT is connected to the gate bus line GL below the panel thickness direction through the contact hole 65.
  • the plurality of first capacitor electrodes 72a and the lead-out wiring 72h are formed of a source metal SM, and the second capacitor electrode 74a and the lead-out wiring 74h are formed of a gate metal GM.
  • the capacitor 71a has a leakage defect L2 between one or more of the first capacitor electrodes 72a... And the second capacitor electrode 74a.
  • the first capacitor electrode 72a having the leak defect L2 is electrically isolated from the lead-out wiring 72h.
  • the lead wiring 72h is provided at a position away from the region above the panel thickness direction of the second capacitor electrode 74a, and the first capacitor electrode 72a having the leak defect L2 is connected to the first capacitor electrode 72a from the lead wiring 72h.
  • the first capacitor electrode 72a is separated from the lead-out wiring 72h by laser fusing at a position Q2 in the range from the second capacitor electrode 74a to the upper side in the panel thickness direction.
  • the inspection may be an electrical inspection or a visual inspection, but an electrical inspection is used to identify which first capacitor electrode 72a has a leak defect 72h. If difficult, visual inspection is useful.
  • the first capacitor electrode 72a is provided with a notch 73 at the intersection boundary where the first capacitor electrode 72a intersects the second capacitor electrode 74a from the lead wire 72h side, or the first capacitor electrode 72a of the lead wire 72h is branched. Cutout portions 74 and 75 may be provided at two locations adjacent to the first capacitor electrode 72a. As a result, the location where laser cutting can be performed can be easily identified using the notches 73, 74, and 75 as marks. A plurality of notches 73 may be provided in the same first capacitor electrode 72a, and the notches 74 and 75 may be provided in the first capacitor electrode 72a.
  • Capacitances (hereinafter referred to as partial capacitances) formed between the first capacitance electrodes 72a and the second capacitance electrodes 74a are connected in parallel to each other, so that the overall capacitance of the capacitance 71a (hereinafter referred to as total capacitance) is obtained. Therefore, if the partial capacitance is sufficiently smaller than the total capacitance, the total capacitance is the same as that before the separation even if the first capacitance electrodes 72a having the number of leakage defects L2 are separated from the lead-out wiring 72h. And almost the same.
  • the TFT 71 becomes a TFT that can be used by repairing the capacitor 71a without sacrificing the entire TFT 71 when a leak occurs in the capacitor 71a.
  • FIG. 4 is a plan view on the display panel 2 of the configuration of the TFT 81 according to this embodiment applicable to the transistor Tr4.
  • the TFT 81 includes a TFT body 81a, capacitors 81b and 81c, and wirings 82c and 84c.
  • Each of the capacitors 81b and 81c is a capacitor that can function as a bootstrap capacitor, and can be applied to the capacitor CAP.
  • the TFT main body 81a is disposed above the gate electrode 84 in the panel thickness direction so as to face each other in the panel surface so that the comb-like source electrode 82 and the drain electrode 83 are engaged with each other, thereby ensuring a large channel width. It is. However, this is an example, and the shape and arrangement of the source electrode 82, the drain electrode 83, and the gate electrode 84 may be arbitrary.
  • the capacitor 81b has a region in which the first capacitor electrode 82a and the second capacitor electrode 84a oppose each other in the panel thickness direction via the gate insulating film (first insulating film, see FIG. 5) 86, and The first capacitor electrode 82a and the third capacitor electrode 80a are opposite to the second capacitor electrode 84a side with respect to the first capacitor electrode 82a, and a passivation film (second insulating film, see FIG. 5) 89 is interposed therebetween. In other words, it is formed so as to have regions opposed to the panel thickness direction.
  • the first capacitor electrode 82a is formed by being led out from the source electrode 82 of the TFT body 81a in the in-panel direction by the lead wiring 82h.
  • the second capacitor electrode 84a is formed by being led out from the gate electrode 84 of the TFT body 81a in the in-panel direction by a lead wire (second lead wire) 84h.
  • the third capacitor electrode 80a is formed using a transparent electrode (see FIG. 5) TM.
  • a lead-out wiring (third lead-out wiring) 80c is led out from the third capacitor electrode 80a, and the lead-out wiring 80c is connected to a lead-out wiring 84d drawn out from the gate electrode 84 in the in-panel direction through the contact hole 85a. Has been.
  • the first capacitor electrode 82a is connected to the output OUT of the shift register stage SR via a lead-out wiring (first lead-out wiring) 82i in the in-panel direction, and the output OUT is connected to the panel via the contact hole 85c. It is connected to the gate bus line GL below the thickness direction.
  • the capacitor 81c is disposed adjacent to the capacitor 81b, and has a region in which the fourth capacitor electrode 82b and the fifth capacitor electrode 84b face each other with the gate insulating film (third insulating film) 86 therebetween. Further, the fourth capacitor electrode 82b and the sixth capacitor electrode 80b are opposite to the fifth capacitor electrode 84b side with respect to the fourth capacitor electrode 82b, and the thickness of the panel is interposed through the passivation film (fourth insulating film) 89. It is formed so as to have regions facing in the direction.
  • the first insulating film and the third insulating film may be different from each other, and the second insulating film and the fourth insulating film may be different from each other.
  • the sixth capacitor electrode 80b is formed using a transparent electrode (see FIG. 5) TM.
  • a lead wire 80d extending in the panel plane direction is drawn from the sixth capacitor electrode 80b, and the lead wire 80d is drawn from the fifth capacitor electrode 84b via the contact hole 85b in the panel plane direction ( (Fifth lead wiring) 84e.
  • a lead-out wiring (fourth lead-out wiring) 82j is led out from the fourth capacitor electrode 82b in the in-panel direction.
  • the capacitor 81b and the capacitor 81c are designed to have the same capacitance value.
  • the wiring (first wiring) 82c is provided so as to intersect both the lead-out wiring 84d and the lead-out wiring 84e in the upper direction of the panel thickness.
  • the wiring (second wiring) 84c is provided so as to intersect both the lead-out wiring 82i and the lead-out wiring 82j at the lower side in the panel thickness direction.
  • FIG. 5 (a) shows a cross-sectional view taken along line B-B 'of FIG. 4, and FIG. 5 (b) shows a cross-sectional view taken along line C-C' of FIG.
  • the configuration of FIG. 4 includes a gate metal GM, a gate insulating film 86, a Si i layer 87, a Si n + layer 88, a source metal SM, and a passivation on a glass substrate 60.
  • the film 89 and the transparent electrode TM are formed using a configuration in which the film 89 and the transparent electrode TM are sequentially stacked.
  • the gate electrode 84, the second capacitor electrode 84a, the lead-out wiring 84d, the wiring 84c, and the gate bus line GL are all formed by the gate metal GM formed simultaneously in the process.
  • the gate metal GM for example, Ta (or TaN), Ti (or TiN), Al (or an alloy containing Al as a main component), Mo (or MoN), and Cr, each in a single layer, or their It can be used in a laminated structure with some of these combinations.
  • the source electrode 82, the drain electrode 83, the first capacitor electrode 82a, the lead-out wiring 82i, and the wiring 82c are all formed of the source metal SM that is simultaneously formed in the process.
  • the source metal SM for example, a material similar to that of the gate metal GM can be used.
  • the third capacitor electrode 80a and the sixth capacitor electrode 80b are both formed by the transparent electrode TM formed at the same time as the pixel electrode in the process.
  • the transparent electrode TM for example, ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), or the like can be used.
  • the gate insulating film 86 for example, SiN, SiO 2 or the like can be used.
  • the passivation film 89 for example, SiN, SiO 2 , an organic resin film, or the like can be used.
  • the i layer 87 is a layer that becomes a channel formation region in the TFT body 81a.
  • the n + layer 88 is a layer provided as a source / drain contact layer between the i layer 87 and the source electrode 82 and drain electrode 83.
  • the fifth capacitor electrode 84b and the lead wiring 84e in FIG. 4 are formed by the gate metal GM, and the fourth capacitor electrode 82b and the lead wirings 82h and 82j are formed by the source metal SM.
  • the capacitor 81b is electrically connected to the TFT body 81a by the lead wires 82h, 84h, and 80c at the time of manufacture, and the capacitor 81c has the fourth capacitor electrode 82b connected to the source electrode 82.
  • the fifth capacitor electrode 84b and the sixth capacitor electrode 80b are not connected to the gate electrode 84, they are not electrically connected to the TFT body 81a.
  • the first capacitor electrode 82a and the second capacitor electrode 84a, or the first capacitor electrode 82a and the third capacitor electrode 80a have a leak defect L3.
  • the capacitor 81b is not applied with voltage by both the lead wires 82h and 84h and by both the lead wires 82h and 80c, and the capacitor 81c is drawn.
  • the wiring 82j, the wiring 84c, and the wiring 82c are electrically connected to the TFT body 81a.
  • the inspection may be an electrical inspection or a visual inspection.
  • the fifth capacitor electrode 84b and the sixth capacitor electrode 80b are connected to the gate electrode 84 by connecting the wiring 82c and the lead-out wirings 84d and 84e to each other by laser welding at the respective intersections P5 and P6.
  • the fourth capacitor electrode 82b is connected to the source electrode 82 by connecting the wiring 84c and the lead-out wirings 82i and 82j to each other by laser welding at the respective intersections P7 and P8.
  • the second wiring electrode 84a and the third capacitance electrode 80a are separated from the gate electrode 84 by laser cutting the lead wiring 84h at the halfway point Q3x and by laser cutting the lead wiring 80c at the halfway position Q3y.
  • the TFT 81 becomes a TFT that can use the capacitor 81c as an alternative bootstrap capacitor without sacrificing the entire TFT 81 when a leak occurs in the capacitor 81b.
  • the capacitor 81b includes a capacitor formed between the first capacitor electrode 82a and the second capacitor electrode 84a and a capacitor formed between the first capacitor electrode 82a and the third capacitor electrode 80a in parallel. It is a connected configuration.
  • the capacitor 81c includes a capacitor formed between the fourth capacitor electrode 82b and the fifth capacitor electrode 84b and a capacitor formed between the fourth capacitor electrode 82b and the sixth capacitor electrode 80b in parallel. It is a connected configuration. Therefore, each of the capacitors 81b and 81c has a panel determined by H ⁇ W in FIG. 12 as compared with the conventional case in which the gate insulating film 86 and the passivation film 89 have the same thickness, as compared with the conventional case where no parallel connection configuration is used.
  • the upper occupation area can be reduced to about a half. Further, if the thickness of the passivation film 89 is half that of the gate insulating film 86, the occupied areas of the capacitors 81b and 81c are 3 minutes as compared with the conventional case where the parallel connection configuration is not used. It can be as small as one. As a result, the total occupied area on the panel used by the capacitive element does not need to be increased in spite of the formation of an alternative capacitance in preparation for the occurrence of a leak.
  • the number of alternative capacities such as the capacity 81c is not limited to one, and a plurality of alternative capacities may be provided, and it is possible to select and use one alternative capacity that can be used when a leak occurs. .
  • FIG. 6 is a plan view on the display panel 2 of the configuration of the TFT 91 according to this embodiment applicable to the transistor Tr4.
  • the TFT 91 includes a TFT body 81a, a capacitor 91a, and wirings 92h and 94h.
  • the capacitor 91a is a capacitor that can function as a bootstrap capacitor, and can be applied to the capacitor CAP.
  • the capacitor 91a includes a plurality of first capacitor electrodes 92a... And a second capacitor electrode 94a having a region facing the panel thickness direction with a gate insulating film (first insulating film) 86 interposed therebetween, and the plurality of capacitors 91a.
  • the third capacitor electrode 90a on the opposite side of the first capacitor electrode 92a from the second capacitor electrode 94a side through the passivation film (second insulating film) 89. It is formed so as to have regions facing in the direction.
  • the second capacitor electrode 94a is formed by being drawn out from the gate electrode 84 of the TFT body 81a in the in-panel direction by the lead-out wiring 94h.
  • a lead wiring 90c is led out from the third capacitor electrode 90a, and the lead wiring 90c is connected to the lead wiring 84d through a contact hole 95b.
  • the lead-out wiring 92h is connected to the output OUT of the shift register stage SR, and the output OUT is connected to the gate bus line GL below the panel thickness direction via the contact hole 85c.
  • the plurality of first capacitor electrodes 92a... And the lead wiring 92h are formed of source metal SM, and the second capacitor electrode 94a and the lead wiring 94h are formed of gate metal GM.
  • the third capacitor electrode 90a is formed of a transparent electrode TM.
  • 92a is electrically isolated from the lead wiring 92h.
  • the lead-out wiring 92h is provided at a position that is out of the region above the second capacitor electrode 94a in the panel thickness direction and the region below the third capacitor electrode 90a in the panel thickness direction.
  • the first capacitance electrode 92a having L4 is located in a range from the lead-out wiring 92h to the nearer one of the upper side in the panel thickness direction of the second capacitance electrode 94a and the lower side in the panel thickness direction of the third capacitance electrode 90a.
  • the lead wire 92h is separated by laser fusing.
  • the inspection may be an electrical inspection or a visual inspection, but an electrical inspection is used to identify which first capacitor electrode 92a has a leak defect 92h. If difficult, visual inspection is useful.
  • the first capacitor electrode 92a is provided with a notch 93 at an intersection boundary where the second capacitor electrode 94a and the third capacitor electrode 90a intersect with the closer one of the second capacitor electrode 94a and the lead wire 92h.
  • the notches 94 and 95 may be provided at two locations adjacent to the first capacitance electrode 92a at the location where the first capacitance electrode 92a branches. Thereby, the location which can be laser-cut can be easily specified using the notches 93, 94, and 95 as marks.
  • a plurality of notches 93 may be provided in the same first capacitor electrode 92a, and the notches 94 and 95 may be provided in the first capacitor electrode 92a.
  • Capacitors formed between the first capacitor electrodes 92a and the second capacitor electrodes 94a are connected in parallel to each other, and the first capacitor electrodes 92a and the third capacitors are connected to each other. Since the capacitance formed between the electrodes 90a (hereinafter referred to as the second partial capacitance) is connected in parallel with each other, the entire capacitance of the capacitance 91a (hereinafter referred to as the overall capacitance) is formed. If the sum of the first partial capacitance and the second partial capacitance is sufficiently smaller than the total capacitance, the number of first capacitance electrodes 92a having the number of leak defects L4 may be separated from the lead-out wiring 92h. The total capacity is almost the same as before separation.
  • the TFT 91 becomes a TFT that can be used by repairing the capacitor 91a without sacrificing the entire TFT 91 when a leak occurs in the capacitor 91a.
  • the capacitor 91a includes a capacitor formed between the first capacitor electrode 92a and the second capacitor electrode 94a and a capacitor formed between the first capacitor electrode 92a and the third capacitor electrode 90a in parallel. It is a connected configuration. Accordingly, since the plurality of first capacitor electrodes 92a are comb-shaped, the total area of the plurality of first capacitor electrodes 92a is larger than the electrode area when the bootstrap capacitor is formed as a normal set of parallel plate capacitors. Even if it is small, it is not necessary to increase the occupied area on the panel used by the capacitive element.
  • the present invention is not limited thereto, and the source metal SM is positioned below the gate metal GM in the panel thickness direction. It may be configured.
  • the vertical relationship between the gate metal GM and the transparent electrode TM may be reversed as long as the source metal SM is sandwiched therebetween.
  • the gate driver can be provided adjacent to one side of the display area 2a, and the arrangement of the gate drivers is arbitrary.
  • the TFT may be used in any part of the display device, or may be used in a place other than the display device.
  • the present invention can be used for other display devices such as an EL display device in general.
  • the present invention can be suitably used for a display device including a TFT.

Abstract

　ＴＦＴ（６１）は、ソース電極（６２）に接続された第１容量電極（６２ａ）と、第２容量電極（６４ａ）とによって形成された第１容量（６１ｂ）と、第３容量電極（６２ｂ）と第４容量電極（６４ｂ）とがによって形成された第２容量（６１ｃ）と、第１引き出し配線（６２ｉ）と、ゲート電極（６４）に接続された第２引き出し配線（６４ｈ）と、第３引き出し配線（６２ｊ）と、第４引き出し配線（６４ｉ）と、第１配線（６２ｃ）と、第２配線（６４ｃ）とを備えている。これにより、ＴＦＴ本体部に接続された容量にリークが発生してもＴＦＴ全体の歩留まりが低下しにくいＴＦＴを実現する。

Description

ＴＦＴ、シフトレジスタ、走査信号線駆動回路、および表示装置、ならびにＴＦＴの成形方法
　本発明は、ゲート・ソース間に付加された容量を備えるＴＦＴに関するものである。
　近年、ゲートドライバを液晶パネル上にアモルファスシリコンで形成しコスト削減を図るゲートモノリシック化が進められている。ゲートモノリシックは、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどとも称される。例えば特許文献１には、ゲートモノリシックにより、シフトレジスタを構成した例が開示されている。
　図１１に、特許文献１に記載されたシフトレジスタの各段の回路構成を示す。
　この回路の主要な構成および動作について説明すると、同図には縦続接続された各段のうちのｎ段目の構成が示されており、入力端子１２に前段のゲート出力が入力される。この入力はトランジスタ１８のドレインを介して出力トランジスタ１６をＯＮ状態とする。出力トランジスタ１６のゲート・ソース間にはブートストラップ容量３０が接続されている。出力トランジスタ１６がＯＮ状態のときにドレイン側からクロック信号Ｃ１のＨｉｇｈレベルが入力されると、ブートストラップ容量３０を介したゲート・ソース間の容量結合によって出力トランジスタ１６のゲート電位が電源電圧以上に急上昇する。これによって、出力トランジスタ１６のソース・ドレイン間抵抗は非常に小さくなり、クロック信号Ｃ１のＨｉｇｈレベルがゲートバスライン１１８に出力されるとともに、このゲート出力が次段の入力に供給される。
　図１２に、このようなブートスラップ容量が表示パネルに作り込まれるときの素子平面図を示す。
　図１２に示すブートストラップ容量１０１ｂは、ＴＦＴ１０１の一部としてＴＦＴ本体部１０１ａに接続されている。表示パネルがアモルファスシリコン等の移動度の小さな材料で作られている場合には、表示パネルにモノリシックに作り込まれるＴＦＴ１０１のチャネル幅を非常に大きくすることによってＴＦＴ本体部１０１ａのソース・ドレイン間抵抗を下げるようにするのが一般的である。従って、図１１のＴＦＴ本体部１０１ａは、櫛歯状のソース電極１０２とドレイン電極１０３とが互いに噛み合うように対向配置されて、大きなチャネル幅を確保している。このソース電極１０２とドレイン電極１０３とが噛み合う領域の下方にはゲート電極１０４が設けられている。ブートストラップ容量１０１ｂは、ＴＦＴ本体部１０１ａのソース電極１０２から引き出された第１容量電極１０２ａと、ＴＦＴ本体部１０１ａのゲート電極１０４から引き出された第２容量電極１０４ａとがゲート絶縁膜を介して対向することにより形成されている。
　そして、第１容量電極１０２ａは、シフトレジスタ段の出力ＯＵＴに接続されており、出力ＯＵＴはコンタクトホール１０５を介してゲートバスラインＧＬに接続されている。
　図１３に、図１２のＸ－Ｘ’線断面図を示す。
　当該断面図に示されているように、図１３の構成は、ガラス基板１００上に、ゲートメタルＧＭ、ゲート絶縁膜１０６、Ｓｉのｉ層１０７、Ｓｉのｎ＋層１０８、ソースメタルＳＭ、および、パッシベーション膜１０９が順次積層された構成を用いて形成されている。ゲート電極１０４、第２容量電極１０４ａ、および、ゲートバスラインＧＬは、全て、プロセスにおいて同時に成膜されたゲートメタルＧＭにより形成されている。ソース電極１０２、ドレイン電極１０３、および、第１容量電極１０２ａは、全て、プロセスにおいて同時に成膜されたソースメタルＳＭにより形成されている。ｉ層１０７はＴＦＴ本体部１０１ａにおいてチャネル形成領域となる層である。ｎ＋層１０８は、ｉ層１０７とソース電極１０２およびドレイン電極１０３との間にソース・ドレインのコンタクト層として設けられる層である。
　以上に説明したブートストラップ容量を備えるトランジスタは、特許文献２等にも記載されている。
特許第３８６３２１５号公報（２００６年１０月６日登録） 日本国公開特許公報「特開平８－８７８９７号公報（公開日：１９９６年４月２日）」
　従来のブートストラップ容量を備えるＴＦＴにおいては、前述したようにＴＦＴ本体部が大きなチャネル幅を確保するために大きなサイズを必要とする。従って、ＴＦＴを歩留まりよく製造しないと、良品パネルの得られる割合が大きく低下し兼ねない。しかしながら、ブートストラップ容量は、それを備えるＴＦＴの出力が接続される負荷が大きくなると、十分なブートストラップ効果を得るのに大きな容量値を必要とするので、それだけパネル上で大きな面積を占有することになる。この容量値の大きさは、表示パネルの回路構成や仕様にもよるが、例えば７型のパネルで３ｐＦ以上の大きさであり、画面サイズが大きいとさらに大きくなる。従って、図１２に示したブートストラップ容量１０１ｂの大きさは非常に大きなものとなる。例えば、７型ＷＶＧＡでＲＧＢ３色分のゲートスキャンを行うゲートモノリシック表示装置に備えられるＴＦＴについて、ブートストラップ容量１０１ｂの容量値が３ｐＦの場合に、ゲートドライバが表示領域に対して片側にのみ隣接するように配置されていてゲートスキャン方向のドットピッチが６３μｍであるとし、また、ゲート絶縁膜（ＳｉＮｘ）の比誘電率が６．９、膜厚が４１００オングストロームであるとして、ブートストラップ容量１０１ｂのゲートスキャン方向の一辺Ｈは５０μｍ、他辺Ｗは４００μｍとなる。
　ブートストラップ容量がこのような大きな面積を占める結果、ブートストラップ容量の対向する２つの電極間にリークが発生する確率が高くなる。ブートストラップ容量に一箇所でもリークが発生すると、ＴＦＴ全体が正常に機能しなくなるので、ＴＦＴの製造歩留まり、従って表示パネルの製造歩留まりが大きく低下してしまう。
　このように、従来のブートストラップ容量を備えたＴＦＴは、ブートストラップ容量におけるリークにより製造歩留まりの低下が発生しやすいという問題があった。
　本発明は上記従来の問題点に鑑みなされたものであり、その目的は、ＴＦＴ本体部に接続された容量にリークが発生してもＴＦＴ全体の歩留まりが低下しにくいＴＦＴ、ならびに、それを備えたシフトレジスタ、走査信号線駆動回路、および表示装置、ならびにＴＦＴの成形方法を実現することにある。
　本発明のＴＦＴは、上記課題を解決するために、ＴＦＴであって、ソース電極に接続された第１容量電極と、第２容量電極とが、パネル厚み方向に第１絶縁膜を介して対向する領域を有するようにして形成された第１容量と、第３容量電極と第４容量電極とが、パネル厚み方向に第２絶縁膜を介して対向する領域を有するようにして形成された第２容量と、上記第１容量電極からパネル面内方向に引き出された第１引き出し配線と、ゲート電極からパネル面内方向に引き出された第２引き出し配線と、上記第３容量電極からパネル面内方向に引き出された第３引き出し配線と、上記第４容量電極からパネル面内方向に引き出された第４引き出し配線と、パネル厚み方向に見て上記第２引き出し配線および上記第４引き出し配線と交差する第１配線と、パネル厚み方向に見て上記第１引き出し配線および上記第３引き出し配線と交差する第２配線とを備えており、上記第２容量電極と上記ゲート電極とが上記第２引き出し配線を介して互いに接続されており、上記第３容量電極と上記ソース電極とは互いに接続されておらず、上記第４容量電極と上記ゲート電極とは互いに接続されていないことを特徴としている。
　また、上記ＴＦＴを成形するＴＦＴの成形方法として、上記第２容量電極と上記ゲート電極とを上記第２引き出し配線を溶断することにより分離し、上記第１引き出し配線および上記第３引き出し配線と上記第２配線とを溶着することにより互いに接続し、上記第２引き出し配線および上記第４引き出し配線と上記第１配線とを溶着することにより互いに接続する方法が挙げられる。
　上記の発明によれば、第１容量が電気的に機能するようにＴＦＴ本体部に接続されており、第１容量にリークが発生した場合には、レーザ溶断などにより第２容量電極を第２引き出し配線から分離することにより第２容量電極とゲート電極とを互いに分離し、第２引き出し配線および第４引き出し配線と第１配線とをレーザ溶着などにより互いに接続するとともに、第１引き出し配線および第３引き出し配線と第２配線とをレーザ溶着などにより互いに接続することにより、第２容量を電気的に機能するようにＴＦＴ本体部に接続することができる。
　従って、当該ＴＦＴは、第１容量にリークが発生した場合にＴＦＴ全体を犠牲にすることなく、第２容量を代替の容量として使用することが可能なＴＦＴである。
　以上により、ＴＦＴ本体部に接続された容量にリークが発生してもＴＦＴ全体の歩留まりが低下しにくいＴＦＴを実現することができるという効果を奏する。
　本発明のＴＦＴは、上記課題を解決するために、ＴＦＴであって、ソース電極に接続された第１容量電極と、第２容量電極とが、パネル厚み方向に第１絶縁膜を介して対向するように形成された第１容量と、第３容量電極と第４容量電極とが、パネル厚み方向に第２絶縁膜を介して対向するように形成された第２容量と、上記第１容量電極からパネル面内方向に引き出された第１引き出し配線と、ゲート電極からパネル面内方向に引き出された第２引き出し配線と、上記第３容量電極からパネル面内方向に引き出された第３引き出し配線と、上記第４容量電極からパネル面内方向に引き出された第４引き出し配線と、パネル厚み方向に見て上記第２引き出し配線および上記第４引き出し配線と交差する第１配線と、パネル厚み方向に見て上記第１引き出し配線および上記第３引き出し配線と交差する第２配線とを備えており、上記第２容量電極と上記ゲート電極とは互いに接続されておらず、上記第１引き出し配線および上記第３引き出し配線と上記第２配線とが互いに接続されていることにより、上記第３容量電極と上記ソース電極とが互いに接続されており、上記第２引き出し配線および上記第４引き出し配線と上記第１配線とが互いに接続されていることにより、上記第４容量電極と上記ゲート電極とが互いに接続されていることを特徴としている。
　上記の発明によれば、第１容量と第２容量とのうち、第２容量が電気的に機能するようにＴＦＴ本体部に接続されるように接続関係が設定されている。
　従って、当該ＴＦＴは、第１容量にリークが発生した場合にＴＦＴ全体を犠牲にすることなく、第２容量を代替の容量として使用することが可能なＴＦＴである。
　以上により、ＴＦＴ本体部に接続された容量にリークが発生してもＴＦＴ全体の歩留まりが低下しにくいＴＦＴを実現することができるという効果を奏する。
　本発明のＴＦＴは、上記課題を解決するために、上記第１容量電極、上記第３容量電極、上記第１引き出し配線、上記第３引き出し配線、および、上記第１配線はソースメタルにより形成されており、上記第２容量電極、上記第４容量電極、上記第２引き出し配線、上記第４引き出し配線、および、上記第２配線はゲートメタルにより形成されていることを特徴としている。
　上記の発明によれば、第１容量および第２容量を、ＴＦＴが本来備えるメタル材料によって容易に構成することができるという効果を奏する。
　本発明のＴＦＴは、上記課題を解決するために、上記第１絶縁膜および上記第２絶縁膜はゲート絶縁膜であることを特徴としている。
　上記の発明によれば、第１容量および第２容量を、ＴＦＴが本来備える絶縁材料によって容易に構成することができるという効果を奏する。
　本発明のＴＦＴは、上記課題を解決するために、ＴＦＴであって、ソース電極に接続された引き出し配線と、上記引き出し配線からパネル面内方向に分岐して引き出された複数の第１容量電極と、ゲート電極に接続された第２容量電極とが、パネル厚み方向に絶縁膜を介して対向する領域を有するようにして形成された容量とを備えていることを特徴としている。
　また、上記ＴＦＴを成形するＴＦＴの成形方法として、少なくとも１つの上記第１容量電極を上記引き出し配線から溶断する方法が挙げられる。
　上記の発明によれば、各第１容量電極と第２容量電極との間に形成される容量（以下、部分容量と称する）が互いに並列に接続されて全体の容量（以下、全体容量と称する）が形成されているので、部分容量が全体容量と比較して十分に小さければ、リークが生じた程度の本数の第１容量電極を引き出し配線からレーザ溶断などにより分離しても、全体容量は分離前とほとんど変わらない。
　これにより、当該ＴＦＴは、容量にリークが発生した場合にＴＦＴ全体を犠牲にすることなく、容量を修復して使用することが可能なＴＦＴとなる。
　以上により、ＴＦＴ本体部に接続された容量にリークが発生してもＴＦＴ全体の歩留まりが低下しにくいＴＦＴを実現することができるという効果を奏する。
　本発明のＴＦＴは、上記課題を解決するために、上記第１容量電極は、上記引き出し配線から上記第２容量電極と対向する領域である対向領域に至るまでに、上記第２容量電極と対向しない非対向領域を有していることを特徴としている。
　上記の発明によれば、リークが生じた第１容量電極を、非対向領域で容易にレーザ溶断などにより分離することができるという効果を奏する。
　本発明のＴＦＴは、上記課題を解決するために、上記第１容量電極の上記非対向領域と上記対向領域との境界位置と、上記引き出し配線からの上記第１容量電極の分岐箇所との少なくとも一方に、切り欠き部が設けられていることを特徴としている。
　上記の発明によれば、リークが生じた第１容量電極を、非対向領域でレーザ溶断などにより分離するときに、切り欠き部を分離箇所の目印として使用することができるという効果を奏する。
　本発明のＴＦＴは、上記課題を解決するために、上記第１容量電極および上記引き出し配線はソースメタルにより形成されており、上記第２容量電極はゲートメタルにより形成されていることを特徴としている。
　上記の発明によれば、第１容量および第２容量を、ＴＦＴが本来備えるメタル材料によって容易に構成することができるという効果を奏する。
　本発明のＴＦＴは、上記課題を解決するために、上記絶縁膜はゲート絶縁膜であることを特徴としている。
　上記の発明によれば、第１容量および第２容量を、ＴＦＴが本来備える絶縁材料によって容易に構成することができるという効果を奏する。
　本発明のＴＦＴは、上記課題を解決するために、ＴＦＴであって、ソース電極に接続された第１容量電極と、第２容量電極とが、パネル厚み方向に第１絶縁膜を介して対向する領域を有するようにして、かつ、上記第１容量電極と第３容量電極とが、上記第１容量電極に対して上記第２容量電極側とは反対側でパネル厚み方向に第２絶縁膜を介して対向する領域を有するようにして形成された第１容量と、第４容量電極と第５容量電極とが、パネル厚み方向に第３絶縁膜を介して対向する領域を有するようにして、かつ、上記第４容量電極と第６容量電極とが、上記第４容量電極に対して上記第５容量電極側とは反対側でパネル厚み方向に第４絶縁膜を介して対向する領域を有するようにして形成された第２容量と、上記第１容量電極からパネル面内方向に引き出された第１引き出し配線と、上記第２容量電極からパネル面内方向に引き出された第２引き出し配線と、ゲート電極からパネル面内方向に引き出されたゲート引き出し配線と、上記第３容量電極からパネル面内方向に引き出された第３引き出し配線と、上記第４容量電極からパネル面内方向に引き出された第４引き出し配線と、上記第５容量電極からパネル面内方向に引き出された第５引き出し配線と、パネル厚み方向に見て上記ゲート引き出し配線および上記第５引き出し配線と交差する第１配線と、パネル厚み方向に見て上記第１引き出し配線および上記第４引き出し配線と交差する第２配線とを備えており、上記第３容量電極と上記ゲート電極とが上記第３引き出し配線を介して互いに接続されており、上記第６容量電極は上記第５引き出し配線に接続されており、上記第２容量電極と上記ゲート電極とが上記第２引き出し配線を介して互いに接続されており、上記ゲート引き出し配線および上記第５引き出し配線と上記第１配線とは互いに接続されておらず、上記第１引き出し配線および上記第４引き出し配線と上記第２配線とは互いに接続されていないことを特徴としている。
　また、上記ＴＦＴを成形するＴＦＴの成形方法として、上記第３容量電極と上記ゲート電極とを上記第３引き出し配線を溶断することにより互いに分離し、上記第６容量電極を上記第５引き出し配線に溶着することにより接続し、上記第２容量電極と上記ゲート電極とを上記第２引き出し配線を溶断することにより互いに分離し、上記ゲート引き出し配線および上記第５引き出し配線と上記第１配線とを溶着することにより互いに接続し、上記第１引き出し配線および上記第４引き出し配線と上記第２配線とを溶着することにより互いに接続する方法が挙げられる。
　上記の発明によれば、第１容量が電気的に機能するようにＴＦＴ本体部に接続されており、第１容量にリークが発生した場合には、第２引き出し配線をレーザ溶断することなどにより第２容量電極とゲート電極とを互いに分離するとともに、第３引き出し配線をレーザ溶断することなどにより第３容量電極とゲート電極とを互いに分離し、ゲート引き出し配線および第５引き出し配線と第１配線とをレーザ溶着などで互いに接続するとともに、第１引き出し配線および第４引き出し配線と第２配線とをレーザ溶着などにより互いに接続することにより、第２容量を電気的に機能するようにＴＦＴ本体部に接続することができる。
　従って、当該ＴＦＴは、第１容量にリークが発生した場合にＴＦＴ全体を犠牲にすることなく、第２容量を代替の容量として使用することが可能なＴＦＴである。
　以上により、ＴＦＴ本体部に接続された容量にリークが発生してもＴＦＴ全体の歩留まりが低下しにくいＴＦＴを実現することができるという効果を奏する。
　本発明のＴＦＴは、上記課題を解決するために、ＴＦＴであって、ソース電極に接続された第１容量電極と、第２容量電極とが、パネル厚み方向に第１絶縁膜を介して対向する領域を有するようにして、かつ、上記第１容量電極と第３容量電極とが、上記第１容量電極に対して上記第２容量電極側とは反対側でパネル厚み方向に第２絶縁膜を介して対向する領域を有するようにして形成された第１容量と、第４容量電極と第５容量電極とが、パネル厚み方向に第３絶縁膜を介して対向する領域を有するようにして、かつ、上記第４容量電極と第６容量電極とが、上記第４容量電極に対して上記第５容量電極側とは反対側でパネル厚み方向に第４絶縁膜を介して対向する領域を有するようにして形成された第２容量と、上記第１容量電極からパネル面内方向に引き出された第１引き出し配線と、上記第２容量電極からパネル面内方向に引き出された第２引き出し配線と、ゲート電極からパネル面内方向に引き出されたゲート引き出し配線と、上記第３容量電極からパネル面内方向に引き出された第３引き出し配線と、上記第４容量電極からパネル面内方向に引き出された第４引き出し配線と、上記第５容量電極からパネル面内方向に引き出された第５引き出し配線と、パネル厚み方向に見て上記ゲート引き出し配線および上記第５引き出し配線と交差する第１配線と、パネル厚み方向に見て上記第１引き出し配線および上記第４引き出し配線と交差する第２配線とを備えており、上記第３容量電極と上記ゲート電極とが互いに接続されておらず、上記第６容量電極は上記第５引き出し配線に接続されており、上記第２容量電極と上記ゲート電極とが互いに接続されておらず、上記ゲート引き出し配線および上記第５引き出し配線と上記第１配線とが互いに接続されていることにより、上記第５容量電極および上記第６容量電極と上記ゲート電極とが互いに接続されており、上記第１引き出し配線および上記第４引き出し配線と上記第２配線とが互いに接続されていることにより、上記第４容量電極と上記ソース電極とが互いに接続されていることを特徴としている。
　上記の発明によれば、第１容量と第２容量とのうち、第２容量が電気的に機能するようにＴＦＴ本体部に接続されるように接続関係が設定されている。
　従って、当該ＴＦＴは、第１容量にリークが発生した場合にＴＦＴ全体を犠牲にすることなく、第２容量を代替の容量として使用することが可能なＴＦＴである。
　以上により、ＴＦＴ本体部に接続された容量にリークが発生してもＴＦＴ全体の歩留まりが低下しにくいＴＦＴを実現することができるという効果を奏する。
　本発明のＴＦＴは、上記課題を解決するために、上記第１容量電極、上記第４容量電極、上記第１引き出し配線、上記第４引き出し配線、および、上記第１配線はソースメタルにより形成されており、上記第２容量電極、上記第５容量電極、上記第２引き出し配線、上記第５引き出し配線、上記ゲート引き出し配線、および、上記第２配線はゲートメタルにより形成されており、上記第３容量電極、上記第６容量電極、および、上記第３引き出し配線は透明電極により形成されていることを特徴としている。
　上記の発明によれば、第１容量および第２容量を、ＴＦＴが本来備えるメタル材料によって容易に構成することができるという効果を奏する。
　本発明のＴＦＴは、上記課題を解決するために、上記第１絶縁膜および上記第３絶縁膜はゲート絶縁膜であり、上記第２絶縁膜および上記第４絶縁膜はパッシベーション膜であることを特徴としている。
　上記の発明によれば、第１容量および第２容量を、ＴＦＴが本来備える絶縁材料によって容易に構成することができるという効果を奏する。
　本発明のＴＦＴは、上記課題を解決するために、ＴＦＴであって、ソース電極に接続された引き出し配線と、上記引き出し配線からパネル面内方向に分岐して引き出された複数の第１容量電極と、ゲート電極に接続された第２容量電極とが、パネル厚み方向に第１絶縁膜を介して対向する領域を有するようにして、かつ、上記第１容量電極と、ゲート電極に接続された第３容量電極とが、上記第１容量電極に対して上記第２容量電極側とは反対側でパネル厚み方向に第２絶縁膜を介して対向する領域を有するようにして形成された容量とを備えていることを特徴としている。
　また、上記ＴＦＴを成形するＴＦＴの成形方法として、少なくとも１つの上記第１容量電極を上記引き出し配線から溶断する方法が挙げられる。
　上記の発明によれば、各第１容量電極と第２容量電極との間に形成される容量（以下、第１部分容量と称する）が互いに並列に接続され、かつ、各第１容量電極と第３容量電極との間に形成される容量（以下、第２部分容量と称する）が互いに並列に接続されて全体の容量（以下、全体容量と称する）が形成されているので、第１部分容量と第２部分容量との和が全体容量と比較して十分に小さければ、リークが生じた程度の本数の第１容量電極を引き出し配線からレーザ溶断などにより分離しても、全体容量は分離前とほとんど変わらない。
　これにより、当該ＴＦＴは、容量にリークが発生した場合にＴＦＴ全体を犠牲にすることなく、容量を修復して使用することが可能なＴＦＴとなる。
　以上により、ＴＦＴ本体部に接続された容量にリークが発生してもＴＦＴ全体の歩留まりが低下しにくいＴＦＴを実現することができるという効果を奏する。
　本発明のＴＦＴは、上記課題を解決するために、上記第１容量電極は、上記引き出し配線から、上記第２容量電極と上記第３容量電極とのうちの近いほうに対向する領域である対向領域に至るまでに、上記第２容量電極および上記第３容量電極と対向しない非対向領域を有していることを特徴としている。
　上記の発明によれば、リークが生じた第１容量電極を、非対向領域で容易にレーザ溶断などにより分離することができるという効果を奏する。
　本発明のＴＦＴは、上記課題を解決するために、上記第１容量電極の上記非対向領域と上記対向領域との境界位置と、上記引き出し配線からの上記第１容量電極の分岐箇所との少なくとも一方に、切り欠き部が設けられていることを特徴としている。
　上記の発明によれば、リークが生じた第１容量電極を、非対向領域でレーザ溶断などにより分離するときに、切り欠き部を分離箇所の目印として使用することができるという効果を奏する。
　本発明のＴＦＴは、上記課題を解決するために、上記第１容量電極および上記引き出し配線はソースメタルにより形成されており、上記第２容量電極はゲートメタルにより形成されており、上記第３容量電極は透明電極により形成されていることを特徴としている。
　上記の発明によれば、第１容量および第２容量を、ＴＦＴが本来備えるメタル材料によって容易に構成することができるという効果を奏する。
　本発明のＴＦＴは、上記課題を解決するために、上記第１絶縁膜はゲート絶縁膜であり、上記第２絶縁膜はパッシベーション膜であることを特徴としている。
　上記の発明によれば、第１容量および第２容量を、ＴＦＴが本来備える絶縁材料によって容易に構成することができるという効果を奏する。
　本発明のＴＦＴは、上記課題を解決するために、アモルファスシリコンを用いて製造されていることを特徴としている。
　上記の発明によれば、アモルファスシリコンを用いたＴＦＴは一般にチャネル幅が大きくてＴＦＴ本体の製造歩留まりを低下させやすいので、この材料により製造されるＴＦＴの容量の製造歩留まりを向上させることにより、ＴＦＴ全体の製造歩留まりを大きく低下させないようにすることができるという効果を奏する。
　本発明のＴＦＴは、上記課題を解決するために、微結晶シリコンを用いて製造されていることを特徴としている。
　上記の発明によれば、微結晶シリコンを用いたＴＦＴは、アモルファスシリコンＴＦＴよりも高移動度なため、アモルファスシリコンＴＦＴと比較してトランジスタサイズの小型化ができるという効果を奏する。また、ＴＦＴに微結晶シリコンを用いると、小スペース化が可能となるため狭額縁に有利であるという効果を奏する。また、直流バイアスの印加による閾値電圧の変動を抑えることができるという効果を奏する。
　本発明のシフトレジスタは、上記課題を解決するために、上記ＴＦＴを、各段を構成するトランジスタの少なくとも１つとして備えていることを特徴としている。
　上記の発明によれば、シフトレジスタを歩留まりよく製造することができるという効果を奏する。
　本発明の走査信号線駆動回路は、上記課題を解決するために、上記シフトレジスタを備え、上記シフトレジスタを用いて表示装置の走査信号を生成することを特徴としている。
　上記の発明によれば、走査信号線駆動回路を歩留まりよく製造することができるという効果を奏する。
　本発明の走査信号線駆動回路は、上記課題を解決するために、上記ＴＦＴは、上記走査信号の出力トランジスタであることを特徴としている。
　上記の発明によれば、上記ＴＦＴを走査信号の出力トランジスタに用いることにより、大きな駆動能力が要求されるＴＦＴを歩留まりよく製造することができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記走査信号線駆動回路を備えていることを特徴としている。
　上記の発明によれば、表示装置を歩留まりよく製造することができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記走査信号線駆動回路は、表示パネルに表示領域とモノリシックに形成されていることを特徴としている。
　上記の発明によれば、走査信号線駆動回路が表示パネルに表示領域とモノリシックに形成される表示装置を、大きな容量が必要となる他に、ＴＦＴのチャネル幅が大きくならざるを得ない不利な点を補って、歩留まりよく製造することができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記ＴＦＴが形成された表示パネルを備えていることを特徴としている。
　上記の発明によれば、ＴＦＴ本体部に接続された容量にリークが発生してもＴＦＴ全体の歩留まりが低下しにくい表示装置を実現することができるという効果を奏する。
　本発明の他の目的、特徴、および優れた点は、以下に示す記載によって十分分かるであろう。また、本発明の利点は、添付図面を参照した次の説明によって明白になるであろう。
本発明の実施形態を示すものであり、第１の実施例に係るＴＦＴの構成を示す平面図である。 図１のＴＦＴのＡ－Ａ’線断面図である。 本発明の実施形態を示すものであり、第２の実施例に係るＴＦＴの構成を示す平面図である。 本発明の実施形態を示すものであり、第３の実施例に係るＴＦＴの構成を示す平面図である。 図４のＴＦＴの断面図を示しており、（ａ）はＢ－Ｂ’線断面図、（ｂ）はＣ－Ｃ’線断面図である。 本発明の実施形態を示すものであり、第４の実施例に係るＴＦＴの構成を示す平面図である。 本発明の実施形態を示すものであり、表示装置の構成を示すブロック図である。 図７の表示装置が備えるシフトレジスタの構成を示す回路ブロック図である。 図８のシフトレジスタが備えるシフトレジスタ段を説明する図を示しており、（ａ）はシフトレジスタ段の構成を示す回路図、（ｂ）は（ａ）の回路の動作を示すタイミングチャートである。 図８のシフトレジスタの動作を示すタイミングチャートである。 従来技術を示すものであり、シフトレジスタ段の構成を示す回路図である。 従来技術を示すものであり、ＴＦＴの構成を示す平面図である。 図１２のＸ－Ｘ’線断面図である。
符号の説明
　１　　　　　　液晶表示装置（表示装置）
　６１、７１、８１、９１
　　　　　　　　ＴＦＴ
　６１ｂ　　　　容量（第１容量）
　６１ｃ　　　　容量（第２容量）
　６２　　　　　ソース電極
　６４　　　　　ゲート電極
　６２ａ　　　　第１容量電極
　６４ａ　　　　第２容量電極
　６２ｂ　　　　第３容量電極
　６４ｂ　　　　第４容量電極
　６２ｉ　　　　引き出し配線（第１引き出し配線）
　６４ｈ　　　　引き出し配線（第２引き出し配線）
　６２ｊ　　　　引き出し配線（第３引き出し配線）
　６４ｉ　　　　引き出し配線（第４引き出し配線）
　６６　　　　　ゲート絶縁膜（第１絶縁膜、第２絶縁膜、絶縁膜）
　７１ａ　　　　容量
　７２ｈ　　　　引き出し配線
　７２ａ　　　　第１容量電極
　７４ａ　　　　第２容量電極
　７３、７４、７５
　　　　　　　　切り欠き部
　８１ｂ　　　　容量（第１容量）
　８１ｃ　　　　容量（第２容量）
　８２　　　　　ソース電極
　８４　　　　　ゲート電極
　８２ａ　　　　第１容量電極
　８４ａ　　　　第２容量電極
　８０ａ　　　　第３容量電極
　８２ｂ　　　　第４容量電極
　８４ｂ　　　　第５容量電極
　８０ｂ　　　　第６容量電極
　８２ｉ　　　　引き出し配線（第１引き出し配線）
　８４ｈ　　　　引き出し配線（第２引き出し配線）
　８０ｃ　　　　引き出し配線（第３引き出し配線）
　８４ｄ　　　　引き出し配線（ゲート引き出し配線）
　８２ｊ　　　　引き出し配線（第４引き出し配線）
　８４ｅ　　　　引き出し配線（第５引き出し配線）
　８６　　　　　ゲート絶縁膜（第１絶縁膜、第３絶縁膜）
　８９　　　　　パッシベーション膜（第２絶縁膜、第４絶縁膜）
　９１ａ　　　　容量
　９２ｈ　　　　引き出し配線
　９２ａ　　　　第１容量電極
　９４ａ　　　　第２容量電極
　９０ａ　　　　第３容量電極
　９３、９４、９５
　　　　　　　　切り欠き部
　Ｔｒ４　　　　トランジスタ（ＴＦＴ）
　ＣＡＰ　　　　容量（第１容量、第２容量）
　本発明の一実施形態について図１ないし図１０に基づいて説明すると以下の通りである。
　図７に、本実施形態に係る表示装置である液晶表示装置１の構成を示す。
　液晶表示装置１は、表示パネル２、フレキシブルプリント基板３、および、コントロール基板４を備えている。
　表示パネル２は、ガラス基板上にアモルファスシリコンや多結晶シリコン、ＣＧシリコン、微結晶シリコンなどを用いて表示領域２ａ、複数のゲートバスラインＧＬ…、複数のソースバスラインＳＬ…、および、ゲートドライバ５ａ・５ｂが作り込まれたアクティブマトリクス型の表示パネルである。表示領域２ａは、複数の絵素ＰＩＸ…がマトリクス状に配置された領域である。絵素ＰＩＸは、絵素ＰＩＸの選択素子であるＴＦＴ２１、液晶容量ＣＬ、および、補助容量Ｃｓを備えている。ＴＦＴ２１のゲートはゲートバスラインＧＬに接続されており、ＴＦＴ２１のソースはソースバスラインＳＬに接続されている。液晶容量ＣＬおよび補助容量ＣｓはＴＦＴ２１のドレインに接続されている。
　複数のゲートバスラインＧＬ…はゲートバスラインＧＬ１・ＧＬ２・ＧＬ３・…・ＧＬｎからなり、そのうち１つおきに配置されたゲートバスラインＧＬ１・ＧＬ３・ＧＬ５…からなる第１のグループのゲートバスラインＧＬ…はゲートドライバ５ａの出力に接続されており、残りの１つおきに配置されたゲートバスラインＧＬ２・ＧＬ４・ＧＬ６…からなる第２のグループのゲートバスラインＧＬ…はゲートドライバ５ｂの出力に接続されている。複数のソースバスラインＳＬ…はソースバスラインＳＬ１・ＳＬ２・ＳＬ３・…・ＳＬｍからなり、それぞれ後述するソースドライバ６の出力に接続されている。また、図示しないが、絵素ＰＩＸ…の各補助容量Ｃｓに補助容量電圧を与える補助容量配線が形成されている。
　ゲ－トドライバ５ａは、表示パネル２上で表示領域２ａに対してゲートバスラインＧＬ…の延びる方向の一方側に隣接する領域に設けられており、第１のグループのゲートバスラインＧＬ１・ＧＬ３・ＧＬ５…のそれぞれに順次ゲートパルスを供給する。ゲ－トドライバ５ｂは、表示パネル２上で表示領域２ａに対してゲートバスラインＧＬ…の延びる方向の他方側に隣接する領域に設けられており、第２のグループのゲートバスラインＧＬ２・ＧＬ４・ＧＬ６…のそれぞれに順次ゲートパルスを供給する。これらのゲートドライバ５ａ・５ｂは表示パネル２に表示領域２ａとモノリシックに作り込まれており、ゲートモノリシック、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどと称されるゲートドライバは全てゲートドライバ５ａ・５ｂに含まれ得る。
　フレキシブルプリント基板３は、ソースドライバ６を備えている。ソースドライバ６はソースバスラインＳＬ…のそれぞれにデータ信号を供給する。コントロール基板４はフレキシブルプリント基板３に接続されており、ゲートドライバ５ａ・５ｂおよびソースドライバ６に必要な信号や電源を供給する。コントロール基板４から出力されたゲートドライバ５ａ・５ｂへ供給する信号および電源は、フレキシブルプリント基板３を介して表示パネル２上からゲートドライバ５ａ・５ｂへ供給される。
　図８に、ゲートドライバ５ａ・５ｂの構成を示す。
　ゲートドライバ５ａは、複数のシフトレジスタ段ＳＲ（ＳＲ１、ＳＲ３、ＳＲ５、…）が縦続接続された第１のシフトレジスタ５１ａを備えている。各シフトレジスタ段ＳＲは、セット入力端子Ｑｎ－１、出力端子ＧＯＵＴ、リセット入力端子Ｑｎ＋１、クロック入力端子ＣＫＡ・ＣＫＢ、および、Ｌｏｗ電源入力端子ＶＳＳを備えている。コントロール基板４からは、クロック信号ＣＫ１、クロック信号ＣＫ２、ゲートスタートパルスＧＳＰ１、および、Ｌｏｗ電源ＶＳＳ（便宜上、Ｌｏｗ電源入力端子ＶＳＳと同じ符号で代用する）が供給される。Ｌｏｗ電源ＶＳＳは負電位でもよいし、ＧＮＤ電位でも、正電位でもよいが、ＴＦＴを確実にＯＦＦ状態とするためにここでは負電位とする。
　第１のシフトレジスタ５１ａ内においてｊ番目（ｊ＝１、２、３、…、ｉ＝１、３、５、…、ｊ＝（ｉ＋１）／２）に位置するシフトレジスタ段ＳＲｉの出力端子ＧＯＵＴからの出力は、ｉ番目のゲートバスラインＧＬｉに出力されるゲート出力Ｇｉとなる。
　走査方向の一端側にある初段のシフトレジスタ段ＳＲ１のセット入力端子Ｑｎ－１にはゲートスタートパルスＧＳＰ１が入力され、ｊについて２段目以降のシフトレジスタ段ＳＲｉのそれぞれには、前段のシフトレジスタ段ＳＲｉ－２のゲート出力Ｇｉ－２が入力される。また、リセット入力端子Ｑｎ＋１には後段のシフトレジスタ段ＳＲｉ＋２のゲート出力Ｇｉ＋２が入力される。
　初段のシフトレジスタ段ＳＲ１からｊについて１段おきにあるシフトレジスタ段ＳＲにおいては、クロック入力端子ＣＫＡにクロック信号ＣＫ１が入力されるとともに、クロック入力端子ＣＫＢにクロック信号ＣＫ２が入力される。ｊについて２段目のシフトレジスタ段ＳＲ３から１段おきにあるシフトレジスタ段ＳＲにおいては、クロック入力端子ＣＫＡにクロック信号ＣＫ２が入力されるとともに、クロック入力端子ＣＫＢにクロック信号ＣＫ１が入力される。このように、第１のシフトレジスタ５１ａ内では、第１の段と第２の段とが交互に並ぶ。
　クロック信号ＣＫ１・ＣＫ２は、図９の（ｂ）に示すような波形（ＣＫ１はＣＫＡを、ＣＫ２はＣＫＢを、それぞれ参照）を有している。クロック信号ＣＫ１・ＣＫ２は、互いのクロックパルスが重ならないようになっているとともに、クロック信号ＣＫ１のクロックパルスはクロック信号ＣＫ２のクロックパルスの次にクロックパルス１つ分をおいて現れ、クロック信号ＣＫ２のクロックパルスはクロック信号ＣＫ１のクロックパルスの次にクロックパルス１つ分をおいて現れるタイミングを有している。
　ゲートドライバ５ｂは、複数のシフトレジスタ段ＳＲ（ＳＲ２、ＳＲ４、ＳＲ６、…）が縦続接続された第２のシフトレジスタ５１ｂを備えている。各シフトレジスタ段ＳＲは、セット入力端子Ｑｎ－１、出力端子ＧＯＵＴ、リセット入力端子Ｑｎ＋１、クロック入力端子ＣＫＡ・ＣＫＢ、および、Ｌｏｗ電源入力端子ＶＳＳを備えている。コントロール基板４からは、クロック信号ＣＫ３、クロック信号ＣＫ４、ゲートスタートパルスＧＳＰ２、および、前記Ｌｏｗ電源ＶＳＳが供給される。
　第２のシフトレジスタ５１ｂ内においてｋ番目（ｋ＝１、２、３、…、ｉ＝２、４、６、…、ｋ＝ｉ／２）に位置するシフトレジスタ段ＳＲｉの出力端子ＧＯＵＴからの出力は、ｉ番目のゲートバスラインＧＬｉに出力されるゲート出力Ｇｉとなる。
　走査方向の一端側にある初段のシフトレジスタ段ＳＲ２のセット入力端子Ｑｎ－１にはゲートスタートパルスＧＳＰ２が入力され、ｋについて２段目以降のシフトレジスタ段ＳＲｉのそれぞれには、前段のシフトレジスタ段ＳＲｉ－２のゲート出力Ｇｉ－２が入力される。また、リセット入力端子Ｑｎ＋１には後段のシフトレジスタ段ＳＲｉ＋２のゲート出力Ｇｉ＋２が入力される。
　初段のシフトレジスタ段ＳＲ２からｋについて１段おきにあるシフトレジスタ段ＳＲにおいては、クロック入力端子ＣＫＡにクロック信号ＣＫ３が入力されるとともに、クロック入力端子ＣＫＢにクロック信号ＣＫ４が入力される。ｋについて２段目のシフトレジスタ段ＳＲ４から１段おきにあるシフトレジスタ段ＳＲにおいては、クロック入力端子ＣＫＡにクロック信号ＣＫ４が入力されるとともに、クロック入力端子ＣＫＢにクロック信号ＣＫ３が入力される。このように、第２のシフトレジスタ５１ｂ内では、第３の段と第４の段とが交互に並ぶ。
　クロック信号ＣＫ３・ＣＫ４は、図９の（ｂ）に示すような波形（ＣＫ３はＣＫＡを、ＣＫ４はＣＫＢを、それぞれ参照）を有している。クロック信号ＣＫ３・ＣＫ４は、互いのクロックパルスが重ならないようになっているとともに、クロック信号ＣＫ３のクロックパルスはクロック信号ＣＫ４のクロックパルスの次にクロックパルス１つ分をおいて現れ、クロック信号ＣＫ４のクロックパルスはクロック信号ＣＫ３のクロックパルスの次にクロックパルス１つ分をおいて現れるタイミングを有している。
　また、図１０に示すように、クロック信号ＣＫ１・ＣＫ２とクロック信号ＣＫ３・ＣＫ４とは互いにタイミングがずれており、クロック信号ＣＫ１・ＣＫ２・ＣＫ３・ＣＫ４は、クロック信号ＣＫ１のクロックパルスがクロック信号ＣＫ４のクロックパルスの次に現れ、クロック信号ＣＫ３のクロックパルスがクロック信号ＣＫ１のクロックパルスの次に現れ、クロック信号ＣＫ２のクロックパルスがクロック信号ＣＫ３のクロックパルスの次に現れ、クロック信号ＣＫ４のクロックパルスがクロック信号ＣＫ２のクロックパルスの次に現れるタイミングを有している。
　ゲートスタートパルスＧＳＰ１・ＧＳＰ２は、図１０に示すように、ゲートスタートパルスＧＳＰ１を先行させた、互いに隣接しているパルスである。ゲートスタートパルスＧＳＰ１のパルスはクロック信号ＣＫ２のクロックパルスに同期しており、ゲートスタートパルスＧＳＰ２のパルスはクロック信号ＣＫ４のクロックパルスに同期している。
　次に、図９の（ａ）にシフトレジスタ５１ａ・５１ｂの各シフトレジスタ段ＳＲｉの構成を示す。
　シフトレジスタ段ＳＲｉは、トランジスタＴｒ１・Ｔｒ２・Ｔｒ３・Ｔｒ４を備えている。特に、トランジスタＴｒ４はブートストラップ容量である容量ＣＡＰを備えている。上記トランジスタは全てｎチャネル型のＴＦＴである。
　トランジスタＴｒ１において、ゲートおよびドレインはセット入力端子Ｑｎ－１に、ソースはトランジスタＴｒ４のゲートに、それぞれ接続されている。トランジスタＴｒ４において、ドレインはクロック入力端子ＣＫＡに、ソースは出力端子ＧＯＵＴに、それぞれ接続されている。すなわち、トランジスタＴｒ４は伝送ゲートとして、クロック入力端子ＣＫＡに入力されるクロック信号の通過および遮断を行う。容量ＣＡＰは、トランジスタＴｒ４のゲートとソースとの間に接続されている。トランジスタＴｒ４のゲートと同電位のノードをｎｅｔＡと称する。
　トランジスタＴｒ２において、ゲートはクロック入力端子ＣＫＢに、ドレインは出力端子ＧＯＵＴに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。トランジスタＴｒ３において、ゲートはリセット入力端子Ｑｎ＋１に、ドレインはノードｎｅｔＡに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。
　次に、図９の（ｂ）を用いて、図９の（ａ）の構成のシフトレジスタ段ＳＲｉの動作について説明する。
　セット入力端子Ｑｎ－１にシフトパルスが入力されると、トランジスタＴｒ１がＯＮ状態となり、容量ＣＡＰを充電する。このシフトパルスは、シフトレジスタ段ＳＲ１・ＳＲ２についてはそれぞれ、ゲートスタートパルスＧＳＰ１・ＧＳＰ２であり、それ以外のシフトレジスタ段ＳＲｉについては前段のゲート出力Ｇｊ－１・Ｇｋ－１である。容量ＣＡＰが充電されることによりノードｎｅｔＡの電位が上昇し、トランジスタＴｒ４がＯＮ状態になり、クロック入力端子ＣＫＡから入力されたクロック信号がトランジスタＴｒ４のソースに現れるが、次にクロック入力端子ＣＫＡにクロックパルスが入力された瞬間に容量ＣＡＰのブートストラップ効果によってノードｎｅｔＡの電位が急速に上昇し、入力されたクロックパルスがシフトレジスタ段ＳＲｉの出力端子ＧＯＵＴに伝送されて出力され、ゲートパルスとなる。
　セット入力端子Ｑｎ－１へのゲートパルスの入力が終了すると、トランジスタＴｒ４がＯＦＦ状態となる。そして、ノードｎｅｔＡおよびシフトレジスタ段ＳＲｉの出力端子ＧＯＵＴがフローティングとなることによる電荷の保持を解除するために、リセット入力端子Ｑｎ＋１に入力されるリセットパルスによってトランジスタＴｒ３をＯＮ状態とし、ノードｎｅｔＡおよび出力端子ＧＯＵＴをＬｏｗ電源ＶＳＳの電位とする。
　その後、再びセット入力端子Ｑｎ－１にシフトパルスが入力されるまでは、クロック入力端子ＣＫＢに入力されるクロックパルスによって、トランジスタＴｒ２が周期的にＯＮ状態となることにより、ノードｎｅｔＡおよびシフトレジスタ段ＳＲｉの出力端子ＧＯＵＴをＬｏｗ電源電位にリフレッシュする、すなわちゲートバスラインＧＬｉをＬｏｗ引きする。
　このようにして、図１０に示すように、ゲートバスラインＧ１・Ｇ２・Ｇ３・…に順次ゲートパルスが出力されていく。
　次に、図９の（ａ）のトランジスタＴｒ４に適用される素子構造について、実施例を挙げて説明する。
　本実施例のＴＦＴについて図１および図２を用いて説明する。
　図１に、トランジスタＴｒ４に適用可能な本実施例に係るＴＦＴ６１の構成について、表示パネル２上における平面図を示す。
　ＴＦＴ６１は、ＴＦＴ本体部６１ａ、容量６１ｂ・６１ｃ、および、配線６２ｃ・６４ｃを備えている。容量６１ｂ・６１ｃはそれぞれがブートストラップ容量として機能し得る容量であり、前記容量ＣＡＰに適用可能なものである。
　ＴＦＴ本体部６１ａは、ゲート電極６４のパネル厚み方向上方に、櫛歯状のソース電極６２とドレイン電極６３とが互いに噛み合うようにパネル面内で対向配置されて、大きなチャネル幅が確保された構成である。但しこれは一例であり、ソース電極６２、ドレイン電極６３、および、ゲート電極６４の形状および配置は任意でよい。
　容量（第１容量）６１ｂは、第１容量電極６２ａと第２容量電極６４ａとがゲート絶縁膜（第１絶縁膜、図２参照）６６を介してパネル厚み方向に対向する領域を有するようにして形成されている。第１容量電極６２ａは、ＴＦＴ本体部６１ａのソース電極６２から引き出し配線６２ｈによってパネル面内方向に引き出されて形成されている。第２容量電極６４ａは、ＴＦＴ本体部６１ａのゲート電極６４から引き出し配線（第２引き出し配線）６４ｈによってパネル面内方向に引き出されて形成されている。
　そして、第１容量電極６２ａは、パネル面内方向への引き出し配線（第１引き出し配線）６２ｉを介してシフトレジスタ段ＳＲの出力ＯＵＴに接続されており、出力ＯＵＴはコンタクトホール６５を介してパネル厚み方向下方のゲートバスラインＧＬに接続されている。
　容量（第２容量）６１ｃは、容量６１ｂに隣接して配置されており、第３容量電極６２ｂと第４容量電極６４ｂとがゲート絶縁膜（第２絶縁膜）６６を介して対向する領域を有するようにして形成されている。第１絶縁膜と第２絶縁膜とは互いに異なる絶縁膜であってもよい。ここでは、容量６１ｂと容量６１ｃとは互いに同じ容量値を有するように設計されている。第３容量電極６２ｂからはパネル面内方向への引き出し配線（第３引き出し配線）６２ｊが引き出されており、第４容量電極６４ｂからはパネル面内方向への引き出し配線（第４引き出し配線）６４ｉが引き出されている。
　配線（第１配線）６２ｃは、引き出し配線６４ｈと引き出し配線６４ｉとの両方にパネル厚み方向上方で交差するように設けられている。配線（第２配線）６４ｃは、引き出し配線６２ｉと引き出し配線６２ｊとの両方にパネル厚み方向下方で交差するように設けられている。
　図２に、図１のＡ－Ａ’線断面図を示す。
　当該断面図に示されているように、図１の構成は、ガラス基板６０上に、ゲートメタルＧＭ、ゲート絶縁膜６６、Ｓｉのｉ層６７、Ｓｉのｎ＋層６８、ソースメタルＳＭ、および、パッシベーション膜６９が順次積層された構成を用いて形成されている。ゲート電極６４、第２容量電極６４ａ、引き出し配線６４ｈ、配線６４ｃ、および、ゲートバスラインＧＬは、全て、プロセスにおいて同時に成膜されたゲートメタルＧＭにより形成されている。ゲートメタルＧＭとしては、例えば、Ｔａ（またはＴａＮ）、Ｔｉ（またはＴｉＮ）、Ａｌ（またはＡｌを主成分とする合金）、Ｍｏ（またはＭｏＮ）、Ｃｒを、それぞれ単層で、もしくは、それらのうちのいくつかの組み合わせによる積層構造で用いることができる。ソース電極６２、ドレイン電極６３、第１容量電極６２ａ、引き出し配線６２ｉ、および、配線６２ｃは、全て、プロセスにおいて同時に成膜されたソースメタルＳＭにより形成されている。ソースメタルＳＭとしては、例えばゲートメタルＧＭと同様の材料を用いることができ、例えば、Ｔａ（またはＴａＮ）、Ｔｉ（またはＴｉＮ）、Ａｌ（またはＡｌを主成分とする合金）、Ｍｏ（またはＭｏＮ）、Ｃｒを、それぞれ単層で、もしくは、それらのうちのいくつかの組み合わせによる積層構造で用いることができる。ｉ層６７はＴＦＴ本体部６１ａにおいてチャネル形成領域となる層である。ｎ＋層６８は、ｉ層６７とソース電極６２およびドレイン電極６３との間にソース・ドレインのコンタクト層として設けられる層である。
　この他、図１の、第４容量電極６４ｂおよび引き出し配線６４ｉは上記ゲートメタルＧＭにより形成されており、第３容量電極６２ｂおよび引き出し配線６２ｊは上記ソースメタルＳＭにより形成されている。
　ゲート絶縁膜６６としては、例えばＳｉＮ、ＳｉＯ２などを用いることができる。パッシベーション膜６９としては、例えばＳｉＮ、ＳｉＯ２、有機樹脂膜などを用いることができる。
　上記構成のＴＦＴ６１において、製造時には、容量６１ｂは引き出し配線６２ｈ・６４ｈによってＴＦＴ本体部６１ａに電気的に接続されているとともに、容量６１ｃは、第３容量電極６２ｂがソース電極６２に接続されておらず、かつ、第４容量電極６４ｂがゲート電極６４に接続されていないことにより、ＴＦＴ本体部６１ａに電気的に接続されていない。そして、第１容量電極６２ａと第２容量電極６４ａとがリーク欠陥Ｌ１を有することなどにより、容量６１ｂにリークが発生していることが、製造後の検査によって判明した場合に、容量６１ｂを、引き出し配線６２ｈ・６４ｈの両方によっては電圧を印加されない状態とするとともに、容量６１ｃを、引き出し配線６２ｊおよび配線６４ｃと引き出し配線６４ｉおよび配線６２ｃとによってＴＦＴ本体部６１ａに電気的に接続されるようにする。上記検査は、電気的検査であってもよいし、目視検査であってもよい。
　具体的には、配線６２ｃと引き出し配線６４ｈ・６４ｉとを互いの各交差箇所Ｐ１・Ｐ２でレーザ溶着により互いに接続することにより第４容量電極６４ｂをゲート電極６４に接続するとともに、配線６４ｃと引き出し配線６２ｉ・６２ｊとを互いの各交差箇所Ｐ３・Ｐ４でレーザ溶着により互いに接続することにより、第３容量電極６２ｂをソース電極６２に接続する。さらに、引き出し配線６４ｈを、第２容量電極６４ａと上記交差箇所Ｐ１との間の箇所Ｑ１でレーザ溶断することにより、第２容量電極６４ａを引き出し配線６４ｈから切り離して、第２容量電極６４ａをゲート電極６４から切り離す。
　これにより、ＴＦＴ６１は、容量６１ｂにリークが発生した場合にＴＦＴ６１全体を犠牲にすることなく、容量６１ｃを代替のブートストラップ容量として使用することが可能なＴＦＴとなる。
　なお、容量６１ｃのような代替の容量は１つに限らず、複数個設けられていてもよく、リークが発生したときに使用可能な代替容量を１つ選択して使用することが可能である。
　本実施例のＴＦＴについて図３を用いて説明する。なお、図１および図２の部材と同じ符号を付した部材については、特に断らない限り図１および図２のものと同じ機能を有するものとする。
　図３に、トランジスタＴｒ４に適用可能な本実施例に係るＴＦＴ７１の構成について、表示パネル２上における平面図を示す。
　ＴＦＴ７１は、ＴＦＴ本体部６１ａ、容量７１ａ、および、配線７２ｈ・７４ｈを備えている。容量７１ａはブートストラップ容量として機能し得る容量であり、前記容量ＣＡＰに適用可能なものである。
　容量７１ａは、複数の第１容量電極７２ａ…と第２容量電極７４ａとがゲート絶縁膜６６を介してパネル厚み方向に対向する領域を有するようにして形成されている。複数の第１容量電極７２ａ…は、ＴＦＴ本体部６１ａのソース電極６２から引き出された引き出し配線７２ｈから、パネル面内方向に櫛歯状に分岐して引き出されるように形成されている。第２容量電極７４ａは、ＴＦＴ本体部６１ａのゲート電極６４から引き出し配線７４ｈによってパネル面内方向に引き出されて形成されている。
　引き出し配線７２ｈはシフトレジスタ段ＳＲの出力ＯＵＴに接続されており、出力ＯＵＴはコンタクトホール６５を介してパネル厚み方向下方のゲートバスラインＧＬに接続されている。
　複数の第１容量電極７２ａ…および引き出し配線７２ｈはソースメタルＳＭにより形成されており、第２容量電極７４ａおよび引き出し配線７４ｈはゲートメタルＧＭにより形成されている。
　上記構成のＴＦＴ７１において、複数の第１容量電極７２ａ…のうちのいずれか１つ以上の第１容量電極７２ａと第２容量電極７４ａとの間にリーク欠陥Ｌ２を有することなどにより、容量７１ａにリークが発生していることが製造後の検査によって判明した場合に、リーク欠陥Ｌ２を有する第１容量電極７２ａを引き出し配線７２ｈから電気的に分離する。具体的には、引き出し配線７２ｈは第２容量電極７４ａのパネル厚み方向上方の領域からは外れた位置に設けられていて、リーク欠陥Ｌ２を有する第１容量電極７２ａを、引き出し配線７２ｈから当該第１容量電極７２ａが第２容量電極７４ａのパネル厚み方向上方に至るまでの範囲にある箇所Ｑ２で、レーザ溶断することにより、引き出し配線７２ｈから分離する。上記検査は、電気的検査であってもよいし、目視検査であってもよいが、いずれの第１容量電極７２ａにリーク欠陥７２ｈが発生しているのかを特定するのに、電気的検査が困難であれば、目視検査が有用である。
　なお、第１容量電極７２ａの、引き出し配線７２ｈ側から第２容量電極７４ａと交差する箇所における交差境界に切り欠き部７３を設けたり、引き出し配線７２ｈの、第１容量電極７２ａが分岐する箇所の当該第１容量電極７２ａに隣接する２箇所に切り欠き部７４・７５を設けたりしてもよい。これにより、レーザ溶断することのできる箇所を、切り欠き部７３・７４・７５を目印として容易に特定することができる。なお、切り欠き部７３は同じ第１容量電極７２ａに複数設けられていてもよいし、切り欠き部７４・７５は第１容量電極７２ａに設けられていてもよい。
　各第１容量電極７２ａと第２容量電極７４ａとの間に形成される容量（以下、部分容量と称する）が互いに並列に接続されて容量７１ａの全体の容量（以下、全体容量と称する）が形成されているので、部分容量が全体容量と比較して十分に小さければ、リーク欠陥Ｌ２が生じた程度の本数の第１容量電極７２ａを引き出し配線７２ｈから分離しても、全体容量は分離前とほとんど変わらない。
　これにより、ＴＦＴ７１は、容量７１ａにリークが発生した場合にＴＦＴ７１全体を犠牲にすることなく、容量７１ａを修復して使用することが可能なＴＦＴとなる。
　本実施例のＴＦＴについて図４および図５を用いて説明する。
　図４に、トランジスタＴｒ４に適用可能な本実施例に係るＴＦＴ８１の構成について、表示パネル２上における平面図を示す。
　ＴＦＴ８１は、ＴＦＴ本体部８１ａ、容量８１ｂ・８１ｃ、および、配線８２ｃ・８４ｃを備えている。容量８１ｂ・８１ｃはそれぞれがブートストラップ容量として機能し得る容量であり、前記容量ＣＡＰに適用可能なものである。
　ＴＦＴ本体部８１ａは、ゲート電極８４のパネル厚み方向上方に、櫛歯状のソース電極８２とドレイン電極８３とが互いに噛み合うようにパネル面内で対向配置されて、大きなチャネル幅が確保された構成である。但しこれは一例であり、ソース電極８２、ドレイン電極８３、および、ゲート電極８４の形状および配置は任意でよい。
　容量８１ｂは、第１容量電極８２ａと第２容量電極８４ａとがゲート絶縁膜（第１の絶縁膜、図５参照）８６を介してパネル厚み方向に対向する領域を有するようにして、かつ、第１容量電極８２ａと第３容量電極８０ａとが、第１容量電極８２ａに対して第２容量電極８４ａ側とは反対側で、パッシベーション膜（第２の絶縁膜、図５参照）８９を介してパネル厚み方向に対向する領域を有するようにして、形成されている。第１容量電極８２ａは、ＴＦＴ本体部８１ａのソース電極８２から引き出し配線８２ｈによってパネル面内方向に引き出されて形成されている。第２容量電極８４ａは、ＴＦＴ本体部８１ａのゲート電極８４から引き出し配線（第２引き出し配線）８４ｈによってパネル面内方向に引き出されて形成されている。第３容量電極８０ａは、透明電極（図５参照）ＴＭを用いて形成されている。第３容量電極８０ａからは引き出し配線（第３引き出し配線）８０ｃが引き出されており、引き出し配線８０ｃはコンタクトホール８５ａを介して、ゲート電極８４からパネル面内方向に引き出された引き出し配線８４ｄに接続されている。
　そして、第１容量電極８２ａは、パネル面内方向への引き出し配線（第１引き出し配線）８２ｉを介してシフトレジスタ段ＳＲの出力ＯＵＴに接続されており、出力ＯＵＴはコンタクトホール８５ｃを介してパネル厚み方向下方のゲートバスラインＧＬに接続されている。
　容量８１ｃは、容量８１ｂに隣接して配置されており、第４容量電極８２ｂと第５容量電極８４ｂとがゲート絶縁膜（第３絶縁膜）８６を介して対向する領域を有するようにして、かつ、第４容量電極８２ｂと第６容量電極８０ｂとが、第４容量電極８２ｂに対して第５容量電極８４ｂ側とは反対側で、パッシベーション膜（第４絶縁膜）８９を介してパネル厚み方向に対向する領域を有するようにして、形成されている。第１絶縁膜と第３絶縁膜とは、また、第２絶縁膜と第４絶縁膜とは、それぞれ互いに異なる絶縁膜であってもよい。第６容量電極８０ｂは、透明電極（図５参照）ＴＭを用いて形成されている。第６容量電極８０ｂからはパネル面内方向への引き出し配線８０ｄが引き出されており、引き出し配線８０ｄはコンタクトホール８５ｂを介して、第５容量電極８４ｂからパネル面内方向に引き出された引き出し配線（第５引き出し配線）８４ｅに接続されている。また、第４容量電極８２ｂからはパネル面内方向への引き出し配線（第４引き出し配線）８２ｊが引き出されている。
　ここでは、容量８１ｂと容量８１ｃとは互いに同じ容量値を有するように設計されている。
　配線（第１配線）８２ｃは、引き出し配線８４ｄと引き出し配線８４ｅとの両方にパネル厚み方向上方で交差するように設けられている。配線（第２配線）８４ｃは、引き出し配線８２ｉと引き出し配線８２ｊとの両方にパネル厚み方向下方で交差するように設けられている。
　図５の（ａ）に図４のＢ－Ｂ’線断面図を、また、図５の（ｂ）に図４のＣ－Ｃ’線断面図を、それぞれ示す。
　当該断面図に示されているように、図４の構成は、ガラス基板６０上に、ゲートメタルＧＭ、ゲート絶縁膜８６、Ｓｉのｉ層８７、Ｓｉのｎ＋層８８、ソースメタルＳＭ、パッシベーション膜８９、および、透明電極ＴＭが順次積層された構成を用いて形成されている。ゲート電極８４、第２容量電極８４ａ、引き出し配線８４ｄ、配線８４ｃ、および、ゲートバスラインＧＬは、全て、プロセスにおいて同時に成膜されたゲートメタルＧＭにより形成されている。ゲートメタルＧＭとしては、例えば、Ｔａ（またはＴａＮ）、Ｔｉ（またはＴｉＮ）、Ａｌ（またはＡｌを主成分とする合金）、Ｍｏ（またはＭｏＮ）、Ｃｒを、それぞれ単層で、もしくは、それらのうちのいくつかの組み合わせによる積層構造で用いることができる。ソース電極８２、ドレイン電極８３、第１容量電極８２ａ、引き出し配線８２ｉ、および、配線８２ｃは、全て、プロセスにおいて同時に成膜されたソースメタルＳＭにより形成されている。ソースメタルＳＭとしては、例えばゲートメタルＧＭと同様の材料を用いることができ、例えば、Ｔａ（またはＴａＮ）、Ｔｉ（またはＴｉＮ）、Ａｌ（またはＡｌを主成分とする合金）、Ｍｏ（またはＭｏＮ）、Ｃｒを、それぞれ単層で、もしくは、それらのうちのいくつかの組み合わせによる積層構造で用いることができる。また、第３容量電極８０ａおよび第６容量電極８０ｂは、ともに、プロセスにおいて画素電極用のものと同時に成膜された透明電極ＴＭにより形成されている。透明電極ＴＭとしては、例えばＩＴＯ(Indium Tin Oxide)、ＩＺＯ(Indium Zinc Oxide)などを用いることができる。
　ゲート絶縁膜８６としては、例えばＳｉＮ、ＳｉＯ２などを用いることができる。パッシベーション膜８９としては、例えばＳｉＮ、ＳｉＯ２、有機樹脂膜などを用いることができる。
　ｉ層８７はＴＦＴ本体部８１ａにおいてチャネル形成領域となる層である。ｎ＋層８８は、ｉ層８７とソース電極８２およびドレイン電極８３との間にソース・ドレインのコンタクト層として設けられる層である。
　この他、図４の、第５容量電極８４ｂおよび引き出し配線８４ｅは上記ゲートメタルＧＭにより形成されており、第４容量電極８２ｂおよび引き出し配線８２ｈ・８２ｊは上記ソースメタルＳＭにより形成されている。
　上記構成のＴＦＴ８１において、製造時には、容量８１ｂは引き出し配線８２ｈ・８４ｈ・８０ｃによってＴＦＴ本体部８１ａに電気的に接続されているとともに、容量８１ｃは、第４容量電極８２ｂがソース電極８２に接続されておらず、かつ、第５容量電極８４ｂおよび第６容量電極８０ｂがゲート電極８４に接続されていないことにより、ＴＦＴ本体部８１ａに電気的に接続されていない。そして、第１容量電極８２ａと第２容量電極８４ａとが、あるいは、第１容量電極８２ａと第３容量電極８０ａとがリーク欠陥Ｌ３を有することなどにより、容量８１ｂにリークが発生していることが、製造後の検査によって判明した場合に、容量８１ｂを、引き出し配線８２ｈ・８４ｈの両方によって、および、引き出し配線８２ｈ・８０ｃの両方によっては電圧を印加されない状態とするとともに、容量８１ｃを、引き出し配線８２ｊおよび配線８４ｃと配線８２ｃとによってＴＦＴ本体部８１ａに電気的に接続されるようにする。上記検査は、電気的検査であってもよいし、目視検査であってもよい。
　具体的には、配線８２ｃと引き出し配線８４ｄ・８４ｅとを互いの各交差箇所Ｐ５・Ｐ６でレーザ溶着により互いに接続することにより第５容量電極８４ｂおよび第６容量電極８０ｂをゲート電極８４に接続するとともに、配線８４ｃと引き出し配線８２ｉ・８２ｊとを互いの各交差箇所Ｐ７・Ｐ８でレーザ溶着により互いに接続することにより、第４容量電極８２ｂをソース電極８２に接続する。さらに、引き出し配線８４ｈを途中の箇所Ｑ３ｘでレーザ溶断するとともに引き出し配線８０ｃを途中の箇所Ｑ３ｙでレーザ溶断することにより、第２容量電極８４ａおよび第３容量電極８０ａをゲート電極８４から切り離す。
　これにより、ＴＦＴ８１は、容量８１ｂにリークが発生した場合にＴＦＴ８１全体を犠牲にすることなく、容量８１ｃを代替のブートストラップ容量として使用することが可能なＴＦＴとなる。
　また、容量８１ｂは、第１容量電極８２ａと第２容量電極８４ａとの間に形成される容量と、第１容量電極８２ａと第３容量電極８０ａとの間に形成される容量とが並列に接続された構成である。また、容量８１ｃは、第４容量電極８２ｂと第５容量電極８４ｂとの間に形成される容量と、第４容量電極８２ｂと第６容量電極８０ｂとの間に形成される容量とが並列に接続された構成である。従って、容量８１ｂ・８１ｃのそれぞれは、ゲート絶縁膜８６とパッシベーション膜８９との厚みが等しいとしたときに、並列接続構成にしない従来の場合と比較して、図１２のＨ×Ｗで決まるパネル上の占有面積を２分の１程度に小さくすることができる。また、パッシベーション膜８９の膜厚がゲート絶縁膜８６の２分の１であるとすると、容量８１ｂ・８１ｃのそれぞれの占有面積は、並列接続構成にしない従来の場合と比較して、３分の１程度に小さくすることができる。この結果、リークが発生した場合に備えて代替の容量を形成しているにも関わらず、容量素子が使用するパネル上での全体の占有面積を、増加させずに済む。
　なお、容量８１ｃのような代替の容量は１つに限らず、複数個設けられていてもよく、リークが発生したときに使用可能な代替容量を１つ選択して使用することが可能である。
　本実施例のＴＦＴについて図６を用いて説明する。なお、図４および図５の部材と同じ符号を付した部材については、特に断らない限り図４および図５のものと同じ機能を有するものとする。
　図６に、トランジスタＴｒ４に適用可能な本実施例に係るＴＦＴ９１の構成について、表示パネル２上における平面図を示す。
　ＴＦＴ９１は、ＴＦＴ本体部８１ａ、容量９１ａ、および、配線９２ｈ・９４ｈを備えている。容量９１ａはブートストラップ容量として機能し得る容量であり、前記容量ＣＡＰに適用可能なものである。
　容量９１ａは、複数の第１容量電極９２ａ…と第２容量電極９４ａとがゲート絶縁膜（第１絶縁膜）８６を介してパネル厚み方向に対向する領域を有するようにして、かつ、上記複数の第１容量電極９２ａ…と第３容量電極９０ａとが、第１容量電極９２ａに対して第２容量電極９４ａ側とは反対側で、パッシベーション膜（第２絶縁膜）８９を介してパネル厚み方向に対向する領域を有するようにして、形成されている。複数の第１容量電極９２ａ…は、ＴＦＴ本体部８１ａのソース電極８２から引き出された引き出し配線９２ｈから、パネル面内方向に櫛歯状に分岐して引き出されるように形成されている。第２容量電極９４ａは、ＴＦＴ本体部８１ａのゲート電極８４から引き出し配線９４ｈによってパネル面内方向に引き出されて形成されている。第３容量電極９０ａからは引き出し配線９０ｃが引き出されており、引き出し配線９０ｃはコンタクトホール９５ｂを介して、引き出し配線８４ｄに接続されている。
　引き出し配線９２ｈはシフトレジスタ段ＳＲの出力ＯＵＴに接続されており、出力ＯＵＴはコンタクトホール８５ｃを介してパネル厚み方向下方のゲートバスラインＧＬに接続されている。
　複数の第１容量電極９２ａ…および引き出し配線９２ｈはソースメタルＳＭにより形成されており、第２容量電極９４ａおよび引き出し配線９４ｈはゲートメタルＧＭにより形成されている。また、第３容量電極９０ａは透明電極ＴＭにより形成されている。
　上記構成のＴＦＴ９１において、複数の第１容量電極９２ａ…のうちのいずれか１つ以上の第１容量電極９２ａと第２容量電極９４ａとの間に、あるいは、１つ以上の第１容量電極９２ａと第３容量電極９０ａとの間に、リーク欠陥Ｌ４を有することなどにより、容量９１ａにリークが発生していることが製造後の検査によって判明した場合に、リーク欠陥Ｌ４を有する第１容量電極９２ａを引き出し配線９２ｈから電気的に分離する。具体的には、引き出し配線９２ｈは、第２容量電極９４ａのパネル厚み方向上方の領域、および、第３容量電極９０ａのパネル厚み方向下方の領域からは外れた位置に設けられていて、リーク欠陥Ｌ４を有する第１容量電極９２ａを、引き出し配線９２ｈから、第２容量電極９４ａのパネル厚み方向上方と第３容量電極９０ａのパネル厚み方向下方とのうちの近いほうに至るまでの範囲にある箇所Ｑ４で、レーザ溶断することにより、引き出し配線９２ｈから分離する。上記検査は、電気的検査であってもよいし、目視検査であってもよいが、いずれの第１容量電極９２ａにリーク欠陥９２ｈが発生しているのかを特定するのに、電気的検査が困難であれば、目視検査が有用である。
　なお、第１容量電極９２ａの、引き出し配線９２ｈ側から第２容量電極９４ａと第３容量電極９０ａとのうちの近いほうと交差する箇所における交差境界に切り欠き部９３を設けたり、引き出し配線９２ｈの、第１容量電極９２ａが分岐する箇所の当該第１容量電極９２ａに隣接する２箇所に切り欠き部９４・９５を設けたりしてもよい。これにより、レーザ溶断することのできる箇所を、切り欠き部９３・９４・９５を目印として容易に特定することができる。なお、切り欠き部９３は同じ第１容量電極９２ａに複数設けられていてもよいし、切り欠き部９４・９５は第１容量電極９２ａに設けられていてもよい。
　各第１容量電極９２ａと第２容量電極９４ａとの間に形成される容量（以下、第１の部分容量と称する）が互いに並列に接続されるとともに、各第１容量電極９２ａと第３容量電極９０ａとの間に形成される容量（以下、第２の部分容量と称する）が互いに並列に接続されて、容量９１ａの全体の容量（以下、全体容量と称する）が形成されているので、第１の部分容量および第２の部分容量との和が全体容量と比較して十分に小さければ、リーク欠陥Ｌ４が生じた程度の本数の第１容量電極９２ａを引き出し配線９２ｈから分離しても、全体容量は分離前とほとんど変わらない。
　これにより、ＴＦＴ９１は、容量９１ａにリークが発生した場合にＴＦＴ９１全体を犠牲にすることなく、容量９１ａを修復して使用することが可能なＴＦＴとなる。
　また、容量９１ａは、第１容量電極９２ａと第２容量電極９４ａとの間に形成される容量と、第１容量電極９２ａと第３容量電極９０ａとの間に形成される容量とが並列に接続された構成である。従って、複数の第１容量電極９２ａが櫛歯状であることにより、複数の第１容量電極９２ａの合計面積が、ブートストラップ容量を通常の１組の平行平板容量として形成するときの電極面積よりも小さくても、容量素子が使用するパネル上での占有面積を増加させずに済む。
　以上、各実施例について説明した。実施例１および２では、ソースメタルＳＭがゲートメタルＧＭよりもパネル厚み方向上方に位置する構成を挙げたが、これに限らず、ソースメタルＳＭがゲートメタルＧＭよりもパネル厚み方向下方に位置する構成でもよい。また、実施例３および４において、ゲートメタルＧＭと透明電極ＴＭとの上下関係は、ソースメタルＳＭを間に挟んでいれば、逆転してもよい。
　また、ゲートドライバは表示領域２ａの両側に隣接して設けられるものの他に、表示領域２ａの片側に隣接して設けられているものなども可能であり、その配置の仕方は任意である。
　また、ＴＦＴは表示装置のどの箇所に用いてもよいし、表示装置以外の場所に用いてもよい。
　また、本発明は液晶表示装置以外にも、ＥＬ表示装置などの他の表示装置一般に用いることができる。
　本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、ＴＦＴを備える表示装置に好適に使用することができる。

Claims (29)

  1. 　ＴＦＴであって、
    　ソース電極に接続された第１容量電極と、第２容量電極とが、パネル厚み方向に第１絶縁膜を介して対向する領域を有するようにして形成された第１容量と、
    　第３容量電極と第４容量電極とが、パネル厚み方向に第２絶縁膜を介して対向する領域を有するようにして形成された第２容量と、
    　上記第１容量電極からパネル面内方向に引き出された第１引き出し配線と、
    　ゲート電極からパネル面内方向に引き出された第２引き出し配線と、
    　上記第３容量電極からパネル面内方向に引き出された第３引き出し配線と、
    　上記第４容量電極からパネル面内方向に引き出された第４引き出し配線と、
    　パネル厚み方向に見て上記第２引き出し配線および上記第４引き出し配線と交差する第１配線と、
    　パネル厚み方向に見て上記第１引き出し配線および上記第３引き出し配線と交差する第２配線とを備えており、
    　上記第２容量電極と上記ゲート電極とが上記第２引き出し配線を介して互いに接続されており、
    　上記第３容量電極と上記ソース電極とは互いに接続されておらず、
    　上記第４容量電極と上記ゲート電極とは互いに接続されていないことを特徴とするＴＦＴ。
  2. 　ＴＦＴであって、
    　ソース電極に接続された第１容量電極と、第２容量電極とが、パネル厚み方向に第１絶縁膜を介して対向するように形成された第１容量と、
    　第３容量電極と第４容量電極とが、パネル厚み方向に第２絶縁膜を介して対向するように形成された第２容量と、
    　上記第１容量電極からパネル面内方向に引き出された第１引き出し配線と、
    　ゲート電極からパネル面内方向に引き出された第２引き出し配線と、
    　上記第３容量電極からパネル面内方向に引き出された第３引き出し配線と、
    　上記第４容量電極からパネル面内方向に引き出された第４引き出し配線と、
    　パネル厚み方向に見て上記第２引き出し配線および上記第４引き出し配線と交差する第１配線と、
    　パネル厚み方向に見て上記第１引き出し配線および上記第３引き出し配線と交差する第２配線とを備えており、
    　上記第２容量電極と上記ゲート電極とは互いに接続されておらず、
    　上記第１引き出し配線および上記第３引き出し配線と上記第２配線とが互いに接続されていることにより、上記第３容量電極と上記ソース電極とが互いに接続されており、
    　上記第２引き出し配線および上記第４引き出し配線と上記第１配線とが互いに接続されていることにより、上記第４容量電極と上記ゲート電極とが互いに接続されていることを特徴とするＴＦＴ。
  3. 　上記第１容量電極、上記第３容量電極、上記第１引き出し配線、上記第３引き出し配線、および、上記第１配線はソースメタルにより形成されており、
    　上記第２容量電極、上記第４容量電極、上記第２引き出し配線、上記第４引き出し配線、および、上記第２配線はゲートメタルにより形成されていることを特徴とする請求項１または２に記載のＴＦＴ。
  4. 　上記第１絶縁膜および上記第２絶縁膜はゲート絶縁膜であることを特徴とする請求項１から３までのいずれか１項に記載のＴＦＴ。
  5. 　ＴＦＴであって、
    　ソース電極に接続された引き出し配線と、
    　上記引き出し配線からパネル面内方向に分岐して引き出された複数の第１容量電極と、ゲート電極に接続された第２容量電極とが、パネル厚み方向に絶縁膜を介して対向する領域を有するようにして形成された容量とを備えていることを特徴とするＴＦＴ。
  6. 　上記第１容量電極は、上記引き出し配線から上記第２容量電極と対向する領域である対向領域に至るまでに、上記第２容量電極と対向しない非対向領域を有していることを特徴とする請求項５に記載のＴＦＴ。
  7. 　上記第１容量電極の上記非対向領域と上記対向領域との境界位置と、上記引き出し配線からの上記第１容量電極の分岐箇所との少なくとも一方に、切り欠き部が設けられていることを特徴とする請求項６に記載のＴＦＴ。
  8. 　上記第１容量電極および上記引き出し配線はソースメタルにより形成されており、
    　上記第２容量電極はゲートメタルにより形成されていることを特徴とする請求項５から７までのいずれか１項に記載のＴＦＴ。
  9. 　上記絶縁膜はゲート絶縁膜であることを特徴とする請求項５から８までのいずれか１項に記載のＴＦＴ。
  10. 　ＴＦＴであって、
    　ソース電極に接続された第１容量電極と、第２容量電極とが、パネル厚み方向に第１絶縁膜を介して対向する領域を有するようにして、かつ、上記第１容量電極と第３容量電極とが、上記第１容量電極に対して上記第２容量電極側とは反対側でパネル厚み方向に第２絶縁膜を介して対向する領域を有するようにして形成された第１容量と、
    　第４容量電極と第５容量電極とが、パネル厚み方向に第３絶縁膜を介して対向する領域を有するようにして、かつ、上記第４容量電極と第６容量電極とが、上記第４容量電極に対して上記第５容量電極側とは反対側でパネル厚み方向に第４絶縁膜を介して対向する領域を有するようにして形成された第２容量と、
    　上記第１容量電極からパネル面内方向に引き出された第１引き出し配線と、
    　上記第２容量電極からパネル面内方向に引き出された第２引き出し配線と、
    　ゲート電極からパネル面内方向に引き出されたゲート引き出し配線と、
    　上記第３容量電極からパネル面内方向に引き出された第３引き出し配線と、
    　上記第４容量電極からパネル面内方向に引き出された第４引き出し配線と、
    　上記第５容量電極からパネル面内方向に引き出された第５引き出し配線と、
    　パネル厚み方向に見て上記ゲート引き出し配線および上記第５引き出し配線と交差する第１配線と、
    　パネル厚み方向に見て上記第１引き出し配線および上記第４引き出し配線と交差する第２配線とを備えており、
    　上記第３容量電極と上記ゲート電極とが上記第３引き出し配線を介して互いに接続されており、
    　上記第６容量電極は上記第５引き出し配線に接続されており、
    　上記第２容量電極と上記ゲート電極とが上記第２引き出し配線を介して互いに接続されており、
    　上記ゲート引き出し配線および上記第５引き出し配線と上記第１配線とは互いに接続されておらず、
    　上記第１引き出し配線および上記第４引き出し配線と上記第２配線とは互いに接続されていないことを特徴とするＴＦＴ。
  11. 　ＴＦＴであって、
    　ソース電極に接続された第１容量電極と、第２容量電極とが、パネル厚み方向に第１絶縁膜を介して対向する領域を有するようにして、かつ、上記第１容量電極と第３容量電極とが、上記第１容量電極に対して上記第２容量電極側とは反対側でパネル厚み方向に第２絶縁膜を介して対向する領域を有するようにして形成された第１容量と、
    　第４容量電極と第５容量電極とが、パネル厚み方向に第３絶縁膜を介して対向する領域を有するようにして、かつ、上記第４容量電極と第６容量電極とが、上記第４容量電極に対して上記第５容量電極側とは反対側でパネル厚み方向に第４絶縁膜を介して対向する領域を有するようにして形成された第２容量と、
    　上記第１容量電極からパネル面内方向に引き出された第１引き出し配線と、
    　上記第２容量電極からパネル面内方向に引き出された第２引き出し配線と、
    　ゲート電極からパネル面内方向に引き出されたゲート引き出し配線と、
    　上記第３容量電極からパネル面内方向に引き出された第３引き出し配線と、
    　上記第４容量電極からパネル面内方向に引き出された第４引き出し配線と、
    　上記第５容量電極からパネル面内方向に引き出された第５引き出し配線と、
    　パネル厚み方向に見て上記ゲート引き出し配線および上記第５引き出し配線と交差する第１配線と、
    　パネル厚み方向に見て上記第１引き出し配線および上記第４引き出し配線と交差する第２配線とを備えており、
    　上記第３容量電極と上記ゲート電極とが互いに接続されておらず、
    　上記第６容量電極は上記第５引き出し配線に接続されており、
    　上記第２容量電極と上記ゲート電極とが互いに接続されておらず、
    　上記ゲート引き出し配線および上記第５引き出し配線と上記第１配線とが互いに接続されていることにより、上記第５容量電極および上記第６容量電極と上記ゲート電極とが互いに接続されており、
    　上記第１引き出し配線および上記第４引き出し配線と上記第２配線とが互いに接続されていることにより、上記第４容量電極と上記ソース電極とが互いに接続されていることを特徴とするＴＦＴ。
  12. 　上記第１容量電極、上記第４容量電極、上記第１引き出し配線、上記第４引き出し配線、および、上記第１配線はソースメタルにより形成されており、
    　上記第２容量電極、上記第５容量電極、上記第２引き出し配線、上記第５引き出し配線、上記ゲート引き出し配線、および、上記第２配線はゲートメタルにより形成されており、
    　上記第３容量電極、上記第６容量電極、および、上記第３引き出し配線は透明電極により形成されていることを特徴とする請求項１０または１１に記載のＴＦＴ。
  13. 　上記第１絶縁膜および上記第３絶縁膜はゲート絶縁膜であり、
    　上記第２絶縁膜および上記第４絶縁膜はパッシベーション膜であることを特徴とする請求項１０から１２までのいずれか１項に記載のＴＦＴ。
  14. 　ＴＦＴであって、
    　ソース電極に接続された引き出し配線と、
    　上記引き出し配線からパネル面内方向に分岐して引き出された複数の第１容量電極と、ゲート電極に接続された第２容量電極とが、パネル厚み方向に第１絶縁膜を介して対向する領域を有するようにして、かつ、上記第１容量電極と、ゲート電極に接続された第３容量電極とが、上記第１容量電極に対して上記第２容量電極側とは反対側でパネル厚み方向に第２絶縁膜を介して対向する領域を有するようにして形成された容量とを備えていることを特徴とするＴＦＴ。
  15. 　上記第１容量電極は、上記引き出し配線から、上記第２容量電極と上記第３容量電極とのうちの近いほうに対向する領域である対向領域に至るまでに、上記第２容量電極および上記第３容量電極と対向しない非対向領域を有していることを特徴とする請求項１４に記載のＴＦＴ。
  16. 　上記第１容量電極の上記非対向領域と上記対向領域との境界位置と、上記引き出し配線からの上記第１容量電極の分岐箇所との少なくとも一方に、切り欠き部が設けられていることを特徴とする請求項１５に記載のＴＦＴ。
  17. 　上記第１容量電極および上記引き出し配線はソースメタルにより形成されており、
    　上記第２容量電極はゲートメタルにより形成されており、
    　上記第３容量電極は透明電極により形成されていることを特徴とする請求項１４から１６までのいずれか１項に記載のＴＦＴ。
  18. 　上記第１絶縁膜はゲート絶縁膜であり、
    　上記第２絶縁膜はパッシベーション膜であることを特徴とする請求項１４から１７までのいずれか１項に記載のＴＦＴ。
  19. 　アモルファスシリコンを用いて製造されていることを特徴とする請求項１から１８までのいずれか１項に記載のＴＦＴ。
  20. 　微結晶シリコンを用いて製造されていることを特徴とする請求項１から１８までのいずれか１項に記載のＴＦＴ。
  21. 　請求項１から２０までのいずれか１項に記載のＴＦＴを、各段を構成するトランジスタの少なくとも１つとして備えていることを特徴とするシフトレジスタ。
  22. 　請求項２１に記載のシフトレジスタを備え、上記シフトレジスタを用いて表示装置の走査信号を生成することを特徴とする走査信号線駆動回路。
  23. 　上記ＴＦＴは、上記走査信号の出力トランジスタであることを特徴とする請求項２２に記載の走査信号線駆動回路。
  24. 　請求項２２または２３に記載の走査信号線駆動回路を備えていることを特徴とする表示装置。
  25. 　上記走査信号線駆動回路は、表示パネルに表示領域とモノリシックに形成されていることを特徴とする請求項２４に記載の表示装置。
  26. 　請求項１から２０までのいずれか１項に記載のＴＦＴが形成された表示パネルを備えていることを特徴とする表示装置。
  27. 　請求項１に記載のＴＦＴを成形するＴＦＴの成形方法であって、
    　上記第２容量電極と上記ゲート電極とを上記第２引き出し配線を溶断することにより分離し、
    　上記第１引き出し配線および上記第３引き出し配線と上記第２配線とを溶着することにより互いに接続し、
    　上記第２引き出し配線および上記第４引き出し配線と上記第１配線とを溶着することにより互いに接続することを特徴とするＴＦＴの成形方法。
  28. 　請求項５または１４に記載のＴＦＴを成形するＴＦＴの成形方法であって、
    　少なくとも１つの上記第１容量電極を上記引き出し配線から溶断することを特徴とするＴＦＴの成形方法。
  29. 　請求項１０に記載のＴＦＴを成形するＴＦＴの成形方法であって、
    　上記第３容量電極と上記ゲート電極とを上記第３引き出し配線を溶断することにより互いに分離し、
    　上記第６容量電極を上記第５引き出し配線に溶着することにより接続し、
    　上記第２容量電極と上記ゲート電極とを上記第２引き出し配線を溶断することにより互いに分離し、
    　上記ゲート引き出し配線および上記第５引き出し配線と上記第１配線とを溶着することにより互いに接続し、
    　上記第１引き出し配線および上記第４引き出し配線と上記第２配線とを溶着することにより互いに接続することを特徴とするＴＦＴの成形方法。
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