KR20120073495A - 게이트 구동부, 이를 포함하는 표시 기판 및 이 표시 기판의 제조 방법 - Google Patents

게이트 구동부, 이를 포함하는 표시 기판 및 이 표시 기판의 제조 방법 Download PDF

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Abstract

복수의 스테이지들이 종속적으로 연결되어 각각 게이트 신호들을 출력하는 게이트 구동부에서 각 스테이지는 회로 트랜지스터, 캐패시터부, 제1 연결부 및 제2 연결부를 포함한다. 회로 트랜지스터는 게이트 전극으로 입력되는 제어 신호에 응답하여 게이트 신호를 소스 전극으로 출력한다. 캐패시터부는 회로 트랜지스터에 인접하여 형성되며 제1 전극, 제1 전극 상에 형성된 제2 전극 및 제2 전극 상에 형성되는 제3 전극을 포함한다. 제1 연결부는 회로 트랜지스터의 게이트 전극과 캐패시터부의 제2 전극을 전기적으로 연결한다. 제2 연결부는 회로 트랜지스터의 소스 전극과 캐패시터부의 제1 전극을 전기적으로 연결하는 제2 연결부를 포함한다. 이에 따라, 게이트 구동부의 집적 면적을 감소시키는 동시에 구동 신뢰성을 향상시킬 수 있다.

Description

게이트 구동부, 이를 포함하는 표시 기판 및 이 표시 기판의 제조 방법{GATE DRIVING PART, DISPLAY SUBSTRATE HAVING THE SAME AND METHOD OF MANUFACTURING THE DISPLAY SUBSTRATE}
본 발명은 게이트 구동부, 이를 포함하는 표시 기판 및 이 표시 기판의 제조 방법에 관한 것으로, 보다 상세하게는 액정 표시 장치에 사용되는 게이트 구동부, 이를 포함하는 표시 기판 및 이 표시 기판의 제조 방법에 관한 것이다.
일반적으로, 액정 표시 장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시 패널 및 상기 액정 표시 패널의 하부에 배치되어 상기 액정 표시 패널로 광을 제공하는 백라이트 어셈블리를 포함한다.
상기 액정 표시 장치는 복수의 게이트 라인들 및 상기 게이트 라인들과 교차하는 데이터 라인들에 의해 복수의 화소부가 형성된 액정 표시 패널과, 상기 게이트 라인들에 게이트 신호를 출력하는 게이트 구동회로 및 상기 데이터 라인들에 데이터 신호를 출력하는 데이터 구동회로를 포함한다. 이러한 상기 게이트 구동회로 및 상기 데이터 구동회로는 칩(chip) 형태로 이루어져 표시 패널에 실장되는 것이 일반적이다.
최근에는 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 상기 게이트 구동회로를 표시 기판상에 아몰퍼스 실리콘 게이트(Amorphous Silicon Gate, ASG) 형태로 집적하는 방식이 주목 받고 있다.
상기 게이트 구동 회로를 상기 유리 기판 상에 직접 형성하는 ASG 기술이 소형 액정 표시 패널에서 적용되는 경우는 생산원가를 줄일 수 있으나, 대형 액정 표시 패널에 적용되는 경우는 상기 유리 기판에 형성되는 상기 게이트 구동회로의 면적이 증가될 수 있다.
상기 게이트 구동회로의 형성 면적이 증가하게 되면, 필요한 유리 기판의 면적이 늘어나게 되어 동일한 개수와 크기의 액정 표시 패널을 생산하는데 필요한 유리 기판의 크기가 증가하게 되므로 제조원가를 상승시키는 요인이 된다. 거꾸로 유리 기판의 크기가 결정된 상태에서 게이트 구동회로의 폭이 증가하게 되면 생산할 수 있는 액정 표시 패널의 수가 줄어들 수 있어 제조원가를 상승시키는 요인이 될 수 있다.
특히, 게이트 구동회로 중 출력 트랜지스터의 입력 단자와 출력 단자 사이에 형성되는 캐패시터는 게이트 구동회로 중 많은 공간을 차지하므로, 그 면적을 줄일 수 있는 방안이 요구된다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 집적 면적을 감소시키는 동시에 구동 신뢰성을 향상시키는 게이트 구동부를 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구동부를 포함하는 표시 기판을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 복수의 스테이지들이 종속적으로 연결되어 각각 게이트 신호들을 출력하는 게이트 구동부에서, 각 스테이지는 회로 트랜지스터, 캐패시터부, 제1 연결부 및 제2 연결부를 포함한다. 상기 회로 트랜지스터는 게이트 전극으로 입력되는 제어 신호에 응답하여 상기 게이트 신호를 소스 전극으로 출력한다. 상기 캐패시터부는 상기 회로 트랜지스터에 인접하여 형성되며 제1 전극, 상기 제1 전극 상에 형성된 제2 전극 및 상기 제2 전극 상에 형성되는 제3 전극을 포함한다. 상기 제1 연결부는 상기 회로 트랜지스터의 게이트 전극과 상기 캐패시터부의 제2 전극을 전기적으로 연결한다. 상기 제2 연결부는 상기 회로 트랜지스터의 소스 전극과 상기 캐패시터부의 제1 전극을 전기적으로 연결한다.
본 발명의 실시예에서, 상기 회로 트랜지스터의 소스 전극으로 출력되는 상기 게이트 신호는 상기 제2 연결부를 통하여 상기 캐패시터부의 제1 전극으로 출력될 수 있다.
본 발명의 실시예에서, 상기 캐패시터부의 제1 전극과 상기 캐패시터부의 제2 전극 사이에 형성되는 제1 절연층 및 상기 캐패시터부의 제2 전극과 상기 캐패시터부의 제3 전극 사이에 형성된 제2 절연층을 더 포함할 수 있다.
본 발명의 실시예에서, 상기 제1 연결부는 상기 회로 트랜지스터의 게이트 전극을 노출하는 제1 콘택홀 및 상기 회로 트랜지스터의 제2 전극을 노출하는 제2 콘택홀을 통하여 상기 게이트 전극과 상기 제2 전극을 전기적으로 연결하는 제1 브릿지 전극을 포함할 수 있다.
본 발명의 실시예에서, 상기 제2 연결부는 상기 회로 트랜지스터의 소스 전극을 노출하는 제3 콘택홀 및 상기 캐패시터부의 제1 전극을 노출하는 제4 콘택홀을 통하여 상기 소스 전극과 상기 제1 전극을 전기적으로 연결하는 제2 브릿지 전극을 포함할 수 있다.
본 발명의 실시예에서, 상기 제2 브릿지 전극은 상기 캐패시터부의 제3 전극으로부터 연장될 수 있다.
본 발명의 실시예에서, 상기 캐패시터부의 제1 전극은 상기 회로 트랜지스터의 게이트 전극과 동일한 물질로 형성될 수 있다.
본 발명의 실시예에서, 상기 캐패시터부의 제2 전극은 상기 회로 트랜지스터의 소스 전극과 동일한 물질로 형성될 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 베이스 기판, 화소부 및 게이트 구동부를 포함한다. 상기 베이스 기판은 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 화소부는 상기 표시 영역에 형성되고, 서로 교차하는 게이트 라인들과 데이터 라인들에 연결된 화소 트랜지스터들 및 상기 화소 트랜지스터들과 연결된 화소 전극들을 포함한다. 상기 게이트 구동부는 상기 주변 영역에 형성되고, 복수의 스테이지들이 종속적으로 연결되어 상기 게이트 라인들에 각각 게이트 신호들을 출력하는 게이트 구동부를 포함하고, 상기 게이트 구동부의 각 스테이지는 회로 트랜지스터, 캐패시터부, 제1 연결부 및 제2 연결부를 포함한다. 상기 회로 트랜지스터는 게이트 전극으로 입력되는 제어 신호에 응답하여 상기 게이트 신호를 소스 전극으로 출력한다. 상기 캐패시터부는 상기 회로 트랜지스터와 상기 표시 영역 사이에 형성되며 제1 전극, 상기 제1 전극 상에 형성된 제2 전극 및 상기 제2 전극 상에 형성되는 제3 전극을 포함한다. 상기 제1 연결부는 상기 회로 트랜지스터의 게이트 전극과 상기 캐패시터부의 제2 전극을 전기적으로 연결한다. 상기 제2 연결부는 상기 회로 트랜지스터의 소스 전극과 상기 캐패시터부의 제1 전극을 전기적으로 연결한다.
본 발명의 실시예에서, 상기 회로 트랜지스터의 소스 전극으로 출력되는 상기 게이트 신호는 상기 제2 연결부를 통하여 상기 캐패시터부의 제1 전극으로 출력될 수 있다.
본 발명의 실시예에서, 상기 캐패시터부의 제1 전극은 상기 게이트 라인으로 연장될 수 있다.
본 발명의 실시예에서, 상기 게이트 구동부는 상기 캐패시터부의 제1 전극과 상기 캐패시터부의 제2 전극 사이에 형성되는 제1 절연층 및 상기 캐패시터부의 제2 전극과 상기 캐패시터부의 제3 전극 사이에 형성된 제2 절연층을 더 포함할 수 있다.
본 발명의 실시예에서, 상기 제1 연결부는 상기 회로 트랜지스터의 게이트 전극을 노출하는 제1 콘택홀 및 상기 캐패시터부의 제2 전극을 노출하는 제2 콘택홀을 통하여 상기 게이트 전극과 상기 제2 전극을 전기적으로 연결하는 제1 브릿지 전극을 포함할 수 있다.
본 발명의 실시예에서, 상기 제2 연결부는 상기 회로 트랜지스터의 소스 전극을 노출하는 제3 콘택홀 및 상기 캐패시터부의 제1 전극을 노출하는 제4 콘택홀을 통하여 상기 소스 전극과 상기 제1 전극을 전기적으로 연결하는 제2 브릿지 전극을 포함할 수 있다.
본 발명의 실시예에서, 상기 제2 브릿지 전극은 상기 캐패시터부의 제3 전극으로부터 연장될 수 있다.
본 발명의 실시예에서, 상기 게이트 라인, 상기 캐패시터부의 제1 전극 및 상기 회로 트랜지스터의 게이트 전극은 동일한 물질로 형성될 수 있다.
본 발명의 실시예에서, 상기 데이터 라인, 상기 캐패시터부의 제2 전극 및 상기 회로 트랜지스터의 소스 전극은 동일한 물질로 형성될 수 있다.
본 발명의 실시예에서, 상기 화소 전극 및 상기 캐패시터부의 제3 전극은 동일한 물질로 형성될 수 있다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 제조 방법은 베이스 기판의 표시 영역에 게이트 라인 및 화소 트랜지스터의 게이트 전극과, 상기 표시 영역을 둘러싸는 주변 영역에 캐패시터부의 제1 전극 및 회로 트랜지스터의 게이트 전극을 포함하는 게이트 패턴을 형성한다. 상기 게이트 패턴을 포함하는 상기 베이스 기판 상에 제1 절연층, 반도체층, 오믹 콘택층 및 소스 금속층을 형성한다. 상기 소스 금속층을 패터닝하여 상기 표시 영역에 데이터 라인, 상기 화소 트랜지스터의 드레인/소스 전극들과, 상기 주변 영역에 상기 캐패시터부의 제2 전극 및 상기 회로 트랜지스터의 드레인/소스 전극들을 포함하는 소스 패턴과, 상기 소스 패턴 하부에 형성된 액티브 패턴을 형성한다. 상기 소스 패턴을 포함하는 상기 베이스 기판 상에 제2 절연층을 형성한다. 상기 표시 영역에 상기 화소 트랜지스터의 드레인 전극과 전기적으로 연결되는 화소 전극, 상기 주변 영역에 상기 회로 트랜지스터의 게이트 전극과 상기 캐패시터부의 제2 전극을 전기적으로 연결하는 제1 연결부, 상기 회로 트랜지스터의 소스 전극과 상기 캐패시터부의 제1 전극을 전기적으로 연결하는 제2 연결부 및 상기 캐패시터부의 제3 전극을 형성한다.
본 발명의 실시예에서, 상기 제1 연결부 및 상기 제2 연결부는, 상기 제1 절연층 및 상기 제2 절연층을 부분적으로 제거하여 상기 화소 트랜지스터의 드레인 전극, 상기 회로 트랜지스터의 게이트 전극 및 소스 전극, 상기 캐패시터부의 상기 제1 전극 및 상기 제2 전극을 노출할 수 있다. 이어, 상기 제2 절연층 상에 투명한 도전성 물질을 형성한다. 상기 투명한 도전성 물질을 패터닝하여 상기 화소 전극, 상기 제1 연결부, 상기 제2 연결부 및 상기 제3 전극을 형성한다.
본 발명의 실시예들에 따르면, 병렬 구조의 캐패시터부를 이용하므로 게이트 구동부의 면적을 줄일 수 있다. 또한, 게이트 신호를 출력하는 회로 트랜지스터의 게이트 전극과 연결되는 캐패시터부의 전극과 대향 기판의 공통 전극 간에 발생하는 커플링 캐패시턴스를 제거하여 상기 게이트 구동부의 구동 신뢰성을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1에 도시된 게이트 구동부의 일례에 대한 블록도이다.
도 3은 도 2에 도시된 스테이지에 대한 등가 회로도이다.
도 4는 도 3의 출력부에 대한 개념도이다.
도 5는 도 4와 비교하기 위한 종래 게이트 구동부의 출력부에 대한 개념도이다.
도 6은 도 1의 표시 기판에 형성된 화소부 및 게이트 구동부의 부분적인 레이 아웃도이다.
도 7은 도 6의 게이트 패턴만 도시한 레이 아웃도이다.
도 8은 도 6의 소스 패턴만 도시한 레이 아웃도이다.
도 9는 도 6의 투명 도전층만 도시한 레이 아웃도이다.
도 10은 도 6의 I-I'선 및 II-II'선을 따라 절단한 단면도이다.
도 11a 내지 도 11e는 도 1의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 1을 참조하면, 상기 표시 기판은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함하는 베이스 기판(100), 상기 표시 영역(DA)에 형성된 화소부(P) 및 상기 주변 영역(PA)에 형성되는 게이트 구동부(200)를 포함한다.
상기 화소부(P)는 게이트 라인들(GL)과 데이터 라인들(DL)에 전기적으로 연결된 화소 트랜지스터들(TFT0)과, 상기 화소 트랜지스터들(TFT0)과 전기적으로 연결된 액정 캐패시터들(CLC) 및 상기 액정 캐패시터들(CLC)과 병렬 연결된 스토리지 캐패시터들(CST)을 포함한다.
상기 게이트 구동부(200)는 상기 게이트 라인들(GL)에 각각 하이 레벨의 게이트 신호들을 순차적으로 출력하는 쉬프트 레지스터를 포함한다. 상기 쉬프트 레지스터는 복수의 스테이지들(SRCn-1, SRCn, SRCn+1)(n은 자연수)을 포함한다. 상기 게이트 구동부(200)는 상기 게이트 라인들(GL)의 일단부에 대응하는 상기 주변 영역(PA)에 집적된다.
본 실시예에서는 상기 게이트 구동부(200)가 상기 게이트 라인들(GL)의 일단부에 대응하여 집적되는 것으로 설명하였으나, 상기 게이트 구동부(200)는 상기 게 게이트 라인들(GL)의 양단부에 대응하여 집적될 수도 있다.
도 2는 도 1에 도시된 게이트 구동부의 일례에 대한 블록도이다.
도 2를 참조하면, 상기 게이트 구동부(200)는 서로 종속적으로 연결된 제1 내지 제m 스테이지들(SRC1 내지 SRCm), 제1 더미 스테이지(SRCd1) 및 제2 더미 스테이지(SRCd2)를 포함하는 쉬프트 레지스터를 포함한다.
상기 제1 내지 제m 스테이지들(SRC1 내지 SRCm)은 m 개의 게이트 라인들(GL)과 각각 연결되어 상기 게이트 라인들(GL)에 m 개의 게이트 신호들(G1 내지 Gm)을 순차적으로 출력한다. 상기 제1 더미 스테이지(SRCd1)는 상기 제m-1 및 제m 스테이지들(SRCm-1, SRCm)의 구동을 제어하고, 상기 제2 더미 스테이지(SRCd2)는 상기 제m 스테이지(SRCm) 및 상기 제1 더미 스테이지(SRCd1)의 구동을 제어한다. 상기 제1 및 제2 더미 스테이지들(SRCd1, SRCd2)은 게이트 라인들(GL)과 연결되지 않는다.
상기 각 스테이지는 제1 클럭 단자(CT1), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 제1 출력단자(OT1) 및 제2 출력 단자(OT2)를 포함한다.
상기 제1 클럭 단자(CT1)는 클럭 신호(CK) 또는 상기 클럭 신호(CK)의 위상이 반전된 반전 클럭 신호(CKB)를 수신한다. 예를 들어, 홀수 번째 스테이지들(SRC1, SRC3 내지 SRCd1)의 상기 제1 클럭 단자(CT1)는 상기 클럭 신호(CK)를 수신하고, 짝수 번째 스테이지들(SRC2, SRC4 내지 SRCd2)의 상기 제1 클럭 단자(CT1)는 상기 반전 클럭 신호(CKB)를 수신한다. 상기 클럭 신호(CK) 및 상기 반전 클럭 신호(CKB)는 하이 전압(VDD)과 제1 로우 전압(VSS1)으로 이루어진다.
상기 제1 입력 단자(IN1)는 수직개시신호(STV) 또는 제n-1 캐리 신호(CRn-1)를 수신한다. 예를 들어, 상기 제1 스테이지(SRC1)의 상기 제1 입력 단자(IN1)는 상기 수직개시신호(STV)를 수신하고, 상기 제2 내지 제2 더미 스테이지들(SRC2 내지 SRCd2)의 상기 제1 입력 단자(IN1)는 상기 제n-1 캐리 신호(CRn-1)를 각각 수신한다.
상기 제2 입력 단자(IN2)는 제n+1 캐리 신호(CRn+1) 또는 수직개시신호(STV)를 수신한다. 상기 제1 스테이지 내지 제1 더미 스테이지들(SRC1 내지 SRCd1)의 상기 제2 입력 단자(IN2)는 상기 제n+1 캐리 신호(CRn+1)를 각각 수신하고, 상기 제2 더미 스테이지(SRCd2)의 상기 제2 입력 단자(IN2)는 상기 수직개시신호(STV)를 수신한다. 상기 제2 더미 스테이지(SRCd2)의 상기 제2 입력 단자(IN2)에 수신되는 수직개시신호(STV)는 다음 프레임에 해당하는 수직개시신호일 수 있다.
상기 제3 입력 단자(IN3)는 제n+2 캐리 신호(CRn+2) 또는 수직개시신호(STV)를 수신한다. 상기 제1 스테이지 내지 제m 스테이지들(SRC1 내지 SRCm)의 상기 제3 입력 단자(IN3)는 상기 제n+2 캐리 신호(CRn+2)를 각각 수신하고, 상기 제1 더미 스테이지(SRCd1)의 상기 제3 입력 단자(IN3)는 상기 수직개시신호(STV)를 수신한다.
상기 제1 전압 단자(VT1)는 상기 제1 로우 전압(VSS1)을 수신한다. 상기 제1 로우 전압(VSS1)은 제1 로우 레벨을 가지며, 상기 제1 로우 레벨은 상기 게이트 신호의 방전 레벨에 대응한다. 예를 들어, 상기 제1 로우 레벨은 약 -6 V이다.
상기 제2 전압 단자(VT2)는 상기 제1 로우 레벨(VSS1) 보다 낮은 제2 로우 레벨을 가지는 제2 로우 전압(VSS2)을 수신한다. 상기 제2 로우 레벨은 상기 스테이지에 포함된 제1 노드(Q)(이하, Q 노드)의 방전 레벨에 대응한다. 예를 들어, 상기 제2 로우 레벨은 약 -10 V이다.
상기 제1 출력 단자(OT1)는 해당하는 상기 게이트 배선과 전기적으로 연결되어 상기 게이트 신호를 출력한다. 상기 제1 스테이지 내지 제m 스테이지들(SRC1 내지 SRCm)의 상기 제1 출력 단자(OT1)들은 각각 제1 내지 제m 게이트 신호들을 출력한다. 상기 제1 및 제2 더미 스테이지들(SRCd1, SRCd2)의 상기 제1 출력 단자(OT1)들은 게이트 신호를 출력하지 않는다.
상기 제2 출력 단자(OT2)는 상기 캐리 신호를 출력한다. 상기 제2 출력 단자(OT2)는 제(n+1) 스테이지(SRCn+1)의 제1 입력 단자(IN1)와 전기적으로 연결된다. 또한, 상기 제2 출력 단자(OT2)는 제(n-1) 스테이지(SRCn-1)의 제2 입력 단자(IN2) 및 제(n-2) 스테이지(SRCn-2)의 제3 입력 단자(IN3)와 전기적으로 연결된다.
도 3은 도 2에 도시된 스테이지에 대한 등가 회로도이다.
도 3을 참조하면, 제n 스테이지(SRCn)는 버퍼부(210), 캐패시터부(220), 풀업부(230), 캐리부(240), 방전부(250), 풀다운부(260), 스위칭부(270), 제1 유지부(280), 제2 유지부(290) 및 제3 유지부(262)를 포함한다.
상기 버퍼부(210)는 상기 풀업부(230)에 상기 제n-1 캐리 신호(CRn-1)를 전달한다. 상기 버퍼부(210)는 제4 트랜지스터(TFT4)를 포함할 수 있다.
상기 캐패시터부(220)는 상기 버퍼부(210)가 제공하는 상기 제n-1 캐리 신호(CRn-1)에 응답하여 충전된다. 상기 캐패시터부(220)는 상기 풀업부(230)의 게이트 전극과 소스 전극 사이에 형성된다.
상기 캐패시터부(220)는 제1 캐패시터(Cgs1) 및 상기 제1 캐패시터(Cgs1)와 병렬 연결된 제2 캐패시터(Cgs2)를 포함한다. 상기 제1 캐패시터(Cgs1)의 일단과 상기 제2 캐패시터(Cgs2)의 일단은 상기 Q 노드(Q)와 공통으로 연결되고, 상기 제1 캐패시터(Cgs1)의 타단과 상기 제2 캐패시터(Cgs2)의 타단은 상기 게이트 신호의 출력 노드(O)와 공통으로 연결된다.
상기 버퍼부(210)에 상기 제n-1 캐리 신호(CRn-1)의 하이 전압(VDD)이 수신되면, 상기 캐패시터부(220)는 상기 하이 전압(VDD)에 대응하는 제1 전압(V1)을 충전한다. 상기 제1 캐패시터(Cgs1)는 제1 전극 및 상기 제1 전극 상에 형성되는 제2 전극 사이에 형성되는 제1 캐패시턴스를 갖고, 상기 제2 캐패시터(Cgs2)는 상기 제2 전극 및 상기 제2 전극 상에 형성되는 제3 전극 사이에 형성되는 제2 캐패시턴스를 갖는다.
상기 제1 캐패시터(Cgs1)와 상기 제2 캐패시터(Cgs2)가 병렬로 연결됨으로써, 상기 캐패시터부(220)가 차지하는 면적을 감소시킬 수 있다. 예를 들어, 상기 캐패시터부(220)가 단일 캐패시터를 포함하는 경우, 상기 캐패시터부(220)는 전체 게이트 구동부(200) 면적의 약 20 ％를 차지할 수 있다.
반면, 본 발명에서와 같이 상기 캐패시터부(220)가 병렬 연결된 캐패시터들(Cgs1, Cgs2)을 포함하는 경우, 상기 캐패시터부(220)가 차지하는 면적을 전체 게이트 구동부(200) 면적의 약 6.25 ％로 감소시킬 수 있다. 따라서, 전체 게이트 구동부(200)의 집적 면적을 약 15 ％ 감소시킬 수 있다.
상기 풀업부(230)는 상기 게이트 신호를 출력한다. 상기 풀업부(230)는 제1 트랜지스터(TFT1)를 포함할 수 있다. 상기 제1 트랜지스터(TFT1)는 상기 Q 노드(Q)에 연결된 게이트 전극, 상기 제1 클럭 단자(CT1)와 연결된 드레인 전극 및 상기 출력 노드(O)에 연결된 소스 전극을 포함한다. 상기 출력 노드(O)는 상기 제1 출력 단자(OT1)에 연결된다.
상기 게이트 전극과 연결된 상기 Q 노드(Q)는 상기 캐패시터부(220)의 제2 전극과 전기적으로 연결되어 대향 기판의 공통 전극과의 사이에서 발생하는 커플링 캐패시턴스의 영향을 받지 않는다. 본 발명에서는 상기 풀업부(230), 상기 캐패시터부(220) 및 상기 제1 출력 단자(OT1)를 출력부(300)라고 정의하고, 이에 대한 자세한 설명은 후술한다.
상기 풀업부(230)의 게이트 전극에 상기 캐패시터부(220)에 의해 충전된 상기 제1 전압(V1)이 인가된 상태에서 상기 제1 클럭 단자(CT1)에 상기 클럭 신호(CK)의 하이 전압(VDD)이 수신되면 상기 풀업부(230)는 부트스트랩(Bootstrap) 된다. 이때, 상기 풀업부(230)의 제어 전극과 연결된 상기 Q 노드(Q)는 상기 제1 전압(V1)에서 부스팅 전압(VBT)으로 부스팅 된다. 즉, 상기 Q 노드(Q)는 n-1 번째 구간(Tn-1)에서는 상기 제1 전압(V1)을 갖고, n 번째 구간(Tn)에서는 상기 부스팅 전압(VBT)을 갖는다.
상기 풀업부(230)의 게이트 전극에 상기 부스팅 전압(VBT)이 인가되는 상기 n 번째 구간(Tn) 동안, 상기 풀업부(230)는 상기 클럭 신호(CK)의 하이 전압(VDD)을 제n 게이트 신호(Gn)의 하이 전압(VDD)으로 출력한다. 상기 제n 게이트 신호(Gn)는 상기 출력 노드(O)에 연결된 상기 제1 출력 단자(OT1)를 통하여 출력된다.
상기 풀다운부(260)는 상기 제2 입력 단자(IN2)에 제n+1 게이트 신호(Gn+1)가 수신되면 상기 출력 노드(O)의 전압을 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 로우 전압(VSS1)으로 풀-다운(pull-down)한다. 상기 풀다운부(260)는 제2 트랜지스터(TFT2)를 포함할 수 있다.
상기 캐리부(240)는 상기 Q 노드(Q)에 하이 전압이 인가되면 상기 제1 클럭 단자(CT1)에 수신된 상기 클럭 신호(CK)의 하이 전압(VDD)을 제n 캐리 신호(CRn)로 출력한다. 상기 제n 캐리 신호(CRn)는 상기 R 노드(R)에 연결된 상기 제2 출력 단자(OT2)를 통하여 출력된다. 상기 캐리부(240)는 제5 트랜지스터(TFT5)를 포함할 수 있다.
상기 제1 유지부(280)는 상기 프레임의 나머지 구간 동안 상기 N 노드(N)의 신호에 응답하여 상기 R 노드(R)의 전압을 상기 제2 로우 전압(VSS2)으로 유지한다. 상기 제1 유지부(280)는 제11 트랜지스터(TFT11)를 포함할 수 있다.
상기 스위칭부(270)는 상기 제n 캐리 신호(CRn)의 출력 구간 이외의 구간 동안 상기 N 노드(N)에 상기 제1 클럭 단자(CT1)에 수신된 상기 클럭 신호(CK)와 위상이 동일한 신호를 인가한다. 상기 스위칭부(270)는 제12 트랜지스터(TFT12), 제7 트랜지스터(TFT7), 제13 트랜지스터(TFT13) 및 제8 트랜지스터(TFT8)를 포함할 수 있다.
상기 방전부(250)는 이후 스테이지 중 적어도 하나의 캐리 신호에 응답하여 상기 Q 노드(Q)의 하이 전압을 상기 제1 로우 전압(VSS1) 보다 낮은 레벨의 제2 로우 전압(VSS2)으로 방전한다. 상기 방전부(250)는 제9 트랜지스터(TFT9)를 포함하는 제1 방전부(251) 및 제6 트랜지스터(TFT6)를 포함하는 제2 방전부(252)를 포함한다.
상기 제1 방전부(251)는 상기 제2 입력 단자(IN2)에 상기 제n+1 캐리 신호(Gn+1)가 인가되면, 상기 Q 노드(Q)의 전압을 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 로우 전압(VSS1)으로 방전한다.
상기 제2 방전부(252)는 상기 제3 입력 단자(IN3)에 상기 제n+2 캐리 신호(Gn+2)가 인가되면, 상기 Q 노드(Q)의 전압을 상기 제2 전압 단자(VT2)에 인가되는 상기 제2 로우 전압(VSS2)으로 방전한다.
상기 제2 유지부(290)는 상기 프레임의 나머지 구간 동안 상기 N 노드(N)의 신호에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 로우 전압(VSS2)으로 유지한다. 상기 제2 유지부(290)는 제10 트랜지스터(TFT10)를 포함할 수 있다.
상기 제3 유지부(262)는 상기 프레임의 나머지 구간 동안 상기 N 노드(N)의 신호에 응답하여 상기 출력 노드(O)의 전압을 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 로우 전압(VSS1)으로 유지한다. 상기 제3 유지부(262)는 제3 트랜지스터(TFT3)를 포함할 수 있다.
본 발명의 도 2 및 도 3에 도시된 게이트 구동부 및 각 스테이지는 일례에 불과하며, 본 발명은 상기 풀업부(230) 및 상기 캐패시터부(220)를 포함하는 게이트 구동부에 모두 적용 가능하다.
도 4는 도 3의 출력부에 대한 개념도이다. 도 5는 도 4와 비교하기 위한 종래 게이트 구동부의 출력부에 대한 개념도이다.
도 4 및 도 5에 도시된 공통 전압(Vcom)은 상기 표시 기판과 후에 대향하게 되는 대향 기판 상에 형성된 공통 전극(미도시)에 인가된다. 상기 캐패시터부(220)의 상기 제1 캐패시터(Cgs1)와 상기 제2 캐패시터(Cgs2)가 병렬로 연결된 구조에서는 상기 캐패시터부(220)의 상기 제3 전극이 상기 공통 전극(미도시)과 대향한다. 이에 따라, 상기 제3 전극과 상기 공통 전극(미도시) 사이에는 커플링 캐패시턴스(Cc)가 발생한다.
따라서, 도 5에 도시된 바와 같이, 상기 제3 전극과 연결된 상기 Q 노드(Q)는 상기 커플링 캐패시턴스(Cc)에 의해 영향을 받을 수 있다. 상기 Q 노드(Q)는 상기 제1 트랜지스터(TFT1)의 게이트 전극과 연결되기 때문에 상기 게이트 신호가 불안정해질 수 있다.
반면, 본 발명에서는 상기 제1 트랜지스터(TFT1)의 게이트 전극을 상기 캐패시터부(220)의 제3 전극과 연결하지 않고, 대신 제2 전극과 전기적으로 연결하여, 상기 Q 노드(Q)는 상기 공통 전극(미도시)과 대향하지 않는다.
따라서, 도 4에 도시된 바와 같이, 상기 제3 전극과 상기 공통 전극(미도시) 사이에 발생하는 상기 커플링 캐패시턴스는 상기 Q 노드(Q)에 영향을 미치지 않으므로, 상기 제1 트랜지스터(TFT1)는 안정된 게이트 신호를 출력할 수 있다.
도 6은 도 1의 표시 기판에 형성된 화소부 및 게이트 구동부의 부분적인 레이 아웃도이다. 도 7은 도 6의 게이트 패턴만 도시한 레이 아웃도이다. 도 8은 도 6의 소스 패턴만 도시한 레이 아웃도이다. 도 9는 도 6의 투명 도전층만 도시한 레이 아웃도이다. 도 10은 도 6의 I-I'선 및 II-II'선을 따라 절단한 단면도이다.
도 6 내지 도 10을 참조하면, 상기 베이스 기판(100)의 상기 표시 영역(DA)에 형성된 상기 화소부(P)는 게이트 라인(GL), 데이터 라인(DL), 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)에 전기적으로 연결된 화소 트랜지스터(TFT0), 패시베이션막(140) 및 화소 전극(117)을 포함한다.
상기 화소 트랜지스터(TFT0)는 게이트 전극(111), 게이트 절연막(120), 채널부(130), 소스 전극(113), 드레인 전극(115)을 포함한다.
상기 게이트 전극(111)은 상기 게이트 라인(GL)으로부터 연장되어 형성되고, 상기 게이트 라인(GL)과 동일한 제1 금속 패턴을 포함한다.
상기 게이트 절연막(120)은 상기 제1 금속 패턴을 커버하도록 상기 베이스 기판(100) 상에 형성된다. 상기 게이트 절연막(120)은 실리콘 질화막(SiNx)을 포함할 수 있다.
상기 채널부(130)는 상기 게이트 전극(111)과 대응하여 상기 게이트 절연막(120) 상에 형성된다. 상기 채널부(130)는 활성층(131) 및 오믹 콘택층(132)을 포함한다.
예를 들어, 상기 활성층(131)은 아몰퍼스 실리콘을 포함할 수 있으며, 상기 오믹 콘택층(132)은 n형 불순물이 고농도로 도핑된 아몰퍼스 실리콘(n+a-Si)을 포함할 수 있다. 상기 오믹 콘택층(132)은 상기 소스 전극(113) 및 상기 드레인 전극(115)과 중첩되는 영역에 형성된다.
상기 소스 전극(113)은 데이터 라인(DL)으로부터 연장되고, 상기 데이터 라인(DL)과 동일한 제2 금속 패턴을 포함한다.
상기 드레인 전극(115) 역시 상기 제2 금속 패턴을 포함하며, 상기 화소 전극(117)과 전기적으로 연결된다. 상기 드레인 전극(115)은 상기 소스 전극(113)과 소정간격 이격되며, 상기 게이트 전극(111)을 중심으로 상기 소스 전극(113) 반대측의 상기 게이트 절연막(120) 상부에 형성된다.
상기 패시베이션막(140)은 상기 제2 금속 패턴을 커버하도록 상기 게이트 절연막(120) 상에 형성된다. 상기 패시베이션막(140)에는 상기 드레인 전극(115)을 부분적으로 노출하기 위한 콘택홀(CT0)이 형성된다.
상기 화소 전극(117)은 상기 화소부(P)의 상기 패시베이션막(140) 상에 형성되며, 상기 콘택홀(CT0)을 통해 상기 드레인 전극(115)으로부터 화소 전압을 인가 받는다. 즉, 상기 화소 전극(117)은 상기 액정 캐패시터(CLC)의 제1 전극이다. 상기 화소 전극(117)은 광이 투과할 수 있는 투명한 도전성 물질을 포함할 수 있으며, 투명한 도전성 물질은 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)를 포함한다.
도시하지는 않았으나, 상기 표시 기판은 스토리지 공통라인을 더 포함한다.
상기 스토리지 공통라인은 상기 게이트 라인(GL)과 동일한 상기 제1 금속 패턴을 포함하며, 상기 게이트 라인(GL)이 형성될 때 동시에 형성될 수 있다. 상기 스토리지 공통라인은 상기 액정 캐패시터(CLC)에 충전된 화소 전압을 일정시간 유지시키는 스토리지 캐패시터의 공통전극이다.
상기 베이스 기판(100)의 상기 주변 영역(PA)에 형성된 게이트 구동부(200)의 각 스테이지는 제1 트랜지스터(TFT1), 캐패시터부(220) 및 제1 연결부(310) 및 제2 연결부(320)를 포함한다.
상기 제1 트랜지스터(TFT1)는 게이트 전극(231), 제1 절연층(222), 채널부(330), 소스 전극(233) 및 드레인 전극(235)을 포함한다. 도 3에서 설명한 바와 같이, 상기 제1 트랜지스터(TFT1)의 상기 게이트 전극(231)은 상기 Q 노드(Q)에 연결되어 상기 클럭 신호(CK)의 하이 전압(VDD)을 수신한다. 상기 제1 트랜지스터(TFT1)는 상기 클럭 신호(CK)의 하이 전압(VDD)에 응답하여, 상기 소스 전극(233)을 통하여 상기 게이트 신호(Gn)를 출력한다.
상기 제1 트랜지스터(TFT1)의 상기 게이트 전극(231)은 상기 제1 금속 패턴을 포함하며, 상기 게이트 라인(GL)이 형성될 때 동시에 형성될 수 있다.
상기 제1 절연층(222)은 상기 게이트 전극(231)을 커버하도록 상기 베이스 기판(100) 상에 형성된다. 상기 제1 절연층(222)은 실리콘 질화막(SiNx)을 포함할 수 있으며, 상기 화소 트랜지스터(TFT0)의 게이트 절연막(120)이 형성될 때 동시에 형성될 수 있다.
상기 제1 절연층(222)은 상기 게이트 전극(231)을 부분적으로 노출한다.
상기 제1 트랜지스터(TFT1)의 상기 소스 전극(233) 및 상기 드레인 전극(235)은 상기 제2 금속 패턴을 포함하며, 상기 데이터 라인(DL)이 형성될 때 동시에 형성될 수 있다.
상기 채널부(330)는 상기 제1 트랜지스터(TFT1)의 상기 소스 전극(233) 및 상기 드레인 전극(235)의 하부에 형성된다. 상기 채널부(330)는 활성층(331) 및 오믹 콘택층(332)을 포함한다.
예를 들어, 상기 활성층(331)은 아몰퍼스 실리콘을 포함할 수 있으며, 상기 화소 트랜지스터(TFT0)의 상기 활성층(131)이 형성될 때 동시에 형성될 수 있다. 상기 오믹 콘택층(332)은 n형 불순물이 고농도로 도핑된 아몰퍼스 실리콘(n+a-Si)을 포함할 수 있으며, 상기 화소 트랜지스터(TFT0)의 상기 오믹 콘택층(132)이 형성될 때 동시에 형성될 수 있다.
상기 캐패시터부(220)는 상기 제1 트랜지스터(TFT1)와 인접하여 형성되며, 상기 제1 트랜지스터(TFT1)와 상기 화소부(P)사이에 형성된다.
상기 캐패시터부(220)는 제1 전극(221), 제2 전극(223) 및 제3 전극(225)을 포함한다. 상기 캐패시터부(220)는 제1 절연층(222) 및 제2 절연층(224)을 더 포함할 수 있다.
상기 제1 전극(221)은 상기 베이스 기판(100) 상에 형성되며, 상기 게이트 라인(GL)으로부터 연장된다. 상기 제1 전극(221)은 상기 제1 금속 패턴을 포함하며, 상기 게이트 라인(GL)이 형성될 때 동시에 형성될 수 있다.
도 7을 참조하면, 상기 표시 영역(DA)의 상기 게이트 라인(GL) 및 상기 화소 트랜지스터(TFT0)의 상기 게이트 전극(111), 상기 주변 영역(PA)의 상기 제1 트랜지스터(TFT1)의 상기 게이트 전극(231) 및 상기 캐패시터부(220)의 상기 제1 전극(221)은 상기 제1 금속 패턴을 포함할 수 있으며, 동시에 형성될 수 있다.
상기 제1 절연층(222)은 상기 제1 전극(221)을 커버하도록 상기 베이스 기판(100) 상에 형성된다. 상기 제1 절연층(222) 실리콘 질화막(SiNx)을 포함할 수 있으며, 상기 게이트 절연막(120)이 형성될 때 동시에 형성될 수 있다.
상기 제1 절연층(222)은 상기 제1 전극(221)을 부분적으로 노출한다.
상기 제2 전극(223)은 상기 제1 절연층(222)이 형성된 상기 베이스 기판(100) 상에 형성된다. 상기 제2 전극(223)은 상기 제2 금속 패턴을 포함할 수 있으며, 상기 데이터 라인(DL)이 형성될 때 동시에 형성될 수 있다.
도 8을 참조하면, 상기 표시 영역(DA)의 상기 데이터 라인(DL) 및 상기 화소 트랜지스터(TFT0)의 상기 소스 전극(113) 및 상기 드레인 전극(115), 상기 주변 영역(PA)의 상기 제1 트랜지스터(TFT1)의 상기 소스 전극(233) 및 상기 드레인 전극(235) 및 상기 캐패시터부(220)의 상기 제2 전극(223)은 상기 제2 금속 패턴을 포함할 수 있으며, 동시에 형성될 수 있다.
상기 제1 전극(221)과 상기 제2 전극(223)은 상기 제1 캐패시터(Cgs1)를 형성하며, 상기 제1 전극(221)과 상기 제2 전극(223) 사이에는 제1 캐패시턴스가 형성된다.
상기 제2 전극(223)의 하부에는 상기 화소 트랜지스터(TFT0)의 상기 활성층(131) 및 상기 오믹 콘택층(132)과 동일한 물질을 포함하며 동시에 형성되는 제1 및 제2 액티브 패턴들(121, 122)이 형성될 수 있다. 상기 1 및 제2 액티브 패턴들(121, 122)은 상기 표시 기판의 형성과정이 4 마스크 공정인 경우 형성될 수 있다.
상기 제2 절연층(224)은 상기 제2 전극(223)이 형성된 상기 베이스 기판(100) 상에 형성된다. 상기 제2 절연층(224)은 상기 패시베이션막(140)과 동일한 물질을 포함할 수 있으며, 상기 패시베이션막(140)이 형성될 때 동시에 형성될 수 있다. 상기 제2 절연층(224)은 상기 제1 트랜지스터(TFT1) 상에도 형성된다.
상기 제2 절연층(224)에는 상기 제1 트랜지스터(TFT1)의 게이트 전극(231)을 부분적으로 노출하는 제1 콘택홀(CT1) 및 상기 제2 전극(223)을 부분적으로 노출하며 상기 제1 콘택홀(CT1)에 인접하는 제2 콘택홀(CT2)이 형성된다. 또한, 상기 제2 절연층(224)에는 상기 제1 트랜지스터(TFT1)의 소스 전극(231)을 부분적으로 노출하는 제3 콘택홀(CT3) 및 상기 제1 전극(223)을 부분적으로 노출하며 상기 제3 콘택홀(CT3)에 인접하는 제4 콘택홀(CT4)이 형성된다.
상기 제3 전극(225)은 상기 제2 절연층(224)이 형성된 상기 베이스 기판(100) 상에 형성된다. 상기 제3 전극(225)은 상기 화소 전극(117)과 동일한 물질을 포함할 수 있으며, 상기 화소 전극(117)이 형성될 때 동시에 형성될 수 있다.
상기 제3 전극(225)은 광이 투과할 수 있는 투명한 도전성 물질을 포함할 수 있으며, 투명한 도전성 물질은 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)를 포함한다.
상기 제2 전극(223)과 상기 제3 전극(225)은 상기 제2 캐패시터(Cgs2)를 형성하며, 상기 제2 전극(223)과 상기 제3 전극(225) 사이에는 제2 캐패시턴스가 형성된다.
상기 제1 연결부(310)는 상기 게이트 전극(231)과 상기 제2 전극(223)을 전기적으로 연결한다. 상기 제1 연결부(310)는 상기 제1 콘택홀(CT1) 및 상기 제2 콘택홀(CT2)을 통하여 상기 게이트 전극(231)과 상기 제2 전극(223)을 연결하는 제1 브릿지 전극(317)을 포함한다.
상기 제1 브릿지 전극(317)에 의하여, 상기 제1 트랜지스터(TFT1)의 상기 게이트 전극(231)으로 인가되는 신호가 상기 캐패시터부(220)의 상기 제2 전극(223)으로 인가된다. 상기 제1 트랜지스터(TFT1)의 게이트 전극(231)으로 인가되는 신호는 상기 게이트 신호의 출력을 제어하는 제어 신호이다.
상기 제2 전극(223)의 하부에는 상기 제1 전극(221)이 형성되고, 상기 제2 전극(223)의 상부에는 제3 전극(225)이 형성된다. 따라서, 상기 제2 전극(223)은 외부 전계로부터 차단될 수 있다.
특히, 상기 제2 전극(223)은 상기 대향 기판에 형성되는 공통 전극(미도시)과 대향하지 않으므로, 상기 제2 전극(223)과 상기 공통 전극의 사이에 커플링 캐패시턴스가 발생하지 않는다. 따라서, 상기 커플링 캐패시턴스에 의해 제1 트랜지스터(TFT1)를 제어하는 상기 게이트 전극(231)이 상기 커플링 캐패시턴스의 영향을 받지 않으므로 안정하게 동작할 수 있다.
상기 제1 브릿지 전극(317)은 상기 화소 전극(117)과 동일한 물질을 포함할 수 있으며, 상기 화소 전극(117)이 형성될 때 동시에 형성될 수 있다.
상기 제2 연결부(320)는 상기 소스 전극(233)과 상기 제1 전극(221)을 전기적으로 연결한다. 상기 제2 연결부(320)는 상기 제3 콘택홀(CT3) 및 상기 제4 콘택홀(CT4)을 통하여 상기 소스 전극(233)과 상기 제1 전극(221)을 연결하는 제2 브릿지 전극(327)을 포함한다.
상기 제2 브릿지 전극(327)에 의하여, 상기 제1 트랜지스터(TFT1)의 소스 전극(233)으로 인가되는 신호가 상기 캐패시터부(220)의 상기 제1 전극(221)으로 인가된다. 상기 제1 트랜지스터(TFT1)의 소스 전극(233)으로 인가되는 신호는 상기 게이트 신호이다.
상기 소스 전극(233)으로 출력되는 상기 게이트 신호는 상기 제1 전극(221)으로 인가된다. 상기 제1 전극(221)은 상기 표시 영역(DA)의 상기 게이트 라인(GL)으로부터 연장된다. 따라서, 상기 게이트 신호는 상기 캐패시터부(220)의 제1 전극(221)을 통하여 상기 게이트 라인(GL)으로 전달된다.
상기 제2 브릿지 전극(327)은 상기 화소 전극(117)과 동일한 물질을 포함할 수 있으며, 상기 화소 전극(117)이 형성될 때 동시에 형성될 수 있다. 상기 제2 브릿지 전극(327)은 상기 제3 전극(225)으로부터 연장될 수 있다.
도 9를 참조하면, 상기 표시 영역(DA)의 상기 화소 전극(117), 상기 주변 영역(PA)의 상기 제1 브릿지 전극(317) 및 상기 제2 브릿지 전극(327) 및 상기 캐패시터부(220)의 상기 제3 전극(225)은 상기 투명한 도전성 물질을 포함할 수 있으며, 동시에 형성될 수 있다.
본 실시예에 따르면, 병렬 구조의 상기 캐패시터부(220)를 사용하여 상기 게이트 구동부(200)의 집적 면적을 감소시킬 수 있다. 또한, 상기 제1 연결부(310)에 의해 상기 게이트 전극(231)과 상기 제2 전극(223)을 전기적으로 연결하고, 상기 제2 연결부(320)에 의해 상기 소스 전극(233)과 상기 제1 전극(221)을 전기적으로 연결한다.
따라서, 상기 제1 트랜지스터(TFT1)를 제어하는 게이트 전극(231)이 상기 공통 전극과의 관계에서 커플링 캐패시턴스의 영향을 받지 않으므로 게이트 구동부(200)의 신뢰성을 향상시킬 수 있다.
도 11a 내지 도 11e는 도 1의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 11a를 참조하면, 베이스 기판(100) 게이트 금속층을 형성한 후 패터닝 하여, 게이트 패턴을 형성한다. 상기 게이트 패턴은 표시 영역(DA)의 게이트 라인(GL) 및 화소 트랜지스터(TFT0)의 게이트 전극(111), 주변 영역(PA)의 제1 트랜지스터(TFT1)의 게이트 전극(231) 및 캐패시터부(220)의 제1 전극(221)을 포함한다.
구체적으로, 상기 베이스 기판(100) 상에 스퍼터링 방법 등의 금속 증착 방법을 이용하여 게이트 금속층이 형성된다. 상기 게이트 금속층으로는 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 크롬(Cr) 등의 금속 또는 이들의 합금 등과 같은 금속 물질이 이용되며, 상기 게이트 금속층은 상기 금속 물질의 단일층 또는 이중층 이상이 적층된 형태로 형성될 수 있다. 이어서, 제1 마스크를 이용한 포토리소그라피 공정 및 식각 공정으로 상기 게이트 금속층이 패터닝되어 상기 게이트 패턴이 형성된다.
도 11b를 참조하면, 상기 게이트 패턴이 형성된 베이스 기판(100) 상에 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 방법을 이용하여 실리콘 질화막(SiNx)으로 이루어진 게이트 절연막(120)과, 아몰퍼스 실리콘(a-Si:H)층(133) 및 n형 불순물이 고농도로 도핑된 아몰퍼스 실리콘(n+a-Si)층(134)를 순차적으로 형성한다.
이어서, 상기 n형 불순물이 고농도로 도핑된 아몰퍼스 실리콘(n+a-Si)층(134) 상에 소스 금속층(136)을 적층한다. 상기 소스 금속층(136)은 예를 들면, 크롬(Cr), 알루미늄(Al), 탄탈륨(Ta), 몰리브덴(Mo), 티타튬(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등의 금속 또는 이들의 합금 등과 같은 금속 물질이 이용되며, 스퍼터링 공정에 의해 증착된다. 또한, 상기 소스 금속층(136)은 물리적 성질이 다른 두 개 이상의 층으로 형성될 수 있다.
도 11c를 참조하면, 제2 마스크를 이용하여 상기 소스 금속층(136)를 패터닝하여 소스 패턴을 형성한다. 상기 소스 패턴은 상기 표시 영역(DA)의 데이터 라인(DL) 및 상기 화소 트랜지스터(TFT0)의 소스 전극(113) 및 드레인 전극(115), 상기 주변 영역(PA)의 상기 제1 트랜지스터(TFT1)의 소스 전극(233) 및 드레인 전극(235) 및 상기 캐패시터부(220)의 제2 전극(223)을 포함한다.
상기 제1 전극(221)과 상기 제2 전극(223)은 상기 제1 캐패시터(Cgs1)를 형성하며, 상기 제1 전극(221)과 상기 제2 전극(223) 사이에는 제1 캐패시턴스가 형성된다.
상기 소스 패턴 하부에는 상기 아몰퍼스 실리콘(a-Si:H)층(133) 및 n형 불순물이 고농도로 도핑된 아몰퍼스 실리콘(n+a-Si)층(134)이 패터닝된 액티브 패턴이 형성된다.
구체적으로, 상기 표시 영역(DA)의 상기 화소 트랜지스터(TFT0)의 소스 전극(113) 및 드레인 전극(115)의 하부에는 상기 활성층(131) 및 상기 오믹 콘택층(132)을 포함하는 채널부(130)가 형성된다.
상기 주변 영역(PA)의 상기 제1 트랜지스터(TFT1)의 상기 소스 전극(233) 및 상기 드레인 전극(235)의 하부에는 활성층(331) 및 오믹 콘택층(332)을 포함하는 채널부(330)가 형성된다. 또한, 상기 주변 영역(PA)의 상기 캐패시터부(220)의 제2 전극(223)의 하부에는 제1 및 제2 액티브 패턴들(121, 122)이 형성된다.
도 11d를 참조하면, 상기 소스 패턴이 형성된 베이스 기판(100) 상에 패시베이션막(140)을 형성하고, 제3 마스크를 이용한 사진 식각 공정으로 상기 게이트 절연막(120) 및 상기 패시베이션막(140)에 콘택홀들을 형성한다.
구체적으로, 상기 표시 영역(DA)의 상기 화소 트랜지스터(TFT0)의 상기 드레인 전극(115)을 일부 노출하는 콘택홀(CT0)을 형성한다. 또한, 상기 주변 영역(PA)의 상기 제1 트랜지스터(TFT1)의 상기 게이트 전극(231)을 부분적으로 노출하는 제1 콘택홀(CT1) 및 상기 제2 전극(223)을 부분적으로 노출하며 상기 제1 콘택홀(CT1)에 인접하는 제2 콘택홀(CT2)을 형성한다. 또한, 상기 제1 트랜지스터(TFT1)의 상기 소스 전극(231)을 부분적으로 노출하는 제3 콘택홀(CT3) 및 상기 제1 전극(223)을 부분적으로 노출하며 상기 제3 콘택홀(CT3)에 인접하는 제4 콘택홀(CT4)을 형성한다.
도 11e를 참조하면, 상기 콘택홀들이 형성된 패시베이션막(140) 상에 투명한 도전성 물질(미도시)을 형성한다. 상기 투명한 도전성 물질은 일례로 인듐 틴 옥사이드(Indium Tin Oxide) 또는 인듐 징크 옥사이드(Indium Zinc Oxide)를 포함할 수 있다. 이어서, 제4 마스크를 이용하여 상기 투명한 도전성 물질(미도시)을 식각한다.
이에 따라, 상기 표시 영역(DA)에는 상기 콘택홀(CT0)을 통해 상기 화소 트랜지스터(TFT0)의 드레인 전극(115)과 전기적으로 접촉하는 화소 전극(117)이 형성된다. 또한, 상기 주변 영역(PA)에는 상기 제1 콘택홀(CT1) 및 상기 제2 콘택홀(CT2)을 통하여 상기 게이트 전극(231)과 상기 제2 전극(223)을 연결하는 제1 브릿지 전극(317) 및 상기 제3 콘택홀(CT3) 및 상기 제4 콘택홀(CT4)을 통하여 상기 소스 전극(233)과 상기 제1 전극(221)을 연결하는 제2 브릿지 전극(327)이 형성된다. 또한, 상기 캐패시터부(220)의 상기 제3 전극(225)이 형성된다. 상기 제2 브릿지 전극(327)은 상기 제3 전극(225)으로부터 연장될 수 있다.
상기 제2 전극(223)과 상기 제3 전극(225)은 상기 제2 캐패시터(Cgs2)를 형성하며, 상기 제2 전극(223)과 상기 제3 전극(225) 사이에는 제2 캐패시턴스가 형성된다.
본 실시예에 따르면, 병렬 구조의 상기 캐패시터부(220)를 사용하여 상기 게이트 구동부(200)의 집적 면적을 감소시킬 수 있다. 또한, 상기 제1 연결부(310)에 의해 상기 게이트 전극(231)과 상기 제2 전극(223)을 전기적으로 연결하고, 상기 제2 연결부(320)에 의해 상기 소스 전극(233)과 상기 제1 전극(221)을 전기적으로 연결한다.
따라서, 상기 제1 트랜지스터(TFT1)를 제어하는 게이트 전극(231)이 상기 커플링 캐패시턴스의 영향을 받지 않으므로 안정된 게이트 신호가 출력될 수 있다.
이상에서 설명한 바와 같이, 병렬 구조의 캐패시터부를 형성하여 게이트 구동부의 집적면적을 감소시킬 수 있다. 또한, 게이트 신호를 출력하는 회로 트랜지스터의 게이트 전극과 전기적으로 연결되는 캐패시터부의 전극과 대향 기판의 공통 전극 간에 발생하는 커플링 캐패시턴스를 제거하여 상기 게이트 구동부의 구동 신뢰성을 확보할 수 있다.
이상에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 베이스 기판 DA: 표시 영역
PA: 주변 영역 200: 게이트 구동부
210: 버퍼부 220: 캐패시터부
230: 풀업부 TFT0: 화소 트랜지스터
TFT1: 제1 트랜지스터 221: 제1 전극
223: 제2 전극 225: 제3 전극
222: 제1 절연층 224: 제2 절연층
310: 제1 연결부 317: 제1 브릿지 전극
320: 제2 연결부 327: 제2 브릿지 전극
117: 화소 전극

Claims (20)

  1. 복수의 스테이지들이 종속적으로 연결되어 각각 게이트 신호들을 출력하는 게이트 구동부에서, 각 스테이지는
    게이트 전극으로 입력되는 제어 신호에 응답하여 상기 게이트 신호를 소스 전극으로 출력하는 회로 트랜지스터;
    상기 회로 트랜지스터에 인접하여 형성되며 제1 전극, 상기 제1 전극 상에 형성된 제2 전극 및 상기 제2 전극 상에 형성되는 제3 전극을 포함하는 캐패시터부;
    상기 회로 트랜지스터의 게이트 전극과 상기 캐패시터부의 제2 전극을 전기적으로 연결하는 제1 연결부; 및
    상기 회로 트랜지스터의 소스 전극과 상기 캐패시터부의 제1 전극을 전기적으로 연결하는 제2 연결부를 포함하는 게이트 구동부.
  2. 제1항에 있어서, 상기 회로 트랜지스터의 소스 전극으로 출력되는 상기 게이트 신호는 상기 제2 연결부를 통하여 상기 캐패시터부의 제1 전극으로 출력되는 것을 특징으로 하는 게이트 구동부.
  3. 제1항에 있어서, 상기 캐패시터부의 제1 전극과 상기 캐패시터부의 제2 전극 사이에 형성되는 제1 절연층 및 상기 캐패시터부의 제2 전극과 상기 캐패시터부의 제3 전극 사이에 형성된 제2 절연층을 더 포함하는 것을 특징으로 하는 게이트 구동부.
  4. 제3항에 있어서, 상기 제1 연결부는
    상기 회로 트랜지스터의 게이트 전극을 노출하는 제1 콘택홀 및 상기 캐패시터부의 제2 전극을 노출하는 제2 콘택홀을 통하여 상기 게이트 전극과 상기 제2 전극을 전기적으로 연결하는 제1 브릿지 전극을 포함하는 것을 특징으로 하는 게이트 구동부.
  5. 제3항에 있어서, 상기 제2 연결부는
    상기 회로 트랜지스터의 소스 전극을 노출하는 제3 콘택홀 및 상기 캐패시터부의 제1 전극을 노출하는 제4 콘택홀을 통하여 상기 소스 전극과 상기 제1 전극을 전기적으로 연결하는 제2 브릿지 전극을 포함하는 것을 특징으로 하는 게이트 구동부.
  6. 제5항에 있어서, 상기 제2 브릿지 전극은 상기 캐패시터부의 제3 전극으로부터 연장되는 것을 특징으로 하는 게이트 구동부.
  7. 제1항에 있어서, 상기 캐패시터부의 제1 전극은 상기 회로 트랜지스터의 게이트 전극과 동일한 물질로 형성되는 것을 특징으로 하는 게이트 구동부.
  8. 제1항에 있어서, 상기 캐패시터부의 제2 전극은 상기 회로 트랜지스터의 소스 전극과 동일한 물질로 형성되는 것을 특징으로 하는 게이트 구동부.
  9. 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 베이스 기판;
    상기 표시 영역에 형성되고, 서로 교차하는 게이트 라인들과 데이터 라인들에 연결된 화소 트랜지스터들 및 상기 화소 트랜지스터들과 연결된 화소 전극들을 포함하는 화소부; 및
    상기 주변 영역에 형성되고, 복수의 스테이지들이 종속적으로 연결되어 상기 게이트 라인들에 각각 게이트 신호들을 출력하는 게이트 구동부를 포함하고, 상기 게이트 구동부의 각 스테이지는,
    게이트 전극으로 입력되는 제어 신호에 응답하여 상기 게이트 신호를 소스 전극으로 출력하는 회로 트랜지스터;
    상기 회로 트랜지스터와 상기 표시 영역 사이에 형성되며 제1 전극, 상기 제1 전극 상에 형성된 제2 전극 및 상기 제2 전극 상에 형성되는 제3 전극을 포함하는 캐패시터부;
    상기 회로 트랜지스터의 게이트 전극과 상기 캐패시터부의 제2 전극을 전기적으로 연결하는 제1 연결부; 및
    상기 회로 트랜지스터의 소스 전극과 상기 캐패시터부의 제1 전극을 전기적으로 연결하는 제2 연결부를 포함하는 표시 기판.
  10. 제9항에 있어서, 상기 회로 트랜지스터의 소스 전극으로 출력되는 상기 게이트 신호는 상기 제2 연결부를 통하여 상기 캐패시터부의 제1 전극으로 출력되는 것을 특징으로 하는 표시 기판.
  11. 제10항에 있어서, 상기 캐패시터부의 제1 전극은 상기 게이트 라인으로 연장되는 것을 특징으로 하는 표시 기판.
  12. 제9항에 있어서, 상기 게이트 구동부는
    상기 캐패시터부의 제1 전극과 상기 캐패시터부의 제2 전극 사이에 형성되는 제1 절연층 및 상기 캐패시터부의 제2 전극과 상기 캐패시터부의 제3 전극 사이에 형성된 제2 절연층을 더 포함하는 것을 특징으로 하는 표시 기판.
  13. 제12항에 있어서, 상기 제1 연결부는
    상기 회로 트랜지스터의 게이트 전극을 노출하는 제1 콘택홀 및 상기 캐패시터부의 제2 전극을 노출하는 제2 콘택홀을 통하여 상기 게이트 전극과 상기 제2 전극을 전기적으로 연결하는 제1 브릿지 전극을 포함하는 것을 특징으로 하는 표시 기판.
  14. 제12항에 있어서, 상기 제2 연결부는
    상기 회로 트랜지스터의 소스 전극을 노출하는 제3 콘택홀 및 상기 캐패시터부의 제1 전극을 노출하는 제4 콘택홀을 통하여 상기 소스 전극과 상기 제1 전극을 전기적으로 연결하는 제2 브릿지 전극을 포함하는 것을 특징으로 하는 표시 기판.
  15. 제14항에 있어서, 상기 제2 브릿지 전극은 상기 캐패시터부의 제3 전극으로부터 연장되는 것을 특징으로 하는 표시 기판.
  16. 제9항에 있어서, 상기 게이트 라인, 상기 캐패시터부의 제1 전극 및 상기 회로 트랜지스터의 게이트 전극은 동일한 물질로 형성되는 것을 특징으로 하는 표시 기판.
  17. 제9항에 있어서, 상기 데이터 라인, 상기 캐패시터부의 제2 전극 및 상기 회로 트랜지스터의 소스 전극은 동일한 물질로 형성되는 것을 특징으로 하는 표시 기판.
  18. 제9항에 있어서, 상기 화소 전극 및 상기 캐패시터부의 제3 전극은 동일한 물질로 형성되는 것을 특징으로 하는 표시 기판.
  19. 베이스 기판의 표시 영역에 게이트 라인 및 화소 트랜지스터의 게이트 전극과, 상기 표시 영역을 둘러싸는 주변 영역에 캐패시터부의 제1 전극 및 회로 트랜지스터의 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 포함하는 상기 베이스 기판 상에 제1 절연층, 반도체층, 오믹 콘택층 및 소스 금속층을 형성하는 단계;
    상기 소스 금속층을 패터닝하여 상기 표시 영역에 데이터 라인, 상기 화소 트랜지스터의 드레인/소스 전극들과, 상기 주변 영역에 상기 캐패시터부의 제2 전극 및 상기 회로 트랜지스터의 드레인/소스 전극들을 포함하는 소스 패턴과, 상기 소스 패턴 하부에 형성된 액티브 패턴을 형성하는 단계;
    상기 소스 패턴을 포함하는 상기 베이스 기판 상에 제2 절연층을 형성하는 단계; 및
    상기 표시 영역에 상기 화소 트랜지스터의 드레인 전극과 전기적으로 연결되는 화소 전극, 상기 주변 영역에 상기 회로 트랜지스터의 게이트 전극과 상기 캐패시터부의 제2 전극을 전기적으로 연결하는 제1 연결부, 상기 회로 트랜지스터의 소스 전극과 상기 캐패시터부의 제1 전극을 전기적으로 연결하는 제2 연결부 및 상기 캐패시터부의 제3 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  20. 제19항에 있어서, 상기 제1 연결부 및 상기 제2 연결부를 형성하는 단계는,
    상기 제1 절연층 및 상기 제2 절연층을 부분적으로 제거하여 상기 화소 트랜지스터의 드레인 전극, 상기 회로 트랜지스터의 게이트 전극 및 소스 전극, 상기 캐패시터부의 상기 제1 전극 및 상기 제2 전극을 노출하는 단계;
    상기 제2 절연층 상에 투명한 도전성 물질을 형성하는 단계; 및
    상기 투명한 도전성 물질을 패터닝하여 상기 화소 전극, 상기 제1 연결부, 상기 제2 연결부 및 상기 제3 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437148B2 (en) 2014-01-07 2016-09-06 Samsung Display Co., Ltd. Display device having integral capacitors and reduced size
KR20160148131A (ko) * 2015-06-15 2016-12-26 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
KR20170132955A (ko) * 2016-05-24 2017-12-05 삼성디스플레이 주식회사 게이트 구동회로를 포함하는 표시 기판
KR20180049377A (ko) * 2016-10-31 2018-05-11 엘지디스플레이 주식회사 게이트 구동 회로와 이를 이용한 표시장치
KR20180077368A (ko) * 2016-12-28 2018-07-09 삼성디스플레이 주식회사 스캔 구동부 및 이를 포함하는 표시 장치
US10573244B2 (en) 2016-04-14 2020-02-25 Samsung Display Co., Ltd. Gate driving circuit and display device including the same

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014021356A1 (en) 2012-08-03 2014-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI657539B (zh) * 2012-08-31 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置
KR20230175323A (ko) 2012-09-13 2023-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN103018991B (zh) * 2012-12-24 2015-01-28 京东方科技集团股份有限公司 一种阵列基板及其制造方法、显示装置
CN104885230B (zh) 2012-12-25 2018-02-23 株式会社半导体能源研究所 半导体装置
CN103390392B (zh) * 2013-07-18 2016-02-24 合肥京东方光电科技有限公司 Goa电路、阵列基板、显示装置及驱动方法
CN104576656A (zh) * 2014-12-23 2015-04-29 京东方科技集团股份有限公司 一种显示基板及其制作方法、显示装置
CN104635392A (zh) * 2015-01-22 2015-05-20 上海天马微电子有限公司 一种阵列基板、阵列基板的制造方法、显示面板
US10146346B2 (en) * 2015-01-27 2018-12-04 Innolux Corporation Touch display device with capacitor having large capacitance
CN105607362B (zh) * 2016-01-04 2019-01-04 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示基板
CN108257975B (zh) * 2018-01-02 2022-10-04 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置、薄膜晶体管的制备方法
CN111540313B (zh) * 2020-05-11 2021-10-08 京东方科技集团股份有限公司 移位寄存器及驱动方法、驱动电路、显示基板和装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100846464B1 (ko) * 2002-05-28 2008-07-17 삼성전자주식회사 비정질실리콘 박막 트랜지스터-액정표시장치 및 그 제조방법
US6845140B2 (en) * 2002-06-15 2005-01-18 Samsung Electronics Co., Ltd. Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
KR100887997B1 (ko) * 2002-12-26 2009-03-09 엘지디스플레이 주식회사 기생 용량 편차가 최소화된 액정 표시 장치용 박막트랜지스터
KR101026807B1 (ko) * 2004-06-09 2011-04-04 삼성전자주식회사 표시 장치용 구동 장치 및 표시판
KR101066493B1 (ko) * 2004-12-31 2011-09-21 엘지디스플레이 주식회사 쉬프트 레지스터
KR101165472B1 (ko) * 2005-12-30 2012-07-13 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
KR20090046578A (ko) * 2007-11-06 2009-05-11 주식회사 동부하이텍 반도체 소자의 커패시터 및 이의 제조방법
BRPI0911156A2 (pt) * 2008-06-12 2015-10-06 Sharp Kk tft, registro de deslocamento, ciruito de acionamento de linha de sinal de varredura, dispositivo de exibição, e método de ajuste de tft
CN101978504A (zh) * 2008-06-12 2011-02-16 夏普株式会社 Tft、移位寄存器、扫描信号线驱动电路以及显示装置
KR101515382B1 (ko) * 2008-08-26 2015-04-27 삼성디스플레이 주식회사 박막 트랜지스터 표시판
KR101510904B1 (ko) * 2008-12-22 2015-04-20 엘지디스플레이 주식회사 액정표시장치

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437148B2 (en) 2014-01-07 2016-09-06 Samsung Display Co., Ltd. Display device having integral capacitors and reduced size
KR20160148131A (ko) * 2015-06-15 2016-12-26 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
US10573244B2 (en) 2016-04-14 2020-02-25 Samsung Display Co., Ltd. Gate driving circuit and display device including the same
US11222595B2 (en) 2016-04-14 2022-01-11 Samsung Display Co., Ltd. Gate driving circuit and display device including the same
KR20170132955A (ko) * 2016-05-24 2017-12-05 삼성디스플레이 주식회사 게이트 구동회로를 포함하는 표시 기판
KR20180049377A (ko) * 2016-10-31 2018-05-11 엘지디스플레이 주식회사 게이트 구동 회로와 이를 이용한 표시장치
KR20180077368A (ko) * 2016-12-28 2018-07-09 삼성디스플레이 주식회사 스캔 구동부 및 이를 포함하는 표시 장치

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