KR20180049377A - 게이트 구동 회로와 이를 이용한 표시장치 - Google Patents

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KR20180049377A
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Abstract

본 발명은 게이트 구동 회로와 이를 표시장치에 관한 것으로, 이 게이트 구동 회로는 Q 노드를 프리차징하는 제1 트랜지스터, 상기 Q 노드의 전압에 따라 상기 출력 전압을 높이는 제2 트랜지스터, QB 노드를 충전하는 제3 트랜지스터, 상기 QB 노드의 전압에 따라 상기 출력 전압을 낮추는 제4 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터 중 적어도 하나 이상의 트랜지스터에서 게이트와 소스 사이에 연결된 비대칭 커패시터를 구비한다. 상기 비대칭 커패시터는 상기 비대칭 커패시터가 연결된 트랜지스터의 게이트와 드레인 간 커패시터 용량 보다 큰 용량을 가진다. 상기 비대칭 커패시터는 상기 트랜지스터들을 덮은 유기 보호막 상에 배치된 상부 커패시터를 포함한다.

Description

게이트 구동 회로와 이를 이용한 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE USING THE SAME}
본 발명은 게이트 구동 회로와 이를 이용한 표시장치에 관한 것이다.
표시장치는 픽셀 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동 회로, 데이터 신호에 동기되는 게이트 펄스(또는 스캔 펄스)를 픽셀 어레이의 게이트 라인들(또는 스캔 라인들)에 순차적으로 공급하는 게이트 구동 회로(또는 스캔 구동 회로), 데이터 구동 회로와 게이트 구동 회로를 제어하는 타이밍 콘트롤러 등을 포함한다.
픽셀들 각각은 게이트 펄스에 응답하여 데이터 라인의 전압을 픽셀 전극에 공급하는 박막트랜지스터(Thin Film Transistor, 이하, “TFT”라 함)를 포함할 수 있다. 게이트 펄스는 게이트 온 전압(Gate High Voltage, VGH)과 게이트 오프 전압(Gate Low Voltage, VGL) 사이에서 스윙한다. 게이트 온 전압(VGH)은 픽셀 TFT의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압(VGH)은 픽셀 TFT의 문턱 전압 보다 낮은 전압으로 설정된다.
최근, 게이트 구동 회로를 픽셀 어레이와 함께 표시패널에 내장하는 기술이 적용되고 있다. 이하에서 표시패널에 내장된 게이트 구동 회로를 "GIP(Gate In Panel) 회로"로 칭하기로 한다. GIP 회로는 시프트 레지스터(shift register)를 포함한다. 시프트 레지스터는 종속적으로 접속된 다수의 스테이지들(stage)을 포함하여 시프트 클럭 타이밍에 맞추어 출력 전압을 시프트(shift)한다.
게이트 펄스는 입력 영상의 데이터 전압 즉, 픽셀 전압에 동기되어 데이터 전압이 충전될 픽셀들을 1 라인씩 순차적으로 선택한다. 시프트 레지스터의 스테이지는 스타트 펄스(start pulse) 또는 이전 스테이지로부터 수신된 캐리 신호를 스타트 펄스로서 입력 받아 클럭이 입력될 때 출력을 발생한다.
스테이지들 각각은 도 1 및 도 2에 도시된 바와 같이 Q 노드 전압에 응답하여 출력 단자(OUT(n))를 충전하여 출력 전압을 라이징(rising)시키는 풀업 트랜지스터(pull-up transistor, Tu), QB 노드 전압에 응답하여 출력 단자(OUT(n))를 방전하여 출력 전압을 폴링(falling)시키는 풀다운 트랜지스터(Pull-down transistor, Td), 및 Q 노드와 QB 노드를 충방전하는 스위치 회로(10)를 포함한다. 스테이지들 각각의 출력 단자는 표시패널의 게이트 라인에 연결된다.
풀업 트랜지스터(Tu)는 Q 노드가 VGH 만큼 프리 차징(pre-charging)된 상태에서 시프트 클럭(CLK)이 드레인에 입력될 때 시프트 클럭(CLK)의 게이트 온 전압(VGH)까지 출력 단자를 충전한다. 풀업 트랜지스터(Tu)의 드레인에 시프트 클럭(CLK)이 입력될 때 풀업 트랜지스터(Tu)의 드레인과 게이트 사이의 용량을 통해 플로팅된 Q 노드의 전압이 부트스트래핑(bootstrapping)에 의해 2VGH 만큼 상승된다. 이 때 풀업 트랜지스터(Tu)가 Q 노드의 2VGH 전압에 의해 턴-온되어 출력 단자의 전압이 VGH까지 상승한다. 풀다운 트랜지스터(Td)는 QB 전압이 VGH 만큼 충전될 때 출력 단자에 게이트 오프 전압(VGL)을 공급하여 출력 전압(Vout(n))을 VGL까지 방전시킨다.
스위치 회로(10)는 VST 단자를 통해 입력되는 스타트 펄스(VST) 또는 이전 스테이지로부터 수신되는 캐리 신호에 응답하여 Q 노드를 충전하고, RST 단자 또는 VNEXT 단자를 통해 수신되는 신호에 응답하여 Q 노드를 방전한다. RST 단자에는 모든 스테이지들(S(N-1), S(N), S(N+1))의 Q 노드를 동시에 방전시키기 위한 리셋 신호가 인가된다. VNEXT 단자에는 다음 스테이지로부터 발생된 캐리 신호이다. 스위치 회로(10)는 인버터(Inverter)를 이용하여 Q 노드와 반대로 QB 노드를 충방전할 수 있다.
GIP 회로는 표시패널에서 픽셀 어레이와 함께 같은 기판에 형성되고 베젤 (Bezel)에 배치된다. 따라서, GIP 회로는 표시장치의 베젤 영역을 좁게 설계할 때 제한 요인이다. 이러한 GIP 회로의 신뢰성을 높이기 위하여 소자들이 추가되는 경우에 GIP 회로 면적 증가로 인하여 표시장치의 베젤이 넓어지게 된다.
비정질 실리콘(a-Si)을 포함한 TFT(이하, “a-Si TFT”라 함)는 교류 전압을 인가하는 방법으로 문턱 전압 시프트가 회복될 수 있다. 이 때문에 a-Si TFT로 구현된 GIP 회로는 QB 노드를 교류 전압으로 구동하여 풀다운 트랜지스터의 문턱 전압 시프트를 복원할 수 있었다.
최근, 표시장치의 고해상도 요구에서 a-Si TFT의 낮은 이동도(Mobility)로 인하여 산화물 반도체를 포함한 TFT(이하, “Oxide TFT”라 함)를 고해상도 모델에 픽셀과 GIP 회로의 스위치 소자를 적용하는 방안에 대하여 연구되고 있다. 그런데, Oxide TFT는 표시장치의 고성능(High Performance)을 구현하는데 유리하지만, 그 특성이 열화될 때 이를 보상하는 방법이 어렵다. Oxide TFT의 경우에 직류 게이트 바이어스 스트레스(DC gate bias stress)로 인하여 문턱 전압이 시프트되어 그 특성이 열화될 때, 반대 극성의 전압을 게이트에 인가하여도 문턱 전압의 회복이 거의 없다. GIP 회로에 Oxide TFT를 풀다운 트랜지스터로 적용한 실험 결과에 따르면, QB 노드를 교류 전압으로 구동하더라고 Oxide TFT의 열화가 회복되지 않기 때문에 시간이 경과할수록 풀다운 트랜지스터의 문턱 전압 시프트가 심하게 된다. 그 결과, 풀다운 트랜지스터를 통해 게이트 라인의 전압이 방전되지 못하여 정상 적인 출력 이외에 시프트 클럭이 발생할 때마다 리플(ripple)이 발생한다. 이러한 리플을 방지하기 위하여 GIP 회로에 소자들이 추가될 수 있는데, 이는 GIP 회로의 면적을 크게 하여 네로우 베젤(narrow bezel) 구현을 어렵게 한다.
본 발명은 GIP 회로의 리플을 제거하고 GIP 회로 면적을 줄일 수 있는 게이트 구동 회로와 이를 이용한 표시장치를 제공한다.
본 발명의 게이트 구동 회로는 클럭 배선을 통해 시프트 클럭이 인가되고 캐리 신호를 통해 종속적으로 연결되고 각각 출력 단자를 통해 순차적으로 출력 전압을 발생하는 다수의 스테이지들을 구비한다.
상기 스테이지들 각각은 Q 노드를 프리차징하는 제1 트랜지스터(T1), 상기 Q 노드의 전압에 따라 상기 출력 전압을 높이는 제2 트랜지스터(T6, T6C), QB 노드를 충전하는 제3 트랜지스터(T42), 상기 QB 노드의 전압에 따라 상기 출력 전압을 낮추는 제4 트랜지스터(T7), 상기 제2 트랜지스터(T6, T6C)와 상기 제3 트랜지스터(T42) 중 적어도 하나 이상의 트랜지스터에서 게이트와 소스 사이에 연결된 비대칭 커패시터(Cb)를 구비한다. 상기 비대칭 커패시터(Cb)는 상기 비대칭 커패시터가 연결된 트랜지스터의 게이트와 드레인 간 커패시터 용량 보다 큰 용량을 가진다. 상기 비대칭 커패시터는 상기 트랜지스터들을 덮은 유기 보호막 상에 배치된 상부 커패시터를 포함한다.
상기 상부 커패시터(CAP2)는 무기 보호막(PAS2)을 사이에 두고 대향하는 제1 및 제2 전극(CE1, CE2)을 포함한다.
상기 비대칭 커패시터는 상기 유기 보호막(PAC) 아래에 배치되어 상기 상부 커패시터와 중첩된 하부 커패시터(CAP1)를 더 구비한다.
상기 하부 커패시터는 게이트 절연막(GI)을 사이에 두고 중첩된 제3 및 제4 전극들(GATE, SD)을 포함한다.
상기 게이트 구동 회로는 상기 제1 트랜지스터(T1)의 게이트와 드레인 사이에 연결된 제5 트랜지스터(T1C)를 더 구비한다.
상기 제5 트랜지스터(T1C)는 상기 제1 트랜지스터의 게이트에 연결된 게이트, 게이트 온 전압이 인가되는 드레인 및 상기 제1 트랜지스터의 드레인에 연결된 소스를 포함한다 상기 제1 및 제5 트랜지스터의 게이트에 캐리 신호가 인가된다.
상기 게이트 구동 회로는 상기 제5 트랜지스터의 게이트와 소스 사이에 연결된 제2 비대칭 커패시터를 더 구비한다. 상기 제2 비대칭 커패시터는 상기 제5 트랜지스터의 게이트와 드레인 간 커패시터 용량 보다 큰 용량을 가진다. 상기 제2 비대칭 커패시터는 상기 유기 보호막 상에 배치된 상부 커패시터를 포함한다.
상기 상부 커패시터(CAP2)는 무기 보호막(PAS2)을 사이에 두고 대향하는 제1 및 제2 전극(CE1, CE2)을 포함한다.
상기 비대칭 커패시터는 상기 유기 보호막(PAC) 아래에 배치되어 상기 상부 커패시터와 중첩된 하부 커패시터(CAP1)를 더 구비한다. 상기 하부 커패시터는 게이트 절연막(GI)을 사이에 두고 중첩된 제3 및 제4 전극들(GATE, SD)을 포함한다.
상기 비대칭 커패시터들 각각에서 상기 무기 보호막(PAS2)의 두께가 상기 게이트 절연막의 그 것 보다 작다.
상기 제1 및 제5 트랜지스터들 각각은 싱글 렝쓰 구조의 반도체 채널을 갖는다.
본 발명의 표시장치는 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치되는 표시패널, 및 픽셀들에 입력 영상의 데이터를 기입하는 디스플레이 구동부를 구비한다. 상기 디스플레이 구동부는 상기 시프트 레지스터를 포함한다.
본 발명은 GIP 회로를 구성하는 트랜지스터들 중 적어도 하나 이상의 트랜지스터에 비대칭 커패시터를 연결하여 리플을 제거하거나 Q 노드 충전율을 높이여 GIP 회로의 동작 특성과 신뢰성을 개선할 수 있을 뿐 아니라 트랜지스터를 덮는 유기 보호막 위에 배치된 고용량의 커패시터로 비대칭 커패시터를 구현함으로써 GIP 회로 면적을 줄여 표시장치의 네로우 베젤을 구현할 수 있다.
본 발명은 비디칭 커패시터를 이용하여 Q 노드 충전용 트랜지스터의 드레인 스트레스를 줄여 그 트랜지스터의 열화를 줄일 수 있고 트랜지스터의 온 전류 감소를 방지하여 Q 노드를 안정하게 프리차징할 수 있다.
도 1은 게이트 구동 회로의 시프트 레지스터에서 게이트 펄스를 출력하는 하나의 스테이지를 개략적으로 보여 주는 도면이다.
도 2는 도 1에 도시된 스테이지의 동작을 보여 주는 파형도이다.
도 3은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여 주는 블록도이다.
도 4는 GIP 회로에서 종속적으로 연결된 스테이지들을 보여 주는 도면이다.
도 5 및 도 6은 GIP 회로의 예들을 보여 주는 회로도들이다.
도 7은 표시패널의 TFT 어레이 기판 단면 구조를 보여 주는 단면도이다.
도 8은 비대칭 커패시터의 리플 저감 효과를 보여 주는 도면이다.
도 9는 비대칭 커패시터가 연결되는 트랜지스터들을 보여 주는 회로도이다.
도 10은 비대칭 커패시터로 인하여 GIP 회로가 커지는 예를 보여 주는 도면이다.
도 11은 본 발명의 실시예에 따른 비대칭 커패시터의 단면 구조로, 이 비대칭 커패시터로 인하여 크기가 감소되는 GIP 회로를 보여 주는 도면이다.
도 12는 도 10에 도시된 비대칭 커패시터와 도 11에 도시된 비대칭 커패시터의 GIP 회로 크기 차이를 보여 주는 도면이다.
도 13은 Q 노드 프리 차징용 트랜지스터의 스트레스 저감을 위한 방안을 보여 주는 회로도이다.
도 14 및 도 15는 도 13에서 추가된 회로로 인한 Q 노드 프리차징 전압 상승 원리를 보여 주는 도면들이다.
도 16은 트랜지스터의 듀얼 렝쓰 구조와 싱글 렝쓰 구조를 보여 주는 반도체 채널의 평면도이다.
도 17은 싱글 렝쓰 구조의 제1 및 제1C 트랜지스터를 GIP 회로에 적용할 때 GIP 회로의 면적 저감 효과를 보여 주는 평면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED Display) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예에서, 평판 표시장치의 일 예로서 액정표시장치를 중심으로 설명하지만, 본 발명은 이에 한정되지 않는다. 예컨대, 본 발명은 인셀 터치 센서를 포함한 어떠한 표시장치에도 적용될 수 있다.
본 발명의 게이트 구동 회로에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터(NMOS)를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예 설명에서 트랜지스터의 소스와 드레인은 제1 및 제2 전극으로 칭하기로 한다. 이하의 설명에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다는 것에 주의하여야 한다.
본 발명의 GIP 회로를 구성하는 트랜지스터들은 Oxide TFT, a-Si TFT, 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 TFT 중 하나 이상으로 구현될 수 있다.
도 3 및 도 4를 참조하면, 본 발명의 표시장치는 표시패널(100)과, 표시패널(100)의 픽셀 어레이(pixel array)(10)의 픽셀들에 입력 영상의 데이터를 기입하기 위한 디스플레이 구동부를 포함한다.
표시패널(100)은 데이터 라인들(12), 데이터 라인들(12)과 직교하는 게이트 라인들(14), 및 데이터 라인들(12)과 게이트 라인들(14)에 의해 정의된 매트릭스 형태로 픽셀들이 배치된 픽셀 어레이(10)를 포함한다. 픽셀 어레이(10)는 입력 영상이 표시되는 화면을 구현한다.
픽셀 어레이(10)의 픽셀들은 컬러 구현을 위하여, 적색(R), 녹색(G), 및 청색(B) 서브 픽셀들을 포함할 수 있다. 픽셀들 각각은 RGB 서브 픽셀들 이외에 백색(White, W) 서브 픽셀을 더 포함할 수 있다.
표시패널(100)의 픽셀 어레이(10)는 TFT 어레이와 컬러 필터 어레이로 나뉘어질 수 있다. 표시패널(100)의 하판에 TFT 어레이가 형성될 수 있다. TFT 어레이는 데이터라인들(12)과 게이트라인들(14)의 교차부들에 형성된 TFT들(Thin Film Transistor), 데이터전압을 충전하는 픽셀 전극, 픽셀 전극에 접속되어 데이터 전압을 유지하는 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함하여 입력 영상을 표시한다. TFT 어레이에 인셀 터치 센서(In-cell touch sensor)가 배치될 수 있다. 이 경우, 표시장치는 인셀 터치 센서를 구동하기 위한 센서 구동부를 더 구비한다.
표시패널(100)의 상판 또는 하판에 컬러 필터 어레이가 형성될 수 있다. 컬러 필터 어레이는 블랙매트릭스(black matrix), 컬러 필터(color filter) 등을 포함한다. COT(Color Filter on TFT)　또는 TOC(TFT on Color Filter)　모델의 경우에, TFT 어레이와 함께 컬러 필터와 블랙 매트릭스가 하나의 기판 상에 배치될 수 있다.
디스플레이 구동부는 데이터 구동부(16)와 게이트 구동부(18A, 18B, 22)를 포함하여 입력 영상의 데이터를 표시패널(100)의 픽셀들에 기입한다.
데이터 구동부(16)는 하나 이상의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC는 COF(Chip on film) 상에 실장되어 표시패널(100)과 PCB(Printed Circuit Board)(30) 사이에 연결될 수 있다. 소스 드라이브 IC(SIC)는 COG(Chip on glass) 공정으로 표시패널(100)의 기판 상에 직접 접착될 수도 있다.
데이터 구동부(16)는 타이밍 콘트롤러(Timing controller, TCON)(20)로부터 수신되는 입력 영상의 디지털 비디오 데이터를 감마보상전압으로 변환하여 데이터전압을 출력한다. 데이터 구동부(16)로부터 출력된 데이터전압은 데이터 라인들(12)에 공급된다. 데이터 구동부(16)와 데이터 라인들(12) 사이에 도시하지 않은 멀티플렉서(Multiplexer)가 배치될 수 있다. 멀티플렉서는 타이밍 콘트롤러(20)의 제어 하에 데이터 구동부(16)로부터 입력되는 데이터 전압을 데이터 라인들(12)에 분배한다. 1:3 멀티플렉서의 경우에, 멀티플렉서는 데이터 구동부(16)의 한 개 출력 채널을 통해 입력되는 데이터 전압을 시분할하여 두 개의 데이터 라인들로 시분할 공급한다. 1:3 멀티플렉서를 사용하면, 데이터 구동부(16)의 채널 수를 1/3로 줄일 수 있다.
게이트 구동부(18A, 18B, 22)는 레벨 시프터(Level shifter, LS)(22)와 GIP 회로(18A, 18B)를 포함한다. 레벨 시프터(22)는 타이밍 콘트롤러(20)와 GIP 회로(18A, 18B) 사이에 배치된다. GIP 회로(18A, 18B)는 TFT 어레이와 함께 표시패널(100)의 하판 상에 직접 형성될 수 있다.
GIP 회로(18A, 18B)는 시프트 레지스터를 포함한다. GIP 회로(18A, 18B)는 픽셀 어레이 밖에서 표시패널(100)의 일측 가장자리의 베젤(Bezel, BZ)에 형성되거나 양측 가장자리의 베젤(BZ)에 형성될 수 있다. 레벨 시프터(22)는 타이밍 콘트롤러(20)로부터 수신된 게이트 타이밍 제어 신호의 스윙폭을 게이트 온 전압과 게이트 오프 전압으로 시프트(shift)하여 GIP 회로(18A, 18B)로 출력한다. NMOS에서, 게이트 온 전압은 NMOS의 문턱 전압 보다 높은 게이트 온 전압(VGH)이고, 게이트 오프 전압은 NMOS의 문턱 전압 보다 낮은 게이트 오프 전압(VGL)이다. PMOS의 경우, 게이트 온 전압은 게이트 오프 전압(VGL)이고, 게이트 오프 전압은 게이트 온 전압(VGH)이다. 이하에서, GIP 회로(18A, 18B)의 트랜지스터들은 NMOS를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.
GIP 회로(18A, 18B) 각각은 시프트 클럭(CLK)에 따라 게이트 펄스를 시프트하여 게이트 라인들(14)에 게이트 펄스를 순차적으로 공급한다. 시프트 클럭(CLK)은 2 상(phase) 클럭 내지 8 상 클럭일 수 있으나 이에 한정되지 않는다.
GIP 회로(18A, 18B)로부터 출력되는 게이트 펄스는 VGH와 VGL 사이에서 스윙한다. VGH는 픽셀의 TFT 문턱 전압 보다 높은 게이트 온 전압이다. VGL은 VGH 보다 낮고, 픽셀의 TFT 문턱 전압 보다 낮은 게이트 오프 전압이다. 픽셀의 TFT들은 게이트 펄스의 VGH에 응답하여 턴-온(turn-on)되어 데이터 라인(12)으로부터의 데이터 전압을 픽셀 전극에 공급한다.
GIP 회로(18A, 18B)는 픽셀 어레이(10)를 좌우에 두고 표시패널(100)의 좌측과 우측에 배치될 수 있다. 좌측 및 우측 GIP 회로들(18A, 18B)은 타이밍 콘트롤러(20)에 의해 동기된다. 좌측 GIP 회로(18A)는 픽셀 어레이(10)의 기수 번째 게이트 라인들(14)에 연결되어 그 게이트 라인들(14)에 게이트 펄스를 순차적으로 공급할 수 있다. 우측 GIP 회로(18B)는 픽셀 어레이(10)의 우수 번째 게이트 라인들(14)에 연결되어 그 게이트 라인들(14)에 게이트 펄스를 순차적으로 출력할 수 있다. 좌측 GIP 회로(18A)와 우측 GIP 회로(18A)는 모든 게이트 라인들에 연결되어 동시에 같은 게이트 라인에 게이트 펄스를 공급할 수도 있다.
GIP 회로(18A, 18B)의 시프트 레지스터는 도 4와 같이 캐리 신호(CAR)가 전달되는 캐리 신호 배선을 통해 종속적으로 접속(cascade connection)되어 시프트 클럭(CLK) 타이밍에 맞추어 게이트 펄스를 시프트하는 스테이지들(S(n)~S(n+3))을 포함한다. 스테이지들(S(n)~S(n+3)) 각각은 게이트 라인들(14)에 게이트 펄스를 순차적으로 공급하고, 캐리 신호(Carry signal)(CAR)를 다른 스테이지로 전달한다. 게이트 펄스와 캐리 신호는 스테이지 각각에서 하나의 출력 단자를 통해 출력되는 같은 신호이거나 스테이지 각각에서 두 개의 출력 단자를 통해 분리될 수 있다. 캐리 신호(CAR)가 전송되는 스테이지는 특정 스테이지로 한정되지 않는다. 예를 들어, 도 5와 같이 제n(n은 양의 정수) 스테이지는 제n-2 스테이지로부터 출력된 캐리 신호를 입력 받을 수 있으나 이에 한정되지 않는다.
타이밍 콘트롤러(20)는 도시하지 않은 호스트 시스템으로부터 수신되는 입력 영상의 디지털 비디오 데이터를 데이터 구동부(16)로 전송한다. 타이밍 콘트롤러(20)는 입력 영상 데이터에 동기하여 수신되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력 받아 데이터 구동부(16)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호와, 레벨 시프터(22)와 GIP 회로(18A, 18B)의 동작 타이밍을 동작 타이밍을 제어시키기 위한 게이트 타이밍 제어신호를 출력한다. 타이밍 콘트롤러(20)와 레벨 시프터(22)는 PCB(30) 상에 실장될 수 있다.
게이트 타이밍 제어신호는 스타트 펄스(VST), 시프트 클럭(Gate Shift Clock, GCLK), 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 출력 인에이블신호(Gate Output Enable, GOE)는 생략될 수 있다. 스타트 펄스(VST)는 GIP 회로(18A, 18B)의 제1 스테이지에서 VST 단자에 입력되어 1 프레임 기간에서 가장 먼저 발생하는 제1 게이트 펄스의 출력 타이밍을 제어한다. 시프트 클럭(GCLK)은 GIP 회로(18A, 18B)의 스테이지들 각각에서 게이트 펄스의 출력 타이밍을 제어하여 게이트 펄스의 시프트 타이밍을 제어한다.
호스트 시스템은 텔레비전 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터를 표시패널(100)에 표시하기에 적합한 포맷으로 변환한다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(20)으로 전송한다. 호스트 시스템은 터치 센싱부로부터 수신된 터치 입력의 좌표 정보와 연계된 응용 프로그램을 실행한다.
본 발명의 GIP 회로(18A, 18B)는 적어도 하나의 트랜지스터에 비대칭 커패시터(capacitor)를 연결하여 리플을 감소한다. 본 발명은 어떠한 GIP 회로에도 적용가능 하다. 도 5 및 도 6은 본 발명이 적용 가능한 GIP 회로를 보여 주고 있으나 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다.
도 5 및 도 6은 GIP 회로의 예들을 보여 주는 회로도들이다.
도 5는 GIP 회로(18A, 18B)에서 이웃한 두 개의 스테이지들을 보여 준다.
도 5를 참조하면, 풀다운 트랜지스터들(T7)의 직류 게이트 바이어스 스트레스(DC gate bias stress)를 줄이기 위하여, QB 노드는 QBO와 QBE로 분리되고 QB 노드들(QBO, QBE)은 소정 시간 교대로 충방전될 수 있다.
고해상도 표시장치에서 GIP 회로 면적을 줄이기 위하여, 이웃한 제N 및 제N+1 스테이지들에서 QB 노드들(QBO, QBE)과, VNEXT 단자가 공유될 수 있다. 제N 및 제N+1 스테이지의 QBO 노드가 서로 연결되고, 제N 및 제N+1 스테이지의 QBE 노드가 서로 연결된다. 다음 스테이지로부터의 캐리 신호(Vgout(N+3))가 인가되는 VNEXT 단자는 제N 및 제N+1 스테이지에 공통으로 연결된다.
제N 및 제N+1 스테이지들 각각은 풀업 트랜지스터(T6)를 통해 출력 전압(Vgout(N), Vgout(N+1))을 높이고 풀다운 트랜지스터들(T7)을 통해 출력 전압(Vgout(N), Vgout(N+1))을 낮춘다. 제N 스테이지로부터 출력된 제N 출력 전압(Vgout(N))은 게이트 펄스로서 제N 게이트 라인(14)에 인가되고 또한, 캐리 신호로서 제N+2 스테이지의 VST 단자에 인가된다. 제N+1 스테이지로부터 출력된 제N+1 출력 전압(Vgout(N+1))은 게이트 펄스로서 제N+1 게이트 라인(14)에 인가되고 또한, 캐리 신호로서 제N+3 스테이지의 VST 단자와 제N-1 스테이지의 VNXT 단자에 인가된다.
제N 및 제N+1 스테이지들 각각은 Q 노드(Q1, Q2)에 연결된 풀업 트랜지스터(T6), QB 노드(QBO, QBE)에 연결된 풀다운 트랜지스터(T7), Q 노드들(Q1, Q2)과 QB 노드들(QBO, QBE)을 충방전하는 스위치 회로(T1, T3, T3n, T41, T42, T5is, T5iq, T5q, T5) 등을 구비한다. 이전 스테이지로부터의 캐리 신호(Vgout(N-2), Vgout(N-1))이 VST 단자에 입력되면, 트랜지스터(T1)가 턴-온되어 Q 노드(Q1, Q2)에 VDD 단자로부터의 게이트 온 전압(VGH)이 인가되어 그 Q 노드들(Q1, Q2)이 프리 차징된다. 트랜지스터들(T3n)은 VNEXT 단자를 통해 수신된 다음 스테이지의 캐리 신호(Vgout(N+3))에 응답하여 Q 노드들(Q1, Q2)을 방전시킨다. 트랜지스터들(T41, T42, T5is, T5iq, T5q)은 Q 노드 전압에 따라 QB 노드(QBO, QBE)를 교류 전압(VDDO, VDDE)으로 충전하고, QB 노드(QBO, QBE)를 VSS 단자에 연결하여 방전하는 인버터를 구성한다. VSS 단자에는 게이트 오프 전압(VGL)이 인가된다.
제N 스테이지에 배치된 트랜지스터(T41, T42, T5is, T5iq, T5q)는 Q 노드(Q1, Q2)가 방전될 때 VDDO를 QBO 노드에 공급하여 제N 및 제N+1 스테이지의 QBO 노드를 충전한다. 제N+1 스테이지에 배치된 트랜지스터(T41, T42, T5is, T5iq, T5q)는 Q 노드(Q1, Q2)가 방전될 때 VDDE를 QBE 노드에 공급하여 제N 및 제N+1 스테이지의 QBE 노드를 충전한다.
도 5에 도시된 GIP 회로는 캐리 신호가 분리되어 있지 않지만 이에 한정되지 않는다. 예컨대, 도 9와 같이 도시된 GIP 회로에 캐리 신호(Vcount(n))가 별도의 출력 단자를 통해 출력되는 회로를 추가할 수 있다. 제N 및 제N+1 스테이지들 각각에 캐리 신호(Vcout(n))가 출력되는 풀업 트랜지스터(T6C)와 풀다운 트랜지스터(T7C)를 추가할 수 있다.
도 5에 도시된 GIP 회로에서 VSS 단자를 도 9에 도시된 바와 같이 VSS1과 VSS2로 분리할 수 있다. VSS2는 Q 노드, QB 노드, 및 캐리 신호(Vcout)의 방전 경로를 스위칭하는 트랜지스터들에 연결될 수 있다. VSS1 단자는 게이트 펄스(Vgout)의 방전 경로를 스위칭하는 트랜지스터들에 연결될 수 있다. VSS2 단자에 인가되는 VGL(-10V)은 VSS1 단자에 인가되는 VGL(-5V) 보다 낮은 전압으로 설정되어 풀업 트랜지스터의 열화 저감과 픽셀들의 전압(ΔVp)를 줄일 수 있고, 게이트 펄스의 라이징 에지 및 폴링 에지를 줄일 수 있다.
도 6은 GIP 회로(18A, 18B)에서 제N 출력 전압(Vout(N)을 발생하는 제N 스테이지를 보여 준다.
도 6을 참조하면, GIP 회로(18A, 18B)의 스테이지들 각각은 Q 노드에 연결된 풀업 트랜지스터(T6), QB 노드(QB)에 연결된 풀다운 트랜지스터(T7), Q 노드(Q)와 QB 노드(QB)를 충방전하는 스위치 회로(T1, T3n, T3c, T3r), 출력 단자와 클럭 배선 사이에 연결된 다이오드(T7d) 등을 구비한다.
이 GIP 회로(18A, 18B)는 출력 전압(Vgout(N))의 리플(ripple)을 줄이기 위하여 Q 노드와 출력 단자 사이에 연결된 커패시터(Cb)를 더 구비한다.
트랜지스터(T1)는 다이오드로 동작하여 제N-2 스테이지로부터의 캐리 신호(Vgout(N-2))가 입력될 때, 그 캐리 신호(Vgout(N-2))의 게이트 온 전압(VGH)을 Q 노드에 인가하여 Q 노드를 프리 차징한다. 트랜지스터(T3c)는 제N-1 스테이지로부터의 캐리 신호(Vgout(N-1))가 입력될 때, 그 캐리 신호(Vgout(N-1))의 게이트 온 전압(VGH)을 Q 노드에 인가하여 Q 노드를 충전한다. 트랜지스터(T3n)는 제N+3 스테이지로부터의 캐리 신호(Vgout(N+3))에 응답하여 Q 노드를 방전한다. 트랜지스터(T3r)는 RST 단자를 통해 수신된 리셋 신호에 응답하여 턴-온되어 Q 노드를 방전한다.
다이오드(T7d)는 출력 전압이 클럭 배선의 전압 보다 자신의 문턱 전압(Vth) 이상 높을 때 턴-온되어 출력 단자의 전압을 클럭 배선으로 방전한다. 한편, 제N 시프트 클럭(CLK(N))의 게이트 온 전압(VGH)이 클럭 배선을 통해 풀업 트랜지스터(T7)의 제1 전극(드레인)에 입력될 때 정상적인 출력 전압(Vgout(N))이 발생된다. 이 때, 클럭 배선과 출력 단자의 전압이 모두 VGH이므로 다이오드(T7d)의 Vds=0이 되어 다이오드(T7d)는 오프 상태를 유지하기 때문에 출력 전압(Vgout(N))은 다이도드(T7d)를 통해 방전되지 않는다.
커패시터(Cb)는 풀업 트랜지스터(T6)의 게이트와 제2 전극(소스) 사이에 연결되어 출력 전압(Vgout(N))의 리플 전압을 감소시킨다. 이 커패시터(Cb)의 작용 효과에 대하여 도 8을 결부하여 후술하기로 한다.
다이오드(T7d)와 커패시터(Cb)는 도 5에 도시된 GIP 회로에 적용되어 출력 전압(Vgout)에서 리플을 제거할 수 있다.
도 7은 표시패널(100)의 TFT 어레이 기판 단면 구조를 보여 주는 단면도이다. 도 7은 표시패널(100)의 TFT 어레이에서 본 발명과 관련된 일부를 보여 주고 있다. “GIP”는 GIP 회로(18A, 18B)에서 하나의 트랜지스터를 나타낸다.
도 7을 참조하면, TFT 어레이 기판은 기판(SUBS) 상에 제1 금속 패턴이 형성된다. 제1 금속 패턴은 픽셀 어레이(10) 형성된 TFT의 게이트(GE1), TFT의 게이트(GE1)와 연결된 게이트 라인(14), 게이트 링크(G-line)의 게이트 금속 패턴(GE2), 게이트 패드(GPD)의 하부 금속 패턴(GE2), GIP 회로 영역(GIP)의 게이트 금속 패턴을 포함한다. 게이트 절연막(GI)은 제1 금속 패턴을 덮도록 기판(SUBS) 상에 형성된다. 게이트 절연막(GI) 상에 반도체 패턴(ACT)이 형성된다.
제2 금속 패턴은 반도체 패턴(ACT) 상에 형성된다. 제2 금속 패턴은 픽셀 어레이(10)와 GIP 회로 영역(GIP)에 형성된 TFT의 소스(SE) 및 드레인(DE), TFT의 드레인(DE)에 연결된 데이터 라인(12), 데이터 패드(DPD)의 하부 금속 패턴 등을 포함한다. 제1 무기 보호막(PAS1)은 픽셀 어레이(10), 게이트 패드(GPD), 데이터 패드(DPD), GIP 회로 영역(GIP) 상에 형성되어 제2 금속 패턴을 덮는다. 제1 무기 보호막(PAS1) 위에 유기 보호막 패턴(PAC)이 형성된다. 유기 보호막 패턴(PAC)은 픽셀 어레이(10)와 GIP 회로(18A, 18B)의 TFT들을 덮고 게이트 패드(GPD)와 데이터 패드(DPD)에 형성되지 않는다. 유기 보호막 패턴(PAC) 상에 공통 전극(ITO(COM))이 형성되고, 공통 전극(ITO(COM)) 상에 제3 금속 패턴(M3)이 형성된다. 공통 전극(ITO(COM))과 픽셀 전극(ITO(PXL)은 ITO(Indium-Tin Oxide)와 같은 투명 전극 재료로 형성된다. 제3 금속 패턴(M3)은 ITO의 높은 비저항을 보상하기 위하여 낮은 저항을 갖는 금속으로 형성되어 공통 전극(ITO(COM)) 상에 형성된다.
제2 무기 보호막(PAS2)은 공통 전극(ITO(COM)), 제3 금속 패턴(M3)을 덮도록 픽셀 어레이(10), GIP 회로 영역(GIP), 게이트 패드(GPD) 및 데이터 패드(DPD) 상에 형성된다. 제2 무기 보호막(PAS2)은 픽셀 어레이(10)와 GIP 회로 영역(GIP) 상에서 공통 전극(ITO(COM), 제3 금속 패턴(M3), 및 유기 보호막 패턴(PAC)을 덮고 게이트 패드(GPD)와 데이터 패드(DPD) 상에서 제1 무기 보호막(PAS1)을 덮는다. 픽셀 어레이(10)의 TFT들은 화소 전극(ITO(PXL))과 연결된다. 이를 위하여, 유기 보호막 패턴(PAC)과 제2 무기 보호막(PAS2)에 TFT의 소스(SE)를 노출하는 콘택홀(Contact hole)이 형성된다.
제2 무기 보호막(PAS2) 상에 투명 전극 패턴이 형성된다. 투명 전극 패턴은 픽셀 어레이(10)의 화소 전극(ITO(PXL)), 게이트 패드(GPD)의 상부 전극 패턴(ITO(GPD)), 데이터 패드(DPD)의 상부 전극 패턴(ITO(DPD)) 등을 포함한다.
데이터 패드(DPD)는 도시하지 않은 데이터 링크를 통해 데이터 라인(12)에 연결된다. 데이터 구동부(102)의 출력 단자는 데이터 패드(DPD)에 연결된다. 게이트 패드(GDP)는 게이트 링크(G-link)를 통해 게이트 라인(14)에 연결된다. GIP 회로(18A, 18B)의 출력 단자들은 게이트 라인(14)에 직접 연결될 수 있다.
도 8은 비대칭 커패시터(Cb)의 리플 저감 효과를 보여 주는 도면이다.
도 8을 참조하면, GIP 회로(18A, 18B)의 Q 노드에 풀업 트랜지스터(T6)의 게이트가 연결된다. 비대칭 커패시터(Cb)는 Q 노드와 출력 단자 사이에 즉, 풀업 트랜지스터(T6)의 게이트와 소스 사이에 연결된다. 풀업 트랜지터(T6)의 드레인과 게이트 사이에 커패시터(Cclk)가 존재한다. 커패시터(Cclk)는 풀업 트랜지스터(T6)의 게이트-드레인간 기생 용량일 수 있다.
이 회로에서, Q 노드에서 리플(Qripple)은 아래와 같다. 아래의 수식에서, “Cextra”는 Cclk을 제외한 다른 기생 용량이다. 시프트 클럭(CLK)이 발생될 때마다 Q 노드의 전압에 리플이 발생될 수 있다. 이러한 리플은 비대칭 커패시터(Cb)에 의해 감소될 수 있다.
Figure pat00001
비대칭 커패서티(Cb)의 용량(capacitance)이 작으면 Q 노드의 전압과 풀업 트랜지스터(T6)의 드레인-소스간 전류가 높아지고 출력 전압(Vgout)의 리플이 증가한다. 반면에, 비대칭 커패서티(Cb)의 용량(capacitance)이 크면 Q 노드의 전압과 풀업 트랜지스터(T6)의 드레인-소스간 전류가 감소되고 출력 전압(Vgout)의 리플이 감소된다. 위 수식에서, Clk 대비 Cb를 크게 하면 Qripple이 감소된다. 풀업 트랜지스터(T6)에 비대칭 커패시터(Cb)를 연결하면 출력 전압(Vout)에서 리플을 포함한 멀티 출력이 발생되지 않는 전압 마진을 크게 할 수 있다. 시뮬레이션 결과, Cclk : Cb 비율을 1:1에서 1:2 ~1:6 까지 늘려가며 시뮬레이션(simulation)한 결과 Cb를 크게 할수록 멀티 출력 마진을 상승하는 효과가 확인되었다. 또한, 도 5 및 도 6에서 트랜지스터(T3, T7)의 문턱 전압 기준 비대칭 커패시터(Cb)의 비율이 커질수록 Q 노드 리플이 감소되었다.
그런데, 비대칭 커패시터(Cb)의 용량을 크게 하면 GIP 회로가 커져 네로우 베젤 설계가 어려워진다.
비대칭 커패시터(Cb1, Cb2, Cb3)는 리플을 줄이기 위하여 도 9에 도시된 바와 같이 GIP 회로에서 풀업 트랜지스터(T6, T6C) 뿐만 아니라 QB 노드에 전압을 충전하는 트랜지스터(T42)에도 연결될 수 있다. 비대칭 커패시터(Cb)는 이 트랜지스터들(T6, T6C, T42)의 게이트와 소스간에 연결되어 게이트와 드레인간 커패시터 용량 보다 큰 용량을 갖는다. 이 경우에, GIP 회로가 더 커질 수 밖에 없다. 나아가, 도 13에 도시된 트랜지스터(T1C)의 게이트와 소스 간에 비대칭 커패시터(Cb)가 연결될 수 있다.
도 10은 비대칭 커패시터로 인하여 GIP 회로가 커지는 예를 보여 주는 도면이다. 도 11은 본 발명의 실시예에 따른 비대칭 커패시터의 단면 구조로, 이 비대칭 커패시터로 인하여 크기가 감소되는 GIP 회로를 보여 주는 도면이다. 도 12는 도 10에 도시된 비대칭 커패시터와 도 11에 도시된 비대칭 커패시터의 GIP 회로 크기 차이를 보여 주는 도면이다.
비대칭 커패시터(Cb)는 도 10에 도시된 단면 구조로 형성될 수 있다. 이 비대칭 커패시터(Cb)는 제1 금속 패턴(GATE)과 제2 금속 패턴(SD) 그리고 그 사이에 형성된 게이트 절연막(GI) 및 반도체 패턴(ACT)으로 형성될 수 있다. 이 비대칭 커패시터(Cb)의 용량을 크게 하기 위해서는 그 전극 면적이 커질 수 밖에 없다. 도 10에서 상층 도면은 GIP 회로(18A, 18B)에서 트랜지스터들이 배치된 영역(TR 영역)과, 비대칭 커패시터(Cb)이 배치된 영역(비대칭 CAP 영역)을 보여 주는 평면도이다. 도 10에서 하측 도면은 비대칭 커패시터(Cb)의 단면 구조를 보여 주는 단면도이다.
본 발명은 비대칭 커패시터(Cb)의 용량을 크게 하고 회로 면적을 줄이기 위하여 도 11과 같은 구조로 비대칭 커패시터(Cb)를 제작한다.
도 11을 참조하면, 비대칭 커패시터(Cb)는 제1 커패시터(CAP1)와 그 위에 적층된 제2 커패시터(CAP2)를 포함한다. 제1 커패시터(CAP1)와 제2 커패시터(CAP2)는 유기 보호막 패턴(PAC)을 사이에 두고 서로 중첩된다.
제1 커패시터(CAP1)는 게이트 절연막(GI) 및 반도체 패턴(ACT)을 사이에 두고 대향하는 제1 금속 패턴(GATE)과 제2 금속 패턴(SD)을 포함한다. 게이트 절연막(GI)은 SiO2 = 1900Å와 SiNx = 3100Å가 적층되어 5000Å 의 두께로 형성된다. 제1 커패시터(CAP1) 위에 제1 무기 보호막(PAS1)과 유기 보호막 패턴(PAC)이 배치되고, 유기 보호막 패턴(PAC) 위에 제2 커패시터(CAP2)가 배치될 수 있다.
제2 커패시터(CAP2)는 제2 무기 보호막(PAS2)을 사이에 두고 대향하는 제1 전극 패턴(CE1)과 제2 전극 패턴(CE2)을 포함한다. 제1 전극 패턴(CE1)은 도 7에서 공통 전극(ITO(COM))과 동시에 형성되는 투명 전극일 수 있고, 제2 전극 패턴(CE2)은 도 7에서 화소 전극(ITO(PXL))과 동시에 형성되는 투명 전극일 수 있다. 제2 무기 보호막(PAS2)은 SiO2 = 100Å와 SiNx = 1700Å가 적층되어 1800Å의 두께로 형성될 수 있다.
커패시터의 용량(Cap)은 아래의 수식과 같다.
Figure pat00002
여기서, ε은 유전율, ε0는 진공 유전율, d는 전극 면전, l는 유전체의 두께이다.
게이트 절연막(GI) 대비 제2 무기 보호막(PAS2)의 두께가 얇기 때문에 제2 커패시터(CAP2)의 용량(Cap)이 제1 커패시터(CAP1) 대비 약 2.7 배 더 크다. 따라서, 본 발명은 비대칭 커패시터(Cb)를 제1 커패시터(CAP1)와 제2 커패시터(CAP2)를 조합한 듀얼 커패시터로 형성하여 비대칭 커패시터(Cb)의 용량(Cab)을 크게 하여 리플을 방지하고 도 12와 같이 GIP 회로 면적을 줄일 수 있다.
비대칭 커패시터(Cb)는 제1 콘택홀(CNT)과 제2 콘택홀(CNT2)을 통해 도 9 및 도 13에 도시된 트랜지스터(T1C, T6C, T6, T42)의 게이트 및 소스에 연결될 수 있다. 제1 콘택홀(CNT1)은 제2 무기 보호막(PAS2), 제1 무기 보호막(PAS1) 및 게이트 절연막(GI)을 관통하여 제1 금속 패턴(GATE)을 노출한다. 제2 커패시터(CAP2)의 제1 전극 패턴(CE1)이 투명 전극 패턴을 통해 제1 콘택홀(CNT1)에서 노출된 제1 커패시터(CAP1)의 제1 금속 패턴(GATE)에 접촉된다. 제2 콘택홀(CNT2)은 제2 무기 보호막(PAS2)을 관통하여 제2 금속 패턴(SD)을 노출한다. 제2 커패시터(CAP2)의 제2 전극 패턴(CE2)이 제2 콘택홀(CNT2)에서 노출된 제1 커패시터(CAP1)의 제2 금속 패턴(SE)에 접촉된다.
한편, 비대칭 커패시터(Cb)는 유기 보호막(PAC) 상에 배치되는 제2 커패시터(CAP2)의 용량이 충분히 크기 때문에 제2 커패시터(CAP2) 만으로 구현될 수 있다.
도 5에서 제1 트랜지스터(T1)의 제1 전극(드레인)에 VDD 단자가 연결되어 있다. VDD 단자에는 직류(DC) 전압인 게이트 온 전압(VGH)이 인가된다. 그 결과, 제1 트랜지스터(T1)는 캐리신호가 인가되는 아주 작은 시간을 제외하고 1 프레임 기간(16.7ms) 대부분 시간 동안 드레인에 직류 스트레스를 받기 때문에 열화가 빨리 진행되고 온 전류(On current, Ion)가 낮아진다. Oxide TFT의 오프 상태에서 Oxide TFT의 드레인에 직류 전압이 인가되면 TFT 내에 이온이 축적되어 Oxide TFT가 턴-온될 때 온 전류(Ion)가 저하되는 온 전류 열화(Ion degradation) 현상이 발생된다. 한편, 제1 트랜지스터(T1)에 인가되는 캐리신호는 도 5에서 Vgout(N-2)이지만, 도 13에서 Vcout(n-4)이다.
Oxide TFT가 숏 채널(short channel)로 될수록 제1 트랜지스터(T1)의 드레인 스트레스로 인하여 그 트랜지스터(T1)의 온 전류가 감소된다. 트랜지스터(T1)의 온 전류가 낮아지면, Q 노드의 프리 차징 전압이 낮아져 출력 전압이 낮아지고 고온 신뢰성이 떨어진다. 이러한 문제를 개선하기 위하여, 본 발명은 트랜지스터(T1)의 드레인에 직류 전압이 직접 인가되지 않도록 도 13과 같이 제1 트랜지스터(T1)과 VDD 단자 사이에 제1C 트랜지스터(T1C)와 비대칭 커패시터(Cb)를 연결한다.
도 13은 Q 노드 프리 차징용 트랜지스터의 스트레스 저감을 위한 방안을 보여 주는 회로도이다. 도 14 및 도 15는 도 13에서 추가된 회로로 인한 Q 노드 프리차징 전압 상승 원리를 보여 주는 도면들이다. 도 15a는 도 14에서 노드 ①의 전압 상승을 보여 주는 시뮬레이선 결과이며, 도 15b는 도 14에서 노드 ②의 전압 상승을 보여 주는 시뮬레이선 결과
도 13 및 도 14를 참조하면, 제1 트랜지스터(T1)는 캐리 신호(Vcout(n-4))가 인가되는 게이트, 노드 ①에 연결된 제1 전극, 및 Q 노드 ② 에 연결된 제2 전극을 포함한다.
제1C 트랜지스터(T1C)는 캐리 신호(Vcout(n-4))가 인가되는 게이트, VDD 단자에 연결된 제1 전극, 및 노드 ①을 통해 제1 트랜지스터(T1)의 제1 전극에 연결된 제2 전극을 포함한다. 비대칭 커패시터(Cb)는 제1C 트랜지스터(T1C)의 게이트와 제2 전극 사이에 연결된다.
제1C 트랜지스터(T1C)는 캐리 신호(Vcout(n-4))에 응답하여 게이트 온 전압(VGH)을 제1 트랜지스터(T1)의 제1 전극에 연결된다. 따라서, 제1 트랜지스터(T1)는 캐리 신호(Vcout(n-4))가 없는 1 프레임 기간의 대부분에 VDD 단자로부터 분리되어 VDD 단자의 직류 전압으로 인한 스트레스를 받지 않는다.
비대칭 커패시터(Cb)는 도 15a와 같이 제1C 트랜지스터(T1C)로부터 출력된 전압을 높인다. 캐리 신호(Vcout(n-4)가 입력될 때 제1C 트랜지스터(T1C)와 비대칭 커패시터(Cb)를 통해 노드 ①의 전압이 상승하기 때문에 캐리 신호(Vcout(n-4)에 응답하여 제1 트랜지스터(T1)가 턴-온되면 Q 노드 ②의 프리 차징 전압이 상승한다. 시뮬레이션 결과, 제1C 트랜지스터(T1C)에 연결된 비대칭 커패시터(Cb)가 클수록 Q 노드 전압 증폭 효과가 커지기 때문에 GIP 회로의 미출력 마진(margin)이 상승한다. 비대칭 커패시터(Cb)는 도 11에 도시된 구조로 형성될 수 있다.
트랜지스터는 일반적으로 도 15에 도시된 싱글 렝쓰(single length) 구조의 반도체 채널을 포함한다. 이러한 트랜지스터는 반도체 채널 길이가 작으면 드레인 스트레스 시에 온 전류(Ion)가 저하된다. 트랜지스터의 반도체 채널 길이를 길게 하면 온 전류 저하 현상을 줄일 수 있다. 하지만, 단순히 트랜지스터의 반도체 채널 길이(length)를 증가하면 트랜지스터의 S-Factor 증가로 인하여 게이트 펄스의 라이징 및 폴링 에지 지연 시간이 증가되어 픽셀의 충전 불량이 초래될 수 있다.
트랜지스터의 드레인 스트레스시에 온 전류 저하 현상을 줄이기 위하여 도 16에 도시된 바와 같이 듀얼 렝쓰(dual length) 구조로 트랜지스터를 제작할 수 있다. 듀얼 렝쓰 구조는 반도체 채널 내에 플로팅(floating)된 더미 금속 패턴(Mfloat)을 추가하여 반도체 채널을 두 개로 분리하여 반도체 채널 길이를 두 배로 증가하고 S-Factor 증가 없이 드레인 스트레스에 한 온 전류 저하 현상을 완화할 수 있다. 그런데, 이 듀얼 렝쓰 구조의 트랜지스터는 도 17에 도시된 바와 같이 반도체의 채널폭이 두 배 증가되는 단점이 있다. 도 17 (A)에서, 도면 부호 "171"은 싱글 렝쓰 구조의 제1 및 제1C 트랜지스터들(T1, T1C)을 보여 주는 평면도이다. 도 17 (B)에서, 도면 부호 "172"는 싱글 렝쓰 구조의 제1 트랜지스터들(T1)를 보여 주는 평면도이다. 도 17 (C)에서, 도면 부호 "173"은 듀얼 렝쓰 구조의 제1 트랜지스터들(T1)를 보여 주는 평면도이다.
도 4K 이상의 고해상도 모델에서 1 픽셀 피치(pixel pitch)가 매우 작기 때문에 GIP 회로의 트랜지스터 영역이 세로 방향이 작아지는 반면, 가로 방향으로 길어져 베젤 크기 증가를 초래한다. 듀얼 렝쓰 구조를 적용하면 도 17과 같이 GIP 회로 영역이 더 커진다.
본 발명은 제1 트랜지스터(T1)에 제1C 트랜지스터(T1C)를 연결하여 제1 트랜지스터(T1)의 드레인 스트레스를 최소화할 수 있다. 그 결과, 본 발명은 도 17 (A)와 같이 제1 및 제1C 트랜지스터(T1, T1C)를 싱글 렝쓰 구조의 트랜지스터로 제작하여 GIP 회로와 베젤 크기 증가 없이 GIP 회로의 출력 특성과 신뢰성을 개선할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
16 : 데이터 구동부 18A, 18B : GIP 회로(게이트 구동부)
20 : 타이밍 콘트롤러 22 : 레벨 시프터(게이트 구동부)
100 : 표시패널
Cb, Cb1, Cb2, Cb3 : 비대칭 커패시터
T1C, T42, T6C, T6 : 비대칭 커패시터가 연결된 트랜지스터

Claims (20)

  1. 클럭 배선을 통해 시프트 클럭이 인가되고 캐리 신호를 통해 종속적으로 연결되고 각각 출력 단자를 통해 순차적으로 출력 전압을 발생하는 다수의 스테이지들을 구비하고,
    상기 스테이지들 각각은
    Q 노드를 프리차징하는 제1 트랜지스터;
    상기 Q 노드의 전압에 따라 상기 출력 전압을 높이는 제2 트랜지스터;
    QB 노드를 충전하는 제3 트랜지스터;
    상기 QB 노드의 전압에 따라 상기 출력 전압을 낮추는 제4 트랜지스터; 및
    상기 제2 트랜지스터와 상기 제3 트랜지스터 중 적어도 하나 이상의 트랜지스터에서 게이트와 소스 사이에 연결된 비대칭 커패시터를 구비하고,
    상기 비대칭 커패시터는 상기 비대칭 커패시터가 연결된 트랜지스터의 게이트와 드레인 간 커패시터 용량 보다 큰 용량을 가지며,
    상기 비대칭 커패시터는 상기 트랜지스터들을 덮은 유기 보호막 상에 배치된 상부 커패시터를 포함하는 게이트 구동 회로.
  2. 제 1 항에 있어서,
    상기 상부 커패시터는
    무기 보호막을 사이에 두고 대향하는 제1 및 제2 전극을 포함하는 게이트 구동 회로.
  3. 제 2 항에 있어서,
    상기 비대칭 커패시터는,
    상기 유기 보호막 아래에 배치되어 상기 상부 커패시터와 중첩된 하부 커패시터를 더 구비하고,
    상기 하부 커패시터는 게이트 절연막을 사이에 두고 중첩된 제3 및 제4 전극들을 포함하는 게이트 구동 회로.
  4. 제 3 항에 있어서,
    상기 무기 보호막의 두께가 상기 게이트 절연막의 그 것 보다 작은 게이트 구동 회로.
  5. 제 1 항에 있어서,
    상기 제1 트랜지스터의 게이트와 드레인 사이에 연결된 제5 트랜지스터를 더 구비하고,
    상기 제5 트랜지스터는 상기 제1 트랜지스터의 게이트에 연결된 게이트,
    게이트 온 전압이 인가되는 드레인 및 상기 제1 트랜지스터의 드레인에 연결된 소스를 포함하고,
    상기 제1 및 제5 트랜지스터의 게이트에 캐리 신호가 인가되는 게이트 구동 회로.
  6. 제 5 항에 있어서,
    상기 제5 트랜지스터의 게이트와 소스 사이에 연결된 제2 비대칭 커패시터를 더 구비하고,
    상기 제2 비대칭 커패시터는 상기 제5 트랜지스터의 게이트와 드레인 간 커패시터 용량 보다 큰 용량을 가지며,
    상기 제2 비대칭 커패시터는 상기 유기 보호막 상에 배치된 상부 커패시터를 포함하는 게이트 구동 회로.
  7. 제 6 항에 있어서,
    상기 상부 커패시터는
    무기 보호막을 사이에 두고 대향하는 제1 및 제2 전극을 포함하는 게이트 구동 회로.
  8. 제 7 항에 있어서,
    상기 비대칭 커패시터는,
    상기 유기 보호막 아래에 배치되어 상기 상부 커패시터와 중첩된 하부 커패시터를 더 구비하고,
    상기 하부 커패시터는 게이트 절연막을 사이에 두고 중첩된 제3 및 제4 전극들을 포함하는 게이트 구동 회로.
  9. 제 8 항에 있어서,
    상기 무기 보호막의 두께가 상기 게이트 절연막의 그 것 보다 작은 게이트 구동 회로.
  10. 제 6 항에 있어서,
    상기 제1 및 제5 트랜지스터들 각각은 싱글 렝쓰 구조의 반도체 채널을 갖는 게이트 구동 회로.
  11. 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치되는 표시패널; 및
    픽셀들에 입력 영상의 데이터를 기입하는 디스플레이 구동부를 구비하고,
    상기 디스플레이 구동부는,
    상기 게이트 라인들에 게이트 펄스를 순차적으로 공급하는 시프트 레지스터를 구비하고,
    상기 시프트 레지스터는
    클럭 배선을 통해 시프트 클럭이 인가되고 캐리 신호를 통해 종속적으로 연결되고 각각 출력 단자를 통해 순차적으로 출력 전압을 발생하는 다수의 스테이지들을 포함하고,
    상기 스테이지들 각각은
    Q 노드를 프리차징하는 제1 트랜지스터;
    상기 Q 노드의 전압에 따라 상기 출력 전압을 높이는 제2 트랜지스터;
    QB 노드를 충전하는 제3 트랜지스터;
    상기 QB 노드의 전압에 따라 상기 출력 전압을 낮추는 제4 트랜지스터 및
    상기 제2 트랜지스터와 상기 제3 트랜지스터 중 적어도 하나 이상의 트랜지스터에서 게이트와 소스 사이에 연결된 비대칭 커패시터를 구비하고,
    상기 비대칭 커패시터는 상기 비대칭 커패시터가 연결된 트랜지스터의 게이트와 드레인 간 커패시터 용량 보다 큰 용량을 가지며,
    상기 비대칭 커패시터는 상기 트랜지스터들을 덮은 유기 보호막 상에 배치된 상부 커패시터를 포함하는 표시장치.
  12. 제 11 항에 있어서,
    상기 상부 커패시터는
    무기 보호막을 사이에 두고 대향하는 제1 및 제2 전극을 포함하는 표시장치.
  13. 제 12 항에 있어서,
    상기 비대칭 커패시터는,
    상기 유기 보호막 아래에 배치되어 상기 상부 커패시터와 중첩된 하부 커패시터를 더 구비하고,
    상기 하부 커패시터는 게이트 절연막을 사이에 두고 중첩된 제3 및 제4 전극들을 포함하는 표시장치.
  14. 제 13 항에 있어서,
    상기 무기 보호막의 두께가 상기 게이트 절연막의 그 것 보다 작은 표시장치.
  15. 제 11 항에 있어서,
    상기 제1 트랜지스터의 게이트와 드레인 사이에 연결된 제5 트랜지스터를 더 구비하고,
    상기 제5 트랜지스터는 상기 제1 트랜지스터의 게이트에 연결된 게이트,
    게이트 온 전압이 인가되는 드레인 및 상기 제1 트랜지스터의 드레인에 연결된 소스를 포함하고,
    상기 제1 및 제5 트랜지스터의 게이트에 캐리 신호가 인가되는 표시장치.
  16. 제 15 항에 있어서,
    상기 제5 트랜지스터의 게이트와 소스 사이에 연결된 제2 비대칭 커패시터를 더 구비하고,
    상기 제2 비대칭 커패시터는 상기 제5 트랜지스터의 게이트와 드레인 간 커패시터 용량 보다 큰 용량을 가지며,
    상기 제2 비대칭 커패시터는 상기 유기 보호막 상에 배치된 상부 커패시터를 포함하는 표시장치.
  17. 제 16 항에 있어서,
    상기 상부 커패시터는
    무기 보호막을 사이에 두고 대향하는 제1 및 제2 전극을 포함하는 표시장치.
  18. 제 17 항에 있어서,
    상기 비대칭 커패시터는,
    상기 유기 보호막 아래에 배치되어 상기 상부 커패시터와 중첩된 하부 커패시터를 더 구비하고,
    상기 하부 커패시터는 게이트 절연막을 사이에 두고 중첩된 제3 및 제4 전극들을 포함하는 표시장치.
  19. 제 18 항에 있어서,
    상기 무기 보호막의 두께가 상기 게이트 절연막의 그 것 보다 작은 표시장치.
  20. 제 16 항에 있어서,
    상기 제1 및 제5 트랜지스터들 각각은 싱글 렝쓰 구조의 반도체 채널을 갖는 표시장치.
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