KR20230096542A - 표시장치 - Google Patents

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반명호
이현석
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Abstract

본 발명의 목적은, 좌측 스테이지에 구비되어 상기 좌측 스테이지의 Q노드에서 발생되는 리플을 제거하는 좌측 리플 트랜지스터와, 우측 스테이지에 구비되어 상기 우측 스테이지의 Q노드에서 발생되는 리플을 제거하는 우측 리플 트랜지스터가 동시에 온 동작 및 오프 동작을 반복적으로 수행하는, 표시장치를 제공하는 것이다.

Description

표시장치{DISPLAY APPARATUS}
본 발명은 표시장치에 관한 것이다.
표시장치에는 액정표시장치 및 발광표시장치 등이 포함되며, 표시장치는 영상이 출력되는 표시패널을 포함한다.
표시장치에는 표시패널에 구비된 게이트 라인들로 게이트 신호들을 출력하기 위한 스테이지들을 포함하는 게이트 드라이버가 구비된다.
스테이지에서 게이트 오프 신호가 출력되는 기간은 게이트 펄스가 출력되는 기간보다 길다. 게이트 오프 신호가 출력되는 동안, 게이트 펄스를 출력하기 위한 게이트 클럭이 지속적으로 스테이지에 공급되며, 이에 따라, 스테이지의 구동에 영향을 미치는 리플(Ripple)이 발생될 수 있다.
리플에 의한 영향을 제거하기 위해, 종래의 스테이지에는 리플 제거 트랜지스터가 구비된다.
그러나, 리플 제거 트랜지스터가 열화되면 리플이 정상적으로 제거되기 어렵고, 리플 제거 트랜지스터의 열화정도를 파악하기 위해 더미 트랜지스터가 추가되어야 하며, 리플 제거 트랜지스터의 열화에 따라 리플 제거 트랜지스터에 공급되는 전압이 가변 되어야 함으로 다양한 추가 구성들이 요구된다.
상술한 문제점을 해결하기 위해 제안된 본 발명의 목적은, 좌측 스테이지에 구비되어 상기 좌측 스테이지의 Q노드에서 발생되는 리플을 제거하는 좌측 리플 트랜지스터와, 우측 스테이지에 구비되어 상기 우측 스테이지의 Q노드에서 발생되는 리플을 제거하는 우측 리플 트랜지스터가 동시에 온 동작 및 오프 동작을 반복적으로 수행하는, 표시장치를 제공하는 것이다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시장치는, 표시영역 및 상기 표시영역을 감싸고 있는 비표시영역을 포함하며, 게이트 라인들이 구비된 표시패널, 상기 비표시영역 중 제1 비표시영역에 구비되어, 상기 게이트 라인들로 좌측 게이트 펄스들 및 좌측 게이트 오프 신호들을 출력하는 좌측 게이트 드라이버, 및 상기 비표시영역 중 제2 비표시영역에 구비되어, 상기 게이트 라인들로 우측 게이트 펄스들 및 우측 게이트 오프 신호들을 출력하는 우측 게이트 드라이버를 포함하고, 상기 좌측 게이트 드라이버는 제n 좌측 게이트 펄스를 출력하는 제n 좌측 스테이지를 포함하고, 상기 우측 게이트 드라이버는 제n 우측 게이트 펄스를 출력하는 제n 우측 스테이지를 포함하고(n은 자연수), 상기 제n 좌측 스테이지와 상기 제n 우측 스테이지 각각에 구비된 Q노드에 의해 상기 제n 좌측 게이트 펄스와 상기 제n 우측 게이트 펄스의 출력이 제어되며, 상기 제n 좌측 스테이지에 구비되어 상기 제n 좌측 스테이지의 제n 좌측 Q노드에서 발생되는 리플을 제거하는 제n 좌측 리플 트랜지스터와, 상기 제n 우측 스테이지에 구비되어 상기 제n 우측 스테이지의 제n 우측 Q노드에서 발생되는 리플을 제거하는 제n 우측 리플 트랜지스터는 온 동작 및 오프 동작을 반복적으로 수행한다.
본 발명에 의하면, Q노드에서 발생된 리플을 제거하는 리플 트랜지스터가 리플 클럭에 의해 온 동작 및 오프 동작을 반복한다. 따라서, 리플 트랜지스터의 열화가 방지될 수 있으며, 이에 따라, 표시장치의 신뢰도가 향상될 수 있다.
본 발명에 의하면, Q노드에 연결된 풀 업 트랜지스터로 공급되는 게이트 클럭의 위상과 리플 트랜지스터를 구동하는 리플 클럭의 위상이 동일하다. 따라서, 풀 업 트랜지스터에 게이트 클럭이 공급되더라도 리플에 의한 비정상적인 신호가 Q노드에 공급되지 않는다. 이에 따라, Q노드에 연결된 풀 업 트랜지스터가 비정상적으로 동작되지 않으며, 따라서, 표시장치의 신뢰도가 향상될 수 있다.
본 발명에 의하면, 게이트 라인의 양쪽에 구비된 두 개의 스테이지들로부터 게이트 오프 신호가 번갈아 가며 출력되기 때문에, 게이트 라인에 지속적으로 게이트 오프 신호가 공급될 수 있다. 따라서, 게이트 라인이 플로팅되지 않으며, 이에 따라, 게이트 라인과 연결되어 있는 스위칭 트랜지스터들이 비정상적으로 구동되지 않는다. 따라서, 표시장치의 신뢰도가 향상될 수 있다.
도 1은 본 발명에 따른 표시장치의 구성을 나타낸 예시도.
도 2a 및 도 2b는 본 발명에 따른 표시장치에 적용되는 픽셀의 구조를 나타낸 예시도들.
도 3은 본 발명에 따른 표시장치에 적용되는 제어부의 구조를 나타낸 예시도.
도 4는 본 발명에 따른 표시장치에 적용되는 게이트 드라이버들의 구조를 나타낸 예시도.
도 5는 도 4에 도시된 스테이지들의 구조를 개략적으로 나타낸 예시도.
도 6은 도 4에 도시된 스테이지들의 구조를 구체적으로 나타낸 예시도.
도 7은 본 발명에 따른 표시장치에 적용되는 파형들을 나타낸 예시도.
도 8은 본 발명에 따른 표시장치에서 게이트 오프신호가 출력되는 방법을 나타낸 예시도.
도 9는 도 4에 도시된 스테이지들의 구조를 구체적으로 나타낸 또 다른 예시도.
도 10은 도 9에 도시된 스테이지들에 적용되는 파형들을 나타낸 예시도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
‘적어도 하나’의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ‘제1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나’의 의미는 제1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 발명에 따른 표시장치의 구성을 나타낸 예시도이고, 도 2a 및 도 2b는 본 발명에 따른 표시장치에 적용되는 픽셀의 구조를 나타낸 예시도들이며, 도 3은 본 발명에 따른 표시장치에 적용되는 제어부의 구조를 나타낸 예시도이다.
본 발명에 따른 표시장치는 각종 전자장치를 구성할 수 있다. 전자장치는, 예를 들어, 스마트폰, 테블릿PC, 텔레비젼, 모니터 등이 될 수 있다.
본 발명에 따른 표시장치는, 도 1에 도시된 바와 같이, 영상이 출력되는 표시영역(120)과 표시영역 외곽에 구비된 비표시영역(130)을 포함하는 표시패널(100), 표시패널(100)의 표시영역(120)에 구비된 게이트 라인들(GL1 to GLg)로 게이트 신호를 공급하는 게이트 드라이버들(200a, 200b), 표시패널(100)에 구비된 데이터 라인들(DL1 to DLd)로 데이터 전압들을 공급하는 데이터 드라이버(300), 게이트 드라이버들(200a, 200b)과 데이터 드라이버(300)의 구동을 제어하는 제어부(400) 및 제어부(400)와 게이트 드라이버들(200a, 200b)과 데이터 드라이버(300)와 표시패널(100)에 전원을 공급하는 전원 공급부(500)를 포함한다.
우선, 표시패널(100)은 표시영역(120) 및 비표시영역(130)을 포함한다. 표시영역(120)에는 게이트 라인들(GL1 to GLg), 데이터 라인들(DL1 to DLd) 및 픽셀(110)들이 구비된다. 따라서, 표시영역(120)에서는 영상이 출력된다. g 및 d는 자연수이다. 비표시영역(130)은 표시영역(120)의 외곽을 감싸고 있다.
표시패널(100)은 도 2a에 도시된 바와 같은 픽셀(110)을 포함하는 액정표시패널일 수 있으며, 도 2b에 도시된 바와 같은 픽셀(110)을 포함하는 발광표시패널일 수 있다.
예를 들어, 표시패널(100)이 액정표시패널인 경우, 표시패널(100)에 구비되는 픽셀(110)은 도 2a에 도시된 바와 같이, 스위칭 트랜지스터(Tsw1)와 공통전극을 포함하는 픽셀구동회로(PDC) 및 액정을 포함할 수 있다. 액정은 발광부에 포함된다. 도 2에서 도면부호 Clc는 스위칭 트랜지스터(Tsw1)와 연결된 픽셀전극과 공통전극 사이에 구비된 액정을 의미한다.
예를 들어, 표시패널(100)이 발광표시패널인 경우, 표시패널(100)에 구비되는 픽셀(110)은 도 2b에 도시된 바와 같이, 스위칭 트랜지스터(Tsw1), 스토리지 캐패시터(Cst), 구동 트랜지스터(Tdr) 및 센싱 트랜지스터(Tsw2)를 포함하는 픽셀구동회로(PDC) 및 발광소자(ED)를 포함하는 발광부를 포함할 수 있다.
액정표시패널의 픽셀(110) 구조 및 발광표시패널의 픽셀(110) 구조는 도 2a 및 도 2b에 도시된 구조에 한정되지 않으며, 따라서, 다양한 형태로 형성될 수 있다.
즉, 본 발명에 따른 표시장치는 액정표시패널을 포함하는 액정표시장치일 수도 있고, 발광표시패널을 포함하는 발광표시장치일 수도 있으며, 이 외에도 다양한 종류의 표시패널을 포함하는 표시장치일 수도 있다.
이하에서는, 설명의 편의를 위해, 발광표시패널을 포함하는 표시장치가 본 발명의 일예로서 설명된다.
다음, 데이터 드라이버(300)는 표시패널(100)에 부착되는 칩온필름에 구비될 수 있다. 이 경우, 데이터 드라이버(300)는 표시패널(100)에 구비된 데이터 라인들(DL1 to DLd) 및 메인 기판에 구비된 제어부(400)와 연결될 수 있다.
데이터 드라이버(300)는 표시패널(100)에 직접 장착된 후 메인 기판에 구비된 제어부(400)와 연결될 수도 있다.
데이터 드라이버(300)는 제어부(400)와 함께 하나의 집적회로로 형성될 수도 있다. 이 경우, 집적회로는 칩온필름에 구비되거나, 표시패널(100)에 직접 장착될 수도 있다.
다음, 제어부(400)는, 외부 시스템으로부터 전송되어온 타이밍 동기신호(TSS)를 이용하여, 외부 시스템으로부터 전송되어온 입력 영상데이터들(Ri, Gi, Bi)을 재정렬할 수 있으며, 데이터 드라이버(300) 및 게이트 드라이버들(200 a, 200b)로 공급될 게이트 제어신호(GCS)들을 생성할 수 있다.
이를 위해, 제어부(400)는 도 3에 도시된 바와 같이, 입력 영상데이터들(Ri, Gi, Bi)을 재정렬하여 영상데이터(Data)들을 생성하며 영상데이터(Data)들을 데이터 드라이버(300)로 공급하기 위한 데이터 정렬부(430), 타이밍 동기신호(TSS)를 이용하여 게이트 제어신호(GCS)와 데이터 제어신호(DCS)를 생성하기 위한 제어신호 생성부(420), 타이밍 동기신호(TSS)와 외부 시스템으로부터 전송된 입력 영상데이터들(Ri, Gi, Bi)을 수신하여 데이터 정렬부(430)와 제어신호 생성부(420)로 전송하기 위한 입력부(410), 및 데이터 정렬부(430)에서 생성된 영상데이터(Data)들과 제어신호 생성부(420)에서 생성된 데이터 제어신호들(DCS)을 데이터 드라이버(300)로 공급하고 제어신호 생성부(420)에서 생성된 게이트 제어신호(GCS)들을 게이트 드라이버들(200a, 200b)로 출력하기 위한 출력부(440)를 포함할 수 있다.
외부 시스템은 제어부(400) 및 전자장치를 구동하는 기능을 수행한다. 예를 들어, 전자장치가 텔레비전(TV)인 경우, 외부 시스템은 통신망을 통해 각종 음성정보, 영상정보 및 문자정보 등을 수신할 수 있으며, 수신된 영상정보를 제어부(400)로 전송할 수 있다. 이 경우, 영상정보는 입력 영상데이터들(Ri, Gi, Bi)이 될 수 있다.
다음, 전원 공급부(500)는 다양한 전원들을 생성하며, 생성된 전원들을 제어부(400), 게이트 드라이버들(200a, 200b), 데이터 드라이버(300) 및 표시패널(100)로 공급한다.
마지막으로, 게이트 드라이버(200)는 집적회로(Integrated Circuit)로 구성된 후 비표시영역(130)에 장착될 수 있다. 또는, 게이트 드라이버(200)는 비표시영역(130)에 게이트 인 패널(GIP: Gate In Panel) 방식을 이용하여 직접 내장될 수도 있다. 게이트 인 패널 방식을 이용하는 경우, 게이트 드라이버(200)를 구성하는 트랜지스터들은, 표시영역(120)의 각 픽셀(110)들에 구비되는 트랜지스터들과 동일한 공정을 통해 비표시영역에 구비될 수 있다.
게이트 드라이버들(200a, 200b) 각각에서 생성된 게이트 펄스가 픽셀(110)에 구비된 스위칭 트랜지스터(Tsw1)의 게이트로 공급될 때, 스위칭 트랜지스터(Tsw1)는 턴온된다. 스위칭 트랜지스터(Tsw1)가 턴온되면 데이터 라인(DL)을 통해 공급된 데이터 전압이 픽셀(110)에 공급된다. 게이트 드라이버들(200a, 200b) 각각에서 생성된 게이트 오프 신호가 스위칭 트랜지스터(Tsw1)로 공급될 때, 스위칭 트랜지스터(Tsw1)는 턴오프된다. 스위칭 트랜지스터(Tsw1)가 턴오프되면 데이터 전압(Vdata)은 더 이상 픽셀(110)에 공급되지 않는다. 게이트 라인(GL)으로 공급되는 게이트 신호(GS)는 게이트 펄스 및 게이트 오프 신호를 포함한다.
본 발명에는, 도 1에 도시된 바와 같이, 두 개의 게이트 드라이버들(200a, 200b)이 포함된다.
하나의 게이트 드라이버(200a)는 비표시영역(130) 중 게이트 라인(GL)의 좌측에 구비된 제1 비표시영역(131)에 구비될 수 있다. 이하의 설명에서, 제1 비표시영역(131)에 구비된 게이트 드라이버는 간단히 좌측 게이트 드라이버(200a)라 한다.
또 다른 게이트 드라이버(200b)는 비표시영역(130) 중 게이트 라인의 우측에 구비된 제2 비표시영역(132)에 구비될 수 있다. 이하의 설명에서, 제2 비표시영역(132)에 구비된 게이트 드라이버는 간단히 우측 게이트 드라이버(200b)라 한다.
이 경우, 제2 비표시영역(132)은 제1 비표시영역(131)과 마주보도록 구비될 수 있으나, 이에 한정되는 것은 아니다. 즉, 제1 비표시영역(131) 및 제2 비표시영역(132)의 위치는 게이트 라인이 구비되는 형태에 따라 다양하게 변경될 수 있다. 또한, 이하의 설명에서, 좌측 및 우측은 게이트 라인의 일측 및 타측을 의미하는 것이며, 따라서, 방위를 표현하기 위해 쓰이는 좌측 및 우측에 한정되지 않는다.
좌측 게이트 드라이버(200a) 및 우측 게이트 드라이버(200b)의 구체적인 구조 및 기능은, 이하에서, 도 4 내지 도 10을 참조하여 설명된다. 이하의 설명에서, 게이트 드라이버(200)는 좌측 게이트 드라이버(200a)와 우측 게이트 드라이버(200b)를 모두 언급해야 하는 경우에 이용될 수 있다.
도 4는 본 발명에 따른 표시장치에 적용되는 게이트 드라이버들의 구조를 나타낸 예시도이다. 도 4에서 도면부호 L_GCS 및 R_GCS는 좌측 게이트 드라이버(200a)로 공급되는 좌측 게이트 제어신호 및 우측 게이트 드라이버(200b)로 공급되는 우측 게이트 제어신호를 의미한다. 좌측 게이트 제어신호(L_GCS) 및 우측 게이트 제어신호(R_GCS)는 제어신호 생성부(420)에서 생성된다.
상기에서 설명된 바와 같이, 표시패널(100)은 표시영역(120) 및 표시영역(120)을 감싸고 있는 비표시영역(130)을 포함하며, 표시패널(100)에는 게이트 라인들(GL1 to GLg)이 구비된다.
좌측 게이트 드라이버(200a)는 비표시영역(130) 중 제1 비표시영역(131)에 구비되며, 게이트 라인들(GL1 to GLg)로 좌측 게이트 펄스들(L_GP1 to L_GPg) 및 좌측 게이트 오프 신호들(L_Goffg)을 출력할 수 있다. 도 4에서 도면부호 L_GS1 내지 L_GSg는 제1 좌측 게이트 신호 내지 제g 좌측 게이트 신호를 의미한다. 예를 들어, 제1 좌측 게이트 신호(L_GS1)는 제1 좌측 게이트 펄스(L_GP1) 및 제1 좌측 게이트 오프 신호(L_Goff1)를 포함하며, 제g 좌측 게이트 신호(L_GSg)는 제g 좌측 게이트 펄스(L_GPg) 및 제g 좌측 게이트 오프 신호(L_Goffg)를 포함한다.
우측 게이트 드라이버(200b)는 비표시영역(130) 중 제2 비표시영역(132)에 구비되며, 게이트 라인들(GL1 to GLg)로 우측 게이트 펄스들(R_GP1 to R_GPg) 및 우측 게이트 오프 신호들(R_Goff1 to R_Goffg)을 출력할 수 있다. 도 4에서 도면부호 R_GS1 내지 R_GSg는 제1 우측 게이트 신호 내지 제g 우측 게이트 신호를 의미한다. 예를 들어, 제1 우측 게이트 신호(R_GS1)는 제1 우측 게이트 펄스(R_GP1) 및 제1 우측 게이트 오프 신호(R_Goff1)를 포함하며, 제g 우측 게이트 신호(L_GSg)는 제g 우측 게이트 펄스(R_GPg) 및 제g 우측 게이트 오프 신호(R_Goffg)를 포함한다.
비표시영역(130) 중 제1 게이트 라인(GL1)의 상단에는 적어도 하나의 게이트 라인이 더 구비될 수 있으며, 제g 게이트 라인(GLg)의 하단에는 적어도 하나의 게이트 라인이 더 구비될 수 있다. 도 1에는 제1 게이트 라인(GL1)의 상단에 두 개의 더미 게이트 라인들(GL-1, GL-2)이 구비되고, 제g 게이트 라인(GLg)의 하단에 두 개의 더미 게이트 라인들(GLg+1, GLg+2)가 구비되어 있는 표시패널(100)이 도시되어 있다.
이 경우, 좌측 게이트 드라이버(200a) 및 우측 게이트 드라이버(200b)는 더미 게이트 라인들로 게이트 펄스들 및 게이트 오프 신호들을 출력할 수 있다.
좌측 게이트 드라이버(200a)는 제1 좌측 게이트 스테이지(L_Stage 1) 내지 제g 좌측 게이트 스테이지(L_Stage g)를 포함한다. 제1 좌측 게이트 스테이지(L_Stage 1) 내지 제g 좌측 게이트 스테이지(L_Stage g) 각각은 적어도 하나의 게이트 펄스를 출력할 수 있다. 이하의 설명에서 모든 게이트 펄스들이 언급되어야 하는 경우, 또는 게이트 펄스들의 순서가 필요하지 않은 경우, 또는 게이트 펄스가 출력되는 게이트 드라이버가 한정될 필요가 없는 경우에는, 간단한 표현으로서, 게이트 펄스가 이용될 수 있다. 모든 스테이지들이 총칭되어야 하는 경우, 또는 스테이지들의 순서가 필요하지 않은 경우에는, 간단한 표현으로서, 스테이지가 이용될 수 있다. 모든 게이트 오프 신호들이 총칭되어야 하는 경우, 또는 게이트 오프 신호들의 순서가 필요하지 않은 경우에는, 간단한 표현으로서, 게이트 오프 신호가 이용될 수 있다. 또한, 이하의 설명에서, 제n 좌측 게이트 펄스(L_GPn) 및 제n 좌측 게이트 오프 신호(L_Goffn)를 출력하는 스테이지는 제n 좌측 스테이지(L_Stage n)라 한다. 여기서, n은 g보다 작거나 같은 자연수이다,
우측 게이트 드라이버(200b)는 제1 우측 게이트 스테이지(R_Stage 1) 내지 제g 우측 게이트 스테이지(R_Stage g)를 포함한다. 제1 우측 게이트 스테이지(R_Stage 1) 내지 제g 우측 게이트 스테이지(R_Stage g) 각각은 적어도 하나의 게이트 펄스를 출력할 수 있다. 이하의 설명에서, 제n 우측 게이트 펄스(R_GPn) 및 제n 우측 게이트 오프 신호(R_Goffn)를 출력하는 스테이지는 제n 우측 스테이지(R_Stage n)라 한다.
이하에서는, 제n 좌측 스테이지(L_Stage n) 및 제n 우측 스테이지(R_Stage n)를 참조하여 본 발명이 설명된다. 제n 좌측 스테이지(L_Stage n) 및 제n 우측 스테이지(R_Stage n)에 대한 이하의 설명은 나머지 스테이지들에도 동일하게 적용될 수 있다.
도 5는 도 4에 도시된 스테이지들의 구조를 개략적으로 나타낸 예시도이며, 특히, 제n 좌측 스테이지(L_Stage n) 및 제n 우측 스테이지(R_Stage n)를 개략적으로 나타낸 예시도들이다.
스테이지들 각각은 복수의 트랜지스터들을 포함할 수 있고, 스테이지들 각각으로는 게이트 제어신호(GCS)들이 공급될 수 있다. 스테이지들 각각은 다양한 종류의 신호들 및 전압들을 이용하여 게이트 펄스들을 생성한 후 게이트 펄스들을 순차적으로 게이트 라인들(GL1 to GLg)로 공급한다.
이를 위해, 제n 좌측 스테이지(L_Stage n)는, 도 5에 도시된 바와 같이, 제n 좌측 리플 트랜지스터(L_Trpn)를 포함하는 제n 좌측 신호 생성부(210a) 및 제n 좌측 신호 생성부(210a)에서 생성되는 제n 좌측 제어신호에 따라 제n 좌측 게이트 오프 신호(L_Goffn)와 제n 좌측 게이트 펄스(L_GPn)를 출력하는 제n 좌측 신호 출력부(220a)를 포함한다.
제n 우측 스테이지(R_Stage n)는 제n 우측 리플 트랜지스터(R_Trpn)를 포함하는 제n 우측 신호 생성부(210b) 및 제n 우측 신호 생성부(210b)에서 생성되는 제n 우측 제어신호에 따라 제n 우측 게이트 오프 신호(R_Goffn)와 제n 우측 게이트 펄스(R_GPn)를 출력하는 제n 우측 신호 출력부(220b)를 포함한다.
이 경우, 제n 좌측 게이트 오프 신호(L_Goffn)와 제n 우측 게이트 오프 신호(R_Goffn)는 제n 게이트 라인(GLn)으로 번갈아 가며 출력된다.
제n 좌측 신호 출력부(220a)는 제n 좌측 게이트 펄스(L_GPn)를 출력하는 제n 좌측 풀 업 트랜지스터(L_Tun) 및 제n 좌측 게이트 오프 신호(L_Goffn)를 출력하는 제n 좌측 풀 다운 트랜지스터(L_Tdn)를 포함한다. 제n 좌측 풀 업 트랜지스터(L_Tun)의 게이트와 출력 단자 사이에는 출력을 안정화시키기 위한 캐패시터(C)가 구비될 수 있다.
제n 좌측 신호 생성부(210a)는 제n 좌측 풀 업 트랜지스터(L_Tun)와 제n 좌측 풀 다운 트랜지스터(L_Tdn)를 구동하기 위한 신호들을 생성한다.
제n 우측 신호 출력부(220b)는 제n 우측 게이트 펄스(R_GPn)를 출력하는 제n 우측 풀 업 트랜지스터(R_Tun) 및 제n 우측 게이트 오프 신호(R_Goffn)를 출력하는 제n 우측 풀 다운 트랜지스터(R_Tdn)를 포함한다. 제n 우측 풀 업 트랜지스터(R_Tun)의 게이트와 출력 단자 사이에는 출력을 안정화시키기 위한 캐패시터(C)가 구비될 수 있다.
제n 우측 신호 생성부(210b)는 제n 우측 풀 업 트랜지스터(R_Tun)와 제n 우측 풀 다운 트랜지스터(R_Tdn)를 구동하기 위한 신호들을 생성한다.
첫째, 제n 좌측 신호 생성부(210a)는 복수의 트랜지스터들을 포함할 수 있다. 도 5에는 본 발명에 적용되는 제n 좌측 신호 생성부(210a)의 기본 구조 및 기본 기능을 설명하기 위해, 세 개의 트랜지스터들(Tst, Trs, L_Trpn) 및 인버터(IN)를 포함하는 제n 좌측 신호 생성부(210a)가 도시되어 있다. 즉, 도 5에는 본 발명에 적용되는 제n 좌측 신호 생성부(210a)의 하나의 예가 개략적으로 도시되어 있다.
스타트 트랜지스터(Tst)는 스타트 신호(Vst)에 의해 턴온되어, 고전압(VD)을 제n 좌측 Q노드(L_Qn)를 통해 좌측 신호 출력부(220a)로 공급한다. 스타트 트랜지스터(Tst)를 통과한 고전압(VD)은 인버터(IN)에 의해 고전압 보다 낮은 전압으로 변환되어 제n 좌측 Qb노드(L_Qbn)로 전송될 수 있다.
스타트 트랜지스터(Tst)가 턴오프되고, 리셋 신호(Rest)에 의해 리셋 트랜지스터(Trs)가 턴온되면, 저전압(GVSS)이 리셋 트랜지스터(Trs)를 통해 제n 좌측 Q노드(L_Qn)로 공급될 수 있다. 저전압(GVSS)은 인버터(IN)에 의해 저전압(GVSS)보다 높은 전압으로 변환되어 제n 좌측 Qb노드(L_Qbn)로 공급될 수 있다. 인버터(IN)는 상기한 바와 같은 기능을 수행하기 위해 적어도 하나의 트랜지스터를 포함하는 다양한 구조로 형성될 수 있다.
제n 좌측 리플 트랜지스터(L_Trpn)의 제1 단자는 제n 좌측 Q노드(L_Qn)에 연결되고, 제n 좌측 리플 트랜지스터(L_Trpn)의 제2 단자는 제1 전압 단자에 연결되며, 제n 좌측 리플 트랜지스터(L_Trpn)의 게이트는 제n 좌측 게이트 오프 신호(L_Goffn)의 출력을 제어하는 제n 좌측 풀 다운 트랜지스터(L_Tdn)의 게이트에 연결된다.
여기서, 제1 전압 단자로는 저전압(GVSS)이 공급된다. 즉, 제1 전압 단자로는 제n 좌측 풀 업 트랜지스터(L_Tun)를 오프시킬 수 있는 저전압(GVSS)이 공급될 수 있다.
제n 좌측 리플 트랜지스터(L_Trpn)의 게이트와 제n 좌측 풀 다운 트랜지스터(L_Tdn)의 게이트는 제n 좌측 리플 클럭(L_DCLK(n))이 공급되는 단자에 연결된다. 따라서, 제n 좌측 리플 트랜지스터(L_Trpn)의 게이트와 제n 좌측 풀 다운 트랜지스터(L_Tdn)의 게이트로는 제n 좌측 리플 클럭(L_DCLK(n))이 공급된다.
둘째, 제n 우측 신호 생성부(210b)는 복수의 트랜지스터들을 포함할 수 있다. 도 5에는 본 발명에 적용되는 제n 우측 신호 생성부(210b)의 기본 구조 및 기본 기능을 설명하기 위해, 세개의 트랜지스터들(Tst, Trs, R_Trpn) 및 인버터(IN)를 포함하는 제n 우측 신호 생성부(210b)가 도시되어 있다. 즉, 도 5에는 본 발명에 적용되는 제n 우측 신호 생성부(210b)의 하나의 예가 개략적으로 도시되어 있다.
스타트 트랜지스터(Tst)는 스타트 신호(Vst)에 의해 턴온되어, 고전압(VD)을 제n 우측 Q노드(R_Qn)를 통해 우측 신호 출력부(220b)로 공급한다.
스타트 트랜지스터(Tst)가 턴오프되고, 리셋 신호(Rest)에 의해 리셋 트랜지스터(Trs)가 턴온되면, 저전압(GVSS)이 리셋 트랜지스터(Trs)를 통해 제n 우측 Q노드(R_Qn)로 공급될 수 있다. 인버터(IN)는 적어도 하나의 트랜지스터를 포함하는 다양한 구조로 형성될 수 있다.
제n 우측 리플 트랜지스터(R_Trpn)의 제1 단자는 제n 우측 Q노드(R_Qn)에 연결되고, 제n 우측 리플 트랜지스터(R_Trpn)의 제2 단자는 제1 전압 단자에 연결되며, 제n 우측 리플 트랜지스터(R_Trpn)의 게이트는 제n 우측 리플 클럭(R_DCLK(n))이 공급되는 단자에 연결된다.
따라서, 제n 우측 리플 트랜지스터(R_Trpn)의 게이트로는 제n 우측 리플 클럭(R_DCLK(n))이 공급된다.
상기에서 설명된 바와 같이, 제n 좌측 리플 트랜지스터(L_Trpn)의 게이트는 제n 좌측 게이트 오프 신호(L_Goffn)의 출력을 제어하는 제n 좌측 풀 다운 트랜지스터(L_Tdn)의 게이트에 연결된다.
그러나, 제n 우측 리플 트랜지스터(R_Trpn)의 게이트는 제n 우측 게이트 오프 신호(R_Goffn)의 출력을 제어하는 제n 우측 풀 다운 트랜지스터(R_Tdn)의 게이트와 연결되어 있지 않다. 제n 우측 풀 다운 트랜지스터(R_Tdn)의 게이트는 제n 우측 스테이지(R_Stagen)의 후단 스테이지, 예를 들어, 제n+1 우측 스테이지에 구비된 제n+1 우측 리플 트랜지스터의 게이트와 연결된다. 이 경우, 제n 우측 리플 트랜지스터(R_Trpn)의 게이트는 제n 우측 스테이지(R_Stagen)의 전단 스테이지, 예를 들어, 제n-1 우측 스테이지에 구비된 제n-1 우측 풀 다운 트랜지스터의 게이트와 연결될 수 있다.
부연하여 설명하면, 제n 좌측 스테이지(L_Stagen)와 제n 우측 스테이지(R_Stagen) 각각에 구비된 Qb노드에 의해 제n 좌측 게이트 오프 신호(L_Goffn)와 제n 우측 게이트 오프 신호(R_Goffn)의 출력이 제어된다. 이 경우, 제n 좌측 스테이지(L_Stagen)에 구비된 제n 좌측 Qb노드(L_Qbn)와 제n 좌측 리플 트랜지스터(L_Trpn)의 게이트는 연결되어 있으나, 제n 우측 스테이지(R_Stagn)에 구비된 제n 우측 Qb노드(R_Qbn)는 제n+1 우측 스테이지에 구비된 제n+1 우측 리플 트랜지스터의 게이트와 연결된다.
셋째, 제n 좌측 신호 출력부(220a)는 제n 좌측 게이트 펄스(L_GPn)를 출력하는 제n 좌측 풀 업 트랜지스터(L_Tun)를 포함하고, 제n 좌측 풀 업 트랜지스터(L_Tun)의 게이트는 제n 좌측 Q노드(L_Qn)에 연결된다.
제n 좌측 신호 출력부(220a)는 제n 좌측 게이트 오프 신호(L_Goffn)를 출력하는 제n 좌측 풀 다운 트랜지스터(L_Tdn)를 포함하고, 제n 좌측 풀 다운 트랜지스터(L_Tdn)의 게이트는 제n 좌측 리플 트랜지스터(L_Trpn)의 게이트와 연결된다.
넷째, 제n 우측 신호 출력부(220b)는 제n 우측 게이트 펄스(R_GPn)를 출력하는 제n 우측 풀 업 트랜지스터(R_Tun)를 포함하고, 제n 우측 풀 업 트랜지스터(R_Tun)의 게이트는 제n 우측 Q노드(R_Qn)에 연결된다.
제n 우측 신호 출력부(220b)는 제n 우측 게이트 오프 신호(R_Goffn)를 출력하는 제n 우측 풀 다운 트랜지스터(R_Tdn)를 포함하고, 제n 우측 풀 다운 트랜지스터(R_Tdn)의 게이트는, 제n 우측 스테이지(R_Stagen)의 후단 스테이지, 예를 들어, 제n+1 우측 스테이지에 구비된 제n+1 우측 리플 트랜지스터의 게이트와 연결된다.
도 6은 도 4에 도시된 스테이지들의 구조를 구체적으로 나타낸 예시도이다. 도 6에 도시된 제n-1 좌측 스테이지(L_Stage n-1) 내지 제n+1 좌측 스테이지(L_Stage n+1) 및 제n-1 우측 스테이지(R_Stage n-1) 내지 제n+1 우측 스테이지(R_Stage n+1)의 기본적인 구조는, 도 5를 참조하여 설명된 제n 좌측 스테이지(L_Stage n) 및 제n 우측 스테이지(R_Stage n)의 기본적인 구조와 동일하다. 따라서, 이하에서는, 도 5를 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다.
첫째, 도 6에 도시된 제n-1 좌측 스테이지(L_Stage n-1) 내지 제n+1 좌측 스테이지(L_Stage n+1)는 동일한 형태로 형성된다. 따라서, 이하에서는 제n 좌측 스테이지(L_Stage n)의 구조가 설명된다. 도 6에 도시된 제n 좌측 스테이지(L_Stage n)에는, 도 5에 도시된 제n 좌측 스테이지와 비교할 때, 인버터(IN)의 구조가 세부적으로 그려져 있다.
예를 들어, 도 6에 도시된 제n 좌측 스테이지(L_Stage n)의 인버터(IN)는, 제1 내지 제4 트랜지스터(T1 to T4)를 포함한다.
제1 트랜지스터(T1)의 제1 단자 및 게이트는 제n 좌측 리플 클럭(L_DCLK(n))이 입력되는 단자와 연결되며, 제2 단자는 제2 트랜지스터(T2)의 제1 단자와 연결된다.
제2 트랜지스터(T2)의 제1 단자는 제1 트랜지스터(T1)의 제2 단자와 연결되고, 게이트는 제n 좌측 Q노드(L_Qn)에 연결되며, 제2 단자는 저전압(GVSS)이 공급되는 단자와 연결된다.
제3 트랜지스터(T3)의 제1 단자는 제n 좌측 리플 클럭(L_DCLK(n))이 입력되는 단자와 연결되고, 제2 단자는 제4 트랜지스터(T4)의 제1 단자에 연결되며, 게이트는 제1 트랜지스터(T1)의 제2 단자 및 제2 트랜지스터(T2)의 제1 단자에 연결된다.
제4 트랜지스터(T4)의 제1 단자는 제3 트랜지스(T3)터의 제2 단자와 연결되고, 게이트는 제n 좌측 Q노드(L_Qn)에 연결되며, 제2 단자는 저전압(GVSS)이 공급되는 단자와 연결된다.
제n 좌측 스테이지(L_Stagen)의 인버터(IN)는 상기에서 설명된 구조 이외에도 다양한 형태로 형성될 수 있다.
제n 좌측 스테이지(L_Stage n)의 스타트 트랜지스터(Tst)의 제1 단자와 게이트로는 전단 스테이지, 예를 들어, 제n-1 좌측 스테이지(L_Stage n-1)에서 출력된 제n 좌측 게이트 신호(L_GS(n-1))가 입력될 수 있다.
제n 좌측 스테이지(L_Stage n)의 리셋 트랜지스터(Trs)의 게이트로는 후단 스테이지, 예를 들어, 제n+1 좌측 스테이지(L_Stage n+1)에서 출력된 제n 좌측 게이트 신호(L_GS(n+1))가 입력될 수 있다.
상기에서 설명된 바와 같은 차이점들을 제외한, 제n 좌측 스테이지(L_Stage n)의 나머지 구성요소들의 구조 및 특징은, 도 5를 참조하여 설명된 제n 좌측 스테이지의 구조 및 특징과 동일하므로, 이에 대한 상세한 설명은 생략된다.
둘째, 도 6에 도시된 제n-1 우측 스테이지(R_Stage n-1) 내지 제n+1 우측 스테이지(R_Stage n+1)는 동일한 형태로 형성된다. 따라서, 이하에서는 제n 우측 스테이지(L_Stage n)의 구조가 설명된다. 도 6에 도시된 제n 우측 스테이지(R_Stage n)에는, 도 5에 도시된 제n 우측 스테이지와 비교할 때, 인버터(IN)의 구조가 세부적으로 그려져 있다.
예를 들어, 도 6에 도시된 제n 우측 스테이지(R_Stage n)의 인버터(IN)는, 제1 내지 제4 트랜지스터(T1 to T4)를 포함한다.
제1 트랜지스터(T1)의 제1 단자 및 게이트는 제n 우측 리플 클럭(R_DCLK(n))이 입력되는 단자와 연결되며, 제2 단자는 제2 트랜지스터(T2)의 제1 단자와 연결된다.
제2 트랜지스터(T2)의 제1 단자는 제1 트랜지스터(T1)의 제2 단자와 연결되고, 게이트는 제n 우측 Q노드(R_Qn)에 연결되며, 제2 단자는 저전압(GVSS)이 공급되는 단자와 연결된다.
제3 트랜지스터(T3)의 제1 단자는 제n 우측 리플 클럭(R_DCLK(n))이 입력되는 단자와 연결되고, 제2 단자는 제4 트랜지스터(T4)의 제1 단자에 연결되며, 게이트는 제1 트랜지스터(T1)의 제2 단자 및 제2 트랜지스터(T2)의 제1 단자에 연결된다.
제4 트랜지스터(T4)의 제1 단자는 제3 트랜지스터(T3)의 제2 단자와 연결되고, 게이트는 제n 우측 Q노드(R_Qn)에 연결되며, 제2 단자는 저전압(GVSS)이 공급되는 단자와 연결된다.
제n 우측 스테이지(L_Stage n)의 인버터(IN)는 상기에서 설명된 구조 이외에도 다양한 형태로 형성될 수 있다.
이 경우, 제n 우측 스테이지(R_Stage n)의 인버터(IN)에 구비된 제1 내지 제4 트랜지스터(T1 to T4)의 배치 구조는 제n 좌측 스테이지(L_Stage n)의 인버터(IN)에 구비된 제1 내지 제4 트랜지스터(T1 to T4)의 배치 구조와 동일하다.
제n 우측 스테이지(R_Stage n)의 스타트 트랜지스터(Tst)의 제1 단자와 게이트로는 전단 스테이지, 예를 들어, 제n-1 우측 스테이지(R_Stage n-1)에서 출력된 제n-1 우측 게이트 신호(R_GS(n-1))가 입력될 수 있다.
제n 우측 스테이지(R_Stage n)의 리셋 트랜지스터(Trs)의 게이트로는 후단 스테이지, 예를 들어, 제n+1 우측 스테이지(R_Stage n+1)에서 출력된 제n 우측 게이트 신호(L_GS(n+1))가 입력될 수 있다.
상기에서 설명된 바와 같은 차이점들을 제외한, 제n 우측 스테이지(R_Stage n)의 나머지 구성요소들의 구조 및 특징은, 도 5를 참조하여 설명된 제n 우측 스테이지의 구조 및 특징과 동일하므로, 이에 대한 상세한 설명은 생략된다.
이하에서는, 도 1 내지 도 8을 참조하여, 본 발명에 따른 표시장치의 구동 방법이 설명된다.
도 7은 본 발명에 따른 표시장치에 적용되는 파형들을 나타낸 예시도이며, 도 8은 본 발명에 따른 표시장치에서 게이트 오프신호가 출력되는 방법을 나타낸 예시도이다. 이하에서는, 제n 좌측 스테이지(L_Stage n) 및 제n 우측 스테이지(R_Stage n)를 기준으로 본 발명이 설명된다. 이하의 설명 중, 도 1 내지 도 6을 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다.
우선, 제1과정(A)에서, 제n 좌측 스테이지(L_Stage n) 및 제n 우측 스테이지(R_Stage n)의 스타트 신호로는 하이 레벨을 갖는 제n-1 게이트 신호(GSn-1)가 입력된다.
이에 따라, 제n 좌측 Q노드(L_Qn) 및 제n 우측 Q노드(R_Qn)가 충전된다.
다음, 제2 과정(B)에서, 제n 좌측 게이트 클럭(L_SCCLK(n)) 및 제n 우측 게이트 클럭(R_SCCLK(n))은 하이 레벨이다. 즉, 제n 좌측 게이트 클럭(L_SCCLK(n)) 및 제n 우측 게이트 클럭(R_SCCLK(n))의 위상은 동일하다. 따라서, 도 7에는 제n 좌측 게이트 클럭(L_SCCLK(n)) 및 제n 우측 게이트 클럭(R_SCCLK(n))이 게이트 클럭(SCCLK(n))으로 표시되어 있다. 이하의 설명 중 제n 좌측 게이트 클럭(L_SCCLK(n)) 및 제n 우측 게이트 클럭(R_SCCLK(n))이 구분될 필요가 없는 경우에는 제n 게이트 클럭(SCCLK(n))이 이용된다.
따라서, 제n 좌측 Q노드(L_Qn)의 레벨이 제n 좌측 게이트 클럭(L_SCCK(n))과 부스팅되어, 제n 좌측 풀 업 트랜지스터(L_Tun)가 턴온된다.
이에 따라, 제n 좌측 풀 업 트랜지스터(L_Tun)를 통해 제n 게이트 라인(GLn)으로 제n 게이트 펄스(GPn)가 출력된다.
이 경우, 제n 우측 스테이지(R_Stage n)에서도 동일한 방법을 통해 제n 게이트 펄스(GPn)가 출력된다.
다음, 제3 과정(C)에서, 제n 좌측 스테이지(L_Stage n) 및 제n 우측 스테이지(R_Stage n)의 리셋 신호로는 하이 레벨을 갖는 제n+1 게이트 신호(GSn+1)가 입력된다. 이에 따라, 제n 좌측 풀 업 트랜지스터(L_Tun)는 턴오프된다. 이 경우, 제n 우측 풀 업 트랜지스터(R_Tun) 역시 턴오프된다.
다음, 제3 과정(C)에서, 제n 우측 Qb노드(R_Qbn)에는 제n+1 우측 스테이지(R_Stage n+1)로부터 하이 레벨을 갖는 제n+1 우측 리플 신호(R_DCLK(n+1))가 입력된다.
이에 따라, 제n 우측 스테이지(R_Stage n)로부터 제n 게이트 라인(GLn)으로 제n_1 우측 게이트 오프 신호(R_Goffn_1st)가 출력된다. 제n_1 우측 게이트 오프 신호(R_Goffn_1st)는 제n 우측 게이트 오프 신호(R_Goffn)를 형성한다.
이 경우, 제n 좌측 스테이지(R_Stage n)로는 로우 레벨을 갖는 제n 좌측 리플 신호(L_DCLK(n))가 입력되기 때문에, 제n 좌측 스테이지(R_Stage n)에서는 게이트 오프 신호가 출력되지 않는다.
다음, 제4 과정(D)에서, 제n 좌측 Qb노드(L_Qbn)에는 하이 레벨을 갖는 제n 좌측 리플 신호(L_DCLK(n))가 입력된다.
이에 따라, 제n 좌측 스테이지(L_Stage n)로부터 제n 게이트 라인(GLn)으로 제n_2 좌측 게이트 오프 신호(L_Goffn_2nd)가 출력된다. 제n_2 좌측 게이트 오프 신호(L_Goffn_2nd)는 제n 좌측 게이트 오프 신호(L_Goffn)를 형성한다.
이 경우, 제n 좌측 Q노드(L_Qn)에는 지속적으로 로우 레벨이 공급된다.
그러나, 제n 좌측 풀 업 트랜지스터(L_Tun)의 제1 단자로는 하이 레벨을 갖는 제n 좌측 게이트 클럭(L_SCCLK(n))이 입력된다. 따라서, 하이 레벨을 갖는 제n 좌측 게이트 클럭(L_SCCLK(n))에 의해 제n 좌측 Q노드에는 리플(Ripple)이 발생될 수 있다.
이 경우, 제n 좌측 Qb노드(L_Qbn)로는 하이 레벨을 갖는 제n 좌측 리플 신호(L_DCLK(n))가 공급되기 때문에, 제n 좌측 리플 트랜지스터(L_Trpn)가 턴온된다. 따라서, 제n 좌측 Q노드(L_Qn)에서 발생된 리플(Ripple)은 제n 좌측 리플 트랜지스터(L_Trpn)를 통해 저전압(GVSS)이 공급되는 단자로 배출될 수 있다.
이 경우, 제n 우측 리플 트랜지스터(R_Trpn)는 제n 좌측 리플 트랜지스터(L_Trpn)와 동일한 방법으로 구동된다. 따라서, 제n 우측 Q노드(R_Qn)에서 발생된 리플(Ripple)은 제n 우측 리플 트랜지스터(R_Trpn)를 통해 저전압(GVSS)이 공급되는 단자로 배출될 수 있다.
즉, 제n 좌측 리플 신호(L_DCLK(n))와 제n 우측 리플 신호(R_DCLK(n))의 위상이 동일하고, 제n 좌측 게이트 클럭(L_SCCLK(n))과 제n 우측 게이트 클럭(R_SCCLK(n))의 위상이 동일하기 때문에, 상기한 바와 같이, 동일한 동작이 제n 좌측 스테이지(L_Stagen) 및 제n 우측 스테이지(R_Stagen)에서 수행될 수 있다.
다음, 제5 과정(E)에서, 제n 우측 Qb노드(R_Qbn)에는 제n+1 우측 스테이지(R_Stage n+1)로부터 하이 레벨을 갖는 제n+1 우측 리플 신호(R_DCLK(n+1))가 입력된다.
이에 따라, 제n 우측 스테이지(R_Stage n)로부터 제n 게이트 라인(GLn)으로 제n_3 우측 게이트 오프 신호(R_Goffn_3rd)가 출력된다. 제n_3 우측 게이트 오프 신호(R_Goffn_3rd)는 제n 우측 게이트 오프 신호(R_Goffn)를 형성한다.
마지막으로, 제6 과정(F)에서, 제n 좌측 Qb노드(L_Qbn)에는 하이 레벨을 갖는 제n 좌측 리플 신호(L_DCLK(n))가 입력된다.
이에 따라, 제n 좌측 스테이지(L_Stagen)로부터 제n 게이트 라인으로 제n_4 좌측 게이트 오프 신호(L_Goffn_4th)가 출력된다. 제n_4 좌측 게이트 오프 신호(R_Goffn_4th)는 제n 좌측 게이트 오프 신호(L_Goffn)를 형성한다.
이 경우, 제n 좌측 Q노드(L_Qn)에는 지속적으로 로우 레벨이 공급된다. 그러나, 제n 좌측 풀 업 트랜지스터(L_Tun)의 제1 단자로는 하이 레벨을 갖는 제n 좌측 게이트 클럭(L_SCCLK(n))이 입력된다. 따라서, 하이 레벨을 갖는 제n 좌측 게이트 클럭(L_SCCLK(n))에 의해 제n 좌측 Q노드에는 리플(Ripple)이 발생될 수 있다.
이 경우, 제n 좌측 Qb노드(L_Qbn)로는 하이 레벨을 갖는 제n 좌측 리플 신호(L_DCLK(n))가 공급되기 때문에, 제n 좌측 리플 트랜지스터(L_Trpn)가 턴온된다. 따라서, 제n 좌측 Q노드(L_Qn)에서 발생된 리플(Ripple)은 제n 좌측 리플 트랜지스터(L_Trpn)를 통해 저전압(GVSS)이 공급되는 단자로 배출될 수 있다.
이 경우, 제n 우측 리플 트랜지스터(R_Trpn)는 제n 좌측 리플 트랜지스터(L_Trpn)와 동일한 방법으로 구동된다. 따라서, 제n 우측 Q노드(R_Qn)에서 발생된 리플(Ripple)은 제n 우측 리플 트랜지스터(R_Trpn)를 통해 저전압(GVSS)이 공급되는 단자로 배출될 수 있다.
제n 좌측 스테이지(L_Stage n) 및 제n 우측 스테이지(R_Stage n)에서 또 다른 제n 게이트 펄스(GPn)가 출력될 때까지, 제3 과정(C) 내지 제6 과정(F)이 반복됨으로써, 제n 게이트 라인(GLn)으로 제n 게이트 오프 신호가 지속적으로 출력될 수 있다.
즉, 상기한 바와 같은 과정들을 통해, 제n 게이트 라인(GLn)으로는 제n 좌측 스테이지(L_Stage n) 및 제n 우측 스테이지(R_Stage n)로부터 제n 게이트 펄스(GPn)들이 출력된다.
또한, 제n 게이트 라인(GLn)으로는 도 8에 도시된 바와 같이, 제n 우측 스테이지(R_Stage n)로부터 제n_1 우측 게이트 오프 신호(R_Goffn_1st) 및 제n_3 우측 게이트 오프 신호(R_Goffn_3rd)가 출력되며, 제n 좌측 스테이지(L_Stage n)로부터 제n_2 좌측 게이트 오프 신호(L_Goffn_2nd) 및 제n_4 좌측 게이트 오프 신호(L_Goffn_4th)가 출력된다.
이 경우, 제n_1 우측 게이트 오프 신호(R_Goffn_1st), 제n_3 우측 게이트 오프 신호(R_Goffn_3rd), 제n_2 좌측 게이트 오프 신호(L_Goffn_2nd) 및 제n_4 좌측 게이트 오프 신호(L_Goffn_4th)는 제n 게이트 라인으로 공급되는 제n 게이트 오프 신호(Goffn)를 구성한다.
이 경우, 도 8에는 설명의 편의를 위해, 제n_1 우측 게이트 오프 신호(R_Goffn_1st), 제n_3 우측 게이트 오프 신호(R_Goffn_3rd), 제n_2 좌측 게이트 오프 신호(L_Goffn_2nd) 및 제n_4 좌측 게이트 오프 신호(L_Goffn_4th)가 하이레벨의 펄스 형태로 도시되어 있다. 그러나, 상기에서 설명된 예에서, 제n_1 우측 게이트 오프 신호(R_Goffn_1st), 제n_3 우측 게이트 오프 신호(R_Goffn_3rd), 제n_2 좌측 게이트 오프 신호(L_Goffn_2nd) 및 제n_4 좌측 게이트 오프 신호(L_Goffn_4th)는 실질적으로 로우레벨을 갖는 연속적인 신호이다.
즉, 제n 좌측 스테이지(L_Stage n) 및 제n 우측 스테이지(R_Stage n)는 순차적으로 제n 게이트 오프 신호(Goffn)를 제n 게이트 라인(GLn)으로 출력할 수 있다. 이에 따라, 제n 게이트 라인(GLn)으로는 지속적으로 제n 게이트 오프 신호(Goffn)가 출력될 수 있다.
상기한 바와 같은 본 발명에서, 제n 좌측 스테이지(L_Stage n)와 제n 우측 스테이지(R_Stage n) 각각에 구비된 Q노드에 의해 제n 좌측 게이트 펄스(L_GPn)와 제n 우측 게이트 펄스(R_GPn)의 출력이 제어된다.
이 경우, 제n 좌측 스테이지(L_Stage n)에 구비되어 제n 좌측 스테이지(L_Stage n)의 제n 좌측 Q노드(L_Qn)에서 발생되는 리플을 제거하는 제n 좌측 리플 트랜지스터(L_Trpn)와, 제n 우측 스테이지(R_Stage n)에 구비되어 제n 우측 스테이지(R_Stage n)의 제n 우측 Q노드(R_Qn)에서 발생되는 리플을 제거하는 제n 우측 리플 트랜지스터(R_Trpn)는 온 동작 및 오프 동작을 동시에 지속적으로 수행한다.
제n 좌측 리플 트랜지스터(L_Trpn) 및 제n 우측 리플 트랜지스터(R_Trpn) 각각이 턴온 과정 및 턴오프 과정을 반복하기 때문에, 제n 좌측 리플 트랜지스터(L_Trpn) 및 제n 우측 리플 트랜지스터(R_Trpn)는 열화되지 않을 수 있으며, 제n 좌측 리플 트랜지스터(L_Trpn) 및 제n 우측 리플 트랜지스터(R_Trpn)가 열화되는 속도가 감소될 수 있다. 따라서, 제n 좌측 리플 트랜지스터(L_Trpn) 및 제n 우측 리플 트랜지스터(R_Trpn)를 포함하는 본 발명에 따른 표시장치의 신뢰성이 향상될 수 있다.
이하에서는, 본 발명의 특징들이 설명된다.
첫째, 본 발명에서, 제n 좌측 게이트 펄스(L_GPn) 생성을 위해 제n 좌측 스테이지(L_Stage n)로 공급되는 제n 좌측 게이트 클럭(L_SCCLK(n))의 위상과, 제n 좌측 리플 트랜지스터(L_Trpn)를 구동하기 위해 공급되는 제n 좌측 리플 클럭(L_DCLK(n))의 위상이 동일하며, 제n 우측 게이트 펄스(R_GPn) 생성을 위해 제n 우측 스테이지(R_Stage n)로 공급되는 제n 우측 게이트 클럭(R_SCCLK(n))의 위상과, 제n 우측 리플 트랜지스터(R_Trpn)를 구동하기 위해 공급되는 제n 우측 리플 클럭(R_DCLK(n))의 위상은 동일하다.
즉, 제n 좌측 리플 트랜지스터(L_Trpn)는 하이 레벨을 갖는 제n 좌측 게이트 클럭(L_SCCLK(n))에 의해 제n 좌측 Q노드(L_Qn)에서 리플이 발생될 때만 턴온되며, 제n 우측 리플 트랜지스터(R_Trpn)는 하이 레벨을 갖는 제n 우측 게이트 클럭(R_SCCLK(n))에 의해 제n 우측 Q노드(R_Qn)에서 리플이 발생될 때만 턴온된다. 따라서, 상기에서 설명된 바와 같이, 제n 좌측 리플 트랜지스터(L_Trpn) 및 제n 우측 리플 트랜지스터(R_Trpn)가 열화되는 속도가 감소될 수 있다.
둘째, 제n 좌측 리플 트랜지스터(L_Trpn)를 구동하기 위해 공급되는 제n 좌측 리플 클럭(L_DCLK(n))의 위상과, 제n 우측 리플 트랜지스터(R_Trpn)를 구동하기 위해 공급되는 제n 우측 리플 클럭(R_DCLK(n))의 위상은 동일하다.
즉, 제n 좌측 리플 트랜지스터(L_Trpn)의 게이트로는 제n 좌측 리플 클럭(L_DCLK(n))이 공급되고, 상기 제n 우측 리플 트랜지스터(R_Trpn)의 게이트로는 제n 우측 리플 클럭(R_DCLK(n))이 공급되며, 제n 좌측 리플 클럭(L_DCLK(n))의 위상과 제n 우측 리플 클럭(R_DCLK(n))의 위상은 동일하다.
따라서, 제n 좌측 리플 트랜지스터(L_Trpn) 및 제n 우측 리플 트랜지스터(R_Trpn)는 온 동작 및 오프 동작을 동시에 수행할 수 있다.
셋째, 제n 좌측 리플 트랜지스터(L_Trpn)가 턴온될 때, 제n 좌측 스테이지(L_Stage n)에서 제n 게이트 라인(GLn)으로 제n 좌측 게이트 오프 신호(L_Goffn)가 출력되며, 제n 좌측 리플 트랜지스터(L_Trpn) 및 제n 우측 리플 트랜지스터(R_Trpn)가 턴 오프될 때, 제n 우측 스테이지(R_Stage n)에서 제n 게이트 라인(GLn)으로 제n 우측 게이트 오프 신호(R_Goffn)가 출력된다.
즉, 제n 좌측 스테이지(L_Stage n)에서 출력되는 제n 좌측 게이트 오프 신호(L_Goffn)와, 제n 우측 스테이지(R_Stage n)에서 출력되는 제n 우측 게이트 오프 신호(R_Goffn)는 제n 게이트 라인(GLn)으로 번갈아 가며 출력된다.
부연하여 설명하면, 본 발명에서는, 게이트 라인의 양쪽에 구비된 두 개의 스테이지들로부터 게이트 오프 신호가 번갈아 가며 출력되기 때문에, 게이트 라인에 지속적으로 게이트 오프 신호가 공급될 수 있다. 따라서, 게이트 라인이 플로팅되지 않으며, 이에 따라, 게이트 라인과 연결되어 있는 스위칭 트랜지스터들이 비정상적으로 구동되지 않는다. 따라서, 표시장치의 신뢰도가 향상될 수 있다.
도 9는 도 4에 도시된 스테이지들의 구조를 구체적으로 나타낸 또 다른 예시도이다. 도 9에 도시된 제n-1 좌측 스테이지(L_Stage n-1) 내지 제n+1 좌측 스테이지(L_Stage n+1) 및 제n-1 우측 스테이지(R_Stage n-1) 내지 제n+1 우측 스테이지(R_Stage n+1)의 기본적인 구조는, 도 5 및 도 6을 참조하여 설명된 제n 좌측 스테이지(L_Stage n) 및 제n 우측 스테이지(R_Stage n)의 기본적인 구조와 동일하다. 따라서, 이하에서는, 도 5 및 도 6을 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명되며, 특히, 도 9에 도시된 스테이지들의 특징이 간단히 설명된다. 도 9에서 n은 g/2 보다 작거나 같은 자연수이며, 짝수이다.
첫째, 도 9에 도시된 제n 좌측 스테이지(L_Stage n)의 제n 좌측 신호 생성부(210a)의 구조는 도 6에 도시된 제n 좌측 스테이지(L_Stage n)의 제n 좌측 신호 생성부(210a)의 구조와 동일하다.
둘째, 도 6에 도시된 제n 좌측 신호 출력부(220a)는 제n 좌측 풀 업 트랜지스터(L_Tun)만을 포함한다.
그러나, 도 9에 도시된 제n 좌측 신호 출력부(220a)는 제n 좌측 풀 업 트랜지스터(L_Tun) 및 제n_2 좌측 풀 업 트랜지스터(L_Tun_2)를 포함한다.
도 9에 도시된 제n 좌측 신호 출력부(220a)에 대한 설명에서는, 제n 좌측 풀 업 트랜지스터(L_Tun)는 제n_1 좌측 풀 업 트랜지스터(L_Tun_1)라 한다. 즉, 도 9에 도시된 제n_1 좌측 풀 업 트랜지스터(L_Tun_1)의 게이트는 제n 좌측 Q노드에 연결된다.
제n_2 좌측 풀 업 트랜지스터(L_Tun_2)의 게이트 역시 제n 좌측 Q노드에 연결된다.
셋째, 도 6에 도시된 제n 좌측 신호 출력부(220a)는 제n 좌측 풀 다운 트랜지스터(L_Tdn)만을 포함한다.
그러나, 도 9에 도시된 제n 좌측 신호 출력부(220a)는 제n 좌측 풀 다운 트랜지스터(L_Tdn) 및 제n_2 좌측 풀 다운 트랜지스터(L_Tdn_2)를 포함한다. 제n_2 좌측 풀 다운 트랜지스터(L_Tdn)는 제n_2 좌측 풀 업 트랜지스터(L_Tun)에 연결되어 있다.
도 9에 도시된 제n 좌측 신호 출력부(220a)에 대한 설명에서는, 제n 좌측 풀 다운 트랜지스터(L_Tdn)는 제n_1 좌측 풀 다운 트랜지스터(L_Tdn_1)라 한다. 즉, 도 9에 도시된 제n_1 좌측 풀 다운 트랜지스터(L_Tdn_1)의 게이트는 제n 좌측 Qb노드(L_Qbn)에 연결된다.
제n_2 좌측 풀 다운 트랜지스터(L_Tdn_2)의 게이트 역시 제n 좌측 Qb노드(L_Qbn)에 연결된다. 따라서, 제n_2 좌측 풀 다운 트랜지스터(L_Tdn_2)의 게이트는 제n 좌측 리플 트랜지스터(L_Trpn)의 게이트와도 연결되어 있다.
넷째, 도 9에 도시된 제n 우측 스테이지(R_Stage n)의 제n 우측 신호 생성부(210b)의 구조는 도 6에 도시된 제n 우측 스테이지(R_Stage n)의 제n 우측 신호 생성부(210b)의 구조와 동일하다.
다섯째, 도 6에 도시된 제n 우측 신호 출력부(220b)는 제n 우측 풀 업 트랜지스터(R_Tun)만을 포함한다.
그러나, 도 9에 도시된 제n 우측 신호 출력부(220b)는 제n 우측 풀 업 트랜지스터(R_Tun) 및 제n_2 우측 풀 업 트랜지스터(R_Tun_2)를 포함한다.
도 9에 도시된 제n 우측 신호 출력부(220b)에 대한 설명에서는, 제n 우측 풀 업 트랜지스터(R_Tun)는 제n_1 우측 풀 업 트랜지스터(R_Tun_1)라 한다. 즉, 도 9에 도시된 제n_1 우측 풀 업 트랜지스터(R_Tun_1)의 게이트는 제n 우측 Q노드(R_Qn)에 연결된다.
제n_2 우측 풀 업 트랜지스터(R_Tun_2)의 게이트 역시 제n 우측 Q노드(R_Qn)에 연결된다.
여섯째, 도 6에 도시된 제n 우측 신호 출력부(220b)는 제n 우측 풀 다운 트랜지스터(R_Tdn)만을 포함한다.
그러나, 도 9에 도시된 제n 우측 신호 출력부(220b)는 제n 우측 풀 다운 트랜지스터(R_Tdn) 및 제n_2 우측 풀 다운 트랜지스터(R_Tdn_2)를 포함한다. 제n_2 우측 풀 다운 트랜지스터(R_Tdn_2)는 제n_2 우측 풀 업 트랜지스터(R_Tun_2)에 연결되어 있다.
도 9에 도시된 제n 우측 신호 출력부(220b)에 대한 설명에서는, 제n 우측 풀 다운 트랜지스터(R_Tdn)는 제n_1 우측 풀 다운 트랜지스터(R_Tdn_1)라 한다. 이 경우, 도 9에 도시된 제n_1 우측 풀 다운 트랜지스터(R_Tdn_1)의 게이트는 제n+1 스테이지에 구비된 제n+1 우측 리플 트랜지스터(R_Trpn+1)의 게이트에 연결된다.
제n_2 우측 풀 다운 트랜지스터(R_Tdn_2)의 게이트는 제n-1 우측 스테이지(R_Stage n-1)에 구비된 제n-1 우측 리플 트랜지스터(R_Trpn-1)의 게이트와 연결된다.
즉, 도 9에 도시된 제n 좌측 스테이지(L_Stage n) 및 제n 우측 스테이지(R_Stage n)는 두 개의 게이트 라인들(GL2n-1, GL2n)과 연결되어 있으며, 두 개의 게이트 라인들(GL2n-1, GL2n) 각각으로 게이트 펄스 및 게이트 오프 신호를 출력할 수 있다.
이하에서는, 도 9 및 도 10을 참조하여, 도 9에 도시된 스테이지들을 포함하는 본 발명에 따른 표시장치의 구동 방법이 설명된다.
도 10은 도 9에 도시된 스테이지들에 적용되는 파형들을 나타낸 예시도이다. 이하에서는, 제n 좌측 스테이지(L_Stage n) 및 제n 우측 스테이지(R_Stage n)를 기준으로 본 발명이 설명된다. 이하의 설명 중, 도 1 내지 도 9를 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다.
우선, 제1과정(H)에서, 제n 좌측 스테이지(L_Stage n) 및 제n 우측 스테이지(R_Stage n)의 스타트 신호로는 하이 레벨을 갖는 제n-1 게이트 신호(GSn-1)가 입력된다.
이에 따라, 제n 좌측 Q노드(L_Qn) 및 제n 우측 Q노드(R_Qn)가 충전된다.
다음, 제2 과정(I)에서, 제n 좌측 게이트 클럭(L_SCCLK(n))과 제n+1 좌측 게이트 클럭(L_SCCLK(n+1))은 순차적으로 하이 레벨이 되며, 제n 우측 게이트 클럭(R_SCCLK(n))과 제n+1 우측 게이트 클럭(R_SCCLK(n+1))은 순차적으로 하이 레벨이다. 즉, 제n 좌측 게이트 클럭(L_SCCLK(n)) 및 제n 우측 게이트 클럭(R_SCCLK(n))의 위상은 동일하며, 제n+1 좌측 게이트 클럭(L_SCCLK(n+1)) 및 제n+1 우측 게이트 클럭(R_SCCLK(n+1))의 위상은 동일하다. 따라서, 도 9에는 제n 좌측 게이트 클럭(L_SCCLK(n)) 및 제n 우측 게이트 클럭(R_SCCLK(n))이 제n 게이트 클럭(SCCLK(n))으로 표시되어 있으며, 제n+1 좌측 게이트 클럭(L_SCCLK(n+1)) 및 제n+1 우측 게이트 클럭(R_SCCLK(n+1))이 제n+1 게이트 클럭(SCCLK(n+1))으로 표시되어 있다. 이하의 설명 중 제n 좌측 게이트 클럭(L_SCCLK(n)) 및 제n 우측 게이트 클럭(R_SCCLK(n))이 구분될 필요가 없는 경우에는 제n 게이트 클럭(SCCLK(n))이 이용되며, 제n+1 좌측 게이트 클럭(L_SCCLK(n+1)) 및 제n+1 우측 게이트 클럭(R_SCCLK(n+1))이 구분될 필요가 없는 경우에는 제n+1 게이트 클럭(SCCLK(n+1))이 이용된다.
따라서, 제n 좌측 Q노드(L_Qn)의 레벨이 제n 좌측 게이트 클럭(L_SCCK(n)) 및 제n+1 좌측 게이트 클럭(L_SCCLK(n+1))과 함께 부스팅되어, 제n_1 좌측 풀 업 트랜지스터(L_Tun_1) 및 제n_2 좌측 풀 업 트랜지스터(L_Tun_2)가 턴온된다.
이에 따라, 제n 좌측 풀 업 트랜지스터(L_Tun)를 통해 제2n-1 게이트 라인(GL2n-1) 및 제2n 게이트 라인(GL2n)으로 제2n-1 게이트 펄스(GP2n-1) 및 제2n 게이트 펄스(GP2n)가 순차적으로 출력된다.
이 경우, 제n 우측 스테이지(R_Stage n)에서도 동일한 방법을 통해 제2n-1 게이트 펄스(GP2n-1) 및 제2n 게이트 펄스(GP2n)가 순차적으로 출력된다.
다음, 제3 과정(J)에서, 제n 좌측 스테이지(L_Stage n) 및 제n 우측 스테이지(R_Stage n)의 리셋 신호로는 하이 레벨을 갖는 제n+1 게이트 신호(GSn+1)가 입력된다. 이에 따라, 제n_1 좌측 풀 업 트랜지스터(L_Tun_1) 및 제n_2 좌측 풀 업 트랜지스터(L_Tun_2)는 턴오프된다.
이 경우, 제n_1 우측 풀 업 트랜지스터(R_Tun_1) 및 제n_2 우측 풀 업 트랜지스터(R_Tun_2) 역시 턴오프된다.
다음, 제3 과정(J)에서, 제n_1 우측 Qb노드(R_Qbn_1)에는 제n+1 우측 스테이지(R_Stage n+1)로부터 하이 레벨을 갖는 제n+1 우측 리플 신호(R_DCLK(n+1))가 입력된다. 이에 따라, 제n 우측 스테이지(R_Stage n)로부터 제2n-1 게이트 라인(GL2n-1)으로 제2n-1_1 우측 게이트 오프 신호(R_Goff2n-1_1st)가 출력된다. 제2n-1_1 우측 게이트 오프 신호(R_Goff2n-1_1st)는 제2n-1 우측 게이트 오프 신호를 형성한다.
이 경우, 제n_2 우측 Qb노드(R_Qbn_2)에는 제n-1 우측 스테이지(R_Stage n-1)로부터 하이 레벨을 갖는 제n-1 우측 리플 신호(R_DCLK(n-1))가 입력된다. 이에 따라, 제n 우측 스테이지(R_Stage n)로부터 제2n 게이트 라인(GL2n)으로 제2n_1 우측 게이트 오프 신호(R_Goff2n_1st)가 출력된다. 제2n_1 우측 게이트 오프 신호(R_Goff2n_1st)는 제2n 우측 게이트 오프 신호를 형성한다.
이 경우, 제n 좌측 스테이지(R_Stage n)로는 로우 레벨을 갖는 제n 좌측 리플 신호(L_DCLK(n))가 입력되기 때문에, 제n 좌측 스테이지(R_Stage n)에서는 게이트 오프 신호가 출력되지 않는다.
다음, 제4 과정(K)에서, 제n 좌측 Qb노드(L_Qbn)에는 하이 레벨을 갖는 제n 좌측 리플 신호(L_DCLK(n))가 입력된다. 이에 따라, 제n 좌측 스테이지(L_Stage n)로부터 제2n-1 게이트 라인(GL2n-1)으로 제2n-1_2 좌측 게이트 오프 신호(L_Goff2n-1_2nd)가 출력된다. 제2n-1_2 좌측 게이트 오프 신호(L_Goff2n-1_2nd)는 제2n-1 좌측 게이트 오프 신호를 형성한다.
이 경우, 제n 좌측 스테이지(R_Stage n)로부터 제2n 게이트 라인(GL2n)으로 제2n_2 좌측 게이트 오프 신호(L_Goff2n_2nd)가 출력된다. 제2n_2 좌측 게이트 오프 신호(L_Goff2n_2nd)는 제2n 좌측 게이트 오프 신호를 형성한다.
이 경우, 제n 좌측 Q노드(L_Qn)에는 지속적으로 로우 레벨이 공급된다. 그러나, 제n_1 좌측 풀 업 트랜지스터(L_Tun_1)의 제1 단자 및 제n_2 좌측 풀 업 트랜지스터(Tun_2)의 제1 단자로는 하이 레벨을 갖는 제n 좌측 게이트 클럭(L_SCCLK(n)) 및 제n+1 좌측 게이트 클럭(L_SCCLK(n+1))이 순차적으로 입력된다. 따라서, 하이 레벨을 갖는 제n 좌측 게이트 클럭(L_SCCLK(n)) 및 제n+1 좌측 게이트 클럭(L_SCCLK(n+1))에 의해 제n 좌측 Q노드(L_Qn)에는 리플(Ripple)이 발생될 수 있다.
이 경우, 제n 좌측 Qb노드(L_Qbn)로는 하이 레벨을 갖는 제n 좌측 리플 신호(L_DCLK(n))가 공급되기 때문에, 제n 좌측 리플 트랜지스터(L_Trpn)가 턴온된다. 따라서, 제n 좌측 Q노드(L_Qn)에서 발생된 리플(Ripple)은 제n 좌측 리플 트랜지스터(L_Trpn)를 통해 저전압(GVSS)이 공급되는 단자로 배출될 수 있다.
이 경우, 제n 우측 리플 트랜지스터(R_Trpn)는 제n 좌측 리플 트랜지스터(L_Trpn)와 동일한 방법으로 구동된다. 따라서, 제n 우측 Q노드(R_Qn)에서 발생된 리플(Ripple)은 제n 우측 리플 트랜지스터(R_Trpn)를 통해 저전압(GVSS)이 공급되는 단자로 배출될 수 있다.
다음, 제5 과정(L)에서, 제n_1 우측 Qb노드(R_Qbn_1)에는 제n+1 우측 스테이지(R_Stage n+1)로부터 하이 레벨을 갖는 제n+1 우측 리플 신호(R_DCLK(n+1))가 입력된다. 이에 따라, 제n 우측 스테이지(R_Stage n)로부터 제2n-1 게이트 라인(GL2n-1)으로 제2n-1_3 우측 게이트 오프 신호(R_Goff2n-1_3rd)가 출력된다. 제2n-1_3 우측 게이트 오프 신호(R_Goff2n-1_3rd)는 제2n-1 우측 게이트 오프 신호를 형성한다.
이 경우, 제n_2 우측 Qb노드(R_Qbn_2)에는 제n-1 우측 스테이지(R_Stage n-1)로부터 하이 레벨을 갖는 제n-1 우측 리플 신호(R_DCLK(n-1))가 입력된다. 이에 따라, 제n 우측 스테이지(R_Stage n)로부터 제2n 게이트 라인(GL2n)으로 제2n_3 우측 게이트 오프 신호(R_Goff2n_3rd)가 출력된다. 제2n_3 우측 게이트 오프 신호(R_Goff2n_3rd)는 제2n 우측 게이트 오프 신호를 형성한다.
마지막으로, 제6 과정(M)에서, 제n 좌측 Qb노드(L_Qbn)에는 하이 레벨을 갖는 제n 좌측 리플 신호(L_DCLK(n))가 입력된다.
이에 따라, 제n 좌측 스테이지(L_Stage n)로부터 제2n-1 게이트 라인(GL2n-1)으로 제2n-1_4 좌측 게이트 오프 신호(L_Goff2n-1_4th)가 출력된다. 제2n-1_4 좌측 게이트 오프 신호(R_Goff2n-1_4th)는 제2n-1 좌측 게이트 오프 신호를 형성한다.
또한, 제n 좌측 스테이지(L_Stage n)로부터 제2n 게이트 라인(GL2n)으로 제2n_4 좌측 게이트 오프 신호(L_Goff2n_4th)가 출력된다. 제2n_4 좌측 게이트 오프 신호(R_Goff2n_4th)는 제2n 좌측 게이트 오프 신호를 형성한다.
이 경우, 제n 좌측 Q노드(L_Qn)에는 지속적으로 로우 레벨이 공급된다. 그러나, 제n_1 좌측 풀 업 트랜지스터(L_Tun_1)의 제1 단자로는 하이 레벨을 갖는 제n 좌측 게이트 클럭(L_SCCLK(n))이 입력되고, 제n_2 좌측 풀 업 트랜지스터(L_Tun_2)의 제1 단자로는 하이 레벨을 갖는 제n+1 좌측 게이트 클럭(L_SCCLK(n+1))이 입력된다. 따라서, 하이 레벨을 갖는 제n 좌측 게이트 클럭(L_SCCLK(n)) 및 제n+1 좌측 게이트 클럭(L_SCCLK(n+1))에 의해 제n 좌측 Q노드에는 리플(Ripple)이 발생될 수 있다.
이 경우, 제n 좌측 Qb노드(L_Qbn)로는 하이 레벨을 갖는 제n 좌측 리플 신호(L_DCLK(n))가 공급되기 때문에, 제n 좌측 리플 트랜지스터(L_Trpn)가 턴온된다. 따라서, 제n 좌측 Q노드(L_Qn)에서 발생된 리플(Ripple)은 제n 좌측 리플 트랜지스터(L_Trpn)를 통해 저전압(GVSS)이 공급되는 단자로 배출될 수 있다.
이 경우, 제n 우측 리플 트랜지스터(R_Trpn)는 제n 좌측 리플 트랜지스터(L_Trpn)와 동일한 방법으로 구동된다. 따라서, 제n 우측 Q노드(R_Qn)에서 발생된 리플(Ripple)은 제n 우측 리플 트랜지스터(R_Trpn)를 통해 저전압(GVSS)이 공급되는 단자로 배출될 수 있다.
제n 좌측 스테이지(L_Stage n) 및 제n 우측 스테이지(R_Stage n)에서 또 다른 제n 게이트 펄스가 출력될 때까지, 제3 과정(J) 내지 제6 과정(M)이 반복됨으로써, 제2n-1 게이트 라인(GL2n-1)으로 제2n-1 게이트 오프 신호가 지속적으로 출력될 수 있으며, 제2n 게이트 라인(GL2n)으로 제2n 게이트 오프 신호가 지속적으로 출력될 수 있다.
이 경우, 제2n-1_1 우측 게이트 오프 신호(R_Goff2n-1_1st), 제2n-1_3 우측 게이트 오프 신호(R_Goff2n-1_3rd), 제2n-1_2 좌측 게이트 오프 신호(L_Goff2n-1_2nd) 및 제2n-1_4 좌측 게이트 오프 신호(L_Goff2n-1_4th)는 제2n-1 게이트 라인으로 공급되는 제2n-1 게이트 오프 신호를 구성한다.
즉, 제n 좌측 스테이지(L_Stage n) 및 제n 우측 스테이지(R_Stage n)는 순차적으로 제2n-1 게이트 오프 신호를 제2n-1 게이트 라인(GL2n-1)으로 출력할 수 있다. 이에 따라, 제2n-1 게이트 라인(GL2n-1)으로는 지속적으로 제2n-1 게이트 오프 신호가 출력될 수 있다.
이 경우, 제2n_1 우측 게이트 오프 신호(R_Goff2n_1st), 제2n_3 우측 게이트 오프 신호(R_Goff2n_3rd), 제2n_2 좌측 게이트 오프 신호(L_Goff2n_2nd) 및 제2n_4 좌측 게이트 오프 신호(L_Goff2n_4th)는 제2n 게이트 라인(GL2n)으로 공급되는 제2n 게이트 오프 신호를 구성한다.
즉, 제n 좌측 스테이지(L_Stage n) 및 제n 우측 스테이지(R_Stage n)는 순차적으로 제2n 게이트 오프 신호를 제2n 게이트 라인(GL2n)으로 출력할 수 있다. 이에 따라, 제2n 게이트 라인으로(GL2n)는 지속적으로 제2n 게이트 오프 신호가 출력될 수 있다.
이 경우, 제n 좌측 스테이지(L_Stage n)에 구비되어 제n 좌측 스테이지(L_Stage n)의 제n 좌측 Q노드(L_Qn)에서 발생되는 리플을 제거하는 제n 좌측 리플 트랜지스터(L_Trpn)와, 제n 우측 스테이지(R_Stage n)에 구비되어 제n 우측 스테이지(R_Stage n)의 제n 우측 Q노드(R_Qn)에서 발생되는 리플을 제거하는 제n 우측 리플 트랜지스터(R_Trpn)는 온 동작 및 오프 동작을 동시에 지속적으로 수행한다.
제n 좌측 리플 트랜지스터(L_Trpn) 및 제n 우측 리플 트랜지스터(R_Trpn) 각각이 턴온 과정 및 턴오프 과정을 반복하기 때문에, 제n 좌측 리플 트랜지스터(L_Trpn) 및 제n 우측 리플 트랜지스터(R_Trpn)는 열화되지 않을 수 있으며, 제n 좌측 리플 트랜지스터(L_Trpn) 및 제n 우측 리플 트랜지스터(R_Trpn)가 열화되는 속도가 감소될 수 있다. 따라서, 제n 좌측 리플 트랜지스터(L_Trpn) 및 제n 우측 리플 트랜지스터(R_Trpn)를 포함하는 본 발명에 따른 표시장치의 신뢰성이 향상될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시패널 200: 게이트 드라이버
300: 데이터 드라이버 400: 제어부

Claims (16)

  1. 표시영역 및 상기 표시영역을 감싸고 있는 비표시영역을 포함하며, 게이트 라인들이 구비된 표시패널;
    상기 비표시영역 중 제1 비표시영역에 구비되어, 상기 게이트 라인들로 좌측 게이트 펄스들 및 좌측 게이트 오프 신호들을 출력하는 좌측 게이트 드라이버; 및
    상기 비표시영역 중 제2 비표시영역에 구비되어, 상기 게이트 라인들로 우측 게이트 펄스들 및 우측 게이트 오프 신호들을 출력하는 우측 게이트 드라이버를 포함하고,
    상기 좌측 게이트 드라이버는 제n 좌측 게이트 펄스를 출력하는 제n 좌측 스테이지를 포함하고, 상기 우측 게이트 드라이버는 제n 우측 게이트 펄스를 출력하는 제n 우측 스테이지를 포함하고(n은 자연수),
    상기 제n 좌측 스테이지와 상기 제n 우측 스테이지 각각에 구비된 Q노드에 의해 상기 제n 좌측 게이트 펄스와 상기 제n 우측 게이트 펄스의 출력이 제어되며,
    상기 제n 좌측 스테이지에 구비되어 상기 제n 좌측 스테이지의 제n 좌측 Q노드에서 발생되는 리플을 제거하는 제n 좌측 리플 트랜지스터와, 상기 제n 우측 스테이지에 구비되어 상기 제n 우측 스테이지의 제n 우측 Q노드에서 발생되는 리플을 제거하는 제n 우측 리플 트랜지스터는 온 동작 및 오프 동작을 반복적으로 수행하는 표시장치.
  2. 제 1 항에 있어서,
    상기 제n 좌측 게이트 펄스 생성을 위해 상기 제n 좌측 스테이지로 공급되는 제n 좌측 게이트 클럭의 위상과, 상기 제n 좌측 리플 트랜지스터를 구동하기 위해 공급되는 제n 좌측 리플 클럭의 위상이 동일하며,
    상기 제n 우측 게이트 펄스 생성을 위해 상기 제n 우측 스테이지로 공급되는 제n 우측 게이트 클럭의 위상과, 상기 제n 우측 리플 트랜지스터를 구동하기 위해 공급되는 제n 우측 리플 클럭의 위상은 동일한 표시장치.
  3. 제 1 항에 있어서,
    상기 제n 좌측 리플 트랜지스터를 구동하기 위해 공급되는 제n 좌측 리플 클럭의 위상과, 상기 제n 우측 리플 트랜지스터를 구동하기 위해 공급되는 제n 우측 리플 클럭의 위상은 동일한 표시장치.
  4. 제 1 항에 있어서,
    상기 제n 좌측 리플 트랜지스터의 제1 단자는 상기 제n 좌측 Q노드에 연결되고, 상기 제n 좌측 리플 트랜지스터의 제2 단자는 제1 전압 단자에 연결되고, 상기 제n 좌측 리플 트랜지스터의 게이트는 제n 좌측 게이트 오프 신호의 출력을 제어하는 제n 좌측 풀 다운 트랜지스터의 게이트에 연결되며,
    상기 제n 우측 리플 트랜지스터의 제1 단자는 상기 제n 우측 Q노드에 연결되고, 상기 제n 우측 리플 트랜지스터의 제2 단자는 상기 제1 전압 단자에 연결되고, 상기 제n 우측 리플 트랜지스터의 게이트는 제n 우측 리플 클럭이 공급되는 단자에 연결되는 표시장치.
  5. 제 4 항에 있어서,
    상기 제n 좌측 게이트 펄스 생성을 위해 상기 제n 좌측 스테이지로 공급되는 제n 좌측 게이트 클럭의 위상과, 상기 제n 좌측 리플 트랜지스터의 게이트로 공급되는 제n 좌측 리플 클럭의 위상은 동일하며,
    상기 제n 우측 게이트 펄스 생성을 위해 상기 제n 우측 스테이지로 공급되는 제n 우측 게이트 클럭의 위상과, 상기 제n 우측 리플 트랜지스터의 게이트로 공급되는 상기 제n 우측 리플 클럭의 위상은 동일한 표시장치.
  6. 제 4 항에 있어서,
    상기 제n 좌측 리플 트랜지스터의 게이트로는 제n 좌측 리플 클럭이 공급되고,
    상기 제n 우측 리플 트랜지스터의 게이트로는 상기 제n 우측 리플 클럭이 공급되며,
    상기 제n 좌측 리플 클럭의 위상과 상기 제n 우측 리플 클럭의 위상은 동일한 표시장치.
  7. 제 4 항에 있어서,
    상기 제n 좌측 리플 트랜지스터의 게이트는 상기 제n 좌측 게이트 오프 신호의 출력을 제어하는 제n 좌측 풀 다운 트랜지스터의 게이트에 연결되며,
    상기 제n 우측 리플 트랜지스터의 게이트는 제n 우측 게이트 오프 신호의 출력을 제어하는 제n 우측 풀 다운 트랜지스터의 게이트와 연결되어 있지 않은 표시장치.
  8. 제 7 항에 있어서,
    상기 제n 우측 풀 다운 트랜지스터의 게이트는 제n+1 우측 스테이지에 구비된 제n+1 우측 리플 트랜지스터의 게이트와 연결되는 표시장치.
  9. 제 1 항에 있어서,
    상기 제n 좌측 리플 트랜지스터가 턴온될 때, 상기 제n 좌측 스테이지에서 제n 게이트 라인으로 제n 좌측 게이트 오프 신호가 출력되며,
    상기 제n 우측 리플 트랜지스터가 턴 오프될 때, 상기 제n 우측 스테이지에서 상기 제n 게이트 라인으로 제n 우측 게이트 오프 신호가 출력되는 표시장치.
  10. 제 1 항에 있어서,
    상기 제n 좌측 스테이지에서 출력되는 제n 좌측 게이트 오프 신호와, 상기 제n 우측 스테이지에서 출력되는 제n 우측 게이트 오프 신호는 제n 게이트 라인으로 번갈아 가며 출력되는 표시장치.
  11. 제 1 항에 있어서,
    상기 제n 좌측 스테이지와 상기 제n 우측 스테이지 각각에 구비된 Qb노드에 의해 제n 좌측 게이트 오프 신호와 제n 우측 게이트 오프 신호의 출력이 제어되고,
    상기 제n 좌측 스테이지에 구비된 제n 좌측 Qb노드와 상기 제n 좌측 리플 트랜지스터의 게이트는 연결되어 있으며,
    상기 제n 우측 스테이지에 구비된 제n 우측 Qb노드는 제n+1 우측 스테이지에 구비된 제n+1 우측 리플 트랜지스터의 게이트와 연결되어 있는 표시장치.
  12. 제 1 항에 있어서,
    상기 제n 좌측 스테이지는, 상기 제n 좌측 리플 트랜지스터를 포함하는 제n 좌측 신호 생성부 및 상기 제n 좌측 신호 생성부에서 생성되는 제n 좌측 제어신호에 따라 제n 좌측 게이트 오프 신호와 제n 좌측 게이트 펄스를 출력하는 제n 좌측 신호 출력부를 포함하고,
    상기 제n 우측 스테이지는, 상기 제n 우측 리플 트랜지스터를 포함하는 제n 우측 신호 생성부 및 상기 제n 우측 신호 생성부에서 생성되는 제n 우측 제어신호에 따라 제n 우측 게이트 오프 신호와 제n 우측 게이트 펄스를 출력하는 제n 우측 신호 출력부를 포함하며,
    상기 제n 좌측 게이트 오프 신호와 상기 제n 우측 게이트 오프 신호는 번갈아 가며 출력되는 표시장치.
  13. 제 12 항에 있어서,
    상기 제n 좌측 신호 출력부는 상기 제n 좌측 게이트 펄스를 출력하는 제n 좌측 풀 업 트랜지스터를 포함하고, 상기 제n 좌측 풀 업 트랜지스터의 게이트는 상기 제n 좌측 Q노드에 연결되며,
    상기 제n 우측 신호 출력부는 상기 제n 우측 게이트 펄스를 출력하는 제n 우측 풀 업 트랜지스터를 포함하고, 상기 제n 우측 풀 업 트랜지스터의 게이트는 상기 제n 우측 Q노드에 연결되는 표시장치.
  14. 제 13 항에 있어서,
    상기 제n 좌측 신호 출력부는 상기 제n 좌측 게이트 오프 신호를 출력하는 제n 좌측 풀 다운 트랜지스터를 포함하고, 상기 제n 좌측 풀 다운 트랜지스터의 게이트는 상기 제n 좌측 리플 트랜지스터의 게이트와 연결되며,
    상기 제n 우측 신호 출력부는 상기 제n 우측 게이트 오프 신호를 출력하는 제n 우측 풀 다운 트랜지스터를 포함하고, 상기 제n 우측 풀 다운 트랜지스터의 게이트는 제n+1 우측 스테이지에 구비된 제n+1 우측 리플 트랜지스터의 게이트와 연결되어 있는 표시장치.
  15. 제 14 항에 있어서,
    상기 제n 좌측 신호 출력부는 제n_2 좌측 풀 업 트랜지스터를 더 포함하고, 상기 제n_2 좌측 풀 업 트랜지스터의 게이트는 상기 제n 좌측 Q노드에 연결되며(g는 자연수, n은 g/2인 자연수),
    상기 제n 우측 신호 출력부는 제n_2 우측 풀 업 트랜지스터를 더 포함하고, 상기 제n_2 우측 풀 업 트랜지스터의 게이트는 상기 제n 우측 Q노드에 연결되는 표시장치.
  16. 제 15 항에 있어서,
    상기 제n 좌측 신호 출력부는 상기 제n_2 좌측 풀 업 트랜지스터에 연결되어 있는 제n_2 좌측 풀 다운 트랜지스터를 더 포함하고,
    상기 제n_2 좌측 풀 다운 트랜지스터의 게이트는 상기 제n 좌측 리플 트랜지스터의 게이트와 연결되고,
    상기 제n 우측 신호 출력부는 상기 제n_2 우측 풀 업 트랜지스터에 연결되어 있는 제n_2 우측 풀 다운 트랜지스터를 더 포함하며,
    상기 제n_2 우측 풀 다운 트랜지스터의 게이트는 제n-1 우측 스테이지에 구비된 제n-1 우측 리플 트랜지스터의 게이트와 연결되는 표시장치.


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