WO2011007464A1

WO2011007464A1 - シフトレジスタ

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Publication number: WO2011007464A1
Application number: PCT/JP2010/000568
Authority: WO
Inventors: 坂本真由子; 岩瀬泰章
Original assignee: シャープ株式会社
Priority date: 2009-07-15
Filing date: 2010-02-01
Publication date: 2011-01-20
Also published as: CN102473461A; US20120121061A1

Abstract

　絶縁性の基板に支持されたシフトレジスタであって、それぞれが出力信号を順次出力する複数の段を有し、複数の段のそれぞれは、複数の薄膜トランジスタを含む回路２０を有しており、複数の薄膜トランジスタは、回路の動作に関わる第１薄膜トランジスタＭＫと、少なくとも１つのフローティングした端子を有する第２薄膜トランジスタＭＫ＿ＹＯＢＩとを含み、第２薄膜トランジスタＭＫ＿ＹＯＢＩの他の端子は、第１薄膜トランジスタＭＫの対応する端子に接続されており、少なくとも１つのフローティングした端子は、所定の配線Ｎ２に接続可能に形成されている。これにより、モノリシックゲートドライバーを構成するシフトレジスタの歩留まりを向上させることができる。

Description

シフトレジスタ

　本発明は、シフトレジタに関し、特に液晶表示パネルや有機ＥＬ表示パネルのアクティブマトリクス基板に形成されたシフトレジスタに関する。

　近年、画素ごとに薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）を有する液晶表示装置や有機ＥＬ表示装置が普及している。ＴＦＴは、ガラス基板などの基板上に形成された半導体層を利用して作製される。ＴＦＴが形成された基板は、アクティブマトリクス基板と呼ばれる。

　ＴＦＴとしては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。

　多結晶シリコン膜におけるキャリア移動度はアモルファスシリコン膜よりも高いので、多結晶シリコンＴＦＴは、アモルファスシリコンＴＦＴよりも高いオン電流を有し、高速動作が可能である。そこで、画素用のＴＦＴだけでなく、ドライバーなどの周辺回路用のＴＦＴの一部又は全部を多結晶シリコンＴＦＴで構成した表示パネルが開発されている。このように、表示パネルを構成する絶縁性の基板（典型的にはガラス基板）に形成されたドライバーをモノリシックドライバーということがある。ドライバーにはゲートドライバーとソースドライバーがあり、いずれか一方だけがモノリシックドライバーとされることもある。ここで、表示パネルとは、液晶表示装置や有機ＥＬ表示装置の内で、表示領域を有する部分を指し、液晶表示装置のバックライトや、ベゼル等を含まない。

　本明細書では、モノリシックゲートドライバーを備えた表示パネルを、「ゲートドライバーモノリシックパネル」と称する。ゲートドライバーモノリシックパネルは、複数の画素が配列された表示領域（画素部ともいう。）と、画素部の周縁に設けられ、ゲートドライバーなどの駆動回路が形成された額縁領域（周辺領域ともいう。）とを有している。

　一方、表示パネルには、製造段階で生じた断線不良をリペアするためにリペアラインが形成される場合がある。例えば特許文献１には、信号ラインをリペアするためのリペアラインを設けることが提案されている。また、特許文献２には、額縁領域に形成されたデータドライバーにダミーバッファ部を設けることにより、データ配線不良をリペアすることが提案されている。

特開２００８－１６５２３７号公報特開２００８－２６９００号公報

　ゲートドライバーモノリシックパネルでは、通常、額縁領域（特にシフトレジスタ）のパターン密度は、画素部のパターン密度よりも高くなる。この理由は次のとおりである。

　画素部では、表示のコントラスト比を向上させるためには、開口率を高めることが好ましく、単位面積に対して配線や素子の占める割合は小さくなる。これに対し、額縁領域では、額縁領域の面積を抑えるために（狭額縁化）、シフトレジスタなどを含む駆動回路をできるだけ狭いスペースにレイアウトする必要がある。したがって、配線や素子は最密に充填されることが好ましく（最密充填構造）、単位面積内で配線や素子が占める割合は大きくなる。

　このように、シフトレジスタのパターン密度が高いと、ゲートドライバーモノリシックパネルの製造段階で、シフトレジスタに断線、リークなどの不良が発生する割合が高くなる。

　シフトレジスタのたとえ一部にでも不良が発生すると、不良発生箇所よりも下段に信号が送られなくなる場合があり、パネル全体の不良となる。したがって、１箇所の不良がパネル全体の不良となるため、歩留まりが低下する。

　本発明は、上記の問題点に鑑みてなされたものであり、その主な目的は、モノリシックゲートドライバーにおけるシフトレジスタに発生した断線不良をリペアすることにより、歩留まりを向上させることにある。

　本発明のシフトレジスタは、絶縁性の基板に支持されたシフトレジスタであって、それぞれが出力信号を順次出力する複数の段を有し、前記複数の段のそれぞれは、複数の薄膜トランジスタを含む回路を有しており、前記複数の薄膜トランジスタは、前記回路の動作に関わる第１薄膜トランジスタと、少なくとも１つのフローティングした端子を有する第２薄膜トランジスタとを含み、前記第２薄膜トランジスタの他の端子は、前記第１薄膜トランジスタの対応する端子に接続されており、前記少なくとも１つのフローティングした端子は、所定の配線に接続可能に形成されている。

　ある好ましい実施形態において、前記基板の上方から見た前記第１および第２薄膜トランジスタのチャネル領域の形状は略同じである。

　ある好ましい実施形態において、前記第１および第２薄膜トランジスタは、ソースおよびドレイン電極の何れか一方とゲート電極とが接続された構造を有し、前記第２薄膜トランジスタにおけるソースおよびドレイン電極の他方がフローティングしている。

　ある好ましい実施形態において、前記第２薄膜トランジスタにおける前記少なくとも１つのフローティングした端子の延長部と、前記第１薄膜トランジスタにおける前記フローティングした端子に対応する端子の延長部とは、互いに接続されていない状態で重なっている。

　前記基板の上方から見た前記重なっている部分の形状は１０μｍ×１０μｍよりも大きくてもよい。

　前記第１薄膜トランジスタの３端子を１Ａ、１Ｂ、１Ｃとし、前記第２薄膜トランジスタの３端子を２Ａ、２Ｂ、２Ｃとし、前記端子２Ａは前記端子１Ａ、前記端子２Ｂは前記端子１Ｂに、前記端子２Ｃは前記端子１Ｃに対応しているとすると、前記端子２Ａ、１Ａ、１Ｃ、２Ｃは第１導電膜から形成され、前記端子２Ｂおよび端子１Ｂは、前記第１導電膜とは異なる第２導電膜から形成されており、少なくとも前記端子２Ｃは前記端子１Ｃに接続されていてもよい。

　前記端子２Ｂは前記端子１Ｂに接続されていてもよい。

　前記第１薄膜トランジスタと前記第２薄膜トランジスタとの間には他の薄膜トランジスタが存在しないことが好ましい。

　ある好ましい実施形態において、前記第１および第２薄膜トランジスタは、同じ本数のチャネルを有しており、前記チャネルの数は５本以下である。

　前記チャネルの数は１本であってもよい。

　前記第１薄膜トランジスタにおける前記フローティングした端子に対応する端子は延長部を有しており、前記第１薄膜トランジスタの前記延長部の長さは１００μｍ以上であることが好ましい。

　本発明の他のシフトレジスタは、絶縁性の基板に支持されたシフトレジスタであって、それぞれが出力信号を順次出力する複数の段を有し、前記複数の段の少なくとも１つは、複数の薄膜トランジスタを含む回路を有しており、前記複数の薄膜トランジスタは、前記回路の動作に関わる薄膜トランジスタＭ１と、少なくとも１つのフローティングした端子を有する薄膜トランジスタＭ２とを含み、前記薄膜トランジスタＭ２の他の端子は、前記薄膜トランジスタＭ１の対応する端子に接続されており、前記薄膜トランジスタＭ１における前記フローティングした端子に対応する端子の延長部は、所定の配線と重なっており、前記重なっている部分にはメルト処理が施されており、これにより、前記薄膜トランジスタＭ１の延長部と前記所定の配線とは互いに接続されている。

　本発明のアクティブマトリクス基板は、上記に記載の何れかのシフトレジスタを備える。

　本発明の表示パネルは、上記に記載の何れかのシフトレジスタを備える。

　本発明のシフトレジスタの製造方法は、上記シフトレジスタの製造方法であって、前記回路の前記第１薄膜トランジスタに不良が生じているかを検査する工程と、前記検査する工程において、不良が生じていることが確認されると、前記第１薄膜トランジスタを前記回路から分離するとともに、前記第２薄膜トランジスタにおける前記フローティングした端子を前記所定の配線に接続するリペア処理を行う工程とを包含し、前記リペア処理は、前記重なっている部分にメルト処理を施して、前記第２薄膜トランジスタの前記フローティングした端子を前記所定の配線に接続させる工程を含む。

　本発明によると、ゲートドライバーモノリシックパネルの製造段階で、シフトレジスタに断線・リークなどの不良が発生しても、不良箇所をリペアしてシフトレジスタを正常に動作させることができる。したがって、ゲートドライバーモノリシックパネルの歩留まりを向上できる。

（ａ）は、本発明による実施形態の液晶表示パネル１００の模式的な平面図であり、（ｂ）は、１つの画素の模式的な構造を示す平面図である。（ａ）は、ゲートドライバー１１０に含まれるシフトレジスタ１１０Ａの構成を説明するブロック図であり、（ｂ）は、（ａ）に示す構成を簡略化した平面図である。シフトレジスタ１１０Ａに入力されるクロック信号の波形を示す図である。本実施形態の他の液晶表示パネルの模式的な平面図である。リペア用ＴＦＴを設けない場合の、比較例のシフトレジスタ１１０Ａの１つの段の回路１０を示す図である。シフトレジスタ１１０Ａの各段の入出力信号の波形およびノードＮ１、Ｎ２の電圧波形を示す図である。（ａ）は、本発明による第１の実施形態のシフトレジスタの１つの段の回路２０の構成を示す図であり、（ｂ）は、回路２０におけるリペア用ＴＦＴを含む点線部分の模式的な拡大平面図である。（ａ）～（ｃ）は、回路２０に用いられるＴＦＴの種々の構成を例示する平面図である。図８（ｃ）に示すＴＦＴに不良が生じた場合に、リペア用ＴＦＴを用いずにリペアする方法を示す図である。（ａ）は、本発明による第２の実施形態のシフトレジスタの１つの段の回路５０の構成を示す図であり、（ｂ）は、回路５０におけるリペア用ＴＦＴを含む点線部分の模式的な拡大平面図である。図１０（ａ）の回路５０の一部を示すレイアウト図である。

　本願発明は、シフトレジスタにおいて、回路動作に関わるＴＦＴ（「第１ＴＦＴ」と呼ぶことがある。）に対して、リペア用ＴＦＴ（「第２ＴＦＴ」と呼ぶことがある。）を設けることを特徴とする。第２ＴＦＴは、第１ＴＦＴに隣接して設けられ、第１および第２ＴＦＴの間に他のＴＦＴが存在していないことが好ましい。第１ＴＦＴおよび第２ＴＦＴの構成（半導体層の形状、チャネルの本数など）は同じであることが好ましい。

　本願発明のシフトレジスタは、ゲートドライバーモノリシックパネルに好適に適用され得る。その場合、第２ＴＦＴも、モノリシックゲートドライバーのシフトレジスタ回路領域内に設けられる。

　以下、本願発明の実施形態をより具体的に説明する。

（第１実施形態）
　以下、図面を参照して、本発明のシフトレジスタの第１の実施形態を説明する。以下では、液晶表示パネルに一体に（モノリシックに）形成されたシフトレジスタを例示するが、本発明はこれに限られない。

　図１（ａ）は、本発明による実施形態の液晶表示パネル１００の模式的な平面図であり、図１（ｂ）は、１つの画素の模式的な構造を示している。なお、図１（ａ）には、液晶表示パネル１００のアクティブマトリクス基板１０１の構造を示し、液晶層や対向基板は省略している。液晶表示パネル１００に、バックライトや電源等を設けることによって液晶表示装置が得られる。

　アクティブマトリクス基板１０１には、ゲートドライバー１１０と、ソースドライバー１２０とが一体に形成されている。液晶表示パネル１００の表示領域には複数の画素が形成されており、画素に対応するアクティブマトリクス基板１０１の領域を参照符号１３２で示している。なお、ソースドライバー１２０はアクティブマトリクス基板１０１に一体に形成する必要は無い。別途作製されたソースドライバーＩＣ等を公知の方法で実装しても良い。

　図１（ｂ）に示すように、アクティブマトリクス基板１０１は、液晶表示パネル１００の１つの画素に対応する画素電極１０１Ｐを有している。画素電極１０１Ｐは画素用ＴＦＴ１０１Ｔを介して、ソースバスライン１０１Ｓに接続されている。ＴＦＴ１０１Ｔのゲート電極はゲートバスライン１０１Ｇに接続されている。

　ゲートバスライン１０１Ｇには、ゲートドライバー１１０の出力が接続されており、線順次に走査される。ソースバスライン１０１Ｓには、ソースドライバー１２０の出力が接続されており、表示信号電圧（階調電圧）が供給される。

　次に、図２（ａ）は、ゲートドライバー１１０に含まれるシフトレジスタ１１０Ａの構成を説明するブロック図である。シフトレジスタ１１０Ａはアクティブマトリクス基板１０１を構成するガラス基板などの絶縁性の基板に支持されている。シフトレジスタ１１０Ａを構成するＴＦＴは、アクティブマトリクス基板１０１の表示領域に形成される画素用ＴＦＴ１０１Ｔと同じプロセスで形成することが好ましい。

　図２（ａ）には、シフトレジスタ１１０Ａが有する複数の段（１段目～Ｎ段目）のうち１段目ＳＴＡＧＥ（１）から６段目ＳＴＡＧＥ（６）の６段だけを模式的に示している。各段は、実質的に同一の構造を有し、カスケード接続されている。シフトレジスタ１１０Ａの各段からの出力は、液晶表示パネル１００の画素領域における各ゲートバスライン１０１Ｇに与えられる。このようなシフトレジスタ１１０Ａは、例えば、本出願人による特願２００８－３１４５０１号に記載されている。特願２００８－３１４５０１号の開示内容を参考のために本明細書に援用する。

　シフトレジスタ１１０Ａの各段は、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、出力信号Ｑを出力するための出力端子と、位相が互いに異なる４つのクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣおよびＣＫＤを受け取る入力端子とを有している。ＳＴＡＧＥ（１）にはセット信号ＳとしてゲートスタートパルスＧＳＰ－Ｏが入力される。各段の出力端子は対応するゲートバスライン１０１Ｇに接続されている。また、ＳＴＡＧＥ（２）～ＳＴＡＧＥ（Ｎ－１）の出力端子は、それぞれ、次段におけるセット信号を受け取るための入力端子に接続されている。なお、図２（ａ）において、配線ＶＳＳ、ＣＫ１、ＣＫ１Ｂ、ＣＫ２、ＣＫ２Ｂ、ＣＬＲは幹配線を表している。

　図２（ｂ）は、図２（ａ）に示す構成をより簡略化した平面図である。図示するように、パネルの端部から中央に向かって、幹配線が設けられた幹配線領域、シフトレジスタ回路領域、および画素領域（表示領域）が形成されている。幹配線領域とシフトレジスタ回路領域とを合わせた領域を「ゲートドライバー領域」と称する。なお、ゲートドライバー領域は、画素領域を挟んでパネルの両側に配置される場合もある。

　シフトレジスタ１１０Ａには、４つのゲートクロック信号ＣＫ１、ＣＫ１Ｂ、ＣＫ２およびＣＫ２Ｂと、ゲートスタートパルス信号ＧＳＰ－Ｏと、ゲートエンドパルス信号ＧＥＰ－Ｅとが表示制御回路（不図示）から与えられる。

　図３（ａ）～（ｄ）に示すように、ゲートクロック信号ＣＫ１とゲートクロック信号ＣＫ１Ｂとは１８０度（１水平走査期間に相当する期間）位相がずれており、ゲートクロック信号ＣＫ２とゲートクロック信号ＣＫ２Ｂとは１８０度位相がずれている。また、ゲートクロック信号ＣＫ１については、ゲートクロック信号ＣＫ２に対して位相が９０度進んでおり、ゲートクロック信号ＣＫ１Ｂについては、ゲートクロック信号ＣＫ２Ｂに対して位相が９０度進んでいる。これらのゲートクロック信号は、いずれも１水平走査期間おきにハイレベル（Ｈｉｇｈレベル）の状態となる。

　シフトレジスタ１１０の１段目ＳＴＡＧＥ（１）にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰ－Ｏが与えられると、上記ゲートクロック信号ＣＫ１、ＣＫ１Ｂ、ＣＫ２、ＣＫ２Ｂに基づいて、ゲートスタートパルス信号ＧＳＰ－Ｏに含まれるパルス（このパルスは各段から出力される出力信号Ｑに含まれる）が１段目ＳＴＡＧＥ（１）から最終段ＳＴＡＧＥ（Ｎ）へと順次転送される。そして、このパルスの転送に応じて、各段ＳＴＡＧＥ（１）～（Ｎ）から出力される出力信号Ｑが順次ハイレベルとなる。本実施形態では、奇数段ＳＴＡＧＥ（１）、（３）・・・から出力される出力信号Ｑは、クロック信号ＣＫ１またはＣＫ１ＢがＨｉｇｈとなるタイミングでシフトする。また、偶数段ＳＴＡＧＥ（２）、（４）・・・から出力される出力信号Ｑは、ゲートクロック信号ＣＫ２またはＣＫ２ＢがＨｉｇｈとなるタイミングでシフトする。

　以上のようにして、１水平走査期間ずつ順次ハイレベルとなる走査信号（出力信号）Ｑが画素領域内のゲートバスラインに与えられる。

　なお、図１では、画素領域の片側にゲートドライバーが設けられているが、図４に示すように、ゲートドライバー１１０、１１１を画素領域の両側に設けてもよい。図４の構成によると、１本のゲートバスラインを両側すなわち２個のシフトレジスタ出力で充電できる。したがって、パネル負荷が大きい大型パネルを駆動する場合は、ゲートドライバー１１０、１１１を両側に配置することが好ましい。

　次に、シフトレジスタ１１０Ａの１つの段（Ｎ段目）に用いられる回路の構成を説明する。まず、図５を参照しながら、比較例として、リペア用ＴＦＴを有していない回路１０の構成（シフトレジスタ１１０Ａの１段分）を説明する。

　図５に示すように、この回路１０は、薄膜トランジスタＭＡ、ＭＢ、ＭＩ、ＭＦ、ＭＪ、ＭＫ、ＭＥ、ＭＬ、ＭＮ、ＭＤおよびキャパシタＣＡＰ１を備えている。これらの薄膜トランジスタ（ＴＦＴ）の導電型は何れもｐ型であるか、あるいは何れもｎ型であることが好ましい。また、アモルファスシリコンＴＦＴまたは微結晶シリコンＴＦＴを用いることが好ましい。

　本明細書では、薄膜トランジスタＭＩのゲート電極に接続された配線を「ノードＮ１」と呼ぶ。回路１０では、ノードＮ１に、薄膜トランジスタＭＬのソース端子と薄膜トランジスタＭＥのソース端子と薄膜トランジスタＭＪのゲート端子と薄膜トランジスタＭＢのソース端子とが接続されている。

　一方、ＨｉｇｈになることによってノードＮ１を放電する配線を「ノードＮ２」と呼ぶ。回路１０では、薄膜トランジスタＭＥのゲート端子と薄膜トランジスタＭＦのドレイン端子と薄膜トランジスタＭＫのソース端子と薄膜トランジスタＭＪのソース端子とがノードＮ２に接続されている。

　薄膜トランジスタＭＢは、入力ＴＦＴである。入力信号Ｓ（前段のシフトレジスタの出力）がＨｉｇｈのとき、ノードＮ１の電位を引き上げる。

　薄膜トランジスタＭＩは出力ＴＦＴである。ノードＮ１がＨｉｇｈのとき、ＣＫＡを出力信号Ｑｎに出力する。本明細書では、出力信号Ｑｎを出力するトランジスタＭＩを第１トランジスタということもある。薄膜トランジスタＭＩは、いわゆるプルアップトランジスタである。

　薄膜トランジスタＭＦは、ＣＫＣがＨｉｇｈになるとき、ノードＮ２をＨｉｇｈにする。また、薄膜トランジスタＭＪは、ノードＮ１がＨｉｇｈのとき、ノードＮ２をＬｏｗにする。出力時にノードＮ２がＨｉｇｈになって薄膜トランジスタＭＥが導通すると、ノードＮ１がＬｏｗになって出力ＴＦＴ（薄膜トランジスタＭＩ）がオフになることがある。この薄膜トランジスタＭＪにより、出力時にノードＮ２がＨｉｇｈになることを防止できる。

　薄膜トランジスタＭＫは、ＣＫＤがＨｉｇｈのとき、ノードＮ２をＬｏｗに下げる。薄膜トランジスタＭＫがなければ、ノードＮ２が出力時以外は常にＨｉｇｈ状態になってしまい、薄膜トランジスタＭＥにバイアスがかかり続ける。この結果、薄膜トランジスタＭＥのしきい値が上昇し、スイッチとして機能しなくなるおそれがある。

　薄膜トランジスタＭＥは、ノードＮ２がＨｉｇｈのときノードＮ１をＬｏｗにする。また、薄膜トランジスタＭＬは、リセット信号Ｒ（次段のシフトレジスタの出力）がＨｉｇｈのとき、ノードＮ１をＬｏｗにする。薄膜トランジスタＭＮは、リセット信号Ｒ（次段のシフトレジスタの出力）がＨｉｇｈのとき、出力信号ＱｎをＬｏｗにする。薄膜トランジスタＭＤは、ＣＫＡの反転クロックＣＫＢに同期して出力信号ＱｎをＬｏｗにする。

　キャパシタＣＡＰ１は、ノードＮ１をＨｉｇｈにしておくための補償容量である。このキャパシタがなければ、ノードＮ１が下がる。

　続いて、図５および図６を参照しつつ、回路１０の動作の概要について説明する。図６（ａ）～（ｉ）は、シフトレジスタ１１０Ａの各段の入出力信号の波形およびノードＮ１、Ｎ２の電圧波形を示す図である。

　入力信号ＳがＨｉｇｈになると（時点ｔ１）、ノードＮ１が充電される。このときノードＮ２は薄膜トランジスタＭＪの働きによってＬｏｗとなる。このため、薄膜トランジスタＭＥがオフになる。

　続いて、ＣＫＡがＨｉｇｈになると（時点ｔ２）、薄膜トランジスタＭＩの寄生容量でノードＮ１がブーストし、ＣＫＡがＱｎに出力される。このときもノードＮ２はＬｏｗ状態のままであり、薄膜トランジスタＭＥはオフである。

　この後、ＣＫＡがＬｏｗになるとともに、次段の信号Ｒが立ち上がると（時点ｔ３）、ノードＮ１と出力ＱｎとはＬｏｗに落とされる。

　図５に示した比較例の回路１０を形成する際に、上述したようなシフトレジスタ動作に関わる何れかのＴＦＴに不良が生じると、それがシフトレジスタ動作に影響を及ぼし、パネルの表示不良を引き起こす可能性がある。

　本実施形態では、上記の問題を解決するために、シフトレジスタの各段における少なくとも１つのＴＦＴ（回路内ＴＦＴ）にリペア用ＴＦＴを設ける。これにより、その回路内ＴＦＴに不良が生じても、不良が生じた回路内ＴＦＴを回路から切断し、代わりにリペア用ＴＦＴを回路に接続することにより、シフトレジスタを正常に動作させることが可能になる。したがって、生産歩留まりを向上させることができる。

　図７（ａ）に、リペア用ＴＦＴを設けた、本発明による実施形態のシフトレジスタの１つの段の回路２０の構成の一例を示す。また、図７（ｂ）は、図７（ａ）に示す回路２０におけるリペア用ＴＦＴを含む点線部分の模式的な拡大平面図である。

　回路２０では、薄膜トランジスタＭＫにリペア用の薄膜トランジスタＭＫ＿ＹＯＢＩが設けられている。薄膜トランジスタＭＫ＿ＹＯＢＩでは、ゲート電極はＣＫＤに、ドレイン電極はＶＳＳ配線に接続されている。ソース電極は、コンタクトホール３６によって、ゲート配線と同一膜から形成された配線３８に接続されている。配線３８はフローティングしている。また、配線３８は、ノードＮ２に接続された配線（ソース配線）４０と層間絶縁膜（図示せず）を介して交差するように配置されている。これらの配線３８、４０の交差した部分３４を「クロス部」と称する。

　また、図７（ｂ）からわかるように、本実施形態における薄膜トランジスタＭＫおよび薄膜トランジスタＭＫ＿ＹＯＢＩは、櫛状のソース電極および櫛状のドレイン電極が半導体層のチャネル領域上に間隔を空けて配置されており、これらの電極の間にチャネルが形成される。

　図示する例では、５本のチャネル（チャネル長：Ｌ）が形成されている。ここで、チャネル長Ｌは、ソース電極の枝と対向するドレイン電極の枝との間の距離を指し、通常３～６μｍである。また、これらの薄膜トランジスタの実効的なチャネル幅Ｗ（以下、単に「チャネル幅Ｗ」と呼ぶ。）は、各チャネルにおけるチャネル方向に垂直な長さｗを合計した長さとなる。すなわち、長さｗのチャネルが５本形成されるので、チャネル幅Ｗは長さｗの５倍（Ｗ＝ｗ×５）となる。なお、チャネルの本数は特に限定されない。チャネルの本数を適宜選択することによって、チャネル幅Ｗを所望の長さに設定することができる。

　ゲートドライバーモノリシックパネル（以下、単に「パネル」と略する。）の製造段階において、回路２０の薄膜トランジスタＭＫに不良が生じた場合、薄膜トランジスタＭＫをノードＮ２から切断し、かつ、リペア用の薄膜トランジスタＭＫ＿ＹＯＢＩをＮ２に接続する。以下、より具体的に説明する。

　まず、パネルの背面基板および対向基板を公知の工程で形成する。ここでは、背面基板のうち表示領域となる領域に画素スイッチング用ＴＦＴや画素電極を形成し、額縁領域となる領域にゲートドライバーなどの駆動回路を形成する。この後、これらの基板を貼り合わせる前に、不良の有無を検査する。

　検査により不良が発見されると、貼り合わせを行う前にリペア処理を施す。リペア処理では、薄膜トランジスタＭＫをソース電極とノードＮ２とに接続している配線３２を切断する。切断は例えばレーザーで行う。また、クロス部３４にレーザーを照射してメルトさせることにより、リペア用の薄膜トランジスタＭＫ＿ＹＯＢＩのソース電極とノードＮ２とを接続する。配線３２の切断工程とクロス部３４のメルト工程とを行う順序は問わない。これにより、不良を有する薄膜トランジスタＭＫの代わりに、薄膜トランジスタＭＫ＿ＹＯＢＩを用いて、回路２０を正常に動作させることが可能になる。

　この後、上記リペア処理を行った背面基板と対向基板とを貼り合わせ、パネルを完成させる。

　なお、薄膜トランジスタＭＫに不良が生じなければ、リペア処理は行われないので、完成後のシフトレジスタは、図７（ａ）および（ｂ）に示す構成を有する。一方、製造工程中にシフトレジスタの少なくとも１つの段の薄膜トランジスタＭＫに不良が生じると、上述したリペア処理が行われる。この結果、完成後のシフトレジスタは、配線３２で切断され、フローティングした端子を有する薄膜トランジスタＭＫと、クロス部３４によってノードＮ２に接続され、回路内ＴＦＴとして動作する薄膜トランジスタＭＫ＿ＹＯＢＩとを有する段を備えることになる。

　本実施形態では、図示する平面図において、クロス部３４の大きさは、例えば１０μｍ×１０μｍ以上であることが好ましく、より好ましくは２０μｍ×２０μｍ以上である。これにより、メルト処理によって配線４０と配線３８とをより確実に接続できる。

　図７に示す例では、薄膜トランジスタＭＫにリペア用ＴＦＴを設けているが、シフトレジスタを構成する他のＴＦＴに対してリペア用ＴＦＴを設けてもよい。特にチャネル幅Ｗの小さいＴＦＴや、チャネル幅Ｗを小さくするためにチャネルの本数を抑えたＴＦＴに対してリペア用ＴＦＴを設けることが好ましい。以下、図面を参照しながら、この理由を説明する。

　図８（ａ）～（ｃ）は、本実施形態における回路２０に用いられるＴＦＴの構成を例示する平面図である。

　図８（ａ）は、チャネルが１本だけ形成されたＴＦＴの構成を示す。チャネルが１本だけなので、そのチャネルのチャネル方向に垂直な長さｗがチャネル幅Ｗとなる（Ｗ＝ｗ）。このような構成では、チャネル幅Ｗは小さい（例えば５０μｍ以下）ことが多い。このＴＦＴのチャネルの一部にダスト、リーク、断線などの不良Ａが発生すると、ＴＦＴとして機能しなくなる。この結果、シフトレジスタが動作しなくなり、パネル全体の不良を引き起こすおそれがある。

　図８（ｂ）に、チャネルの本数が少ない（例えば２本～５本、図示する例では３本）ＴＦＴを示す。チャネルの本数をｍ本（２≦ｍ≦５）、各チャネルのチャネル方向に垂直な長さをｗとすると、チャネル幅Ｗはｗ×ｍとなる。チャネルの本数ｍが少ないので、チャネル幅Ｗは小さいことが多い。このような構成では、複数のチャネルのうちの１本のチャネルにダスト、リーク、断線などの不良Ａが発生すると、ＴＦＴの駆動能力は著しく低下する。このため、シフトレジスタ動作に大きな影響を及ぼし、パネル全体の不良を引き起こすおそれがある。

　図８（ｃ）は、チャネルの本数が多い（例えば６本以上、図示する例では９本）ＴＦＴの構成を示す。この場合も同様に、チャネルの本数をｍ（６≦ｍ）、各チャネルのチャネル方向に垂直な長さをｗとすると、チャネル幅Ｗはｗ×ｍとなる。チャネルの本数ｍが多いので、チャネル幅Ｗは大きい（例えば５００μｍ以上）ことが多い。このような構成では、１本のチャネルにダスト、リーク、断線などの不良Ａが発生しても、他のチャネルで補うことができるので、ＴＦＴの駆動能力の低下率が少ない。また、図９に示すように、リペア用ＴＦＴを設けなくても、不良Ａの生じたチャネルを形成するソースおよびドレイン電極の枝を切断することによって、リペアすることができる。

　このように、ＴＦＴのチャネルの本数をｍ本とすると、１か所に不良Ａが発生すると、そのＴＦＴの駆動能力は、チャネルが（ｍ－３）本のＴＦＴと同等の能力に低下する場合がある（例えば図９に示すようなリペアを行った場合）。チャネルの本数ｍが少ないほど、不良ＡがＴＦＴの駆動能力に与える影響が大きくなる。したがって、チャネルの本数ｍの少ない回路内ＴＦＴ（多くの場合、チャネル幅Ｗの小さいＴＦＴ）に対して、リペア用ＴＦＴを設けることが好ましい。そのような回路内ＴＦＴのチャネルの数ｍは５本以下であることが好ましく、より好ましくは１本である。これにより、パネルの歩留まりをより効果的に向上できる。

　リペア処理による接続箇所および切断箇所も、図７に示す配線３２およびクロス部３４に限定されない。本実施形態では、リペア用ＴＦＴの３端子のうち少なくとも１つの端子が、フローティングしていればよい（以下、「フローティング端子」ともいう。）。このフローティング端子の延長部は、所定の配線に接続可能な位置まで延びている。ここでいう所定の配線とは、回路内ＴＦＴにおいて、上記フローティング端子に対応する端子が接続されている配線をいう。一方、切断される配線は、回路内ＴＦＴにおける上記フローティング端子に対応する端子と、所定の配線とを接続する配線であればよい。なお、フローティング端子が２つ存在すれば、接続箇所および切断箇所はそれぞれ２つずつ形成される。

　以下の説明では、シフトレジスタを構成する回路内ＴＦＴ（「第１ＴＦＴ」とする。）に対して、リペア用ＴＦＴ（「第２ＴＦＴ」とする。）を設ける場合、第１ＴＦＴの３端子をそれぞれ１Ａ、１Ｂ、１Ｃとし、第２ＴＦＴの３端子をそれぞれ２Ａ、２Ｂ、２Ｃとする。第２ＴＦＴの２Ａ、２Ｂ、２Ｃは、それぞれ、第１ＴＦＴの１Ａ、１Ｂ、１Ｃに対応している。

　端子１Ｂ、２Ｂは同じ導電膜（「第１導電膜」とする。）、端子１Ａ、１Ｃ、２Ａ、２Ｃは、導電膜１とは異なる導電膜（「第２導電膜」とする。）をパターニングすることによって形成されていることが好ましい。第１および第２導電膜は別層である。また、第１および第２導電膜の材料は同じであってもよいし、異なっていてもよい。例えば端子１Ｂ、２ＢはＴｉ／Ａｌ合金、端子１Ａ、１Ｃ、２Ａ、２ＣはＴｉ／Ａｌ合金で形成される。

　本実施形態では、リペア処理前の状態では、第２ＴＦＴの３端子のうち少なくとも１端子はフローティングされており、他の端子は第１ＴＦＴの対応する端子に接続されていればよい。すなわち、第２ＴＦＴの３端子のうち２端子が、それぞれ、第１ＴＦＴの対応する端子に接続され、１端子のみがフローティングしていてもよいし（ケースＩ）、第２ＴＦＴの３端子のうち１端子のみが、第１ＴＦＴの対応する端子に接続され、２端子がフローティングしていてもよい（ケースＩＩ）。なお、ケースＩの方がケースＩＩよりも好ましい。これにより、リペア処理によって接続させる箇所が１箇所のみとなり、リペア不良を抑制できる。

　ケースＩの場合、端子２Ｂと端子１Ｂとが予め（リペア処理を施す前から）接続され、端子２Ｃと端子１Ｃとが予め接続されており、かつ、端子２Ａがフローティングしていることが好ましい。ケースＩＩの場合、端子２Ｃと端子１Ｃとが予め接続され、他の端子２Ａ、２Ｂがフローティングしていることが好ましい。

　何れのケースでも、第２ＴＦＴの３端子のうちどの端子をフローティングさせるかは、以下の優先順位（端子Ｘ１→Ｘ２→Ｘ３）に従って選択されることが好ましい。

　まず、第２ＴＦＴがシフトレジスタの内部ノード（Ｎ１、Ｎ２）に接続されるべき端子Ｘ１を有している場合には、リペア処理前の状態において、その端子Ｘ１をフローティングさせ、リペア処理によって内部ノード（Ｎ１、Ｎ２）に接続され得るように形成する。端子Ｘ１がフローティングせず、内部ノードに接続されていれば、リペア処理を行わないときには（不良が生じなかったとき）、内部ノードに付加される容量が大きくなり、シフトレジスタが発振しやすいからである。

　次に、第２ＴＦＴがシフトレジスタの出力ノードＱｎに接続されるべき端子Ｘ２を有している場合には、リペア処理前の状態において、その端子Ｘ２をフローティングさせ、リペア処理によりシフトレジスタの出力ノードＱｎに接続可能となるように形成する。端子Ｘ２がフローティングせず、出力ノードＱｎに接続されていれば、リペア処理を行わないときには、出力ノードＱｎに付加される容量が大きくなり、出力波形がなまるおそれがあるからである。

　続いて、第２ＴＦＴが、フローティングさせた場合に、接続のためのクロス部を形成するためにコンタクト部を形成する必要のない端子Ｘ３を有していれば、端子Ｘ３をフローティングさせ、クロス部を形成する。コンタクト部が増えると回路の抵抗が増加し、シフトレジスタ動作が遅くなる可能性があるからである。

　本実施形態では、例えば第２導電膜から形成された端子２Ａをフローティングさせる場合、端子２Ａをコンタクト部を介して第１導電膜から形成された配線に接続して、第２導電膜から形成された部分と第１導電膜から形成された部分とを有する、端子２Ａの延長部を形成してもよい。この場合、端子２Ａの延長部のうち第１導電膜から形成された部分と、第２導電膜から形成された端子１Ａの延長部とを、互いに接続されない状態で重なるように延ばしてクロス部を形成してもよい。あるいは、第１導電膜から形成された端子１Ａの延長部と、第２導電膜から形成された端子２Ａの延長部とを互いに接続されない状態で重なるように形成してもよい。

　一方、端子２Ａに対応する第１ＴＦＴの端子１Ａは切断されやすいように延長されていることが好ましい。延長部の長さは特に限定しないが例えば１００μｍ以上である。なお、図７に示す例では、端子１Ａの延長部の長さは、ソース電極とノードＮ２とを接続する配線３２の長さをいう。

　第１ＴＦＴおよび第２ＴＦＴの位置関係は特に限定しないが、第２ＴＦＴは、第１ＴＦＴをパネルのｘまたはｙ方向に平行移動させた位置に設けられていてもよい。パネルのｘ方向およびｙ方向とは、互いに直交する２方向をいい、典型的には画素の配列の行方向または列方向に対応する。または、第２ＴＦＴは、第１ＴＦＴを９０度回転させ、かつ、パネルのｘまたはｙ方向に平行移動させた位置に設けられていてもよい。また、第１および第２ＴＦＴの間には他のＴＦＴが存在しないことが好ましい。

　なお、回路２０の構成は図７に示す構成に限定されない。例えば、薄膜トランジスタＭＦの代わりに、ＣＫＣとノードＮ２との間に容量を設けてもよい。また、本出願人による特願２００８－２９７２９７号に記載されているように、薄膜トランジスタＭＥ、ＭＬまたはＭＥ、ＭＬ、ＭＢをマルチチャネル化してもよい。これにより、ノードＮ１からのリークを防ぐ効果が得られる。特願２００８－２９７２９７号の開示内容を参考のため本明細書に援用する。

　また、ここでは、４相のクロックを用いて駆動されるシフトレジスタを例に説明したが、本実施形態は、シフトレジスタの構成および駆動方法にかかわらず適用され得る。

（第２実施形態）
　以下、図面を参照して、本発明のシフトレジスタの第２の実施形態を説明する。本実施形態は、シフトレジスタを構成するＴＦＴのうちダイオード接続されたＴＦＴに対してリペア用ＴＦＴを設ける点で前述の実施形態と異なる。ダイオード接続されたＴＦＴとは、ＴＦＴのゲート電極とソースまたはドレイン電極とが接続された構成を有するＴＦＴであり、「３端子型ダイオード」とも呼ばれる。

　図１０（ａ）に、リペア用ＴＦＴを設けた、本発明による実施形態のシフトレジスタの１つの段の回路５０の構成の一例を示す。また、図１０（ｂ）は、図１０（ａ）に示す回路５０におけるリペア用ＴＦＴを含む点線部分の模式的な拡大平面図である。

　回路５０では、薄膜トランジスタＭＦにリペア用の薄膜トランジスタＭＦ＿ＹＯＢＩが設けられている。なお、薄膜トランジスタＭＢもダイオード接続されており、同様のリペア用ＴＦＴを設けることができる。薄膜トランジスタＭＦは、入力ＴＦＴである薄膜トランジスタＭＢよりも小さいことから、リペア用ＴＦＴを設けることによる効果がより顕著に得られる。そこで、ここでは、薄膜トランジスタＭＦにリペア用ＴＦＴを設けた回路を例に説明する。

　薄膜トランジスタＭＦの３端子を１Ａ、１Ｂ、１Ｃとすると、薄膜トランジスタＭＦでは、端子１Ｂ（ゲート端子）と端子１Ｃとはコンタクトホール５８を介して接続されている。図示する例では、端子１ＡはノードＮ２に接続されている。また、端子１Ｃと端子１Ａとは同じ導電膜（第２導電膜）から形成されており、端子１Ｂは第２導電膜とは異なる導電膜（第１導電膜）から形成されている。第１および第２導電膜は別層である。なお、第１および第２導電膜の材料は異なっていてもよい。

　一方、薄膜トランジスタＭＦ＿ＹＯＢＩの３端子を２Ａ、２Ｂ、２Ｃとすると、端子２Ｂ（ゲート端子）と端子２Ｃとが接続されている。また、端子２Ｂは薄膜トランジスタの端子１Ｂと接続され、端子２Ｃは薄膜トランジスタの端子１Ｃと接続されている。端子２Ａはフローティング状態となっている。

　端子２Ａ（第２導電膜から形成）はコンタクト部を介して、第１導電膜から形成された配線に接続されている。これにより、第２導電膜から形成された部分と第１導電膜から形成された部分とを有する、端子２Ａの延長部が形成されている。端子２Ａの延長部における第１導電膜からなる部分は、端子１Ａの延長部（第２導電膜から形成）と、層間絶縁膜（図示せず）を介して重なるように配置されている。これらの延長部が重なった部分５４を「クロス部」という。

　また、図１０（ｂ）からわかるように、本実施形態における薄膜トランジスタＭＦおよび薄膜トランジスタＭＦ＿ＹＯＢＩでは、チャネルが１本だけ形成され、チャネル幅Ｗが小さい。なお、チャネルの本数は特に限定しないが、前述の実施形態で説明したように、チャネルの本数の少ない（５本以下）回路内ＴＦＴに対してリペア用ＴＦＴを設けると、より大きな効果が得られる。

　ゲートドライバーモノリシックパネル（以下、単に「パネル」と略する。）の製造段階において、回路５０の薄膜トランジスタＭＦに不良が生じた場合、薄膜トランジスタＭＦをノードＮ２から切断し、かつ、リペア用の薄膜トランジスタＭＦ＿ＹＯＢＩのフローティング端子２ＡをノードＮ２に接続する。以下、より具体的に説明する。

　検査により不良が発見されると、貼り合わせを行う前にリペア処理を施す。リペア処理では、薄膜トランジスタＭＦをソース電極とノードＮ２とに接続している配線５２を切断する。切断は例えばレーザーで行う。また、クロス部５４にレーザーを照射してメルトさせることにより、リペア用の薄膜トランジスタＭＦ＿ＹＯＢＩのソース電極とノードＮ２とを接続する。配線５２の切断工程とクロス部５４のメルト工程とを行う順序は問わない。これにより、不良を有する薄膜トランジスタＭＦの代わりに、薄膜トランジスタＭＦ＿ＹＯＢＩを用いて、回路５０を正常に動作させることが可能になる。

　図１１は、回路５０の一部を示すレイアウト図である。図１０を参照しながら前述したように、薄膜トランジスタＭＦが不良であれば、配線５２を切断して薄膜トランジスタＭＦをシフトレジスタの回路５０から切り離す。その代わり、クロス部５４をレーザー等でメルトさせることにより、薄膜トランジスタＭＦ＿ＹＯＢＩを回路５０に接続する。

　本発明の半導体素子は、シフトレジスタを備えた回路または装置に広く適用され得る。特に、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、フラットパネル型Ｘ線イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に好適に適用される。

　１１０Ａ　　　シフトレジスタ
　１０　　　　　シフトレジスタの１つの段に含まれる比較例の回路
　２０、５０　　シフトレジスタの１つの段に含まれる回路
　３２、５２　　リペア処理時に切断される箇所
　３４、５４　　リペア処理時に接続される箇所
　３６、５６、５８　　コンタクトホール
　４０　　　　　配線
　Ｎ１、Ｎ２　　ノード
　ＭＡ、ＭＢ、ＭＤ、ＭＥ、ＭＦ、ＭＩ、ＭＪ、ＭＫ、ＭＬ、ＭＮ　　回路内ＴＦＴ
　ＭＫ＿ＹＯＢＩ　　　薄膜トランジスタＭＫのリペア用ＴＦＴ

Claims

　絶縁性の基板に支持されたシフトレジスタであって、
　それぞれが出力信号を順次出力する複数の段を有し、
　前記複数の段のそれぞれは、複数の薄膜トランジスタを含む回路を有しており、
　前記複数の薄膜トランジスタは、
　　前記回路の動作に関わる第１薄膜トランジスタと、
　　少なくとも１つのフローティングした端子を有する第２薄膜トランジスタとを含み、前記第２薄膜トランジスタの他の端子は、前記第１薄膜トランジスタの対応する端子に接続されており、前記少なくとも１つのフローティングした端子は、所定の配線に接続可能に形成されているシフトレジスタ。
　前記基板の上方から見た前記第１および第２薄膜トランジスタのチャネル領域の形状は略同じである請求項１に記載のシフトレジスタ。
　前記第１および第２薄膜トランジスタは、ソースおよびドレイン電極の何れか一方とゲート電極とが接続された構造を有し、前記第２薄膜トランジスタにおけるソースおよびドレイン電極の他方がフローティングしている請求項１または２に記載のシフトレジスタ。
　前記第２薄膜トランジスタにおける前記少なくとも１つのフローティングした端子の延長部と、前記第１薄膜トランジスタにおける前記フローティングした端子に対応する端子の延長部とは、互いに接続されていない状態で重なっている請求項１から３のいずれかに記載のシフトレジスタ。
　前記基板の上方から見た前記重なっている部分の形状は１０μｍ×１０μｍよりも大きい請求項４に記載のシフトレジスタ。
　前記第１薄膜トランジスタの３端子を１Ａ、１Ｂ、１Ｃとし、前記第２薄膜トランジスタの３端子を２Ａ、２Ｂ、２Ｃとし、前記端子２Ａは前記端子１Ａ、前記端子２Ｂは前記端子１Ｂに、前記端子２Ｃは前記端子１Ｃに対応しているとすると、前記端子２Ａ、１Ａ、１Ｃ、２Ｃは第１導電膜から形成され、前記端子２Ｂおよび前記端子１Ｂは、前記第１導電膜とは異なる第２導電膜から形成されており、少なくとも前記端子２Ｃは前記端子１Ｃに接続されている請求項１から５のいずれかに記載のシフトレジスタ。
　前記端子２Ｂは前記端子１Ｂに接続されている請求項６に記載のシフトレジスタ。
　前記第１薄膜トランジスタと前記第２薄膜トランジスタとの間には他の薄膜トランジスタが存在しない請求項１から７のいずれかに記載のシフトレジスタ。
　前記第１および第２薄膜トランジスタは、同じ本数のチャネルを有しており、前記チャネルの数は５本以下である請求項１から８のいずれかに記載のシフトレジスタ。
　前記チャネルの数は１本である請求項９に記載のシフトレジスタ。
　前記第１薄膜トランジスタにおける前記フローティングした端子に対応する端子は延長部を有しており、前記第１薄膜トランジスタの前記延長部の長さは１００μｍ以上である請求項１から１０のいずれかに記載のシフトレジスタ。
　絶縁性の基板に支持されたシフトレジスタであって、
　それぞれが出力信号を順次出力する複数の段を有し、
　前記複数の段の少なくとも１つは、複数の薄膜トランジスタを含む回路を有しており、
　前記複数の薄膜トランジスタは、
　　前記回路の動作に関わる薄膜トランジスタＭ１と、
　　少なくとも１つのフローティングした端子を有する薄膜トランジスタＭ２と
を含み、前記薄膜トランジスタＭ２の他の端子は、前記薄膜トランジスタＭ１の対応する端子に接続されており、
　前記薄膜トランジスタＭ１における前記フローティングした端子に対応する端子の延長部は、所定の配線と重なっており、前記重なっている部分にはメルト処理が施されており、これにより、前記薄膜トランジスタＭ１の延長部と前記所定の配線とが互いに接続されているシフトレジスタ。
　請求項１から１２のいずれかに記載のシフトレジスタを備えたアクティブマトリクス基板。
　請求項１から１２のいずれかに記載のシフトレジスタを備えた表示パネル。
　請求項４に記載のシフトレジスタの製造方法であって、
　　前記回路の前記第１薄膜トランジスタに不良が生じているかを検査する工程と、
　　前記検査する工程において、不良が生じていることが確認されると、前記第１薄膜トランジスタを前記回路から分離するとともに、前記第２薄膜トランジスタにおける前記フローティングした端子を前記回路の所定の配線に接続するリペア処理を行う工程と
を包含し、
　前記リペア処理は、前記重なっている部分にメルト処理を施して、前記第２薄膜トランジスタの前記フローティングした端子を前記所定の配線に接続させる工程を含むシフトレジスタの製造方法。