JP4658173B2 - 液晶表示装置とその製造方法 - Google Patents

Description

本発明は、液晶表示装置およびその製造方法に関し、特にアクティブマトリクス型液晶表示装置およびその製造方法に関する。

アクティブマトリクス型液晶表示装置においては、表示部内に多数の画素が行列状に配置される。また、各画素は、スイッチング素子と画素電極を含む。スイッチング素子として、アモルファスシリコンを用いた薄膜トランジスタ（ＴＦＴ）が用いられている。表示部には、各画素のＴＦＴを駆動するために、ＴＦＴのゲート電極に接続された走査線およびＴＦＴのソース電極（一方の電流電極である。便宜上ソース電極と呼ぶ。）に接続された信号線が交差して配置される。

液晶表示装置は、ＴＦＴ基板と、ＴＦＴ基板に対向して配置されるコモン電極基板と、両基板間に挟持される液晶層とを含む。コモン電極基板は、表示部全面に単一のコモン電極を有する。カラー表示のため、一方の基板上にカラーフィルタを形成することも行なわれる。

アモルファスＴＦＴを各画素に用いた液晶表示装置においては、走査線および信号線の制御回路は表示部が形成される基板とは別のプリント基板上に形成され、ＴＡＢなどを用いてＴＦＴ基板に接続されている。ＴＡＢ上にも、ＩＣなどの制御回路が接続されている。

液晶表示装置においては、若干の点欠陥は許容されるが、線欠陥は許容されない。従って、走査線または信号線の１本でも断線すれば、液晶表示装置全体が不良品となってしまう。

このような線欠陥を修復するために、外部回路内にリペア用のオペ（ＯＰ）アンプが接続され、制御回路が接続される走査線または信号線の端部と逆の側において、選択された走査線または信号線と接続できるように構成されている。例えば、１本の走査線が中間で断線している場合、走査線駆動回路からの信号は断線位置までしか伝達されない。ＯＰアンプの出力を、同一走査線の他端から供給することにより、断線のある走査線を同一信号で駆動することができる。信号線の断線も同様に扱うことができる。

修復を行なう場合には、走査線、信号線などの現役配線とリペア用配線とを絶縁膜を介して交差するように配置し、交差部にレーザ光を照射し、両配線を短絡させる。

上述の修復方法によれば、１本の配線の欠陥を修復するために１個の外部ＯＰアンプを必要とする。多数のＯＰアンプを接続しようとすると、製造原価が高くなるばかりでなく、ＯＰアンプを配置する面積も必要となり、設計上の制約が増す。

近年、ガラス基板上に形成したアモルファスシリコン膜に対し、ＸｅＣｌレーザやＫｒＦレーザ等のレーザ光を照射し、アモルファスシリコン膜を多結晶シリコン膜に変換する技術が開発された。ガラス基板上に多結晶シリコン膜を形成すれば高性能のＴＦＴを得ることができる。

このような高性能のＴＦＴを形成する場合、ガラス基板上に表示部と併せ周辺回路も形成することが可能となる。ガラス基板上に表示部と共に周辺回路を一体化した場合も、外付けＩＣのＯＰアンプを使って欠陥を修復することが考えられる。ＯＰアンプ内の単結晶シリコンを用いたＭＯＳＦＥＴとガラス基板上の多結晶ＴＦＴとの電気的特性または温度特性が大幅に異なる。このため、線欠陥を実質的に問題ない程度に修復することが困難になることがある。

絶縁層を介して上下の配線層を交差させ、レーザ照射によって上下配線層を短絡させる場合、良好な短絡を生じさせる照射エネルギは比較的高く、そのマージンは比較的狭い。このため、リペア成功率が低く、潜在的な不良を引き起こす可能性もある。

以上説明したように、アクティブマトリクス型液晶表示装置の欠陥修復には、未だ種々の問題がある。

本発明の目的は、欠陥を容易に修復することのできる液晶表示装置を提供することである。

本発明の他の目的は、周辺回路を一体化し、かつ線欠陥を生じる欠陥を容易に修復することのできるアクティブマトリクス型液晶表示装置を提供することである。

本発明のさらに他の目的は、周辺回路を一体化し、かつ欠陥を容易に修復することのできるアクティブマトリクス型液晶表示装置の製造方法を提供することである。

本発明の１観点によれば、絶縁表面を有する第１の基板と、前記第１の基板の中央部上に配置され、行列状に配置された複数の画素と、行方向に並んだ画素を活性化する複数の走査線と、列方向に並んだ画素のうち活性化された画素に画像情報を伝達する複数の信号線とを含む表示部と、前記第１の基板の表示部外側の領域である周辺部の第１の行方向端部上に形成され、前記走査線を駆動する信号を発生する走査線駆動回路と、前記第１の基板の周辺部の第１の列方向端部上に形成され、前記信号線を駆動する信号を発生する信号線駆動回路と、前記第１の基板の周辺部の一部上に形成され、前記走査線駆動回路および前記信号線駆動回路の少なくとも一部と実質的に同じ構成を有するリペア回路とを有する液晶表示装置が提供される。

本発明の他の観点によれば、絶縁表面を有する第１の基板と；前記第１の基板の中央部上に配置され、行列状に配置された複数の画素と、行方向に並んだ画素を活性化する複数の走査線と、列方向に並んだ画素のうち活性化された画素に画像情報を伝達する複数の信号線とを含む表示領域と；前記第１の基板の表示領域外側の領域である周辺部の第１の行方向端部上に形成され、前記走査線を駆動する信号を発生する走査線駆動回路と；前記第１の基板の周辺部の第１の列方向端部上に形成され、前記信号線を駆動する信号を発生する信号線駆動回路と；前記第１の基板の周辺部の残りの領域の一部上に形成され、前記走査線駆動回路および前記信号線駆動回路の少なくとも一部と実質的に同じ構成とリペア用配線とを有するリペア回路と；を有するＴＦＴ基板を作成する工程と、前記ＴＦＴ基板を検査する工程と、欠陥が発見された場合、前記リペア用配線を用い、リペア回路を活性化するリペア工程とを含む液晶表示装置の製造方法が提供される。

図１は、周辺回路一体化型アクティブマトリクス基板の構成、およびさらにリペア回路を一体化したアクティブマトリクス型ＴＦＴ基板の構成を示す。

図１（Ａ）は、周辺回路一体化型アクティブマトリクス基板の構成例を示す。ガラス基板Ｓ１の中央部に表示部ＤＩＳが形成される。表示部ＤＩＳの周辺には、周辺部ＰＥが残る。この周辺部ＰＥの一部に、周辺回路が一体化して形成される。図示の構成においては、表示部の一方の長辺に沿ってデータ信号線駆動回路ＤＤが配置され、短辺に沿って走査線駆動回路ＧＤが配置されている。

表示部ＤＩＳにおいては、縦方向に複数の画像信号線ＶＬが配置され、横方向に複数の走査線ＧＬが画像信号線ＶＬと交差して配置されている。信号線ＶＬと走査線ＧＬの各交点には、画素ＰＸが接続される。

図１（Ａ）の構成において、右端の周辺部および下端の周辺部には、回路は形成されていない。しかしながら、液晶表示装置の組み立て等の要求により、これらの周辺部を省略することはできない。

図１（Ｂ）は、図１（Ａ）のアクティブマトリクス基板にリペア回路を形成した形態を示す。周辺部ＰＥの右端領域に走査線駆動回路ＧＤと同等の回路構成を有するリペア用走査線駆動回路ＲＧＤが形成され、周辺部下端領域に信号線駆動回路ＤＤと同等の構成を有するリペア用信号線駆動回路ＲＤＤが形成される。なお、「同等」の用語は、製造プロセス上のばらつきを許容し、回路として同一と見なせるものを指すために用いられている。走査線駆動回路、信号線駆動回路と同等の回路構成を有するリペア回路は、特別の製造工程を追加することなく製造することができる。

図１（Ｃ）は、アクティブマトリクス基板の他の構成例を示す。ガラス基板Ｓ１の中央部に表示部ＤＩＳが形成され、周辺部の長辺に沿った領域には１対の信号線駆動回路ＤＤ１、ＤＤ２が形成される。例えば、奇数番目の信号線は上方の信号線駆動回路ＤＤ１によって駆動され、偶数番目の信号線は下方の信号線駆動回路ＤＤ２によって駆動される。

ガラス基板Ｓ１の周辺部の短辺に沿う１対の周辺領域にも、１対の走査線駆動回路ＧＤ１、ＧＤ２が形成される。１対の走査線駆動回路ＧＤ１、ＧＤ２は同一の走査線を両端から駆動する。この構成の場合、周辺部の空領域は少ない。従って、信号線駆動回路ＤＤ１、ＤＤ２や走査線駆動回路ＧＤ１、ＧＤ２と同等の構成を有するリペア回路を作成する面積の余裕は無い。

図１（Ｄ）は、図１（Ｃ）の構成に基づき、さらにリペア用回路を作成した構成例を示す。リペア回路ＲＣ１〜ＲＣ４は、周辺部の各コーナー領域に設けられる。例えば、リペア用回路ＲＣ１〜ＲＣ４の内、２つが信号線駆動回路ＤＤ１、ＤＤ２の一部と同等の構成を有し、他の２つが走査線駆動回路ＧＤ１、ＧＤ２の一部と同等な構成を有する。

周辺回路の一部に欠陥が発生した場合には、欠陥部分をリペア用回路ＲＣ１〜ＲＣ４の一部と置き代えるように配線の接続を変更する。どのような配線を設けるかは、後に詳しく述べる。

図１（Ｅ）は、１画素の構成例の等価回路図を示す。画素ＰＸは、スイッチング用薄膜トランジスタＴＦＴと、画素電極ＸＥと蓄積容量ＳＣを含む。ＴＦＴのソース電極が信号線ＶＬに接続され、ゲート電極が走査線ＧＬに接続され、ドレイン電極が画素電極ＸＥに接続される。画素電極ＸＥは、蓄積容量ＳＣの一方の電極を兼用する。蓄積容量ＳＣの他方の電極は、絶縁膜を介して画素電極ＸＥと対向配置された導電体で形成される。蓄積容量の他方の電極は、行方向または列方向に延在して形成され、同一電圧に接続される。

表示部において、ＴＦＴに欠陥が生じると、点欠陥が発生する。信号線ＶＬに断線が生じると、信号線駆動回路ＤＤから断線個所よりも遠い側に線欠陥が生じる。図１（Ａ）の構成の場合、走査線ＧＬに断線が生じると、断線個所より下流側の走査線に沿って線欠陥が生じる。これらの欠陥の内、線欠陥は必ず修復しなければならない欠陥である。

図１（Ｆ）は、走査線駆動回路ＧＤの構成を概略的に示す。走査線駆動回路ＧＤは、シフトレジスタＳＲと、マルチプレクサＭＬＸと、マルチプレクサの出力信号をバッファリングするバッファ回路ＢＦとを含み、複数の走査線に対し順次選択される走査線をシフトさせる信号を発生する。なお、シフトレジスタ、マルチプレクサ、バッファを合わせてＳＭＢで指す。

図１（Ｇ）は、信号線駆動回路の構成を概略的に示す。信号線駆動回路ＤＤは、シフトレジスタＳＲ、バッファ回路ＢＦ、およびバッファ回路の出力によってオン／オフ制御されるアナログスイッチＡＳを含む。シフトレジスタＳＲとバッファ回路ＢＦとを合わせてＳＢで示す。

アナログスイッチＡＳは、画像データ線ＰＬに供給される画像信号を、信号線ＶＬに選択的に伝達する機能を有する。信号線駆動回路ＤＤは、走査線駆動回路ＧＤと比べ高速で動作するため、比較的欠陥が生じ易い。特に、アナログスイッチＡＳは、長いチャネル幅を有し、欠陥が生じ易い。

図２は、表示領域におけるＴＦＴの構成例をより詳細に示す。図２（Ａ）は断面図であり、図２（Ｂ），（Ｃ）は走査線ＧＬおよび信号線ＶＬを作成した段階の平面図である。

図２（Ａ）に示すように、ガラス基板１０の表面上に、必要に応じてＳｉＯ2膜を堆積した後、島状の多結晶シリコン層１２を形成する。島状多結晶シリコン層は、始めにアモルファスシリコン層を堆積し、ＸｅＣｌレーザやＫｒＦレーザ等のレーザ光を照射し、レーザアニールによって結晶化を生じさせ、その後パターニングすることによって得られる。たとえば、厚さ４０ｎｍの多結晶シリコン層が形成される。

多結晶シリコン層１２の形状は、図２（Ｂ）に示すように、両端で幅広の領域１２Ｓ、１２Ｄを有し、それらの間をストライプ状領域が結合する形状である。

多結晶シリコン層１２を覆って、ゲート絶縁膜１４が酸化膜、窒化膜などによって形成される。たとえば、厚さ２００ｎｍのＳｉＯ2 膜が形成される。ゲート絶縁膜１４の上に、ゲート電極１６が形成される。ゲート電極は、たとえば厚さ３００ｎｍのＡｌ−Ｎｄ合金層で形成される。

図２（Ｂ）に示すように、ゲート電極１６は、走査線ＧＬと同一層で形成され、連続的に形成される。なお、図２（Ｂ）に示す工程までの間に、多結晶シリコン層１２の両端部領域に所望の不純物をドープする。

ゲート電極１６を覆って、層間絶縁膜１８が形成される。たとえば、厚さ５００ｎｍのＳｉＮx 膜が形成される。層間絶縁膜とゲート絶縁膜１４を貫通し、多結晶シリコン層１２のソース領域１２Ｓ、ドレイン領域１２Ｄに達するコンタクトホールが形成される。このコンタクトホールを埋め込み、ソース電極２０Ｓ、ドレイン電極２０Ｄが形成される。電極層は、たとえば厚さ８０ｎｍのＴｉ層、厚さ２５０ｎｍのＡｌ層、厚さ１５０ｎｍのＴｉ層の積層で形成される。

図２（Ｃ）は、ソース電極２０Ｓの平面形状を示す。ソース電極２０Ｓは、信号線ＶＬと同一層で連続的に形成される。なお、ドレイン領域上のドレイン電極は図示を省略している。その後、ソース電極２０Ｓ、ドレイン電極２０Ｄを覆って樹脂、スピンオンガラス（ＳＯＧ）等の平坦化膜２２を作成する。平坦化膜２２を貫通してドレイン電極２０Ｄに至るコンタクトホールが形成される。

このコンタクトホールを覆ってＩＴＯなどで形成された画素電極２４が接続される。なお、反射型液晶表示装置の場合には、ＩＴＯの代わりに反射率の高い金属電極が用いられる。画素電極２４を形成した後、表面にポリイミド等の配向膜２６を形成する。

ゲート電極１６および走査線ＧＬは、例えばＡｌ−Ｎｄ合金で形成される。また、ソース電極２０Ｓおよび信号線ＶＬは、例えばＴｉ／Ａｌ／Ｔｉの積層構造で形成される。これら２種類の金属層は、異なるレベルに形成されるため、周辺回路領域においては下層配線層、上層配線層として用いることが出来る。これらの２種類の配線層を交差させ、レーザ光を照射すると、両配線層とも低融点のＡｌを主成分としているため、比較的容易に溶融し、短絡を生じさせることができる。図２に示した表示領域内の構成においては、走査線ＧＬおよび信号線ＶＬの断線が線欠陥を発生させる原因となる。

図１（Ｇ）で示したように、信号線駆動回路の出力端には、複数のアナログスイッチＡＳが接続される。

図３は、アナログスイッチの構成を示す。アナログスイッチは、図３（Ａ）に示すようにｐチャネルＭＯＳトランジスタ構造で形成しても、図３（Ｂ）に示すように、ｎチャネルＭＯＳトランジスタ構造で形成しても、図３（Ｃ）に示すように、ＣＭＯＳトランジスタ構造で形成しても良い。これらの構成の内、図３（Ｃ）に示す構成が最も望ましい。

図３（Ｄ）は、図３（Ｃ）に示すＣＭＯＳ型アナログスイッチの構成例を示す。１対の島状半導体層３０が形成され、その上にソース電極、ゲート電極、ドレイン電極が形成されている。画像情報は、共通ソース電極３４から、縦方向に配置された４本のソース電極３４ｎ、３４ｐに伝達される。左右の半導体層は、それぞれｎチャネルＴＦＴおよびｐチャネルＴＦＴを形成するためのものであり、構成としては同等である。各ＴＦＴは、両側にソース電極３４ｎ、３４ｐが配置され、中央にドレイン電極３６ｎ、３６ｐが配置され、これらの中間にゲート電極３２ｎ、３２ｐが配置された構成である。

多結晶シリコンは、アモルファスシリコンと比べ移動度が大幅に向上しているとは言え、単結晶シリコンと比較すると未だ移動度は小さい。充分低いオン抵抗を得るため、各ＴＦＴは、チャネル幅を広くし、かつ両側のソース領域から中央のドレイン領域に同時にキャリアを供給できる構成とされている。狭い間隔を置いて配置される電極の長さが長く、その数が多いため、アナログスイッチＡＳに欠陥の発生する確率は高くなる。

図４は、信号線駆動回路のアナログスイッチＡＳを除いた部分の回路構成を示す等価回路図である。ｎ段のフリッププロップ回路ＦＦ１〜ＦＦｎが直列に接続され、前段のフリッププロップＦＦの出力が後段のフリップフロップＦＦの入力に接続されてシフトレジスタを構成している。シフトレジスタの出力は、複数のインバータを直列に接続したバッファ回路ＢＦに供給される。バッファ回路ＢＦの途中のノードから、分岐配線が形成され、ＣＭＯＳ型アナログスイッチに対する２つの出力が形成される。

図５は、走査線駆動回路の構成を概略的に示す等価回路図である。図中上段には、両方向スイッチＳＷと、１段のシフトレジスタＳＲが示されている。このシフトレジスタＳＲの出力は、次段のシフトレジスタに供給される。また、シフトレジスタＳＲの出力は、マルチプレクサＭＬＸにおいてマルチプレックス信号ＭＰ１〜ＭＰ４との論理積を取り、４つの走査信号を発生する。４つの走査信号は、バッファ回路ＢＦを介して表示部ＤＩＳの走査線に供給される。走査線の数が６００本の場合、シフトレジスタは１５０段設けられる。

図６は、アナログスイッチおよび信号線ＶＬの欠陥修復方法を示す。たとえば、本来のアクティブマトリクス基板の回路構成が図１（Ａ）に示すように、表示部ＤＩＳに隣接する１つの周辺領域に信号線駆動回路ＤＤが形成されている場合を考える。

図５（Ａ）に示すように、画像データ線ＰＬと画像信号線ＶＬの間にアナログスチッチＡＳが配置され、このアナログスイッチＡＳの制御電極が制御線ＣＬによって制御される。このような構成が横方向に複数並列に配置されていてもよい。

リペア回路は、信号線ＶＬの他端にスイッチＳＷ２を介して接続可能なリペア用アナログスイッチＲＡＳを配置し、このリペア用アナログスイッチＲＡＳの他方の電流電極をリペア用データ線ＲＰＬ、スイッチＳＷ１を介してデータ線ＰＬに接続可能とし、リペア用アナログスイッチＲＡＳの制御電極をリペア用制御線ＲＣＬおよびスイッチＳＷ３を介して制御線ＣＬに接続可能とする。

スイッチＳＷ１、ＳＷ２、ＳＷ３はノーマリオフであり、アナログスイッチＡＳおよび信号線ＶＬが正常な場合には、リペア用アナログスイッチＲＡＳは電気的に分離されている。

図６（Ｂ）に示すように、信号線ＶＬの中間で断線Ｂ１が発生したとする。すると、信号線ＶＬの断線個所Ｂ１よりも下流側では画素に画像情報が伝達されなくなる。この場合、スイッチＳＷ１、ＳＷ２、ＳＷ３を閉じ、リペア用アナログスイッチＲＡＳを活性化することにより、同一の画像データが下方からも信号線ＶＬに伝達できるようになる。

アナログスイッチＡＳの入力配線の個所Ｂ２または制御線の個所Ｂ３に断線が生じた時も同様のリペアを行なうことにより、線欠陥を防止することができる。アナログスイッチが複数並列配置されている場合も、リペア用アナログスイッチＲＡＳがいずれのアナログスイッチにも接続可能な構成とすれば、１つのリペア用アナログスイッチＲＡＳでいずれのアナログスイッチまたは信号線の欠陥も修復することができる。

図６（Ｃ）は、アナログスイッチＡＳに短絡型欠陥が生じた場合のリペア方法を示す。この場合も、図６（Ｂ）の場合と同様スイッチＳＷ１、ＳＷ２、ＳＷ３を閉じ、リペア用アナログスイッチＲＡＳを活性化する。

ただし、短絡型欠陥の場合、リペア用アナログスイッチＲＡＳがオフの間も、アナログスイッチＡＳは信号線ＶＬをデータ線ＰＬまたは制御線ＣＬに接続してしまう。

そこで、アナログスイッチＡＳの入力側配線および制御配線を開路させる。このようにして、本来のアナログスイッチＡＳが機能しなくなるようにすることにより、リペア用アナログスイッチＲＡＳを用いて信号線ＶＬを正常に動作させることが可能となる。

なお、スイッチＳＷ１、ＳＷ２、ＳＷ３は交差する多層配線層で形成することができる。また、配線の開路は、配線にレーザ光を照射し、断線させることによって行なうことができる。

図７は、特性を調整することのできるアナログスイッチの構成を示す。図７（Ａ）において、４つのアナログスイッチＡＳ１〜ＡＳ４が並列に接続され、同一の制御線ＣＬによって制御されている。後に述べるように、４つのアナログスイッチは、順次切断可能に接続されており、特性の調整が可能である。

図７（Ｂ）は、ＣＭＯＳ型アナログスイッチの場合の構成を示す。４つのｎチャネルアナログスイッチｎＡＳ１〜ｎＡＳ４が並列に接続され、同一の制御線ｎＣＬによって制御される。また、４つのｐチャネルアナログスイッチｐＡＳ１〜ｐＡＳ４が、並列に接続され、同一の制御線ｐＣＬによって制御される。ｎチャネルアナログスイッチとｐチャネルアナログスイッチは、さらに並列に接続されている。

図７（Ｃ）は、常時接続されているアナログスイッチＡＳ１に並列に、リペア用アナログスイッチＡＳ２〜ＡＳ４が配置されている構成を示す。アナログスイッチＡＳ２〜ＡＳ４は、入出力が開路されており、レーザ照射によって任意に接続することができる。

図７（Ｄ）は、常時は接続されていないアナログスイッチを備えたＣＭＯＳ型アナログスイッチの構成を示す。常時は、一つのｎチャネルアナログスイッチｎＡＳ１および１つのｐチャネルアナログスイッチｐＡＳ１のみが入出力間に接続されている。これらのアナログスイッチｎＡＳ１、ｐＡＳ１に並んで、リペア用アナログスイッチｎＡＳ２〜ｎＡＳ４およびｐＡＳ２〜ｐＡＳ４が形成されている。○印で示したレーザ照射領域をレーザ照射することにより、リペア用アナログスイッチの配線を入出力に接続することができる。

図８は、図７に示すアナログスイッチの調整方法を示す。図８（Ａ）は、図７（Ａ）に示すアナログスイッチと同一の構成である。このアナログスイッチが、他のアナログスイッチと比べ駆動能力が高すぎる場合には、図８（Ｂ）に示すように、一つのアナログスイッチＡＳ４を切り離すか、図８（Ｃ）に示すように、２つのアナログスイッチＡＳ３、ＡＳ４を切り離して実効チャネル幅を減少させる。同様に、３つのアナログスイッチＡＳ２〜ＡＳ４を切り離すこともできる。

図８（Ｄ）は、図７（Ｃ）の構成を用い、アナログスイッチＡＳ１のみでは駆動能力が不足する場合、アナログスイッチＡＳ３を並列に接続して実効チャネル幅を広くし、駆動能力を増加させる構成を示す。開路されていた配線間を短絡させる処理は、レーザ照射により行なうことができる。なお、リペアアナログスイッチＡＳ２、ＡＳ３、Ａｓ４の駆動能力を異ならせておくことにより、適正なアナログスイッチを選択してきめ細かい調整を行なうこともできる。

図８（Ｅ）は、図７（Ｄ）に示すＣＭＯＳ型アナログスイッチの特性調整工程を示す。この場合も、図８（Ｄ）同様、選択した所望のアナログスイッチを新たに接続することにより、最初から接続されていたアナログスイッチの駆動能力不足を修正することができる。

なお、アナログスイッチ以外の信号線駆動回路や走査線駆動回路等においても、断線や短絡等の回路不良が生じる場合がある。これらに対処するためには、少なくとも１部の回路を２重に作成し、随時切り替え使用できるようにすることが好ましい。

図９は、このようなリペア方法を示す。

図９（Ａ）において、２段のインバータ回路ＣＡ１、ＣＡ２が入力端子Ｉ３と出力端子ＯＵＴの間に接続され、それぞれスイッチＳＷ４、ＳＷ５を介して電源端子Ｉ１、Ｉ２に接続されている。これらの回路と並列に、同様の構成を有する２段のインバータ回路ＣＢ１、ＣＢ２が形成され、電源端子は、スイッチＳＷ４、ＳＷ５の常時はオープンの端子ＶＡ、ＥＢ間に接続され、ゲート電極は入力端子Ｉ３に接続された配線と絶縁層を介してクロス配置されている。また、後段のインバータＣＢ２の出力端子も、出力端子ＯＵＴに接続された配線と絶縁層を介してクロス配置されている。配線のクロマ配置はＴＦＴ基板上に形成され、切り替えスイッチＳＷ４、ＳＷ５はＴＦＴ基板に接続されたプリント基板上に設けられている。

ＴＦＴ基板を作成した後、基板検査を行なう。または、パネルを作成した後、パネル表示を検査する。これらの検査において欠陥が発見された場合、欠陥を生じているインバータ回路を切り離し、リペア用インバータ回路を接続する。図示の構成においては、外付けスイッチＳＷ４、ＳＷ５を端子ＶＢ、ＥＢ側に切り替え、ＴＦＴ基板上で○で示した接続個所をレーザ照射により短絡する。これらの工程により、２段インバータＣＡ１、ＣＡ２の代わりにリペア用２段インバータＣＢ１、ＣＢ２が入力端子Ｉ３と出力端子ＯＵＴ間に接続される。

なお、このような回路構成は２段インバータに限らないことは当業者に自明であろう。

図９（Ｂ）は、任意の回路ＣＡとこのリペア回路ＣＢを並列配置した構成を示す。回路ＣＡに欠陥が発見された場合、回路ＣＢに切り替える工程は図９（Ａ）の場合と同様である。

図１０は、分割点順次駆動方式の液晶表示装置を示す。図において、表示部ＤＩＳには、多数の画素ＰＸが行列状に配置されている。各画素ＰＸを駆動するため、横方向に延在する複数の制御線（ＧＬ）と、縦方向に延在する複数の信号線ＶＬが配置されている。

縦方向に延在する信号線ＶＬの両端には、それぞれアナログスイッチＡＳおよびＲＡＳが接続されている。但し、下方に接続されたアナログスイッチＲＡＳはリペア用であり、常時は入力端子、制御端子がオープン（開路）状態であり、アナログスイッチとして機能しない。

信号線駆動回路ＤＤにおいて、シフトレジスタおよびバッファ回路ＳＢから、４列を１単位として制御線ＣＬが縦方向に導出されている。各制御線ＣＬは、４本に分岐され、それぞれ対応するアナログスイッチＡＳの制御端子に接続される。アナログスイッチＡＳは４個毎に駆動される。４本のデータ信号線ＰＬ１〜ＰＬ４は、４個毎のアナログスイッチの入力端子に接続され、さらに延在して画素部ＤＩＳの周囲を回り、常時は動作していないリペア用アナログスイッチＲＡＳの入力線と交差するデータリペア線ＲＰＬ１〜ＲＰＬ４となる。

さらに、分岐前の制御線ＣＬと交差するように、リペア線ＲＬ１〜ＲＬ４が配置され、表示部ＤＩＳの周囲を回り、図中下方でリペア用アナログスイッチＲＡＳの制御線を４本１単位にまとめたリペア用制御線ＲＣＬ１〜ＲＣＬｎと交差している。リペア用制御線ＲＬ１〜ＲＬ４と制御線ＣＬ１〜ＣＬｎおよびリペア用制御線ＲＣＬ１〜ＲＣＬｎとの交点は、それぞれレーザ照射による接続ポイントＲＸａおよびＲＸｂを構成する。また、リペア用データ線ＲＰＬ１〜ＲＰＬ４とリペアアナログスイッチＲＡＳの入力線の各交点は、他の接続ポイントＲＸｃを構成する。

今、制御線ＶＬの１本ＶＬｎ１が途中Ｂｎの個所で断線したと考える。すると、図中上方に配置されたアナログスイッチＡＳから供給されるデータ信号は、断線Ｂｎより下の信号線ＶＬｎ１には伝達されず、線欠陥が発生してしまう。

この時、断線した信号線ＶＬｎ１に接続されているリペア用アナログスイッチＲＡＳを活性化し、信号線下方からデータ信号を供給すれば線欠陥を回復することができる。

図において、接続ポイントＲＣＸｃ、ＲＣＸｂ、ＲＣＸａを接続すれば、制御線ＣＬｎの制御信号が、接続ポイントＲＣＸａおよびＲＣＸｂを介してリペア用アナログスイッチＲＡＳの制御端子に印可され、データ線ＰＬ４のデータ信号が、接続ポイントＲＣＸｃを介してリペア用アナログスイッチＲＡＳの入力端子に印可される。従って、断線Ｂｎの上下からデータ信号を供給することができる。

図１１は、図１０に示した４分割点順次駆動液晶表示装置の変形例を示す。図１０と異なる点は、リペア用アナログスイッチＲＡＳの入力端子側に設けられていた接続ポイントが、固定的に接続された接続ノードとなり、代わりにリペア用アナログスイッチＲＡＳと信号線ＶＬの中間に新たな接続ポイントＲＸｃが設けられている点である。リペア用アナログスイッチＲＡＳが信号線ＶＬから切り離されているため、アナログスイッチＡＳの負荷が軽くなる。

図１０同様、１本の信号線ＶＬｎ１に断線Ｂｎが発生した時、接続ポイントＲＣＸａ、ＲＣＸｂ、ＲＣＸｃを接続すると、対応するリペア用アナログスイッチＲＡＳが活性化され、画像信号が信号線ＶＬｎ１の下方からも供給できる。従って、断線Ｂｎの下方に発生した線欠陥を回復することができる。

図１２は、４分割点順次駆動型液晶表示装置の他の構成例を示す。図１０、図１１の構成においては、各信号線の両端にアナログスイッチを接続した。本構成においては、リペア用アナログスイッチＲＡＳの数を減少させている。

４本のデータ信号線ＰＬ１〜ＰＬ４は、常時駆動用アナログスイッチＡＳの入力線と必要な接続を形成した後、表示部ＤＩＳを回って延在され、リペア用データ配線ＲＰＬ１〜ＲＰＬ４となる。このリペア用データ配線ＲＰＬ１〜ＲＰＬ４の中間地点に、４つのリペア用アナログスイッチＲＡＳが接続されている。リペア用アナログスイッチＲＡＳの数は、リペア用データ配線の数と等しい。リペア用アナログスイッチＲＡＳの出力側のリペア用データ配線は、図中下方で各信号線の延長部と交差し、接続ポイントＲＸｃを形成する。

また、４本のリペア配線ＲＬ１〜ＲＬ４が分岐前の制御線ＣＬ１〜ＣＬｎと交差して接続ポイントＲＸＡを形成し、画素部ＤＩＳの周囲を回って延在され、リペア用アナログスイッチＲＡＳの制御線ＲＣＬと交差し、接続ポイントＲＸｂを構成している。信号線ＶＬｎ１に断線Ｂｎが発生した時は、接続ポイントＲＣＸａ、ＲＣＸｂ、ＲＣＸｃを接続することにより、断線した信号線ＶＬｎ１の下方からも画像信号を供給し、線欠陥を回復することができる。

また、信号線の断線ではなく、アナログスイッチＡＳにオープン型欠陥が生じたときにも、同様の処理により信号線ＶＬ下方より画像信号を供給することができる。例えば、アナログスイッチＡＳの制御線または入力線に断線ＢｃまたはＢｓが生じた時も、接続ポイントＲＣＸａ、ＲＣＸｂ、ＲＣＸｃを接続することにより、信号線ＶＬに下方より画像情報を供給することができる。

図１３は、図１２の構成において、アナログスイッチＡＳに短絡型欠陥が生じた場合の対応を示す。アナログスイッチＡＳｎに短絡型欠陥が生じた場合、このアナログスイッチＡＳｎを信号線から分離するため、アナログＡＳｎの入力線、出力線、制御線を切断点Ｙ１、Ｙ２、Ｙ３で示すようにレーザ照射等により切断する。欠陥、アナログスイッチＡＳｎは回路から完全に切り離される。リペア用アナログスイッチの接続は前述の実施例と同様である。

図１４は、ブロック選択順次液晶表示装置の構成を示す。８・４型周辺回路一体化多結晶シリコン液晶パネルの構成を例にとって説明する。たとえば表示部ＤＩＳには２４００本の信号線ＶＬと６００本の走査線ＧＬが縦方向および横方向に配列され、各交点に画素ＰＸが接続されている。

２４００本の信号線は、８つのブロックＢＬ１〜ＢＬ８に分割されている。すなわち、一つのブロックＢＬには３００本の信号線が含まれる。この３００本の信号線を、奇数番目の信号線と偶数番目の信号線に分け、奇数番目の信号線の駆動回路を図中上方に配置し、偶数番目の信号線の駆動回路を図中下方に配置する。ブロック選択信号線ＢＳＬ１〜ＢＳＬ８は、８つのブロックの内一つのブロックを選択する信号を供給する。このブロック選択信号は、各ブロックのアナログスイッチＡＳの制御線に共通に供給される。

画像データ信号は、表示部ＤＩＳの上方に配置された１５０本の奇数画像データ線ＰＬ１〜ＰＬ２９９と、表示部ＤＩＳの下方に配置された１５０本の偶数画像データ線ＰＬ２〜ＰＬ３００に供給される。上方に配置された奇数データ線ＰＬと対応する奇数番目の信号線ＶＬの接続領域には、アナログスイッチＡＳが接続される。同様偶数番目の信号線ＶＬと図中下方に配置された１５０本の偶数データ線ＰＬ２〜ＰＬ３００との間にもアナログスイッチＡＳが配置されている。

また、各走査線ＧＬは、図中左右両端において走査線駆動回路ＧＤ１、ＧＤ２に接続され、両側から走査信号を受ける。図１４においては、未だリペア回路は示されていない。

図１５は、図１４に示すブロック選択順次駆動方式の制御信号のタイミングチャートを示す。１水平時間Ｈは、２５μｓの時間長であり、１本の走査線が選択されている時間を示す。１水平時間Ｈ内に、８つのブロック選択時間Ｔｂが配置されている。最初のブロック選択時間においてブロックＢＬ１が選択され、次のブロック選択時間において２番目のブロックＢＬ２が選択される。８番目のブロックＢＬ８を選択した後、ブランキング期間Ｔｂｋ＝５．０μｓｅｃが設けられている。各ブロック選択時間において、３００本のデータ信号線ＰＬ１〜ＰＬ２９９、ＰＬ２〜ＰＬ３００から画像信号が供給される。

図１４の構成においては、画素部ＤＩＳの長辺に沿う上下の周辺領域、および短辺に沿う左右の周辺領域にそれぞれ駆動回路が配置されている。従って、リペア用回路を配置する面積は制限される。

図１６は、図１４の構成にリペア用回路および配線を付加した構成を示す。なお、図の簡略化のため、図中下方に配置される偶数データ線ＰＬ２〜ＰＬ３００に接続されるリペア回路の構成を示し、奇数データ線ＰＬ１〜ＰＬ２９９に対するリペア回路は図示を省略する。両者の構成は同じである。

アナログスイッチＡＳは、ＣＭＯＳ型構成であり、その制御のためにｎチャネル用ブロック選択信号と、ｐチャネル用ブロック選択信号とを必要とする。これらのブロック選択信号をまとめ、ＢＳＬで示す。なお、偶数番目の信号線に対するブロック選択信号の配線は、図示を省略している。

図中上方に配置されたアナログスイッチＡＳの出力端は、下方に延在され奇数番目の信号線に接続されている。偶数番目の信号線は下方に延在され、図中下方のアナログスイッチＡＳの出力端子に接続されると共に、上方にも延在され、接続点を構成する領域を形成する。上方に延在された偶数番目の信号線と交差するように、２本のリペア信号線ＲＰＬ１、ＲＰＬ２が横方向に配置され、接続ポイントＲＸ３を形成した後、奇数アナログスイッチＡＳと並んで配置された２つのリペア用アナログスイッチＲＡＳ１、ＲＡＳ２の出力端に接続されている。これらのリペア用アナログスイッチＲＡＳ１、ＲＡＳ２の入力端子は、図中縦方向に延在するリペア用データ配線ＲＰＬ１、ＲＰＬ２に接続され、図中下方で偶数データ線ＰＬ２〜ＰＬ３００と交差し、交差部で接続ポイントＲＸ２を構成する。

ブロック選択信号ＢＳＬの配線が、図においては下方に延在され、接続点を構成する領域を形成している。このブロック選択信号線と交差するように、リペア用制御線ＲＬｎ１、ＲＬｐ１、ＲＬｎ２、ＲＬｐ２が横方向に配置され、接続ポイントＲＸ１を形成している。なお接続ポイントＲＸ１は、ＣＭＯＳ型アナログスイッチに対応してｐチャネル用、ｎチャネル用の２種類が設けられている。

信号線ＶＬに断線が発生した場合、断線部分より先の信号線には画像データが伝達されなくなる。

偶数番目の信号線ＶＬに断線が発生したとする。図中下方に配置されたアナログスイッチＡＳからの信号は、断線部Ｂｎより上方の信号線ＶＬには伝達されなくなる。この段線をリペア用アナログスイッチＲＡＳ１を用いて修復することとする。

リペア用アナログスイッチＲＡＳ１の出力端子に接続されたリペア用データ線ＲＰ１と、断線した信号線ＶＬの交差部に配置される接続ポイントＲＣＸ３を接続する。また、この信号線ＶＬに対応するデータ線ＰＬ３００とリペアアナログスイッチＲＡＳ１の入力端子に接続されたリペア用配線ＲＰＬ１の交差部の接続ポイントＲＣＸ２を接続する。また、対応するブロック選択信号線ＢＳＬとリペア用アナログスイッチＲＡＳ１の制御端子に接続されたリペア用制御線ＲＬｎ１、ＲＬｐ１の交差部の接続ポイントＲＣＸ１を接続する。

この修復により、データ線ＰＬ３００の信号が、接続ポイントＲＣＸ２、リペア用データ線ＲＰＬ１、リペア用アナログスイッチＲＡＳ１を介して表示部上方のリペア用データ線ＲＰＬ１、接続ポイントＲＣＸ３を介し、信号線ＶＬの上方から供給される。

なお、偶数信号線に対し２つのリペア用アナログスイッチを設ける場合を説明したが、リペア用アナログスイッチおよび関連する配線の数は適宜増減することができる。奇数信号線に対しても同等のリペア構成を準備する。

図１７は、並列に接続された配線群の切断に対処するリペア方式を示す。

図１７（Ａ）においては、多数の配線ＷＬが横方向に並列に配置されている。これらの配線群に、断線が発生した時にも修復できるリペア構成を示す。リペア配線ＲＬは、配線群ＷＬの両端において配線群ＷＬと交差し、図中上方で互いに接続されている。配線群ＷＬとリペア配線ＲＬとの各交点は接続ポイントＲＸを構成する。最上の配線ＷＬに断線が生じた場合、例えば１本のリペア配線ＲＬと該当配線ＷＬとの交点における２つの接続ポイントＲＣＸを接続し、断線部Ｂｎで切断された配線ＷＬの左右をリペア配線ＲＬで接続する。

図１７（Ａ）の構成においては、リペア配線ＲＬをコの字状に配置したが、別の形態で同様の機能を果たすこともできる。

図１７（Ｂ）は、リペア配線の他の構成を示す。横方向に配置された多数の配線群ＷＬの内に、リペア配線ＲＬＴを混在させる。また、これらの配線群ＷＬと交差するように、左右端部に複数のリペア配線ＲＬを縦方向に配置し、横方向の配線ＷＬと縦方向のリペア用配線ＲＬの各交点で接続ポイントＲＸを形成する。縦方向のリペア用配線ＲＬは、横方向のリぺア配線ＲＬＴの所定のものと予め接続されている。

図１７（Ｂ）において最上の配線ＷＬに断線Ｂｎが生じた場合、例えば２つの接続ポイントＲＣＸを接続する。すると、断線Ｂｎ両側の配線は、接続ポイントＲＣＸ、縦方向リペア用配線ＲＬおよび横方向リペア配線ＲＬＴを介して接続される。このようにして、並列に配置された配線の断線を修復することができる。

図１６の構成に示すように、表示部ＤＩＳの両側に走査線駆動回路ＧＤを設け、各走査線を両側から駆動すれば走査線に断線が発生しても線欠陥は生じない。しかしながら、２組の走査線駆動回路を常時駆動すると、電力消費が増大する。走査線を片側から駆動する場合、図１７に示すようなリペア用配線を利用することができる。

図１８は、表示部の両側に走査線駆動回路を形成するが、常時は各走査線を１方の側から駆動し、断線が発生した時は修復することが可能な構成を示す。表示部ＤＩＳには、横方向に複数の走査線ＧＬが配置されている。各走査線は、表示部の左側に配置された走査線駆動回路ＧＤによって駆動される。

表示部ＤＩＳの右側に、リペア用走査線駆動回路ＲＧＤが配置され、各走査線との接続位置に接続ポイントＲＸが形成されている。接続ポイントＲＸを接続すると、リペア用走査線ドライバＲＧＤが走査線ＧＬに接続される。リペア用走査線ＲＧＤは、スイッチＳＷ１、ＳＷ２を介して電源ＶＤＤ、ＧＮＤに接続されている。スイッチＳＷ１、ＳＷ２はＴＦＴ基板とは別のプリント基板上に設けられている。

走査線ＧＬに断線Ｂｎが発生した時は、外部からの制御信号によりスイッチＳＷ１、ＳＷ２を閉じ、リペア走査線駆動回路ＲＧＤを活性化する。また、断線の生じた走査線ＧＬに対応する接続ポイントＲＸを接続する。

このような修復を行なえば、断線ＢＭの生じた走査線は、左右両側の走査線ドライバＧＤ、ＲＧＤによって駆動され、線欠陥の発生を防止できる。

走査線ＧＬに断線が発生した場合を説明したが、走査線駆動回路ＧＤ内のシフトレジスタやバッファ回路に断線等の故障が発生した場合も同様に対処することができる。

以下、接続ポイントの構成を説明する。

図１９は、接続ポイントの一般的な構成を概略的に示す。図１９（Ａ）が平面図であり、図１９（Ｂ）が断面図である。基板Ｓ１上で１対の配線ＷＬ１、ＷＬ２が電気的には分離された状態で対向配置されている。配線ＷＬ１、ＷＬ２を覆って絶縁層ＩＳが形成されている。リペア配線ＲＷＬは、コンタクトホールを介して配線ＷＬ２と接続され、他の破線ＷＬ１の上方で接続ポイントＲＸを構成する。この接続ポイントＲＸに対し、レーザ光Ｌを照射する。リペア用配線ＲＷＬがレーザ光Ｌを吸収し、過熱されることにより絶縁層ＩＳが破壊され、リペア用配線ＲＷＬが下方の配線ＷＬ１と接続される。

図１９に示した構成では、１対の配線を接続するためのレーザ光の照射条件のマージンが狭い。レーザ光の照射による接続をより確実にするための構成を以下に説明する。

図２０は、接続を容易にした接続ポイントの構成を示す。図２０（Ａ）は一つの形態を示し、図２０（Ｂ）、（Ｃ）は他の形態を示す。

図２０（Ａ）においては、縦方向に延在する配線ＷＬ１と横方向に延在する配線ＷＬ２とが交差部を形成している。この交差部は、接続ポイントＲＸを構成する。各配線は、接続ポイントＲＸで幅広に形成される。このような構成とすることにより、接続ポイントＲＸが過熱された際、配線ＷＬ２、ＷＬ２に伝達される放熱量が制限され、接続ポイントの過熱が容易に行なえ、接続がより確実になる。

図２０（Ｂ）においては、下側に配置されるＷＬ１が両側に突出した櫛歯状形状を有する。この配線ＷＬ２の上に、絶縁層を介して上側配線ＷＬ１が配置されている。絶縁層ＩＳは、下側の配線ＷＬ２の形状に従った表面を有する。この場合、下側配線ＷＬ２の肩部においては配線層ＩＳの厚さが相対的に薄くなる。また、下側配線ＷＬ１の肩部が上側配線ＷＬ１の下向き突出部と対向して配置される。従って、上下配線層ＷＬ１、ＷＬ２が比較的狭い距離を隔てて対向配置される領域に熱が集中し易く、絶縁層ＩＳを容易に破壊し、上下配線層ＷＬ１、ＷＬ２が接続し易くなる。

図２１は、３枚のマスクで形成することのできるレーザ接続ポイントの構成を示す。図２１（Ａ）は平面図であり、図２１（Ｂ）〜（Ｄ）はその製造プロセスを示す断面図である。

図２１（Ａ）に示すように、下層配線ＷＬ１と上層配線ＷＬ２が交差して配置されている。下層配線ＷＬ１と上層配線ＷＬ２の間には、凹み４０を有する絶縁膜が介在する。絶縁膜が凹み４０を有するため、配線の交差部の接続ポイントＲＸが過熱された時、凹み４０を中心に絶縁膜が破壊し、上下配線が短絡する。

図２１（Ｂ）〜（Ｄ）は、このような凹みを有する絶縁膜を形成する方法を示す。

図２１（Ｂ）に示すように、基板４１の上に下層配線ＷＬ１を形成する。下層配線ＷＬ１のパターニングに第１のマスクが使用される。下層配線ＷＬ１を覆って、たとえばＳｉＮxの絶縁層４２が形成される。絶縁層４２の上に、図で示すように凹みを有するレジストマスク４３が形成される。このようなレジストマスクは、例えば設計ルール以下の直径を有するパターンを露光することにより形成することができる。例えば、デザインルールが３μｍの場合、径２μｍの孔を露光する。デザインルール以下の孔は完全に解像することができず、ハーフホールとして露光される。

このようなレジストマスク４３を用い、その下の絶縁膜４２をたとえばＣＦ4／Ｏ2の混合ガスを用いたリアクティブイオンエッチング（ＲＩＥ）により異方的にエッチングする。レジストマスクが薄い部分では、早期にレジストマスクが消費され、その下の絶縁膜４２がエッチングがされる。

図２１（Ｃ）は、エッチングされた結果の絶縁膜４２の形状を示す。絶縁膜４２は、レジストマスク４３の凹部に対応した凹みを有する。その後、この絶縁膜４２の上に上層配線ＷＬ２を成膜し、パターニングする。

図２１（Ｄ）は、このようにして形成される積層配線構造を概略的に示す。絶縁膜４２が凹みを有するため、この凹み部分で上層配線ＷＬ２は下層配線ＷＬ１に向かって突出した形状となる。上方よりレーザ光Ｌを照射することにより、上層配線ＷＬ２が加熱され、凹み部分でより容易に絶縁膜４２が破壊され、上下配線層の短絡が形成される。

たとえば、下層配線層ＷＬ１としてＡｌ−Ｎｄ合金を用い、上層配線として厚さ８０ｎｍのＴｉ膜、厚さ５０ｎｍのＡｌ膜、厚さ１５０ｎｍのＴｉ膜の積層を用い、層間絶縁膜４２として厚さ５００ｎｍのＳｉＮx膜を用いることができる。

なお、図２０（Ｃ）、図２１（Ｄ）において、上層配線の表面を平坦に図示しているが、実際には下面の凹凸に合わせ上面にも凹凸が形成される。このような凹凸は、入射するレーザ光の吸収効率を上げるのに有効であろう。

図２２は、液晶表示装置製作工程におけるリペア工程を概略的に示す。

図２２（Ａ）は、ＴＦＴ基板Ｓ１を作成した後、基板上に形成した回路の検査を行ない、欠陥が発見された場合にレーザ光Ｌを照射して欠陥を修復する工程を示す。ＴＦＴ基板Ｓ１は、未だコモン基板と組み合わされておらず、ＴＦＴ基板Ｓ１の上面から直接レーザ光Ｌを照射することができる。

図２２（Ｂ）は、液晶セルを形成した後のリペア工程を示す。ＴＦＴ基板Ｓ１とコモン基板Ｓ２を製造した後、両者を対向して張り合わせ、液晶セルが形成される。１対の基板を張り合わせた後に、内部回路の検査を行い、欠陥が発見された場合に修復工程を行なう。なお、検査修復は液晶ＬＣが注入される前に行なっても、注入された後に行なっても良い。

対向基板が張り合わされているため、ＴＦＴ基板の修復はＴＦＴ基板の裏面からレーザ光Ｌを照射することにより行なう。コモン基板Ｓ２に損傷を与えない条件に設定することが必要である。

表示を検査するためには液晶を注入した後に検査を行なうことが必要である。基板間に液晶が注入されている場合には、液晶層内にバブル等が発生しないように条件を設定することが好ましい。

図２２（Ｃ）は、レーザリペア工程を概略的に示す。レーザ光Ｌは光学系５０を介して下方に照射される。ガラス基板Ｓは、その上面に４組のＴＦＴ基板を形成している。基板Ｓをテーブルにより２次元的に走査し、上方よりレーザ光Ｌを照射して欠陥の修復を行なう。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。

例えば、本発明は、以下のように構成することができる。

１．絶縁表面を有する第１の基板と、前記第１の基板の中央部上に配置され、行列状に配置された複数の画素と、行方向に並んだ画素を活性化する複数の走査線と、列方向に並んだ画素のうち活性化された画素に画像情報を伝達する複数の信号線とを含む表示部と、前記第１の基板の表示部外側の領域である周辺部の第１の行方向端部上に形成され、前記走査線を駆動する信号を発生する走査線駆動回路と、前記第１の基板の周辺部の第１の列方向端部上に形成され、前記信号線を駆動する信号を発生する信号線駆動回路と、前記第１の基板の周辺部の一部上に形成され、前記走査線駆動回路および前記信号線駆動回路の少なくとも一部と実質的に同じ構成を有するリペア回路とを有する液晶表示装置。

２．前記信号線駆動回路は画像データを伝達する複数のデータ線と、前記信号線と同数のアナログスイッチであって、各々が入力端子、出力端子、制御端子を有し、該入力端子と出力端子とが対応するデータ線と対応する信号線の一端とに接続された複数のアナログスイッチとを含み、前記リペア回路は前記アナログスイッチと同等の少なくとも一つの予備アナログスイッチを含み、予備アナログスイッチの入力端子と出力端子とが前記データ線の一本と前記信号線の一本の他端に接続可能に構成されている１記載の液晶表示装置。

３．前記リペア回路は、前記周辺部の第１の列方向端部と対向する第２の列方向端部に配置され、前記アナログスイッチと同数の予備アナログスイッチを含む２記載の液晶表示装置。

４．前記リペア回路は前記複数のデータ線の延長部であり、前記予備アナログスイッチの入力端子と接続可能である複数のデータ用リペア配線を含み、前記予備アナログスイッチの出力端子は各々対応する信号線に接続された３記載の液晶表示装置。

５．前記リペア回路は前記複数のデータ線の延長部であり、対応する予備アナログスイッチの入力端子と接続された複数のデータ用リペア配線を含み、前記予備アナログスイッチの出力端子は各々対応する信号線に接続可能に構成されている３記載の液晶表示装置。

６．前記信号線は前記周辺部の列方向端部に延在する延長部を有し、前記リペア回路は各々前記複数のデータ線に接続され、前記信号線の延長部と交差するデータ用リペア配線を含み、前記予備アナログスイッチの入力端子、出力端子は前記データ用リペア配線の中間部に接続されている２記載の液晶表示装置。

７．前記信号線駆動回路は前記アナログスイッチの制御端子に接続された複数の制御線を有し、前記リペア回路は前記複数の制御線と交差する制御用第１リペア配線と、前記予備アナログスイッチの制御端子に接続され、前記制御用第１リペア配線と交差する制御用第２リペア配線とを有する６記載の液晶表示装置。

８．さらに、前記周辺部の第１の列方向端部と対向する第２の列方向端部上に形成され、前記信号線駆動回路と同等の構成を有する他の信号線駆動回路を有し、前記リペア回路は、前記第１および第２の列方向端部において、前記アナログスイッチと並んで配置され、アナログスイッチの数より少ない数の予備アナログスイッチを含む２記載の液晶表示装置。

９．前記信号線駆動回路は信号線のブロック毎に前記アナログスイッチの制御端子に制御信号を供給するブロック制御線を有し、前記リペア回路は前記予備アナログスイッチの制御端子に接続され、前記ブロック制御線と交差する制御用リペア配線を有する８記載の液晶表示装置。

１０．前記リペア回路は、前記予備アナログスイッチの出力端子に接続され、前期信号線の延長部と交差するデータ用リペア配線を有する９記載の液晶表示装置。

１１．さらに、前記周辺部の第１の行方向端部と対向する第２の行方向端部上に形成され、前記走査線駆動回路と同等の構成を有する他の走査線駆動回路を有し、前記走査線の各々は第２の行方向端部上で前記他の走査線駆動回路に接続可能に構成されている１〜１０のいずれかに記載の液晶表示装置。

１２．前記走査線駆動回路、前記信号線駆動回路は配線を含み、前記リペア回路は、前記配線または前記走査線または前記信号線のいずれかである現役配線と所定領域で重複配線されるリペア用配線を含み、さらに前記所定領域で前記リペア用配線と前記現役配線との間を絶縁する絶縁膜を有する１〜１１のいずれかに記載の液晶表示装置。

１３．前記現役配線または前記リペア用配線が前記所定領域で他の領域より広い幅を有する１２記載の液晶表示装置。

１４．前記現役配線または前記リペア用配線が前記所定領域で枝分れした平面形状を有する１２記載の液晶表示装置。

１５．前記現役配線または前記リペア用配線が前記所定領域で凹凸のある対向表面を有する１２記載の液晶表示装置。

１６．前記絶縁膜が前記所定領域で厚さの減少した部分を有する１２記載の液晶表示装置。

１７． 前記リペア用配線と前記現役配線とが、前記第１の基板の周辺部に並列に配置された接続端子を有する１２〜１６のいずれかに記載の液晶表示装置。

１８．さらに、前記第１の基板とは別の回路基板を有し、前記リペア回路が前記回路基板上に配置されたスイッチ機能を有する電子素子を含む１７記載の液晶表示装置。

１９． 並列に配置され、各々が入力端子、出力端子、制御端子を有する複数のアナログスイッチと、前記複数のアナログスイッチを、電気的に分離された状態から並列接続された状態に、または並列接続された状態から電気的に分離された状態に変換可能な配線群とを有する液晶表示装置。

２０．絶縁表面を有する第１の基板と；前記第１の基板の中央部上に配置され、行列状に配置された複数の画素と、行方向に並んだ画素を活性化する複数の走査線と、列方向に並んだ画素のうち活性化された画素に画像情報を伝達する複数の信号線とを含む表示領域と；前記第１の基板の表示領域外側の領域である周辺部の第１の行方向端部上に形成され、前記走査線を駆動する信号を発生する走査線駆動回路と；前記第１の基板の周辺部の第１の列方向端部上に形成され、前記信号線を駆動する信号を発生する信号線駆動回路と；前記第１の基板の周辺部の残りの領域の一部上に形成され、前記走査線駆動回路および前記信号線駆動回路の少なくとも一部と実質的に同じ構成とリペア用配線とを有するリペア回路と；を有するＴＦＴ基板を作成する工程と、前記ＴＦＴ基板を検査する工程と、欠陥が発見された場合、前記リペア用配線を用い、リペア回路を活性化するリペア工程とを含む液晶表示装置の製造方法。

２１．前記信号線駆動回路は画像データを伝達する複数のデータ線と、前記信号線と同数のアナログスイッチであって、各々が入力端子、出力端子、制御端子を有し、該入力端子と出力端子とが対応するデータ線と対応する信号線の一端とに接続された複数のアナログスイッチとを含み、前記リペア回路は前記アナログスイッチと同等の少なくとも一つの予備アナログスイッチを含み、前記欠陥が少なくとも一つのアナログスイッチに関係している場合、前記リペア工程は前記少なくとも一つの予備アナログスイッチをアナログスイッチの代わりに前記信号線の他端に接続する２０記載の液晶表示装置の製造方法。

２２．前記走査線駆動回路、前記信号線駆動回路は配線を含み、前記リペア回路は、前記配線または前記走査線または前記信号線のいずれかである現役配線と所定領域で重複配線されるリペア用配線を含み、さらに前記所定領域で前記リペア用配線と前記現役配線との間を絶縁する絶縁膜を有し、前記リペア工程は，前記所定領域にレーザ光を照射することにより前記現役配線と前記リペア用配線とを接続する工程を含む２０または２１記載の液晶表示装置の製造方法。

２３．前記現役配線または前記リペア用配線が前記所定領域で他の領域より広い幅を有するか、前記所定領域で枝分れした平面形状を有する化、前記所定領域で凹凸のある対向表面を有する２２記載の液晶表示装置の製造方法。

２４．さらに、前記第１の基板とは別の回路基板を有し、前記リペア回路が前記回路基板上に配置されたスイッチ機能を有する電子素子を含み、前記リペア工程が前記スイッチ機能を有する電子素子を切り替える工程を含む２０〜２３のいずれかに記載の液晶表示装置の製造方法。

２５．並列に配置され、各々が入力端子、出力端子、制御端子を有する複数のアナログスイッチと；前記複数のアナログスイッチを、電気的に分離された状態から並列接続された状態に、または並列接続された状態から電気的に分離された状態に変換可能な配線群とを有する薄膜トランジスタ基板を形成する工程と、前記薄膜トランジスタ基板を検査する工程と、欠陥が発見された場合、前記配線群にレーザ光を照射し、前記アナログスイッチのチャネル幅を調整する工程とを含む液晶表示装置の製造方法。

本発明の実施例による液晶表示装置の構成を概略的に示す平面図、ブロック図、等価回路図である。 図１に示す液晶表示装置の表示部の画素構成を概略的に示す断面図および平面図である。 図１に示す液晶表示装置に用いられるアナログスイッチの構成を示す等価回路図および平面図である。 図１の液晶表示装置の信号線駆動回路の構成を概略的に示すブロック図である。 図１に示す液晶表示装置の走査線駆動回路の構成を示す等価回路図である。 アナログスイッチの欠陥修復を概略的に示す等価回路図である。 種々のアナログスイッチの構成を示す等価回路図である。 図７に示すアナログスイッチの調整方法を示す等価回路図である。 回路のリペア方法を概略的に示す等価回路図である。 分割点順次型液晶表示装置の構成を概略的に示す平面図である。 図１０に示す液晶表示装置における欠陥修復を示す概略平面図である。 図１０に示す液晶表示装置の変形例を示す概略平面図である。 図１２に示す液晶表示装置の欠陥修復の他の方法を示す概略平面図である。 ブロック順次駆動型液晶表示装置の構成を示す概略平面図である。 図１４に示す液晶表示装置の駆動を説明するためのタイミングチャートである。 図１４に示す液晶表示装置に欠陥修復要素を加えた構成の概略平面図である。 配線群のリペア方式を示す概略平面図である。 リペア用走査線駆動回路を備えた液晶表示装置の概略平面図である。 レーザ光用接続ポイントの構成を示す平面図および断面図である。 レーザ光用接続ポイントの構成を概略的に示す平面図および断面図である。 レーザ光用接続ポイントの構成を概略的に示す平面図および断面図である。 レーザ光によるリペア工程を示す断面図および平面図である。

符号の説明

Ｓ１ ＴＦＴ基板
Ｓ２ コモン基板
ＤＩＳ 表示部
ＤＤ 信号線駆動回路
ＧＤ 走査線駆動回路
ＰＥ 周辺部
ＶＬ 信号線
ＧＬ 走査線
ＰＸ 画素
ＲＧＤ リペア用走査線駆動回路
ＲＤＤ リペア用信号線駆動回路
ＲＣ リペア回路
ＳＲ シフトレジスタ
ＢＦ バッファ回路
ＳＢ シフトレジスタおよびバッファ回路
ＡＳ アナログスイッチ
ＰＬ 画像データ線
ＳＣ 蓄積容量
ＲＬ リペア配線
ＲＣＬ リペア用制御線
ＲＰＬ リペア用データ配線
ＲＸ 接続ポイント
ＲＣＸ 接続された接続ポイント

Claims (12)

1. 絶縁表面を有する第１の基板と、
   前記第１の基板の中央部上に配置され、行列状に配置された複数の画素と、行方向に並んだ画素を活性化する複数の走査線と、列方向に並んだ画素のうち活性化された画素に画像情報を伝達する複数の信号線とを含む表示部と、
   前記第１の基板の表示部外側の領域である周辺部の第１の行方向端部上に形成され、前記走査線を駆動する信号を発生する走査線駆動回路と、
   前記第１の基板の周辺部の第１の列方向端部上に形成され、前記信号線を駆動する信号を発生する第１の信号線駆動回路と、
   前記第１の基板の周辺部の一部上に形成され、前記走査線駆動回路および前記第１の信号線駆動回路の少なくとも一部と実質的に同じ構成を有するリペア回路とを有する液晶表示装置であって、
   さらに、前記周辺部の第１の列方向端部と対向する第２の列方向端部上に形成され、前記第１の信号線駆動回路と同等の構成を有する第２の信号線駆動回路を有し、
   前記第１の信号線駆動回路は、画像データを伝達する複数のデータ線と、前記信号線と同数のアナログスイッチであって、各々が入力端子、出力端子、制御端子を有し、該入力端子と出力端子とが対応するデータ線と対応する信号線の一端とに接続された複数のアナログスイッチとを含み、
   前記リペア回路は、前記第１および第２の列方向端部において前記アナログスイッチと並んで配置された、該アナログスイッチと同等の、該アナログスイッチの個数より少ない数の予備アナログスイッチを含み、該予備アナログスイッチの入力端子と出力端子とが前記データ線の一本と前記信号線の一本の他端とに接続可能に構成されている液晶表示装置。
2. 前記第１の信号線駆動回路は、前記信号線のブロック毎に前記アナログスイッチの制御端子に制御信号を供給するブロック制御線を有し、
   前記リペア回路は、前記予備アナログスイッチの制御端子に接続され、前記ブロック制御線と交差する制御用リペア配線を有する請求項１記載の液晶表示装置。
3. 前記リペア回路は、前記予備アナログスイッチの出力端子に接続され、前期信号線の延長部と交差するデータ用リペア配線を有する請求項２に記載の液晶表示装置。
4. さらに、前記周辺部の第１の行方向端部と対向する第２の行方向端部上に形成され、前記走査線駆動回路と同等の構成を有する他の走査線駆動回路を有し、前記走査線の各々は第２の行方向端部上で前記他の走査線駆動回路に接続可能に構成されている請求項１〜３のいずれかに記載の液晶表示装置。
5. 前記走査線駆動回路、前記第１の信号線駆動回路は配線を含み、
   前記リペア回路は、前記配線または前記走査線または前記信号線のいずれかである現役配線と所定領域で重複配線されるリペア用配線を含み、さらに前記所定領域で前記リペア用配線と前記現役配線との間を絶縁する絶縁膜を有する請求項１〜４のいずれかに記載の液晶表示装置。
6. 前記現役配線または前記リペア用配線が前記所定領域で他の領域より広い幅を有する請求項５に記載の液晶表示装置。
7. 前記現役配線または前記リペア用配線が前記所定領域で枝分れした平面形状を有する請求項５に記載の液晶表示装置。
8. 前記現役配線または前記リペア用配線が前記所定領域で凹凸のある対向表面を有する請求項５に記載の液晶表示装置。
9. 前記絶縁膜が前記所定領域で厚さの減少した部分を有する請求項５に記載の液晶表示装置。
10. 前記リペア用配線と前記現役配線とが、前記第１の基板の周辺部に並列に配置された接続端子を有する請求項５〜９のいずれかに記載の液晶表示装置。
11. さらに、前記第１の基板とは別の回路基板を有し、前記リペア回路が前記回路基板上に配置されたスイッチ機能を有する電子素子を含む請求項１０に記載の液晶表示装置。
12. 絶縁表面を有する第１の基板と；前記第１の基板の中央部上に配置され、行列状に配置された複数の画素と、行方向に並んだ画素を活性化する複数の走査線と、列方向に並んだ画素のうち活性化された画素に画像情報を伝達する複数の信号線とを含む表示部と；前記第１の基板の表示部外側の領域である周辺部の第１の行方向端部上に形成され、前記走査線を駆動する信号を発生する走査線駆動回路と；前記第１の基板の周辺部の第１の列方向端部上に形成され、前記信号線を駆動する信号を発生する第１の信号線駆動回路と；前記第１の基板の周辺部の一部上に形成され、前記走査線駆動回路および前記第１の信号線駆動回路の少なくとも一部と実質的に同じ構成を有するリペア回路と；を有するＴＦＴ基板であって、さらに、前記周辺部の第１の列方向端部と対向する第２の列方向端部上に形成され、前記第１の信号線駆動回路と同等の構成を有する第２の信号線駆動回路を有し、前記第１の信号線駆動回路が、画像データを伝達する複数のデータ線と、前記信号線と同数のアナログスイッチであって、各々が入力端子、出力端子、制御端子を有し、該入力端子と出力端子とが対応するデータ線と対応する信号線の一端とに接続された複数のアナログスイッチとを含み、前記リペア回路が、前記第１および第２の列方向端部において前記アナログスイッチと並んで配置された、該アナログスイッチと同等の、該アナログスイッチの個数より少ない数の予備アナログスイッチを含み、該予備アナログスイッチの入力端子と出力端子とが前記データ線の一本と前記信号線の一本の他端とに接続可能に構成されているＴＦＴ基板を作成する工程と、
    前記ＴＦＴ基板を検査する工程と、
    欠陥が発見された場合、前記リペア回路を活性化するリペア工程とを含む液晶表示装置の製造方法。

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