KR20060015860A - 쉬프트 레지스터와 이를 갖는 표시패널 - Google Patents
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Abstract
쉬프트 레지스터와 이를 갖는 표시패널이 개시된다. 제1 클럭과 제2 클럭중 적어도 하나 이상이 스테이지들에 제공되고, 각 스테이지는 제어 전극, 제1 절연막, a-Si:H 층, n+ a-Si:H 층, 제1 전류 전극, 제2 전류 전극을 포함하는 복수의 a-Si:H TFT로 이루어진다. 제1 절연막은 1,500 내지 4,500Å의 두께를 갖고서, 제어 전극 위에 형성되고, a-Si:H 층은 제1 절연막 위에 형성되며, n+ a-Si:H 층은 a-Si:H 층위에 형성되고, 제1 전류 전극과 제2 전류 전극은 일정 간격 이격되어, n+ a-Si:H 층의 일부를 커버하면서 제1 절연막 위에 형성된다. 이에 따라, a-Si:H TFT로 구현되는 쉬프트 레지스터 회로를 패널상에 집적할 때, 게이트 절연막층, a-Si:H 층, n+ a-Si:H 층, 패시베이션층의 두께를 최적화하므로써, a-Si:H TFT의 전류 구동 능력을 향상시킬 수 있다.
Description
도 1은 본 발명에 따른 액정패널을 설명하기 위한 등가회로도이다.
도 2는 본 발명의 일실시예에 따른 a-Si:H TFT를 설명하기 위한 단면도이다.
도 3a 및 도 3b는 게이트 절연막의 두께 변화시, 클럭 인가에 따른 쉬프트 레지스터의 출력과 게이트 라인의 출력을 나타낸 그래프들이다.
도 4는 액정패널의 등가회로도이다.
도 5a는 패시베이션층의 두께 변화에 따른 임계 전압 특성을 나타낸 그래프이고, 도 5b는 비정질-실리콘층의 두께 변화에 따른 오프-커런트 특성을 나타낸 그래프이다.
도 6은 게이트 절연막의 두께 변화에 따른 드레인 전류 특성을 나타낸 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 a-Si:H TFT를 설명하기 위한 도면이다.
도 8은 도 7의 절단선 I-I'으로 절단한 단면도이다.
도 9는 도 7의 절단선 II-II'으로 절단한 단면도이다.
도 10은 도 7의 절단선 III-III'으로 절단한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
50 : 단위 화소 100 : 단위 스테이지
110 : 버퍼부 120 : 충전부
130 : 구동부 140 : 방전부
150, 160 : 홀딩부 170 : 캐리부
210 : 게이트 전극 212 : 게이트 절연막
214 : 반도체층 216 : 오믹 접촉층
218 : 액티브층 220 : 소스 전극
230 : 드레인 전극 240 : 패시베이션층
250 : 연결 전극
본 발명은 쉬프트 레지스터에 관한 것으로, 보다 상세하게는 쉬프트 레지스터와 이를 갖는 표시패널에 관한 것이다.
일반적으로 원가 절감 요구와 내로우 베젤(Narrow Bezel)의 시장 요구에 부응하기 위해 데이터 드라이버 IC나 게이트 드라이버 IC를 액정 패널에 집적화하려는 노력이 이루어지고 있다. 이러한 노력의 일환으로 액정표시장치에 제공되는 게이트 신호를 생성하는 쉬프트 레지스터는 비정질-실리콘 박막 트랜지스터(이하, a-Si:H TFT)를 이용하여 설계하고 있다.
그러나, a-Si:H TFT의 모빌리티(Mobility)는 0.5 [cm2/Vs] 정도로 작기 때문에 쉬프트 레지스터로부터 원하는 신호 파형을 출력하기 위해서는 a-Si:H TFT의 채널폭은 10,000 ㎛ 이상이 요구된다. 이는 실제 액정패널의 좌-우측부 공간이 제한되어 있기 때문에 설계적 제한이 된다.
따라서, a-Si:H TFT의 전류 구동 능력을 향상시키는 방법이 요구되는 실정이다.
이에 본 발명의 기술적 과제는 이러한 점에 착안한 것으로, 본 발명의 목적은 최적화된 절연막들을 갖는 비정질-실리콘 박막 트랜지스터로 이루어진 쉬프트 레지스터를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 쉬프트 레지스터를 갖는 표시패널을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 하나의 특징에 따른 쉬프트 레지스터는, 복수의 스테이지들이 연결되고, 첫 번째 스테이지에는 스캔개시신호가 입력단자에 제공되며, 각 스테이지들의 출력신호들을 순차적으로 출력하는 쉬프트 레지스터에서, 제1 클럭과 제2 클럭중 적어도 하나 이상이 상기 스테이지들에 제공되고, 상기 각 스테이지는 복수의 비정질-실리콘 박막 트랜지스터로 이루어진다. 상기 비정질-실리콘 박막 트랜지스터는 제어 전극; 1,500 내지 4,500Å의 두께를 갖고서, 상기 제어 전극 위에 형성된 제1 절연막; 상기 제1 절연막 위에 형성된 비정질-실리콘층; 상기 비정질-실리콘층 위에 형성된 n+ a-Si:H 층; 상기 n+ a-Si:H 층의 일부를 커버하면서 상기 제1 절연막 위에 형성된 제1 전류 전극; 및 상기 n+ a-Si:H 층의 다른 일부를 커버하면서 상기 제1 절연막 위에 형성된 제2 전류 전극을 포함한다.
여기서, 상기 비정질-실리콘층의 두께는 1000 내지 3000Å인 것이 바람직하고, 상기 n+ a-Si:H 층의 두께는 500 내지 1500Å인 것이 바람직하다. 상기 소스 전극과 드레인 전극을 커버하는 제2 절연막을 더 포함하고, 상기 제2 절연막의 두께는 2000 내지 5000Å인 것이 바람직하다.
상기한 본 발명의 목적을 실현하기 위한 하나의 특징에 따른 표시패널은, 화소 영역에 형성된 스위칭 소자; 및 복수의 비정질-실리콘 박막 트랜지스터들로 이루어져, 주변 영역에 형성되고, 상기 스위칭 소자의 제어 전극에 게이트 신호를 발생시키는 쉬프트 레지스터를 포함하고, 상기 비정질-실리콘 박막 트랜지스터는 제어 전극; 1,500 내지 4,500Å의 두께를 갖고서, 상기 제어 전극 위에 형성된 제1 절연막; 상기 제1 절연막 위에 형성된 비정질-실리콘층; 상기 비정질-실리콘층 위에 형성된 n+ a-Si:H 층; 상기 n+ a-Si:H 층의 일부를 커버하면서 상기 제1 절연막 위에 형성된 제1 전류 전극; 및 상기 n+ a-Si:H 층의 다른 일부를 커버하면서 상기 제1 절연막 위에 형성된 제2 전류 전극을 포함한다.
이러한 쉬프트 레지스터와 이를 갖는 표시패널에 의하면, a-Si:H TFT로 구현되는 쉬프트 레지스터 회로를 패널상에 집적할 때, 게이트 절연막층, a-Si:H 층, n+ a-Si:H 층, 패시베이션층의 두께를 최적화하므로써, a-Si:H TFT의 전류 구동 능력을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명에 따른 액정패널을 설명하기 위한 등가회로도로서, 특히 단위 화소(50)와 상기 단위 화소(50)에 게이트 신호를 출력하는 단위 스테이지(100)를 도시한다.
도 1을 참조하면, 단위 화소(50)는 소스 전극이 데이터 라인(DL)에 연결되고, 게이트 전극이 게이트 라인(GL)에 연결된 스위칭 소자(Qs)와, 상기 스위칭 소자(Qs)의 드레인 전극에 연결된 액정 캐패시터(Clc) 및 스토리지 캐패시터(Cst)를 포함한다.
단위 스테이지(100)는 버퍼부(110), 충전부(120), 구동부(130), 방전부(140), 제1 홀딩부(150), 제2 홀딩부(160) 및 캐리부(170)를 포함하여, 스캔개시신호(STV) 또는 이전 스테이지의 캐리신호를 근거로 스캔 신호(또는 주사 신호)를 단위 화소(50)의 스위칭 소자(TFT)에 출력한다.
버퍼부(110)는 드레인(또는 제1 전류 전극)과 게이트(또는 제어 전극)가 공통되어, 제1 입력신호(IN1)를 공급받고, 소스(또는 제2 전류 전극)가 충전부(120)의 일단에 연결된 a-Si:H TFT(Q1)로 이루어져, 이전 스테이지로부터 공급되는 캐리신호를 제1 입력신호(IN1)로 정의하여 소스에 연결된 충전부(120), 구동부(130), 방전부(150) 및 홀딩부(160)에 게이트 온 전압(VON)을 공급한다. 만일, 상기 단위 스테이지가 첫 번째 스테이지라면 상기 제1 입력신호(IN1)는 스캔개시신호(STV)이 다.
충전부(120)는 일단이 상기 a-Si:H TFT(Q1)의 소스와 방전부(140)에 연결되고, 타단이 구동부(130)의 출력단자(OUT)에 연결된 캐패시터(C1)로 이루어진다.
구동부(130)는 드레인이 클럭단자(CK)에 연결되고, 게이트가 Q-노드(NQ)를 경유하여 캐패시터(C)의 일단에 연결되며, 소스가 캐패시터(C)의 타단 및 출력단자(OUT)에 연결된 a-Si:H TFT(Q2)와, 드레인이 a-Si:H TFT(Q2)의 소스 및 캐패시터(C)의 타단에 연결되고, 소스가 제1 전원전압(VOFF)에 연결된 a-Si:H TFT(Q3)로 이루어진다. 이때 a-Si:H TFT(Q2)의 드레인에는 단위 스테이지가 홀수번째 스테이지라면 클럭단자(CK)에는 제1 클럭(CKV)이 입력되고, 짝수번째 스테이지라면 클럭단자(CK)에는 제1 클럭(CKV)과는 위상이 반대인 제2 클럭(CKVB)이 입력된다. 상기 a-Si:H TFT(Q2)는 풀-업 기능을 수행하고, a-Si:H TFT(Q3)는 풀-다운 기능을 수행한다.
방전부(140)는 a-Si:H TFT(Q51)와 a-Si:H TFT(Q52)로 이루어져, 제2 입력신호(IN2)에 응답하여 캐패시터(C)에 충전된 전하를 소스를 통해 제1 전원전압(VOFF) 단으로 제1 방전하고, 마지막 스캔 신호(GOUT_LAST)에 응답하여 캐패시터(C)에 충전된 전하를 소스를 통해 제1 전원전압(VOFF) 단으로 제2 방전한다.
구체적으로, a-Si:H TFT(Q51)는 드레인이 캐패시터(C1)의 일단에 연결되고, 게이트가 제2 입력신호(IN2)에 연결되며, 소스가 상기 제1 전원전압(VOFF)에 연결된다. a-Si:H TFT(Q52)는 드레인이 캐패시터(C)의 일단에 연결되고, 게이트가 마지막 스캔 신호(GOUT_LAST)에 연결되며, 소스가 상기 제1 전원전압(VOFF)에 연결된 다. 상기 제2 입력신호(IN2)는 일종의 리셋 신호로서, 다음 스테이지의 게이트 온 신호(VON)인 것이 바람직하다.
제1 홀딩부(150)는 다수의 a-Si:H TFT들(Q31, Q32, Q33, Q34)과, 다수의 캐패시터들(C2,C3)로 이루어져, 제2 홀딩부(360)의 동작을 온/오프 제어한다.
구체적으로, a-Si:H TFT(Q31)는 드레인과 게이트가 공통되어, 클럭단자(CK)에 연결된다. a-Si:H TFT(Q32)는 드레인이 클럭단자(CK1)에 연결되고, 게이트가 a-Si:H TFT(Q31)의 소스에 연결되며, 소스가 제2 홀딩부(360)에 연결된다.
캐패시터(C2)의 일단은 a-Si:H TFT(Q32)의 드레인에, 타단은 a-Si:H TFT(Q32)의 게이트에 연결된다. 캐패시터(C3)의 일단은 a-Si:H TFT(Q32)의 게이트에, 타단은 a-Si:H TFT(Q32)의 소스에 연결된다. a-Si:H TFT(Q33)는 드레인이 a-Si:H TFT(Q31)의 소스 및 a-Si:H TFT(Q32)의 게이트에 연결되고, 게이트가 출력단자(OUT)에 연결되며, 소스가 제1 전원전압(VOFF)에 연결된다. a-Si:H TFT(Q34)는 드레인이 a-Si:H TFT(Q32)의 소스 및 제2 홀딩부(360)에 연결되고, 게이트가 출력단자(OUT)에 연결되며, 소스가 제1 전원전압(VOFF)에 연결된다.
제2 홀딩부(160)는 다수의 a-Si:H TFT들(Q53, Q54, Q55, Q56)로 이루어져, 출력-노드(NO)가 플로팅되는 것을 방지한다. 즉, 제2 홀딩부(160)는 출력단자(OUT)가 하이레벨일 때 오프 상태를 유지하여 홀드 동작을 수행한다.
구체적으로, a-Si:H TFT(Q53)는 드레인이 출력단자(OUT)에 연결되고, 게이트가 제1 홀딩부(350)에 연결되며, 소스가 제1 전원전압(VOFF)에 연결된다. a-Si:H TFT(Q54)는 드레인이 제1 입력신호(IN1)에 연결되고, 게이트가 제2 클럭단자(CK2) 에 연결되며, 소스가 캐패시터(C)의 일단에 연결된다. a-Si:H TFT(Q55)는 드레인이 a-Si:H TFT(Q54)의 소스 및 캐패시터(C)의 일단에 연결되고, 게이트가 제1 클럭단자(CK1)에 연결되며, 소스가 출력단자(OUT)에 연결된다. a-Si:H TFT(Q56)는 드레인이 출력단자(OUT)에 연결되고, 게이트가 a-Si:H TFT(Q54)의 게이트와 공통하여 제2 클럭단자(CK2)에 연결되며, 소스가 제1 전원전압(VOFF)에 연결된다. 제1 클럭단자(CK1)에 인가되는 제1 클럭(CKV)과 제2 클럭단자(CK2)에 인가되는 제2 클럭(CKVB)은 서로 반대 위상을 갖는다.
a-Si:H TFT(Q32, Q34)는 출력단자(OUT)가 하이레벨일 때만 a-Si:H TFT(Q53)의 게이트를 제1 전원전압(VOFF)으로 풀-다운하는 동작을 수행한다.
출력신호가 로우일 때, 제1 클럭(CKV)과 동기되는 컨트롤 전압이 a-Si:H TFT(Q32)를 통해 a-Si:H TFT(Q53)의 게이트에 전달된다. a-Si:H TFT(Q32)의 게이트 전압은 출력단자(OUT)가 하이레벨일 때만 제외하고 제1 클럭(CKV)의 하이레벨 전압에서 a-Si:H TFT(Q31)의 문턱 전압만큼 작은 전압이 된다.
즉, a-Si:H TFT(Q32)는 출력단자(OUT)가 하이레벨일 때만 제외하고 제1 클럭(CKV)과 동기되는 컨트롤 전압을 a-Si:H TFT(Q53)의 게이트로 전달할 수 있게 된다.
그리고 제2 클럭(CKVB)이 하이레벨일 때 상기 레지스터 출력단자(OUT)는 로우 레벨이므로 a-Si:H TFT(Q56)는 제2 클럭(CK2)에 의해 출력단자(OUT)를 제1 전원전압(VOFF)으로 홀딩하는 동작을 수행한다.
캐리부(170)는 a-Si:H TFT(Q6)로 이루어져, 상기 출력단자(OUT)와 전기적으 로 분리된 상기 제1 클럭단자(CK1)를 통해 상기 제1 클럭(CKV)을 입력받고, Q-노드(NQ)가 액티브됨에 따라 턴-온되어 클럭(CK1)을 다음 스테이지의 캐리-노드(NC)에 공급한다. 따라서, 상기 출력단자(OUT)의 전위가 변화하더라도, 상기 캐리부(170)는 상기 제1 클럭(CKV)을 상기 캐리신호로써 출력할 수 있다. 다시 말하면, 상기 신호선들의 단락에 의해서 특정 게이트 라인에 제공되는 게이트 신호가 왜곡되더라도, 상기 캐리신호는 정상적으로 출력된다.
<실시예-1>
도 2는 본 발명의 일실시예에 따른 a-Si:H TFT를 설명하기 위한 단면도이다.
도 2를 참조하면, 기판(205) 상에 게이트 전극(210)이 패터닝되고, 그 게이트 전극(210)을 포함한 기판(205)의 전면에는 제1 두께(A)의 게이트 절연막(212)이 형성된다. 이때, 게이트 전극(210)은 게이트 배선(미도시)이 패터닝될 때, 소정의 위치에서 일측방향으로 연장되어 패터닝된다. 여기서, 상기 제1 두께(A)는 대략 1500 내지 4500Å 정도이다.
상기 게이트 전극(210) 상의 게이트 절연막(212) 상부에는 비정질 실리콘(amorphous silicon)으로 이루어진 제2 두께(B)의 반도체층(214)과, 인(P)이 고농도로 도핑된 n+ 비정질 실리콘으로 이루어진 제3 두께(C)의 오믹 접촉층(ohmic contact layer)(216)이 적층된 액티브층(active layer, 218)이 형성된다. 여기서, 상기 제2 두께(B)는 대략 1000 내지 3000Å 정도이고, 상기 제3 두께(C)는 대략 500 내지 1500Å 정도이다.
상기 액티브층(218) 상부에 소스 전극(220)과 드레인 전극(230)이 각각 상기 게이트 전극(210)과 일부가 오버-랩(overlap)되어 대향하도록 패터닝된다. 상기 소스 전극(220)과 드레인 전극(230)이 이격되는 영역의 반도체층(214) 상부에 형성된 오믹 접촉층(216)은 소스 전극(220)과 드레인 전극(230)의 패터닝 과정에서 제거된다.
상기 소스 전극(220)과 드레인 전극(230)을 포함하여 노출된 기판(205)의 전면에 제4 두께(D)의 패시베이션층(240)이 형성된다. 상기 패시베이션층(240)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등과 같은 무기 절연막이 적용될 수 있으며, 액정 표시장치의 개구율을 향상시키기 위하여 유전율이 낮은 벤조사이클로부텐(benzocyclobutene : BCB), 에스오지(spin on glass : SOG), 포토-아크릴(photo-acryl)과 같은 유기 절연막을 적용할 수 있다. 여기서, 상기 제4 두께(D)는 대략 2000 내지 5000Å 정도이다.
상기 패시베이션층(240) 상에는 드레인 전극(230)의 일부를 노출시키는 드레인 콘택홀(CNT)이 형성된다. 상기 패시베이션층(240) 상부에 연결 전극(250)이 형성되며, 상기 드레인 콘택홀(CNT)을 통해 연결 전극(250)과 드레인 전극(230)이 전기적으로 접촉되도록 패터닝된다. 상기 연결 전극은 다른 a-Si:H TFT와 전기적으로 연결하기 위한 일종의 브리지 라인일 수도 있고, 단위 화소내에 구비되는 화소전극일 수도 있다.
상술한 a-Si:H TFT의 게이트 전극(210)에 전압이 인가되면, 게이트 전극(210)에 대응되는 게이트 절연막(212)과 반도체층(214)의 계면에 도전 채널(CH)이 형성된다. 따라서, a-Si:H TFT의 게이트 전극(210)에 전압이 인가될 경우에 데이터 라인을 통해 소스 전극(8)에 인가된 데이터 신호가 도전 채널(CH)에 의해 드레인 전극(12)으로 전달된다. 이때, 데이터 신호의 전류 경로는 소스 전극(220), 오믹 접촉층(216), 반도체층(214), 도전 채널(CH), 반도체층(214), 오믹 접촉층(216) 및 드레인 전극(230)을 순차적으로 경유하게 된다.
한편, 일반적인 a-Si:H TFT의 게이트 절연막은 4500Å, 채널부의 a-Si:H층은 1000Å, n+ a-Si:H층은 500Å, 패시베이션층은 2000Å 정도의 두께를 적용하고 있다.
특히, 상기 게이트 절연막의 두께를 1/2로 줄일 경우, 전류 능력을 2배 정도 향상시킬 수 있다. 하지만, 상기 게이트 절연막 두께를 1,500Å 이하로 줄인다면, 절연막 필드에 의한 브레이크다운(Breakdown)이 발생할 수 있고, 균일도(Uniformity)의 문제가 생길 수 있기 때문에 상기 게이트 절연막은 1,500 내지 4,500Å 정도의 두께를 사용하는 것이 바람직하다.
도 3a 및 도 3b는 게이트 절연막의 두께가 각각 4,500Å와 2,000Å일 때, 클럭 인가에 따른 쉬프트 레지스터의 출력과 게이트 라인의 출력을 나타낸 그래프들이다.
도 3a 및 도 3b에 도시된 바와 같이, 쉬프트 레지스터 출력단 (S/R OUT) 및 게이트 라인 출력단(G/L OUT)에 대하여, 4,500Å의 게이트 절연막 두께를 갖는 a-Si:H TFT의 쉬프트 레지스터에 비해 2,000Å 의 게이트 절연막 두께를 가진 a-Si:H TFT의 쉬프트 레지스터가 우수한 특성을 보이는 것을 확인할 수 있다.
한편, 패널 사이즈가 대형화될수록 게이트 라인과 관계하는 저항 및 캐패시턴스의 증가에 의해 게이트 신호 지연 문제가 발생한다. 특히, 대형 사이즈인 경우, 쉬프트 레지스터의 설계 마진을 향상시키기 위하여 게이트 절연막을 줄이면 게이트 캐패시턴스가 증가하므로 이를 보상할 수 있는 설계 방법이 필요하다.
도 4는 쉬프트 레지스터를 포함하는 액정패널의 등가회로도로서, 특히 하나의 단위 화소에 대응하는 각종 기생 캐패시턴스들까지 포함된 등가회로도이다. 여기서, Cx는 게이트 라인과 데이터 라인간에 중첩되는 면적의 캐패시턴스, CGS 및 CGD는 각각 게이트-소스 및 게이트-드레인간 캐패시턴스, CPG, CpG
'은 각각 픽셀-게이트 라인간 커플링 캐패시턴스 및 인접 픽셀-게이트 라인간 커플링 캐패시턴스, CPD 및 CpD'은 각각 픽셀-데이터 라인간 커플링 캐패시턴스 및 인접 픽셀-데이터 라인간 커플링 캐패시턴스, CSiN은 패시베이션 캐패시턴스, CLC은 액정 캐패시턴스, CST
은 스토리지 캐패시턴스를 의미한다.
게이트 라인과 관계하는 토탈 캐패시턴스는 아래의 수학식 1로 표현된다.
상기한 수학식 1에서 보듯이 패시베이션 캐패시턴스(CSiN)가 감소하면 토탈 캐패시턴스는 감소하기 때문에 게이트 신호 지연에 유리하다.
도 5a는 패시베이션층의 두께 변화에 따른 임계 전압 특성을 나타낸 그래프이고, 도 5b는 비정질-실리콘층의 두께 변화에 따른 오프-커런트 특성을 나타낸 그래프이다.
도 5a에서 확인할 수 있듯이, 패시베이션층의 두께를 증가시켜 캐패시턴스를 감소시켜도 패시베이션층의 두께가 1000Å 이상에서는 임계 전압이 크게 변하지 않기 때문에 TFT 특성에 영향을 끼치지 않는다. 따라서, 상기 패시베이션층의 두께를 증가시켜 상기 게이트 절연막의 두께 감소에 의한 신호 지연 문제를 보상할 수 있다. 상기 패시베이션층은 2,000~5,000Å 정도의 두께를 갖는 것이 바람직하다.
또한, 도 6b에서 확인할 수 있듯이, a-Si:H층이 1,000Å 이상에서는 오프-커런트(Off-Current)의 증가가 크지 않기 때문에, CGS, CGD를 감소시키기 위해서 a-Si:H층 및 n+ a-Si:H층을 보다 증가시키는 방법도 고려할 수 있다. 광에 의한 영향을 고려하면, a-Si:H층은 1,000Å 내지 3,000Å, n+ a-Si:H층은 500 내지 1,500Å 정도의 두께가 바람직하다.
도 6은 게이트 절연막의 두께 변화에 따른 드레인 전류 특성을 나타낸 그래프이다. 특히, 실제로 게이트 절연막 두께를 4종류(즉, 5500Å, 4500Å, 3500Å, 3000Å)로 분산하면서 게이트-소스 전압의 함수로 드레인 전류를 측정한 결과를 나타낸 그래프이다.
도 6에서 확인할 수 있듯이, 게이트 절연막의 두께가 감소할수록 드레인 전류는 증가하기 때문에 쉬프트 레지스터의 설계 마진을 향상시킬 수 있다. 또한, 게이트 절연막의 두께가 감소하면 임계 전압 쉬프트도 감소하기 때문에 비정질 실리콘의 신뢰성 향상에 기여할 수 있다.
상술한 본 발명의 일실시예에 따르면, a-Si:H TFT의 게이트 절연막의 두께를 낮추어 쉬프트 레지스터의 설계 마진을 확보하고, a-Si:H층, n+ a-Si:H층 및 패시베이션층의 두께를 최적화하므로써, 보다 향상된 a-Si:H TFT의 전류 구동 특성을 얻을 수 있다.
특히, 상기 게이트 절연막(SiNx) 두께가 감소하면 캐리어 농도가 증가하여 전류 구동 능력은 향상된다. 현재 양산 중인 게이트 절연막의 두께는 4500Å 정도로 공정상의 문제만 없다면 더 감소시킬 수 있다.
그러나, 상기 게이트 절연막의 두께를 감소시키면 게이트 라인의 캐패시턴스 로드가 증가하여 게이트 신호 지연 문제를 일으킬 수 있다. 따라서 액정패널의 구동 능력을 향상시키기 위해서는 게이트 절연막의 두께를 최적으로 설정하는 것이 바람직하다.
한편, 본 발명의 다른 실시예로서 a-Si:H TFT로 구성되는 게이트 드라이버 회로에서 대용량의 풀업 a-Si:H TFT의 기생용량(Cgd)을 최소화하기 위해 채널 사이즈를 증가시키면서 최적화된 두께로 구현된 게이트 절연막, a-Si:H층, n+ a-Si:H층 및 패시베이션층을 갖는 a-Si:H TFT를 첨부하는 이하에서 설명한다.
<실시예-2>
도 7은 본 발명의 다른 실시예에 따른 a-Si:H TFT를 설명하기 위한 도면으로, 특히 액정패널에 구비되는 스테이지의 풀업 트랜지스터와 단위 화소의 첫 번째 a-Si:H TFT를 나타낸 레이아웃도이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 a-Si:H TFT는 기판(미도시) 위에 형성되어 일정 영역을 정의하는 게이트 전극 라인(310)과, 상기 게이트 전극 라인 외측으로부터 신장되어 상기 게이트 전극 라인(310) 위에서 다수의 핑거 형상으로 형성되는 드레인 전극 라인(330)과, 상기 게이트 전극 라인(310) 외측으로부터 신장되어 상기 게이트 전극 라인(310) 위에서 상기 드레인 전극 라인(330)으로부터 이격되며, 다수의 핑거 형상으로 형성되는 소스 전극 라인(350)을 포함한다. 여기서, 설명의 편의상 메탈 전극부만을 도시하고, 상기 게이트 전극 라인 위에 형성되는 게이트 절연막이나 반도체층(또는 a-Si:H층), 불순물이 첨가된 반도체층(n+ a-Si:H층) 등의 도시는 생략한다.
즉, 투명 기판(미도시) 위에 형성되는 게이트 전극 라인(310)은 U자 형상을 정의하고, 상기 게이트 전극 라인(310) 위에 형성되는 드레인 전극 라인(330)이나 소스 전극 라인(350)은 서로 엇갈리게 형성된다. 관찰자 관점에서, 상기 소스 전극 라인(350)은 상기 드레인 전극 라인(330)을 감싸는 형태로 형성된다.
구체적으로, 상기 드레인 전극 라인(330)은 바디-드레인 라인(332)과, 상기 바디-드레인 라인(332)으로부터 분기된 핸드-드레인 라인(334)과, 상기 핸드-드레인 라인(334)으로부터 분기된 핑거-드레인 라인(336)으로 이루어진다. 상기 바디- 및 핸드-드레인 라인(332)은 상기 게이트 전극 라인(310)이 미형성된 영역에 형성되고, 상기 핑거-드레인 라인(336)은 상기 게이트 전극 라인(310)이 형성된 영역에 형성된다.
한편, 상기 소스 전극 라인(350)은 바디-소스 라인(352)과, 상기 바디-소스 라인(352)으로부터 분기된 핸드-소스 라인(354)과, 상기 핸드-소스 라인(354)으로부터 분기된 핑거-소스 라인(356)으로 이루어진다. 상기 바디-소스 라인(352), 핸드-소스 라인(354) 및 핑거-소스 라인(356)은 상기 게이트 전극 라인(310)이 형성된 영역에 형성된다.
결과물에 의하면, 상기 핑거-드레인 라인(336)은 게이트 전극 라인(310) 위에서 I자 형상을 정의하면서 형성되고, 상기 핸드-및 핑거-소스 라인(354, 356)은 상기 게이트 전극 라인(310) 위에서 U자 형상을 정의하면서 상기 핑거-드레인 라인(336)을 에워싸는 형상으로 형성된다. 이처럼 형성된 a-Si:H TFT의 채널길이(L)는 상기 핑거-드레인 라인(336)의 최외측과 상기 핑거-소스 라인(356)의 최외측간의 거리이고, 채널폭(W)은 상기 핸드-및 핑거-소스 라인과 상기 핑거-드레인 라인에 의해 정의되는 U자 형상의 평균 거리이다.
그러면, 하기하는 도 8 내지 도 10을 참조하여 a-Si:H TFT의 기생 용량을 최소화시켜 전류 구동 능력을 향상시키기 위해 최적화된 절연층들을 갖고서 트랜지스터 사이즈를 확장시킨 a-Si:H TFT의 제조 방법을 설명한다.
도 8은 도 7의 절단선 I-I'으로 절단한 단면도이고, 도 9는 도 7의 절단선 II-II'으로 절단한 단면도이며, 도 10은 도 7의 절단선 III-III'으로 절단한 단면 도이다.
도 8 내지 도 10에 도시한 바와 같이, 투명 기판(305) 위에 알루미늄을 포함하는 금속을 전면 증착한 후, 상기 알루미늄 금속층을 패터닝하여 저저항 게이트 전극 라인(310)을 형성한다. 물론 도면상에는 단일 금속층을 게이트 전극 라인으로 이용하는 것을 도시하였으나, 다중 금속층을 게이트 전극 라인으로 이용할 수도 있다. 상기 다중 금속층을 이용하는 경우에는 상기 알루미늄 금속층의 위에 크롬이나 몰리브덴과 같은 금속을 더 증착시킨다.
이어, 상기 게이트 전극 라인(310)이 형성된 투명 기판(305) 위에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)과 같은 절연 물질을 전면 증착하고, 차례로 진성 반도체 물질과 불순물이 포함된 반도체 물질을 연속 증착한다.
이어, 상기 풀업 트랜지스터의 영역에 대응하여 상기 절연 물질, 진성 반도체 물질, 그리고 불순물이 첨가된 반도체 물질을 식각하여 게이트 절연막(315), a-Si:H층(320) 및 불순물이 첨가된 n+ a-Si:H층(325)을 형성하고, 상기 단위 화소의 트랜지스터의 영역에 대응하여 게이트 절연막(315), a-Si:H층(52) 및 불순물이 첨가된 n+ a-Si:H층(53)을 형성한다. 그 결과, 상기 게이트 절연막(315)은 상기 게이트 전극 라인(310) 전체를 덮고 있고, 상기 a-Si:H층(320)과 n+ a-Si:H층(325)은 상기 게이트 절연막(315)과 같은 형태로 상기 게이트 절연막(315) 위에 형성된다.
이어, 상기 a-Si:H층(320)과 상기 불순물 반도체 층(310)이 형성된 기판 위에 크롬이나 크롬 합금과 같은 금속층을 전면 증착한다.
특히, 상기 풀업 트랜지스터의 영역에 대응해서는 상기 금속층을 패터닝하여 게이트 전극 라인(310) 위에서 I자 형상을 정의하는 드레인 전극 라인(330)과, U자 형상을 정의하는 소스 전극 라인(350)을 형성한다. 구체적으로, 상기 드레인 전극 라인(330)을 바디-드레인 라인(332)과, 상기 바디-드레인 라인(332)으로부터 분기된 핸드-드레인 라인(334)과, 상기 핸드-드레인 라인(334)으로부터 분기된 핑거-드레인 라인(336)으로 이루어지도록 패터닝하고, 상기 소스 전극 라인(350)을 바디-소스 라인(352)과, 상기 바디-소스 라인(352)으로부터 분기된 핸드-소스 라인(354)과, 상기 핸드-소스 라인(354)으로부터 분기된 핑거-소스 라인(356)으로 이루어지도록 패터닝한다.
이때, 상기 바디-및 핸드-드레인 라인(332)은 상기 게이트 전극 라인(310)이 미형성된 영역에 형성되도록 패터닝하고, 상기 핑거-드레인 라인(336)은 상기 게이트 전극 라인(310)이 형성된 영역에 형성되도록 패터닝한다. 또한, 상기 바디-소스 라인(352), 핸드-소스 라인(354) 및 핑거-소스 라인(356)은 상기 게이트 전극 라인(310)이 형성된 영역에 형성되도록 패터닝한다. 특히, 상기 드레인 전극 라인(330)으로부터 분기되는 상기 핑거-드레인 라인(336)과 상기 소스 전극 라인(350)으로부터 분기되는 상기 핑거-소스 라인(356)은 동일 평면상에서 서로 인접하도록 형성된다.
또한, 상기 드레인 전극 라인(330)과 상기 소스 전극 라인(350)을 마스크로 계속 식각하여 상기 드레인 전극 라인(330)과 상기 소스 전극 라인(350) 사이에 존재하는 상기 불순물 반도체층을 완전 분리한다.
상기 단위 화소의 트랜지스터의 영역에 대응해서 형성된 소스 전극(54)이나 드레인 전극(55)에 대해서는 그 설명을 생략한다.
이어, 상기 드레인 전극 라인(330)과 상기 소스 전극 라인(350)들이 형성된 기판 전면에 질화 실리콘이나 산화 실리콘과 같은 절연 물질을 증착하여 패시베이션층(345)을 형성한다.
또한, 단위 화소의 트랜지스터에 대응해서는 별도의 유기절연막(56)을 더 형성할 수도 있다. 물론, 상기 유기막(56)의 일부를 제거하여 트랜지스터의 드레인 전극(55)을 노출시켜야 함은 자명하다.
이어, ITO와 같은 화소 전극층을 유기절연막(560) 위에 형성하여 콘택홀(CNT)을 통해 드레인 전극과 연결시킨다. 이때, 상기 ITO를 패터닝한 브리지 라인과 같은 연결 전극(59)을 이용하여 쉬프트 레지스터의 풀업 트랜지스터와 단위 화소의 트랜지스터를 전기적으로 연결시킨다.
이상에서는 투명 기판 위에 게이트 전극 라인을 형성한 후 상기 게이트 전극 라인 위에 드레인 전극 라인 및 소스 전극 라인을 형성한 역 스태거형(Inverted Staggered Type)을 설명하였으나, 상기 투명 기판 위에 드레인 전극 라인 및 소스 전극 라인을 형성한 후 상기 드레인 전극 라인 및 소스 전극 라인 위에 게이트 전극 라인을 형성한 스태거형(Staggered Type) 구조에도 동일하게 적용할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 a-Si:H TFT의 게이트 절연막의 두께를 낮추어 쉬프트 레지스터의 설계 마진을 확보하고, a-Si:H층, n+ a-Si:H층 및 패시베이션층의 두께를 최적화하므로써, 보다 향상된 a-Si:H TFT의 전류 구 동 특성을 얻을 수 있다.
또한, a-Si:H TFT의 채널 사이즈를 증가시키면서 게이트 절연막, a-Si:H층, n+ a-Si:H층 및 패시베이션층의 두께를 최적화시키므로써, 게이트 드라이버 회로에서 대용량의 풀업 a-Si:H TFT의 기생용량(Cgd)을 최소화하여 보다 향상된 a-Si:H TFT의 전류 구동 특성을 얻을 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (10)
- 복수의 스테이지들이 연결되고, 첫 번째 스테이지에는 스캔개시신호가 입력단자에 제공되며, 각 스테이지들의 출력신호들을 순차적으로 출력하는 쉬프트 레지스터에서,제1 클럭과 제2 클럭중 적어도 하나 이상이 상기 스테이지들에 제공되고, 상기 각 스테이지는 복수의 비정질-실리콘 박막 트랜지스터로 이루어지며,상기 비정질-실리콘 박막 트랜지스터는제어 전극;1,500 내지 4,500Å의 두께를 갖고서, 상기 제어 전극 위에 형성된 제1 절연막;상기 제1 절연막 위에 형성된 비정질-실리콘층;상기 비정질-실리콘층 위에 형성된 n+ a-Si:H 층;상기 n+ a-Si:H 층의 일부를 커버하면서 상기 제1 절연막 위에 형성된 제1 전류 전극; 및상기 n+ a-Si:H 층의 다른 일부를 커버하면서 상기 제1 절연막 위에 형성된 제2 전류 전극을 포함하는 쉬프트 레지스터.
- 제1항에 있어서, 상기 비정질-실리콘층의 두께는 1,000 내지 3,000Å인 것을 특징으로 하는 쉬프트 레지스터.
- 제1항에 있어서, 상기 n+ a-Si:H 층의 두께는 500 내지 1,500Å인 것을 특징으로 하는 쉬프트 레지스터.
- 제1항에 있어서, 상기 소스 전극과 드레인 전극을 커버하는 제2 절연막을 더 포함하고, 상기 제2 절연막의 두께는 2,000 내지 5,000Å인 것을 특징으로 하는 쉬프트 레지스터.
- 제1항에 있어서, 상기 각 스테이지들은,출력단자에 상기 제1 및 제2 클럭 중 대응되는 클럭을 제공하는 풀업부;상기 출력단자에 제1 전원전압을 제공하는 풀다운부;상기 풀업부의 입력노드에 연결되고, 이전 스테이지의 출력신호의 선단에 응답하여 상기 풀업부를 턴-온시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀업부를 턴-오프시키는 풀업구동부; 및상기 풀다운부의 입력노드에 연결되고, 입력신호의 선단에 응답하여 상기 풀다운부를 턴-오프시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀다운부를 턴-온시키는 풀다운구동부를 포함하는 쉬프트 레지스터.
- 제5항에 있어서, 상기 풀업부는 일정 영역을 정의하는 제1 전극 영역과, 상기 제1 전극 영역 외측으로부터 신장되어 상기 제1 전극 라인 위에서 다수의 핑거 형상으로 형성되는 제2 전극 라인과, 상기 제1 전극 영역 외측으로부터 신장되어 상기 제1 전극 라인 위에서 상기 제2 전극 라인으로부터 이격되며, 다수의 핑거 형상으로 형성되는 제3 전극 라인을 갖는 비정질-실리콘 박막 트랜지스터를 포함하는 쉬프트 레지스터.
- 화소 영역에 형성된 스위칭 소자; 및복수의 비정질-실리콘 박막 트랜지스터들로 이루어져, 주변 영역에 형성되고, 상기 스위칭 소자의 제어 전극에 게이트 신호를 발생시키는 쉬프트 레지스터를 포함하고,상기 비정질-실리콘 박막 트랜지스터는제어 전극;1,500 내지 4,500Å의 두께를 갖고서, 상기 제어 전극 위에 형성된 제1 절연막;상기 제1 절연막 위에 형성된 비정질-실리콘층;상기 비정질-실리콘층 위에 형성된 n+ a-Si:H 층;상기 n+ a-Si:H 층의 일부를 커버하면서 상기 제1 절연막 위에 형성된 제1 전류 전극; 및상기 n+ a-Si:H 층의 다른 일부를 커버하면서 상기 제1 절연막 위에 형성된 제2 전류 전극을 포함하는 표시패널.
- 제7항에 있어서, 상기 비정질-실리콘층의 두께는 1,000 내지 3,000Å인 것을 특징으로 하는 표시패널.
- 제7항에 있어서, 상기 n+ a-Si:H 층의 두께는 500 내지 1,500Å인 것을 특징으로 하는 표시패널.
- 제7항에 있어서, 상기 제1 전류 전극과 제2 전류 전극을 커버하는 제2 절연막을 더 포함하고, 상기 제2 절연막의 두께는 2,000 내지 5,000Å인 것을 특징으로 하는 표시패널.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040064240A KR20060015860A (ko) | 2004-08-16 | 2004-08-16 | 쉬프트 레지스터와 이를 갖는 표시패널 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040064240A KR20060015860A (ko) | 2004-08-16 | 2004-08-16 | 쉬프트 레지스터와 이를 갖는 표시패널 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060015860A true KR20060015860A (ko) | 2006-02-21 |
Family
ID=37124280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040064240A KR20060015860A (ko) | 2004-08-16 | 2004-08-16 | 쉬프트 레지스터와 이를 갖는 표시패널 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060015860A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100739985B1 (ko) * | 2006-09-04 | 2007-07-16 | 삼성에스디아이 주식회사 | 트랜지스터, 이의 제조 방법 및 이를 구비한 평판 표시장치 |
-
2004
- 2004-08-16 KR KR1020040064240A patent/KR20060015860A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100739985B1 (ko) * | 2006-09-04 | 2007-07-16 | 삼성에스디아이 주식회사 | 트랜지스터, 이의 제조 방법 및 이를 구비한 평판 표시장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |