KR20130046847A - 표시기판 및 표시기판의 수리 방법 - Google Patents

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Abstract

커패시터를 포함하는 표시기판 및 표시기판의 수리 방법을 제공한다. 상기 커패시터는 제1 전극층, 유전체층, 및 제2 전극층이 순차적으로 배치된다. 상기 제2 전극층의 일부 영역은 상기 제1 전극층과 쇼트된다. 상기 제2 전극층에는 상기 제2 전극층을 관통하며 상기 유전체층의 상면을 노출시키는 개구가 제공된다. 상기 개구에 의해 상기 제2 전극층의 상기 일부 영역은 상기 제2 전극층의 나머지 영역의 적어도 일부와 분리된다. 상기 개구는 표시기판에 레이저를 조사하여 형성할 수 있다.

Description

표시기판 및 표시기판의 수리 방법 {Display Substrate and Method of Repairing a Display Substrate}
본 발명은 표시기판 및 표시기판의 수리 방법에 관련된 것으로서, 더욱 상세하게는 수리된 커패시터를 포함하는 표시기판 및 커패시터를 포함하는 표시기판의 수리 방법에 관련된 것이다.
유기 전계 발광 표시장치 등의 표시장치는 표시패널과 상기 표시패널을 구동하는 표시기판을 포함한다. 상기 표시기판은 복수의 화소 영역을 포함하고, 각 화소 영역에는 박막트랜지스터와 커패시터가 배치된다.
상기 커패시터는 한 프레임 동안 표시층에 인가되는 데이터 전압을 유지하기 위해 상기 박막트랜지스터에 접속되어 배치된다.
상기 커패시터는 서로 대향하는 두 전극과 그 사이에 배치된 유전체층을 포함하는데, 제조 공정에서 상기 유전체층에 불순물 등이 유입되어 상기 두 전극들이 쇼트 될 수 있다.
종래 표시기판들은 내부에 배치된 커패시터의 두 전극들 쇼트된 경우 수리를 할 수 없어 불량으로 처리하여야 하는 문제점이 있다.
본 발명이 이루고자 하는 과제는 두 전극들이 쇼트된 커패시터를 수리한 표시기판을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 과제는 두 전극들이 쇼트된 커패시터를 포함하는 표시기판의 수리 방법을 제공하는 데 있다.
본 발명의 개념에 따른 일 실시예는 표시기판을 제공한다. 상기 표시기판은 박막트랜지스터와 상기 박막트랜지스터에 접속하는 커패시터를 포함한다. 상기 커패시터는 제1 전극층, 상기 제1 전극층 상에 배치되며 상기 제1 전극층에 대향하는 제2 전극층, 상기 제1 전극층 및 상기 제2 전극층 사이에 배치되는 유전체층을 포함하고, 상기 제2 전극층은 상기 제1 전극층과 쇼트된 제1 영역 및 상기 제1 영역과 분리된 제2 영역을 포함한다.
본 발명의 일 실시예에 따른 표시기판에 의하면, 상기 제1 영역과 상기 제2 영역은 적어도 상기 유전체층의 상면을 노출시키는 개구에 의해 분리된다. 상기 개구의 깊이는 상기 제2 전극층의 두께 보다 더 클 수 있다.
본 발명의 개념에 따른 다른 실시예는 표시기판의 수리 방법을 제공한다. 상기 표시기판은 커패시터를 포함한다. 상기 커패시터는 제1 전극층, 유전체층, 및 제2 전극층이 순차적으로 적층되며, 상기 제2 전극층의 일부 영역에서 상기 제1 전극층에 쇼트된다. 상기 제2 전극층의 상기 일부 영역과 상기 제2 전극층의 나머지 영역의 적어도 일부를 분리하여 상기 표시기판을 수리한다.
상기 분리단계는 상기 제2 전극층의 상부에서 상기 베이스 기판 방향으로 레이저를 조사할 수 있다. 상기 레이저는 제2 전극층의 상기 일부 영역을 내측에 포함하며 폐곡선을 그리도록 조사될 수 있다. 상기 레이저를 조사하여 적어도 상기 유전체층의 상면이 노출되도록 상기 레이저의 진행 경로에 있는 상기 제2 전극층과 상기 유전체층의 일부를 제거할 수 있다. 상기 제2 전극층의 상기 일부 영역과 상기 제2 전극층의 상기 나머지 영역의 적어도 일부 사이에 상기 유전체층의 상면을 노출시키는 개구가 형성될 수 있다.
본 발명의 실시예들에 따르면, 두 전극들이 쇼트된 커패시터를 포함하는 표시기판을 수리하여 불량으로 시인되지 않게 함으로써, 표시기판의 양품을 확보하여 제조수율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 유기전계발광 표시장치를 설명하기 위한 레이아웃이다.
도 2는 도 1의 I-I' 선을 따라 절단한 본 발명의 일 실시예에 따른 표시기판의 단면도이다.
도 3a은 본 발명의 일 실시예에 따른 커패시터의 일부 평면도이다.
도 3b은 본 발명의 일 실시예에 따른 커패시터의 일부 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 표시기판의 단면도이다.
도 5a은 본 발명의 다른 실시예에 따른 커패시터의 일부 평면도이다.
도 5b은 본 발명의 다른 실시예에 따른 커패시터의 일부 단면도이다.
도 6는 본 발명의 또 다른 실시예에 따른 표시기판의 단면도이다.
도 7a은 본 발명의 또 다른 실시예에 따른 커패시터의 일부 평면도이다.
도 7b는 본 발명의 또 다른 실시예에 따른 커패시터의 일부 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 커패시터의 일부 단면도이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 표시기판의 수리 방법을 설명하는 단면도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도 1은 본 발명의 일 실시예에 따른 표시기판을 포함하는 유기전계발광 표시장치의 하나의 화소에 대한 평면도이다. 본 발명의 일 실시예에 따른 표시기판은 액정 표시장치 등에도 적용될 수 있으나, 일 예로 유기전계발광 표시장치에 대해서 설명한다.
도 1을 참조하면, 유기전계발광 표시장치의 하나의 화소는 스캔 라인(S(n)), 데이터 라인(D(m)), 전원 라인(Vdd), 스위칭 박막트랜지스터(TRs), 구동 박막트랜지스터(TRd), 커패시터(C), 및 유기발광다이오드(OLED)를 포함할 수 있다.
상기 스캔 라인(S(n))은 제1 방향(D1)으로 연장될 수 있다. 상기 데이터 라인(D(m))은 상기 스캔 라인(S(n))과 절연되며 교차하게 배치되며 제2 방향(D2)으로 연장될 수 있다. 상기 전원 라인(Vdd)는 상기 데이터 라인(S(n))과 이격되어 배치되며 상기 제2 방향(D2)으로 연장될 수 있다.
상기 스위칭 박막트랜지스터(TRs)는 상기 스캔 라인(S(n))에 인가된 신호에 따라 상기 데이터 라인(D(m))에 인가된 데이터 신호를 스위칭 한다. 상기 스위칭 박막트랜지스터(TRs)는 상기 커패시터(C)를 통해 상기 구동 박막트랜지스터(TRd)와 연결되어 상기 구동 박막트랜지스터(TRd)에 상기 스위칭 된 데이터 신호를 인가한다.
상기 커패시터(C)는 상기 스위칭 박막트랜지스터(TRs)와 상기 구동 박막트랜지스터(TRd)를 연결하도록 배치된다. 상기 커패시터(C)는 상기 스위칭 박막트랜지스터(TRs)로부터 인가되는 상기 데이터 신호를 일정기간 저장하여, 상기 스위칭 박막트랜지스터(TRs)가 오프된 상태에서도 상기 구동 박막트랜지스터(TRd)에 일정한 데이터 신호를 인가할 수 있게 한다.
이때, 상기 커패시터(C)는 제1 전극층, 제2 전극층, 및 유전체층을 포함한다. 한편, 상기 커패시터(C)는 상기 유전체층이 불순물을 내포하여 상기 제2 전극층의 일부 영역에서 상기 제1 전극층에 쇼트될 수 있다. 상기 제2 전극층의 상기 일부 영역은 상기 제2 전극층의 나머지 영역 일부와 분리된다. 자세한 설명은 후술한다.
상기 구동 박막트랜지스터(TRd)는 상기 유기발광다이오드(OLED)와 연결되어 상기 유기발광다이오드(OLED)에 전류를 공급하여 상기 유기발광다이오드(OLED)의 발광을 유도한다.
도 2는 도 1의 I-I' 선을 따라 절단한 표시기판의 단면도 이다.
상기 표시기판은 베이스 기판(100), 상기 베이스 기판 상에 배치된 버퍼층(110), 상기 버퍼층(110) 상에 배치된 스위칭 박막트랜지스터(TRs), 및 커패시터(C)를 포함한다.
상기 스위칭 박막트랜지스터(TRs)는 반도체 패턴(120), 게이트 절연막(130), 게이트 전극(140), 층간 절연막(150), 소스 전극(160), 드레인 전극(162)을 포함한다.
상기 반도체 패턴(120)은 상기 베이스 기판(100) 및 상기 버퍼층(110) 상에 배치되며, 폴리 실리콘 또는 비정질 실리콘으로 형성될 수 있다.
상기 게이트 절연막(130)은 상기 반도체 패턴(120) 상에 적어도 상기 반도체 패턴(120)을 덮도록 배치된다. 상기 게이트 절연막(130)은 실리콘 산화물, 실리콘 질화물등의 절연체일 수 있다. 또한, 상기 게이트 절연막(130)은 복수의 층으로 형성될 수 있다.
상기 게이트 전극(140)은 상기 게이트 절연막(130) 상에 상기 반도체 패턴(120)의 적어도 일부와 중첩되도록 배치될 수 있다. 상기 게이트 전극(140)은 텅스텐 몰리브덴(MoW), 몰리브덴(Mo), 텅스텐(W), 알루미늄(Al) 또는 이들의 합금으로 형성될 수 있다.
상기 층간 절연막(150)은 상기 게이트 전극(140) 상에 적어도 상기 게이트 전극(140)을 덮도록 배치된다. 상기 층간 절연막(150)은 실리콘 산화물, 실리콘 질화물 등의 절연체일 수 있다. 또한, 상기 층간 절연막(150)은 복수의 층으로 형성될 수 있다.
상기 소스 전극(160)은 상기 층간 절연막(150) 상에 배치되고, 상기 반도체 패턴(120)의 적어도 일부와 중첩하게 배치된다. 상기 소스 전극(160)은 상기 게이트 절연막(130) 및 상기 층간 절연막(150)에 제공된 콘택홀을 통해 상기 반도체 패턴(120)의 일부와 연결될 수 있다.
상기 드레인 전극(162)은 상기 소스 전극과 이격되어 배치된다. 상기 드레인 전극(162)은 상기 층간 절연막(150) 상에 배치되고, 상기 반도체 패턴(120)의 적어도 일부와 중첩하게 배치된다. 상기 드레인 전극(162)은 상기 게이트 절연막(130) 및 상기 층간 절연막(150)에 제공된 콘택홀을 통해 상기 반도체 패턴(120)의 일부와 연결될 수 있다.
상기 커패시터(C)는 제1 전극층(122), 제2 전극층(142), 유전체층(132)을 포함한다.
상기 제1 전극층(122)은 상기 반도체 패턴(120)과 동일한 층 상에 배치될 수 있다. 상기 제1 전극층(122)은 상기 반도체 패턴(120)과 동일한 물질로 형성될 수 있다. 상기 제1 전극층(122)은 상기 반도체 패턴(120)과 동일한 단계에서 형성될 수 있다.
상기 제2 전극층(142)은 상기 제1 전극층(122) 상에 상기 제1 전극층(122)에 대향하게 배치된다. 상기 제2 전극층(142)은 상기 게이트 전극(140)과 동일한 층 상에 배치될 수 있다. 상기 제2 전극층(142)은 상기 게이트 전극(140)과 동일한 물질로 형성될 수 있다. 상기 제2 전극층(142)는 상기 게이트 전극(140)과 동일한 단계에서 형성될 수 있다.
상기 유전체층(132)은 상기 제1 전극층(122) 및 상기 제2 전극층(142) 사이에 배치된다. 상기 유전체층(132)은 다양한 유전 물질이 적용될 수 있으나, 본 실시예에서 상기 유전체층(132)은 상기 게이트 절연막(130)과 동일한 물질로 형성될 수 있다.
도 3a는 도 2에 도시된 커패시터의 일부 평면도이고, 도 3b는 도 2에 도시된 커패시터의 일부 단면도이다.
도 3a 및 도 3b를 참조하면, 상기 유전체층(132)의 일부 영역에 불순물(IMP)이 유입되어, 상기 제2 전극층(142)의 일부 영역(SH)은 상기 제1 전극층(122)과 쇼트될 수 있다.
상기 제2 전극층(142)에는 상기 제2 전극층(142)의 상기 일부 영역(SH)에서 상기 베이스 기판(100)의 상면과 평행한 방향으로 소정거리 이격되며, 상기 불순물(IMP)를 내측에 두고 폐곡선을 그리는 개구(OPN1)가 제공될 수 있다. 상기 개구(OPN1)에 의해 상기 제2 전극층(142)의 상기 일부 영역(SH)과 상기 제2 전극층(142)의 나머지 영역의 적어도 일부는 분리된다. 평면상에서 상기 폐곡선은 상기 불순물(IMP)를 내측에 두고 닫혀있다면, 형태에 제한되지 않고, 원형, 사각형, 삼각형, 및 난형일 수 있다.
상기 개구(OPN1)에 의해 상기 제2 전극층(142)의 상기 일부 영역(SH)를 포함하는 상기 제2 전극층(142)의 제1 영역(A)은 상기 제1 영역(A)을 제외한 상기 제2 전극층(142)의 제2 영역(B)과 전기적으로 절연된다.
상기 개구(OPN1)는 상기 제2 전극층(142)을 관통하여, 적어도 상기 유전체층(132)의 상면을 노출시킨다. 상기 개구(OPN1)의 깊이는 상기 제2 전극층(142)의 두께보다 더 클 수 있다. 다시 말하면, 상기 개구(OPN1)에 대응하는 상기 유전체층(132)의 일부 영역의 두께는 상기 유전체층(132)의 나머지 영역의 두께 보다 더 작을 수 있다.
이하, 도 4, 도 5a, 및 도 5b를 참조하여 본 발명의 다른 실시예에 따른 표시기판에 대해 설명한다.
도 4는 본 발명의 다른 실시예에 따른 표시기판에 있어서, 스위칭 박막트랜지스터(TRs)와 커패시터(C)를 포함하는 표시기판의 단면도이다.
도 4에 도시된 표시기판은 도 2에 도시된 일 실시예와 커패시터(C)에 차이가 있고, 나머지 베이스 기판(100), 버퍼층(110), 스위칭 박막트랜지스터(TRs)는 동일하다. 이하에서는 커패시터(C)에 대해 자세히 설명하고 베이스 기판(100), 버퍼층(110), 스위칭 박막트랜지스터(TRs)는 본 발명의 일 실시예에 따른다. 도 4에 도시된 본 발명의 다른 실시예는 도 2에 도시된 본 발명의 일 실시예와 동일한 구성요소에는 동일한 참조부호를, 유사한 구성요소에는 유사한 참조부호를 기재하였다.
상기 커패시터(C)는 제1 전극층(144), 제2 전극층(164), 유전체층(152)을 포함한다.
상기 제1 전극층(144)은 상기 게이트 전극(140)과 동일한 층 상에 배치될 수 있다. 상기 제1 전극층(144)은 상기 게이트 전극(140)과 동일한 물질로 형성될 수 있다. 상기 제1 전극층(144)은 상기 게이트 전극(140)과 동일한 단계에서 형성될 수 있다.
상기 제2 전극층(164)은 상기 제1 전극층(144) 상에 상기 제1 전극층(144)에 대향하게 배치된다. 상기 제2 전극층(164)은 상기 소스 전극(160) 및 상기 드레인 전극(162)과 동일한 층 상에 배치될 수 있다. 상기 제2 전극층(164)은 상기 소스 전극(160) 및 상기 드레인 전극(162)과 동일한 물질로 형성될 수 있다. 상기 제2 전극층(164)는 상기 소스 전극(160) 및 상기 드레인 전극(162)과 동일한 단계에서 형성될 수 있다.
상기 유전체층(152)은 상기 제1 전극층(144) 및 상기 제2 전극층(164) 사이에 배치된다. 상기 유전체층(152)은 다양한 유전 물질이 적용될 수 있으나, 본 실시예에서는 상기 유전체층(152)은 상기 층간 절연막(150)과 동일한 물질로 형성될 수 있다.
도 5a는 도 4에 도시된 커패시터의 일부 평면도이고, 도 5b는 도 4의 커패시터의 일부 단면도이다.
도 5a 및 도 5b를 참조하면, 상기 유전체층(152)의 일부 영역에 불순물(IMP)이 유입되어, 상기 제2 전극층(164)의 일부 영역(SH)은 상기 제1 전극층(144)과 쇼트될 수 있다.
상기 제2 전극층(164)에는 상기 제2 전극층(164)의 상기 일부 영역(SH)에서 상기 베이스 기판(100)의 상면과 평행한 방향으로 소정거리 이격되며, 상기 불순물(IMP)를 내측에 두고 폐곡선을 그리는 개구(OPN2)가 제공될 수 있다. 상기 개구(OPN2)에 의해 상기 제2 전극층(164)의 상기 일부 영역(SH)과 상기 제2 전극층(164)의 나머지 영역의 적어도 일부는 분리된다. 평면상에서 상기 폐곡선은 상기 불순물(IMP)를 내측에 두고 닫혀있다면, 형태에 제한되지 않고, 원형, 사각형, 삼각형, 및 난형일 수 있다.
상기 개구(OPN2)에 의해 상기 제2 전극층(164)의 상기 일부 영역(SH)를 포함하는 상기 제2 전극층(164)의 제1 영역(A)은 상기 제1 영역(A)을 제외한 상기 제2 전극층(164)의 제2 영역(B)과 전기적으로 절연된다.
상기 개구(OPN2)는 상기 제2 전극층(164)을 관통하여, 적어도 상기 유전체층(152)의 상면을 노출시킨다. 상기 개구(OPN2)의 깊이는 상기 제2 전극층(164)의 두께보다 더 클 수 있다. 다시 말하면, 상기 개구(OPN2)에 대응하는 상기 유전체층(152)의 일부 영역의 두께는 상기 유전체층(152)의 나머지 영역의 두께 보다 더 작을 수 있다.
이하, 도 6, 도 7a, 및 도 7b를 참조하여 본 발명의 또 다른 실시예에 따른 표시기판에 대해 설명한다.
도 6는 본 발명의 또 다른 실시예에 따른 표시기판에 있어서, 스위칭 박막트랜지스터(TRs)와 커패시터(C)를 포함하는 표시기판의 단면도이다.
도 6에 도시된 표시기판은 도 2에 도시된 일 실시예와 커패시터(C)에 차이가 있고, 나머지 베이스 기판(100), 버퍼층(110), 스위칭 박막트랜지스터(TRs)는 동일하다. 이하에서는 커패시터(C)에 대해 자세히 설명하고 베이스 기판(100), 버퍼층(110), 스위칭 박막트랜지스터(TRs)는 본 발명의 일 실시예에 따른다. 도 6에 도시된 본 발명의 또 다른 실시예는 도 2에 도시된 본 발명의 일 실시예와 동일한 구성요소에는 동일한 참조부호를, 유사한 구성요소에는 유사한 참조부호를 기재하였다.
상기 커패시터(C)는 제1 전극층(126), 제2 전극층(166), 제1 유전체층(134), 및 제 2 유전체층(154)을 포함한다.
상기 제1 전극층(126)은 상기 반도체 패턴(120)과 동일한 층 상에 배치될 수 있다. 상기 제1 전극층(126)은 상기 반도체 패턴(120)과 동일한 물질로 형성될 수 있다. 상기 제1 전극층(126)은 상기 반도체 패턴(120)과 동일한 단계에서 형성될 수 있다.
상기 제2 전극층(166)은 상기 제1 전극층(126) 상에 상기 제1 전극층(126)에 대향하게 배치된다. 상기 제2 전극층(166)은 상기 소스 전극(160) 및 상기 드레인 전극(162)과 동일한 층 상에 배치될 수 있다. 상기 제2 전극층(166)은 상기 소스 전극(160) 및 상기 드레인 전극(162)과 동일한 물질로 형성될 수 있다. 상기 제2 전극층(166)은 상기 소스 전극(160) 및 상기 드레인 전극(162)과 동일한 단계에서 형성될 수 있다.
상기 제1 유전체층(134)은 상기 제1 전극층(126) 및 상기 제2 전극층(166) 사이에 배치된다. 상기 제1 유전체층(134)은 다양한 유전 물질이 적용될 수 있으나, 본 실시예에서는 상기 제1 유전체층(134)은 상기 게이트 절연막(130)과 동일한 물질로 형성될 수 있다.
상기 제2 유전체층(154)은 상기 제1 전극층(126) 및 상기 제2 전극층(166) 사이에 배치되며, 상기 제1 유전체층 상에 배치된다. 상기 제2 유전체층(154)는 다양한 유전 물질이 적용될 수 있으나, 본 실시예에서 상기 제2 유전체층(154)은 상기 층간 절연막(150)과 동일한 물질로 형성될 수 있다.
도 7a는 도 6에 도시된 커패시터(C)의 일부 평면도이고, 도 7b는 도 6에 도시된 커패시터(C)의 일부 단면도이다.
도 7a 및 도 7b를 참조하면, 상기 커패시터(C)는 상기 제1 및 제2 유전체층들(134, 154)의 일부 영역에 불순물(IMP)이 유입되어, 상기 제2 전극층(166)의 일부 영역(SH)은 상기 제1 전극층(126)과 쇼트될 수 있다.
상기 제2 전극층(166)에는 상기 제2 전극층(166)의 상기 일부 영역(SH)에서 상기 베이스 기판(100)의 상면과 평행한 방향으로 소정거리 이격되며, 상기 불순물(IMP)를 내측에 두고 폐곡선을 그리는 개구(OPN3)가 제공될 수 있다. 상기 개구(OPN3)에 의해 상기 제2 전극층(166)의 상기 일부 영역(SH)과 상기 제2 전극층(163)의 나머지 영역의 적어도 일부는 분리된다. 평면상에서 상기 폐곡선은 상기 불순물(IMP)를 내측에 두고 닫혀있다면, 형태에 제한되지 않고, 원형, 사각형, 삼각형, 및 난형일 수 있다.
상기 개구(OPN3)에 의해 상기 제2 전극층(166)의 상기 일부 영역(SH)를 포함하는 상기 제2 전극층(166)의 제1 영역(A)은 상기 제1 영역(A)을 제외한 상기 제2 전극층(166)의 제2 영역(B)과 전기적으로 절연된다.
상기 개구(OPN3)는 상기 제2 전극층(166)을 관통하여, 적어도 상기 제2 유전체층(154)의 상면을 노출시킨다. 상기 개구(OPN3)의 깊이는 상기 제2 전극층(166)의 두께보다 더 클 수 있다. 다시 말하면, 상기 개구(OPN3)에 대응하는 상기 제2 유전체층(154)의 일부 영역의 두께는 상기 제2 유전체층(154)의 나머지 영역의 두께 보다 더 작을 수 있다.
도 8는 본 발명의 또 다른 실시예에 있어서, 커패시터(C)의 일부 단면도이다.
도 8에 도시된 커패시터(C)는 도 6, 도 7a, 및 도 7b에 도시된 커패시터와 제1 전극층(126), 제2 전극층(166), 제1 유전체층(134), 및 제2 유전체층(154)는 모두 동일하므로 설명을 생략하고, 제4 개구(OPN4)와 관련된 부분만 자세히 설명한다.
상기 커패시터(C)는 상기 제1 및 제2 유전체층들(134, 154)의 일부 영역에 불순물(IMP)이 유입되어, 상기 제2 전극층(166)의 일부 영역(SH)은 상기 제1 전극층(126)과 쇼트될 수 있다.
상기 제2 전극층(166)에는 상기 제2 전극층(166)의 상기 일부 영역(SH)에서 상기 베이스 기판(100)의 상면과 평행한 방향으로 소정거리 이격되며, 상기 불순물(IMP)를 내측에 두고 폐곡선을 그리는 개구(OPN4)가 제공될 수 있다. 상기 개구(OPN4)에 의해 상기 제2 전극층(166)의 상기 일부 영역(SH)과 상기 제2 전극층(163)의 나머지 영역의 적어도 일부는 분리된다. 평면상에서 상기 폐곡선은 상기 불순물(IMP)를 내측에 두고 닫혀있다면, 형태에 제한되지 않고, 원형, 사각형, 삼각형, 및 난형일 수 있다.
상기 개구(OPN4)에 의해 상기 제2 전극층(166)의 상기 일부 영역(SH)를 포함하는 상기 제2 전극층(166)의 제1 영역(A)은 상기 제1 영역(A)을 제외한 상기 제2 전극층(166)의 제2 영역(B)과 전기적으로 절연된다.
상기 개구(OPN4)는 상기 제2 전극층(166) 및 상기 제2 유전체층(154)을 관통하여, 적어도 상기 제1 유전체층(134)의 상면을 노출시킨다. 상기 제4 개구(OPN4)의 깊이는 상기 제2 전극층(166) 및 상기 제2 유전체층(154)의 두께의 합 보다 더 클 수 있다. 다시 말하면, 상기 개구(OPN4)에 대응하는 상기 제1 유전체층(134)의 일부 영역의 두께는 상기 제1 유전체층(134)의 나머지 영역의 두께 보다 더 작을 수 있다.
도 2내지 도 8에는 게이트 전극이 반도체 패턴 상에 배치된 탑 게이트(Top Gate) 구조를 가지는 박막트랜지스터와 커패시터(이하, 탑 게이트 커패시터)를 포함하는 표시기판을 도시하였다.
도면에는 도시하지 않았으나, 본 발명의 또 다른 실시예에 따른 표시기판은 반도체 패턴이 게이트 전극 상에 배치된 바텀 게이트(Bottom Gate) 구조를 가지는 박막트랜지스터와 커패시터(이하, 바텀 게이트 커패시터)를 포함하는 표시기판일 수 있다. 상기 바텀 게이트 커패시터는 상기 탑 게이트 커패시터와 비교하여 제1 전극, 제2 전극, 유전체층을 이루는 물질에 일부 차이가 있을 수 있으나, 상기 제1 전극, 상기 유전체층, 및 상기 제2 전극이 순차적으로 배치된 구조는 동일하다. 따라서, 상기 탑 게이트 커패시터를 포함하는 표시기판에도 도 2 내지 도 8을 참조하여 설명한 상기 제2 기판에 개구가 제공된 커패시터의 구조가 적용될 수 있을 것이다.
이하에서는, 도 9a 및 도 9b를 참조하여 본 발명의 일 실시예에 따른 표시기판의 수리 방법에 대해 설명한다. 도 9a 및 도 9b는 본 발명의 일 실시예에 따른 표시기판의 수리 방법을 설명하는 단면도이다.
도 9a 및 도 9b을 참조하면, 표시기판은 커패시터(C)를 포함하고, 상기 커패시터(C)는 베이스 기판(100) 및 버퍼층(110) 상에 제1 전극층(200), 유전체층(300), 제2 전극층(400)이 순차적으로 적층되어 형성된다. 제조 공정에서 상기 유전체층(300)에 불순물(IMP) 등이 유입되어 상기 제2 전극층(400)의 일부 영역(SH)은 상기 제1 전극층(200)과 쇼트될 수 있다.
상기 제2 전극층(400)의 상기 일부 영역(SH)을 상기 제2 전극층(400)의 나머지 영역의 적어도 일부와 분리시킴으로써 상기 표시기판을 수리할 수 있다.
일 예로, 상기 제2 전극층(400)의 상기 일부 영역(SH)에서 상기 베이스 기판(100)의 상면과 평행한 방향으로 소정거리 이격되며, 상기 불순물(IMP)를 내측에 포함하는 폐곡선 상에 개구(OPN)를 형성할 수 있다. 상기 개구(OPN)에 의해 상기 제2 전극층(400)의 상기 일부 영역(SH)과 상기 제2 전극층(400)의 나머지 영역 일부를 분리시킬 수 있다. 평면상에서 상기 폐곡선은 상기 불순물(IMP)를 내측에 두고 닫혀있다면, 형태에 제한되지 않고, 원형, 사각형, 삼각형, 및 난형일 수 있다.
상기 개구(OPN)는 레이저(LZ)를 상기 제2 전극층 상부에서 베이스 기판 방향으로 조사하여 상기 레이저(LZ)의 진행 경로에 있는 상기 제2 전극층(400)과 상기 유전체층(300)의 일부를 제거하여 형성될 수 있다. 상기 레이저(LZ)는 상기 폐곡선 상에 조사될 수 있다. 상기 개구(OPN)는 상기 제2 전극층(400)을 관통하여, 적어도 유전체층(300)의 상면을 노출시키도록 형성될 수 있다.
상기 개구(OPN)에 의해 상기 제2 전극층(400)의 상기 일부 영역(SH)을 포함하는 상기 제2 전극층(400)의 제1 영역(A)은 상기 제1 영역(A)을 제외한 제2 영역(B)과 전기적으로 절연될 수 있다. 따라서, 제2 영역(B)은 커패시터로 정상적으로 동작할 수 있고, 제1 및 제2 전극들(200, 300)이 쇼트된 커패시터(C)를 포함하는 상기 표시기판은 효과적으로 수리된다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 베이스 기판 110: 버퍼층
120: 반도체 패턴 130: 게이트 절연막
140: 게이트 전극 150: 층간 절연막
160: 소스 전극 162: 드레인 전극
IMP: 불순물

Claims (16)

  1. 복수의 화소 영역을 포함하는 베이스 기판; 및
    각 화소 영역에 배치되는 박막 트랜지스터 및 상기 박막 트랜지스터에 접속하는 캐패시터를 포함하며,
    상기 캐패시터는
    상기 베이스 기판 상에 배치된 제 1 전극층;
    상기 베이스 기판 및 상기 제1 전극층 상에 배치되며, 상기 제 1 전극층에 대향하는 제 2 전극층; 및
    상기 제 1 전극층 및 상기 제 2 전극층 사이에 배치되는 유전체층을 포함하며,
    상기 제2 전극층은 상기 제1 전극층과 쇼트된 제1 영역 및 상기 제1 영역과 분리된 제2 영역을 포함하는 표시기판.
  2. 제1항에 있어서,
    상기 박막 트랜지스터는,
    상기 베이스 기판 상에 배치된 반도체 패턴;
    상기 베이스 기판 및 상기 반도체 패턴 상에 배치된 게이트 전극; 및
    상기 베이스 기판, 상기 반도체 패턴, 및 상기 게이트 전극 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극을 포함하는 표시기판.
  3. 제2항에 있어서,
    상기 제1 전극층은 상기 반도체 패턴과 동일한 층 상에 배치되고,
    상기 제2 전극층은 상기 게이트 전극과 동일한 층 상에 배치된 표시기판.
  4. 제2항에 있어서,
    상기 제1 전극층은 상기 게이트 전극과 동일한 층 상에 배치되고,
    상기 제2 전극층은 상기 소스 전극 및 상기 드레인 전극과 동일한 층 상에 배치된 표시 기판.
  5. 제2항에 있어서,
    상기 제1 전극층은 상기 반도체 패턴과 동일한 층 상에 배치되고, 상기 제2 전극층은 상기 소스 전극및 드레인 전극과 동일한 층 상에 배치된 표시 기판.
  6. 제1항에 있어서,
    상기 박막 트랜지스터는,
    상기 베이스 기판 상에 배치된 게이트 전극;
    상기 베이스 기판 및 상기 게이트 전극 상에 배치된 반도체 패턴
    상기 베이스 기판, 상기 게이트 전극, 및 상기 반도체 패턴 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극을 포함하는 표시기판.
  7. 제1항에 있어서,
    상기 제1 영역과 상기 제2 영역은 적어도 상기 유전체층의 상면을 노출시키는 개구에 의해 분리된 것을 특징으로 하는 표시 기판.
  8. 제7항에 있어서,
    상기 개구의 깊이는 상기 제2 전극층의 두께 보다 더 큰 것을 특징으로 하는 표시기판.
  9. 제1항에 있어서,
    상기 유전체층은 적어도 상기 제1 전극 상에 배치된 제1 유전체층 및 상기 제1 유전체층 상에 배치된 제2 유전체층을 포함하며,
    상기 제1 영역과 상기 제2 영역은 적어도 상기 제2 유전체층의 상면을 노출시키는 개구에 의해 분리되며, 상기 개구의 깊이는 상기 제2 전극층의 두께보다 더 큰 것을 특징으로 하는 표시기판.
  10. 제1항에 있어서,
    상기 유전체층은 적어도 상기 제1 전극 상에 배치된 제1 유전체층 및 상기 제1 유전체층 상에 배치된 제2 유전체층을 포함하며,
    상기 제1 영역과 상기 제2 영역은 적어도 상기 제1 유전체층의 상면을 노출시키는 개구에 의해 분리되며, 상기 개구의 깊이는 상기 제2 전극층 및 상기 제2 유전체층의 두께의 합 보다 더 큰 것을 특징으로 하는 표시기판.
  11. 베이스 기판 상에 제1 전극층, 유전체층, 및 제2 전극층이 순차적으로 적층되며, 상기 제2 전극층의 일부 영역에서 상기 제1 전극층에 쇼트된 커패시터를 포함하는 표시기판을 제공하는 단계; 및
    상기 제2 전극층의 상기 일부 영역과 상기 제2 전극층의 나머지 영역의 적어도 일부를 분리시키는 분리단계를 포함하는 표시기판의 수리 방법.
  12. 제11항에 있어서,
    상기 분리단계는 상기 제2 전극층의 상부에서 상기 베이스 기판 방향으로 레이저를 조사하는 표시기판의 수리 방법.
  13. 제12항에 있어서,
    상기 분리단계는 상기 제2 전극층의 상기 일부 영역을 내측에 포함하며 폐곡선을 그리도록 레이저를 조사하는 표시기판의 수리 방법.
  14. 제13항에 있어서,
    상기 분리단계는 상기 레이저를 조사하여 적어도 상기 유전체층의 상면이 노출되도록 상기 레이저의 진행 경로에 있는 상기 제2 전극층과 상기 유전체층의 일부를 제거하는 표시기판의 수리 방법.
  15. 제14항에 있어서,
    상기 분리단계는 상기 제2 전극층의 상기 일부 영역과 상기 제2 전극층의 상기 나머지 영역의 적어도 일부 사이에 상기 유전체층의 상면을 노출시키는 개구를 형성하는 것을 특징으로 하는 표시기판의 수리 방법.
  16. 영상을 표시하는 표시층;
    상기 표시층을 구동하는 표시기판을 포함하며,
    상기 표시기판은,
    복수의 화소 영역을 포함하는 베이스 기판; 및
    각 화소 영역에 배치되는 박막 트랜지스터 및 상기 박막 트랜지스터에 접속하는 캐패시터를 포함하며,
    상기 캐패시터는
    상기 베이스 기판 상에 배치된 제 1 전극층;
    상기 베이스 기판 및 상기 제1 전극층 상에 배치되며, 상기 제 1 전극층에 대향하는 제 2 전극층; 및
    상기 제 1 전극층 및 상기 제 2 전극층 사이에 배치되는 유전체층을 포함하며,
    상기 제2 전극층은 상기 제1 전극층과 쇼트된 제1 영역 및 상기 제1 영역과 분리된 제2 영역을 포함하는 표시장치.
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