JPH0887897A - シフト・レジスタおよびスキャン・レジスタ - Google Patents

シフト・レジスタおよびスキャン・レジスタ

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JPH0887897A
JPH0887897A JP7207067A JP20706795A JPH0887897A JP H0887897 A JPH0887897 A JP H0887897A JP 7207067 A JP7207067 A JP 7207067A JP 20706795 A JP20706795 A JP 20706795A JP H0887897 A JPH0887897 A JP H0887897A
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transistor
output
stage
coupled
terminal
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JP7207067A
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Ruquiya I A Huq
イスマット アラ ハク ルキヤ
Sherman Weisbrod
ワイスブロッド シャーマン
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Technicolor SA
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Thomson Multimedia SA
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    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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Abstract

(57)【要約】 【課題】 液晶ディスプレイをスキャンするシフト・レ
ジスタにおけるトランジスタのゲート電極にかかる余剰
ストレスを軽減する。 【解決手段】 ある特定のステージは入力トランジスタ
・スイッチで構成され、カスケード接続ステージのチェ
イン内の上流側ステージの出力パルスに応答する。入力
トランジスタ・スイッチはスイッチ・プルアップ出力ト
ランジスタの制御電極に関連するキャパシタンスを充電
する。キャパシタンスの電圧は、そのあとに続いてクロ
ック信号が出力トランジスタに対して現れたとき出力ト
ランジスタが出力パルスを生成する状態にする。クラン
ピング・トランジスタはキャパシタンスを放電し、クロ
ック信号の次に続くパルスが現れたとき出力パルスを生
成するのを禁止する。クランピング・トランジスタはチ
ェイン内の下流側ステージの出力パルスに応答する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般的にはシフト・
レジスタに関し、具体的には、液晶ディスプレイ用の選
択ライン・スキャナとして利用できるシフト・レジスタ
・ステージに関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願第０８／２８８，７９３号（１
９９４年８月１２日出願）の明細書の記載に基づくもの
であって、当該米国特許出願の番号を参照することによ
って当該米国特許出願の明細書の記載内容が本明細書の
一部分を構成するものとする。
【０００３】
【従来の技術】液晶テレビジョンおよびコンピュータ・
ディスプレイ（ＬＣＤ）はこの技術分野では公知であ
る。この種のディスプレイは、例えば、米国特許第4,74
2,346 号および第4,766,430 号（G.G. Gillette 他、そ
れぞれ1988年 5月 3日および1988年 8月23日特許付与）
に記載されている。これらの特許に記載されているタイ
プのディスプレイは、データ・ラインと選択ラインがク
ロスオーバする個所に配置された液晶セルのマトリック
スからなっている。選択ラインは選択ライン・スキャナ
によって順次に選択されてディスプレイの水平ラインを
出力していく。データ・ラインは、選択ラインが順次に
選択されるとき輝度（グレースケール）信号を液晶セル
のカラム（列）へ印加していく。
【０００４】駆動回路は選択ライン・スキャナを駆動
し、選択ライン・スキャナは表示すべき水平ラインを選
択するので、駆動回路は液晶セルと同じ基板上に直接
に、しかも液晶セルの製造と同時に製造されることが好
ましい。また、テレビジョンまたはコンピュータ・ディ
スプレイでは非常に多数のデータ・ラインと選択ライン
が必要であるので、また狭くなったピクセル・ピッチは
駆動回路をレイアウトするとき利用できるスペースを制
限しているので、駆動回路をできるかぎり単純化してお
くことが望ましい。
【０００５】図１は米国特許第5,222,082 号（D.Plus、
1993年６月22日特許付与）に記載されている公知スキャ
ン・レジスタの例を示しており、このスキャン・レジス
タは液晶ディスプレイ・デバイスと統合化されている。
このレジスタはマルチフェーズ（多相）クロッキング信
号Ｃ１、Ｃ２、Ｃ３で駆動され、異なるクロック位相の
各々が異なるスキャン・レジスタ・ステージ１１の各々
に印加されている。
【０００６】図２はスキャン・レジスタ・ステージの１
つを示す詳細図である。このスキャン・レジスタ・ステ
ージはトランジスタ１８と１９を含む入力セクション、
トランジスタ２０と２１を含む中間セクション、および
トランジスタ１６と１７を含む出力セクションからなっ
ている。
【０００７】出力セクションは、プッシュプル増幅器
(push-pull amplifier)として構成され、クロック動作
電源がその電源接続線１４に接続されている。出力はト
ランジスタ１６と１７間の接続点から取り出される。
【０００８】入力セクションはスイッチング増幅器(swi
tched amplifier)として構成され、クロック位相の期間
にあらかじめ決めた電位を示し、出力セクションの電源
端子に印加されるようになっている。入力ステージの出
力信号Ｐ１は出力トランジスタ１６を駆動するように結
合されている。具体的に説明すると、出力Ｐ１はトラン
ジスタ１８のゲート電極に印加された入力信号に続いて
現れる。入力セクションの出力は、端子１４に印加され
たクロック位相がハイ（高）になるとハイになり、ハイ
レベルが出力端子１３に現れる。ノードＰ１に現れたハ
イレベルはクロック位相Ｃ３が現れて入力信号がロー
（低）になるまで、ノードＰ１でハイのままになってい
る。従って、出力トランジスタ１６のゲートはクロック
Ｃ１がハイになるとハイレベルになるので、出力１３へ
の充電通路が得られる。クロックＣ１がローになると、
出力ノード１３を放電する通路が得られる。
【０００９】中間セクションはクロックで動作する反転
増幅器(clocked inverting amplifier) として構成さ
れ、入力信号を受けて動作する。中間ステージの出力は
出力ステージのプルダウン・トランジスタ(pull down t
ransistor)１７のゲート電極に接続されている。中間ス
テージはプルアップ・トランジスタ２０とプルダウン・
トランジスタ２１を含んでいる。トランジスタ２１のコ
ンダクタンスはトランジスタ２０のそれよりも大きいの
で、両方のトランジスタ２０と２１が同時に導通する
と、ノードＰ２の出力電位はローのままになっている。
従って、トランジスタ２０に印加されたクロックがハイ
で、そのとき入力信号がハイであれば、出力トランジス
タ１７は非導通状態に維持される。しかし、このステー
ジはスキャン・レジスタとして応用されているので、入
力信号パルスが現れる頻度は相対に低くなっている。そ
の結果、ノードＰ２はクロック位相Ｃ３のクロック・パ
ルスが現れるたびに、その間にハイに充電されるのが通
常であり、出力トランジスタ１７は導通しているのが通
常である。
【００１０】
【発明が解決しようとする課題】トランジスタ１８と２
０のドレインには、約１６ボルトの相対的に正のバイア
ス電圧が印加される。従って、ノードＰ２は約１６ボル
トのバイアスがかけられているのが通常である。この結
果、トランジスタ１９と１７のゲート電極に余剰ストレ
スが加わるため、それぞれのしきい電圧が経時的に大幅
に上昇する原因になっている。トランジスタ１９のしき
い電圧が上昇すると、ノードＰ１を放電する能力が低下
するので、トランジスタ１６をターンオフするのに必要
な時間が長くなる。その結果として、クロックＣ１電圧
の一部が出力ノード１３に漏れる可能性があるので、後
続のレジスタ・ステージに望ましくない影響を与えるだ
けでなく、ＬＣＤのピクセル行が誤ってアドレスされる
ことになる。
【００１１】以上に鑑みて、望ましいことは、シフト・
レジスタにおけるトランジスタのゲート電極にかかる余
剰ストレスを、シフト・レジスタの各ステージで使用す
るトランジスタの総数を、例えば、４つまでにして軽減
することである。
【００１２】
【課題を解決するための手段】本発明を採用するシフト
・レジスタは位相がシフトしたクロック信号を生成する
回路と複数のカスケード接続ステージからなっている。
カスケード接続ステージのうち、特定のステージは出力
トランジスタを含んでおり、このトランジスタはクロッ
ク信号のうち第１のクロック信号に応答して、そのステ
ージの出力側から出力パルスを出力する。この特定ステ
ージは第１のクロック信号に対して位相がシフトしたク
ロック信号が現れると、カスケード接続ステージの次の
ステージの出力側に現れた出力パルスに応答する入力ス
イッチング回路を含んでいる。入力スイッチング回路か
ら出力された制御信号はキャパシタンスに蓄積される。
このキャパシタンスは出力トランジスタの制御電極に結
合されている。この制御信号は第１のクロック信号が現
れたとき出力トランジスタが前記の特定ステージの出力
パルスを生成する状態にする。クランピング・トランジ
スタはその導通路が出力トランジスタの制御電極に接続
されており、第１のクロック信号に対して位相がシフト
したクロック信号が現れたとき、カスケード接続ステー
ジの特定ステージの出力側に現れた出力パルスに応答す
る。クランピング・トランジスタは、第１クロック信号
の次に続くパルスが現れたとき出力トランジスタが出力
パルスを生成するのを禁止するレベルに制御信号をクラ
ンプする。信号がクランプされたあと、クランピング・
トランジスタは出力トランジスタの制御電極にインピー
ダンスを発生する。このインピーダンスは信号がクラン
プされたときよりも実質的に高くなっている。
【００１３】
【発明の実施の形態】図３は本発明の一例であって、図
４のシフト・レジスタ１００のステージｎの例を示した
ものである。図３と図４における類似の記号および数字
は類似のアイテムまたは機能を示している。
【００１４】図４のシフト・レジスタ１００において、
ステージｎ−１、ｎ、ｎ＋１およびｎ＋２は相互にカス
ケード接続されている。ある特定のステージの出力信号
はそのチェイン（chain ）内のすぐあとに続くステージ
の入力に結合されている。例えば、レジスタ１００のチ
ェイン内の前段ステージｎ−１の出力パルスＯＵＴn-1
は図３のステージｎの入力端子１２に結合されている。
図示の例では、ステージはｎ−１、ｎ、ｎ＋１およびｎ
＋２の４つだけが示されているが、実際にはレジスタの
チェイン内のステージｎの総数はもっと多くなってい
る。図４のクロック・ジェネレータ１０１は３位相クロ
ック信号、つまり、図５に示す波形をもつクロック信号
Ｃ１、Ｃ２およびＣ３を出力する。図３から図５までに
おいて類似の記号と数字は類似のアイテムまたは機能を
示している。
【００１５】図５の信号ＯＵＴn-1 のパルスは、クロッ
ク信号Ｃ３のパルスがステージｎ−１に印加されたとき
出力される。図３の信号ＯＵＴn-1 はステージｎの入力
端子１２に現れる。ＨＩＧＨレベルにある信号ＯＵＴ
n-1 はスイッチとして動作するトランジスタ１８を経由
して端子１８ａに結合され、そこに制御信号Ｐ１が現れ
る。ＨＩＧＨレベルの信号Ｐ１は電極間キャパシタンス
（図示せず）とキャパシタＣＢに一時的に蓄積される。
図３の出力トランジスタ１６のゲートに現れた信号Ｐ１
は出力トランジスタ１６を導通状態にする。図５のクロ
ック信号Ｃ１が現れると、図３の端子１４またはトラン
ジスタ１６のソース電極に現れた信号Ｃ１は想像線（破
線）で示す電極間キャパシタンスＣＰとキャパシタンス
ＣＢを経由してトランジスタ１６のゲート電極、つま
り、端子１８ａに結合され、導通状態のトランジスタ１
６をターンオンする。その結果、出力パルス信号ＯＵＴ
n がドレイン端子１３に現れる。信号ＯＵＴは図４の後
段ステージｎ＋１の入力端子に印加される。ステージｎ
＋１はステージｎのクロック信号Ｃ１ではなくクロック
信号Ｃ２を使用することを除けば、ステージｎと同じよ
うに動作して対応するトランジスタをターンオンする。
クロック信号Ｃ１が非アクティブのＬＯＷレベルになっ
たとき、トランジスタ１６は信号Ｐ１がロー（低）にな
るまでオンになっている。信号ＯＵＴは、クロック信号
Ｃ１がローになったときトランジスタ１６を通して放電
することによりローになる。端子１３に接続されたトラ
ンジスタ１７はプルダウン抵抗として動作するので、信
号ＯＵＴn は再び非アクティブのＬＯＷレベルになる。
【００１６】トランジスタ２５はそのドレイン−ソース
間の導通路が端子１８ａと、トランジスタ２５が導通状
態になったときプルアップ・トランジスタ１６をターン
オフするだけの基準電位点との間に結合されている。ト
ランジスタ２５のゲートは図４のチェイン内の後段ステ
ージｎ＋２の出力端子に結合され、出力信号ＯＵＴn+2
によって制御される。
【００１７】図５の信号ＯＵＴn+2 のパルスはクロック
信号Ｃ３と同時に現れる。信号ＯＵＴn+2 のパルスが現
れると、図３のトランジスタ２５は前記電極間キャパシ
タンスＣＰを端子１８ａから放電する。図５の信号ＯＵ
Ｔn+2 のパルスの前縁ＬＥ（ｎ＋２）はクロック信号Ｃ
１の次のパルスの前縁Ｃ１（ＬＥ）より前に現れる。従
って、図３のトランジスタ２５は端子１８ａに現れた信
号をあるレベルにクランプし、クロック信号Ｃ１のすぐ
あとに続くパルスが現れたときトランジスタ１６が信号
ＯＵＴn の追加パルスを発生するのを禁止する。
【００１８】図４のレジスタ１００の各出力端子に現れ
るパルス、例えば、図５の信号ＯＵＴn+2 のパルスは約
16.6ミリ秒の垂直インターバル期間に一度だけ現れる。
従って、図３のステージｎのスイッチ・トランジスタ１
８、１６および２５はいずれも、各垂直インターバル期
間に１クロック期間を越えてバイアスがかけられて導通
することはない。そのため、スイッチ・トランジスタの
どれにも、頻繁にストレスがかかることがないという利
点がある。連続的に導通するようにバイアスがかけられ
る唯一の非スイッチ・トランジスタであるトランジスタ
１７は、スイッチ・トランジスタ１８、２５および１６
が導通状態のときのゲート電圧に比べてそのゲート電圧
が相対的に小さい電位に保たれているので、大きなスト
レスがかかることがない。従って、トランジスタ１７は
プルダウン・トランジスタとして連続動作する。
【００１９】本発明の一例によれば、端子１８ａのイン
ピーダンスは垂直インターバルの大部分の期間高くなっ
ている。端子１８ａのインピーダンスが低くなるのは、
トランジスタ１８または２５が導通したときだけであ
る。このような構成にするとレジスタ・ステージ全体で
使用するトランジスタは４つだけで済むという利点があ
る。
【００２０】トランジスタ１８のゲート電極とドレイン
電極間を接続すると、トランジスタ１８はダイオードと
して動作する。したがって、トランジスタ１８はダイオ
ードと取り替えられる。ダイオード結合トランジスタ１
８は端子１８ａに現れた電極間キャパシタンスを、入力
パルス振幅（しきい値を引いたもの）まで充電してトラ
ンジスタ１６を導通状態にする。
【００２１】上述したように、トランジスタ２５はその
あと端子１８ａの電荷を放電する。ダイオード結合トラ
ンジスタ１８は一方向に導通するので、端子１８ａの電
位は出力トランジスタ１６の電源端子１４に印加された
クロック信号Ｃ１がハイになったとき、より高い電位に
ブーストできるという利点がある。プルアップ・トラン
ジスタ１６のゲート−ドレイン間とゲート−ソース間の
キャパシタンスは、キャパシタンスＣＢを含めて、端子
１４と１３に現れたクロック信号Ｃ１の電圧の大部分を
端子１８ａに結合するので、トランジスタ１６は即時に
ターンオンすることになる。
【００２２】図５の出力パルスＯＵＴn-1 〜ＯＵＴn+3
は図示のようにオーバラップしている。オーバラップ量
はクロック位相がどれだけオーバラップしているかによ
って決まる。従って、所望の出力パルスのオーバラップ
はクロック位相のオーバラップを調整すると、特定の応
用に合わせて調節することができる。
【図面の簡単な説明】
【図１】複数のカスケード接続ステージからなる従来の
シフト・レジスタを示すブロック図である。
【図２】図１のシフト・レジスタで利用できる公知シフ
ト・レジスタ・ステージを示す系統図である。
【図３】本発明を採用しているシフト・レジスタを示す
系統図である。
【図４】図３に示す複数のステージをカスケード接続し
たものを含んでいるシフト・レジスタを示す系統図であ
る。
【図５】図３に示すステージを利用した図４のシフト・
レジスタのそれぞれのノードに現れる出力信号とそれぞ
れのクロック信号の相対的タイミングを示す図である。
【符号の説明】
１２ 入力端子 １３ ドレイン端子 １４ 電源端子 １６ 出力トランジスタ １７ 非スイッチ・トランジスタ １８ スイッチ・トランジスタ １８ａ 端子 ２５ スイッチ・トランジスタ １００ シフト・レジスタ Ｃ１ クロック信号 Ｃ２ クロック信号 Ｃ３ クロック信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シャーマン ワイスブロッド アメリカ合衆国 08558 ニュージャージ ー州 スキルマン シカモア レーン 80

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 複数の位相シフト・クロック信号を生成
    する手段とカスケード接続の複数のステージからなるシ
    フト・レジスタであって、該カスケード接続ステージの
    うちの特定のステージは、 前記クロック信号の第１クロック信号に応答して前記特
    定のステージの出力側に出力パルスを生成する出力トラ
    ンジスタと、 前記第１クロック信号に対して位相がシフトしたクロッ
    ク信号が現れて印加されたとき、前記カスケード接続ス
    テージの二番目のステージの出力側に現れた出力パルス
    に応答して、前記特定のステージ内の前記出力トランジ
    スタの制御電極に結合されたキャパシタンスに蓄積され
    る制御信号を生成する入力スイッチング手段であって、
    前記制御信号が、前記第１クロック信号が現れたとき、
    前記出力トランジスタが前記特定のステージの前記出力
    パルスを生成するように条件づける入力スイッチング手
    段と、 前記出力トランジスタの前記制御電極に結合された導通
    路をもち、前記第１クロック信号に対して位相がシフト
    したクロック信号が現れたとき、その制御電極で前記カ
    スケード接続ステージの三番目のステージの出力側に現
    れた出力パルスに応答して、前記第１クロック信号の次
    に続くパルスが現れたとき前記出力トランジスタが出力
    パルスを生成するのを禁止するレベルに前記特定のステ
    ージにおける前記制御信号をクランプするクランピング
    ・トランジスタであって、該制御信号がクランプされた
    あと、該制御信号がクランプされたときよりも実質的に
    高いインピーダンスを前記出力トランジスタの制御電極
    から発生するクランピング・トランジスタとを具えたこ
    とを特徴とするシフト・レジスタ。
  2. 【請求項２】 前記キャパシタンスは前記出力トランジ
    スタの電極間に形成されることを特徴とする請求項１に
    記載のシフト・レジスタ。
  3. 【請求項３】 前記特定のステージの前記出力側に結合
    されたプルダウン・トランジスタをさらに含み、前記出
    力トランジスタはプルアップ動作をすることを特徴とす
    る請求項１に記載のシフト・レジスタ。
  4. 【請求項４】 前記プルダウン・トラジンスタは非スイ
    ッチングであることを特徴とする請求項３に記載のシフ
    ト・レジスタ。
  5. 【請求項５】 前記スイッチング手段はトラジスタおよ
    びダイオードの１つを含んでいることを特徴とする請求
    項４に記載のシフト・レジスタ。
  6. 【請求項６】 前記ステージにおけるスイッチング・エ
    レメントの総数は３より大でないことを特徴とする請求
    項１に記載のシフト・レジスタ。
  7. 【請求項７】 前記クランピング・トランジスタは前記
    特定のステージの下流側の前記三番目のステージの出力
    パルスに応答することを特徴とする請求項１に記載のシ
    フト・レジスタ。
  8. 【請求項８】 異なる位相の複数のクロック信号の供給
    源とカスケード接続された複数のレジスタ・ステージか
    らなり、連続する位相のクロック信号が連続するレジス
    タ・ステージに周期的に結合されるスキャン・レジスタ
    において、各ステージは、 隣接する前段のレジスタ・ステージの出力端子に結合さ
    れた入力端子および隣接する後段のレジスタ・ステージ
    の入力端子に結合された出力端子と、 それぞれのクロック信号に結合された供給端子をもち、
    該供給端子の両端に結合されたトランジスタおよびイン
    ピーダンスの直列接続を含み、前記レジスタ・ステージ
    出力端子は前記トランジスタと前記インピーダンスとの
    相互接続により形成され、前記トランジスタの制御電極
    で入力接続をもつソース・フォロワ増幅器と、 前記ソース・フォロワ増幅器の入力接続に結合された出
    力と前記入力端子に結合された入力をもち、前記トラン
    ジスタと、該トランジスタの前記制御電極と該トランジ
    スタを非導通にするだけの電位との間に結合された主要
    導通路をもつ別のトランジスタとの間に電流を一方向に
    導通する能動デバイスを含んでおり、前記別のトランジ
    スタが前記カスケード接続の中の次に続くレジスタ・ス
    テージの出力端子に接続された制御電極をもっている入
    力ステージとを具えたことを特徴とするスキャン・レジ
    スタ。
  9. 【請求項９】 前記インピーダンスは前記相互接続点と
    供給端子との間に結合された主要導通路と制御電極をも
    つさらに別のトランジスタであり、当該制御電極は該さ
    らに別のトランジスタの前記主要導通路に現れたインピ
    ーダンスを、前記トランジスタに当該トランジスタが導
    通したときに現れたインピーダンスに対して相対的に高
    くする値の電位に結合されていることを特徴とする請求
    項８に記載のスキャン・レジスタ。
  10. 【請求項１０】 前記一方向に導通するデバイスは、前
    記入力端子に結合された制御電極と前記トランジスタの
    制御電極に結合された主要導通路とをもつさらに別のト
    ランジスタであることを特徴とする請求項８に記載のス
    キャン・レジスタ。
  11. 【請求項１１】 前記一方向に導通するデバイスはダイ
    オードであることを特徴とする請求項８に記載のスキャ
    ン・レジスタ。
  12. 【請求項１２】 前記別のトランジスタは次に続くステ
    ージの出力端子に結合され、該次に続くステージは、前
    記ソース・フォロワ増幅器に印加された前記クロック信
    号が十分な電位を示して当該ソース・フォロワ増幅器が
    出力信号を出力する状態になったとき、前記入力ステー
    ジが高インピーダンスを示す状態にすることを特徴とす
    る請求項８に記載のスキャン・レジスタ。
JP7207067A 1994-08-12 1995-08-14 シフト・レジスタおよびスキャン・レジスタ Pending JPH0887897A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
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