KR100478268B1

KR100478268B1 - 개선된 전압준위변환회로를 가지는 표시장치

Info

Publication number: KR100478268B1
Application number: KR10-2001-0073043A
Authority: KR
Inventors: 미야자와토시오; 사토우히데오; 사토우토모히코; 마키마사히로
Original assignee: 가부시키가이샤 히타치세이사쿠쇼; 히타치 디바이스엔지니어링 가부시키가이샤
Priority date: 2000-11-22
Filing date: 2001-11-22
Publication date: 2005-03-23
Also published as: US6686899B2; CN1629913A; US20020097212A1; KR20020040609A; CN1182431C; CN1354454A; US7545357B2; US20040135760A1; US6930666B2; TW546615B; US20060071895A1

Abstract

본 발명은 액정표시장치에 관한 것으로서, 다결정실리콘 MISTFT으로 구성된 준위변환기를 포함하는 표시장치에 관한 것으로, 상기 준위변환기는 다음과 같은 구성으로 이루어진 특징을 갖고 있다.

제1, 제2, 제3의 N-채널 MISTFT(NMISTFTs)와 제1, 제2, 제3의 P-채널 MISTFT(PMISTFTs)로 구성되어 있다. 제1 NMISTFT 및 제1 PMISTFT의 게이트 및 제1 단자군, 그리고 제3 PMISTFT의 게이트 단자가 정전용량을 경유하여 입력단자와 연결된다. 제2 NMISTFT 및 제2 PMISTFT의 제2 단자군, 그리고 제3 NMISTFT의 게이트 단자가 정전용량을 경유하여 입력단자와 연결된다. 제3 PMISTFT의 제1 단자, 그리고 제1 NMISTFT 및 제1 PMISTFT의 제2 단자군이 고전압에 연결된다. 제3 NMISTFT의 제2 단자, 그리고 제2 NMISTFT 및 제2 PMISTFT의 게이트와 제1단자군이 저전압에 연결된다. 제3 PMISTFT의 제2 단자와 제3 NMISTFT의 제1 단자가 출력단자에 연결된다.

Description

개선된 전압준위변환회로를 가지는 표시장치{DISPLAY DEVICE HAVING AN IMPROVED VOLTAGE LEVEL CONVERTER}

본 발명은 표시장치에 관한 것으로, 특히 화소를 구동하기 위한 구동회로가 표시장치 패널의 기판에 가공된 것을 특징으로 하는 능동 메트릭스 형태의 표시장치에 관한 것이다.

표시장치용 패널은 전자광학적 물질층이 두 장의 기판사이에 끼워져 있다. 여기서 전자광학적 물질이란 전기장 또는 전류의 영향을 받아 빛의 전달, 방출, 굴절률, 흡수 등과 같은 광학적 성질이 변경되는 물질을 의미한다. 전자광학적 물질에는 액정 물질, 전자발광 물질 등을 예를 들 수 있다.

여기서는 능동 메트릭스 형태의 액정표시장치를 고려하는데, 능동 메트릭스 형태의 액정표시장치를 설명하면 다음과 같다.

각 화소 영역은 2개의 인접한 게이트 신호선과 2개의 드레인 신호선에 둘러싸여 있는데, 복수의 게이트 신호선은 x축 방향으로 뻗어 있는데, 이는 화소를 사이에 두고 y축 방향으로 배열되어 있으며, 드레인 신호선은 y축 방향으로 뻗어 있고 화소를 사이에 두고 x축 방향으로 배열되어 있다. 이 신호선들은 액정층을 사이에 끼우고 있는 한 쌍의 기판중 액정층에 접해 있는 기판 표면에 가공되어 있다. 각 화소영역은 게이트 신호선으로부터 공급된 스캔닝 신호에 의해 구동되는 박막 트랜지스터와 박막 트랜지스터를 경유한 드레인 신호선으로 부터 오는 영상신호가 공급된는 화소전극으로 이루어져 있다.

화소 전극은 화소전극 자신과 한쌍의 기판중에서 반대편에 생성된 전극사이에 전기장을 발생시킨다. 이 전기장은 두 전극 사이에 있는 액정층 사이를 통과하는 빛을 제어하게 된다. 액정표시장치는 각 게이트 신호선에 스캐닝 신호를 전달하는 스캐닝 신호 구동회로와 각 드레인 신호선에 영상신호를 공급하는 영상신호선 구동회로를 가지고 있다.

스캐닝신호 구동회로와 영상신호선 구동회로는 화소영역에 형성된 박막 트랜지스터와 유사한 형상을 가지는 다수의 MIS(금속절연 반도체) 트랜지스터로 구성되어 있으며, 박막 트랜지스터의 반도체층이 다결정실리콘(p-Si)으로 만들어 지는 것은 공지의 기술이다. 그리고 스캐닝 신호구동회로와 영상신호선 구동회로는 화소 형성시 동시에 쌍으로 된 기판중의 한 기판 상에 형성된다. 이러한 회로들은 다결정 실리콘으로 만들어진 트랜지스터들로 구성되어 지기 때문에 출력신호가 낮은 편이며, 결국 이 출력신호는 화소를 동작시키기에는 충분하지 않은 경우도 있다. 이러한 문제를 해결하기 위해서, 즉 펄스 형태의 전압을 낮은 준위로부터 더 높은 준위로 변화시키기 위한 전압준위 변환기가 액정표시장치와 합3쳐 실시된다. 전압준위 변환기의 일반적인 예가 도 16 또는 도 17에 도시되어 있다.

일반적인 전압준위 변환기의 기본적인 동작원리는 외부 입력펄스에 의해 제어되는 역전도성 형태의 MOS트랜지스터 쌍에 흐르는 전류를 온-오프 단속하는 것이다. 그리고 다른 쌍의 MOS트랜지스터의 전류 온-오프는 전압의 변화분을 사용하여 외부 입력 펄스보다 더 큰 진폭을 갖는 펄스를 공급하기 위해 제어된다. 그 결과 다른 쌍의 MOS트랜지스터의 전류 온-오프는 준위변환 된 전압의 진폭에 근접하는 큰 전압을 입력전압으로 사용하여 제어된다. 결과적으로 전류군(이하 전류)은 다른 MOS트랜지스터 쌍의 전류 온-오프용 전압이 온-오프 제어를 할 수 있을 정도로 충분한 전압에 도달하기 전에 MOS트랜지스터 쌍을 통해 흐른다.

전압 준위변환기가 다결정실리콘 MOS트랜지스터로 구성되어 있으면, 작은 외부 전압입력펄스로 게이트가 제어될 때 변환기의 전류공급능력이 훨씬 감소한다는 것이 알려졌다. 왜냐하면 다결정실리콘 MOS트랜지스터의 하전입자 이동도(mobility)가 단일 결정 MOS트랜지스터의 이동능력보다 작기 때문이다. 따라서 MOS트랜지스터의 전류는 온-오프 제어하기 위해 요구되는 충분한 전압 값에 도달하기 위한 시간이 증가하게 되며, 결과적으로 상기에 설명된 통과 전류가 증가한다.

본 발명은 상기의 문제점을 해결하기 위해 출안된 것으로, 상기에 언급된 통과 전류를 확실히 억제하는 전압준위 변환기를 가지는 표시장치를 구현하는 것을 그 목적으로 한다.

다음은 본원 발명의 대표적인 예들에 관하여 간략히 설명하고 있다.

본원 발명은 표시장치에 관한 것으로, 한 쌍의 기판, 기판 사이에 끼여 있는 전기광학적 물질층, 기판 쌍 사이에 형성된 복수의 화소와 이들 복수의 화소를 구동하기 위해 기판의 한면상에 형성된 구동기 회로로 구성되어 있으며, 구동기 회로는 다결정실리콘으로된 반도체층을 가진 MISTFT(금속절연 반도체 박막 트랜지스터)로 구성된 준위 변환기를 포함하고 있으며, 상기 준위 변환기 회로는 게이트 단자와 제1 정전용량을 경유하는 입력펄스를 받기 위한 입력단자와 결합되는 제1 단자를 모두 가지는 제1 NMISTFT(N채널 형태의 금속절연박막트랜지스터) 및 제1 PMISTFT(P채널 형태의 금속절연박막트랜지스터)로 이루어진 트랜지스터 쌍; 제2 정전용량을 경유하는 입력단자와 결합되는 제2 단자를 가지는 제2 NMISTFT 및 제2 PMISTFT로 이루어진 트랜지스터 쌍; 제1 NMISTFT 및 제1 PMISTFT의 게이트 와 제1 단자와 게이트 단자가 연결되는 제3 PMISTFT; 제2 NMISTFT 및 제2 PMISTFT의 제2 단자와 연결된 게이트 단자를 가지는 제3 NMISTFT, 고압전원 공급선과 연결된 제3 PMISTFT의 제1 단자와 제1 NMISTFT의 제2 단자와 제1 PMISTFT의 제2 단자, 저압전원공급선에 연결된 제3 NMISTFT의 제2 단자와 제2 NMISTFT의 게이트 및 제1 단자와 제2 PMISTFT의 게이트 및 제1 단자, 그리고 제3 PMISTFT의 제2 단자와 제3 NMISTFT의 제1 단자 사이에 있으며, 준위 변환기 회로의 출력 단자와 연결되는 제1 접합점; 으로 구성된 것을 특징으로 하고 있다.

다음은 본원 발명의 또 다른 실시예를 보이고 있다.

본원 발명은 표시장치에 관한 것으로, 한 쌍의 기판, 기판 사이에 끼여 있는 전자광학적 물질층, 기판 쌍 사이에 형성된 복수의 화소와 이들 복수의 화소를 구동하기 위해 기판의 한면상에 형된된 구동기 회로로 구성되어 있으며, 구동기 회로는 다규소의 반도체층을 가진 MISTFT(금속절연 반도체 박막 트랜지스터)로 된 준위 변환기를 포함하고 있으며, 상기 준위 변환기 회로는 직렬로 연결된 복수의 단을 가지며, 복수의 단은 각각 제1 정전용량을 경유하는 입력펄스를 받기 위한 입력단자와 결합되는 제1 단자와 게이트 단자를 모두 가지는 제1 NMISTFT(N채널 형태의 금속절연박막트랜지스터) 및 제1 PMISTFT(P채널 형태의 금속절연박막트랜지스터)로 이루어진 트랜지스터 쌍; 제2 정전용량을 경유하여 입력단자와 결합되는 제2 단자를 가지는 제2 NMISTFT 및 제2 PMISTFT로 이루어진 트랜지스터 쌍; 제1 NMISTFT 및 제1 PMISTFT의 게이트 단자와 제1 단자에 연결되는 게이트 단자를 가지는 제3 PMISTFT; 제2 NMISTFT 및 제2 PMISTFT의 제2 단자와 연결된 게이트 단자를 가지는 제3 NMISTFT, 고압전원공급선에 연결된 제3 PMISTFT의 제1 단자와 제1 NMISTFT의 제2 단자와 제1 PMISTFT의 제2 단자, 저압전원공급선에 연결된 제3 NMISTFT의 제2 단자와 제2 NMISTFT의 게이트 및 제1 단자와 제2 PMISTFT의 게이트 및 제1 단자, 그리고 제3 PMISTFT의 제2 단자와 제3 NMISTFT의 제1 단자 사이에 있으며 출력단자와 연결되는 제1 접합점; 으로 구성된 것을 특징으로 하고 있다.

다음은 본원 발명의 또 다른 실시예이다.

본원 발명은 표시장치에 관한 것으로, 한 쌍의 기판, 기판 사이에 끼여 있는 전자광학적 물질층, 기판 쌍 사이에 형성된 복수의 화소와 이들 복수의 화소를 구동하기 위해 기판의 한면상에 형성된 구동기 회로로 구성되어 있으며, 구동기 회로는 동일한 전도율과 다결정실리콘으로 된 반도체층을 가진 MISTFT(금속절연 반도체 박막 트랜지스터)로 된 구성된 준위 변환기를 포함하고 있으며, 상기 준위 변환기 회로는 제1 MISTFT, 제2 MISTFT, 그리고 제3 MISTFT로 구성되어 있으며, 입력펄스를 받기 위한 입력단자와 결합되는 제1 MISTFT 및 제2 MISTFT의 제1 단자; 정전압 전원공급선과 연결된 제1 MISTFT 및 제2 MISTFT의 게이트 단자; 제3의 MISTFT의 게이트 단자 및 정전용량의 제1 단자와 연결된 제1 MISTFT의 제2 단자; 고압전원 공급선과 연결된 제3 MISTFT의 제2 단자; 제2의 MISTFT의 제2 단자에 연결된 제3 MISTFT의 제1 단자; 그리고 준위 변환기 회로의 출력 단자와 연결되며, 제2 MISTFT의 제2 단자 및 제3 MISTFT의 제1 단자, 그리고 정전용량의 제2 단자가 만나는 접합점; 으로 구성된 것을 특징으로 하고 있다.

다음은 본원 발명의 또 다른 실시예를 보이고 있다.

본원 발명은 표시장치에 관한 것으로, 한 쌍의 기판, 기판 사이에 끼여 있는 전자광학적 물질층, 기판 쌍 사이에 형성된 복수의 화소와 이들 복수의 화소를 구동하기 위해 기판의 한면상에 형성된 구동기 회로로 구성되어 있으며, 구동기 회로는 동일한 전도율과 다결정실리콘으로 된 반도체층을 가진 MISTFT(금속절연 반도체 박막 트랜지스터)로 구성된 준위 변환기를 포함하고 있으며, 상기 준위 변환기 회로는 제1 MISTFT, 제2 MISTFT, 제3 MISTFT로 구성되어 있으며, 입력펄스를 받기 위한 입력단자와 결합되는 제1 MISTFT 및 제2 MISTFT의 제1 단자; 정전압 전원공급선과 연결된 제1 MISTFT의 게이트 단자; 입력펄스와 비교해 진폭은 동일하며 위상은 반대되는 펄스가 공급되는 제2 MISTFT의 게이트 단자; 제3의 MISTFT의 게이트 단자 및 정전용량의 제1 단자와 연결된 제1 MISTFT의 제2 단자; 고압 전원공급선과 연결된 제3 MISTFT의 제1 단자; 그리고 준위 변환기 회로의 출력 단자와 연결되며, 제2 MISTFT의 제2 단자, 제3 MISTFT의 제2 단자, 그리고 정전용량의 제2 단자가 만나는 접합점; 으로 구성된 것을 특징으로 하고 있다.

다음은 본원 발명의 또 다른 실시예를 보이고 있다.

본원 발명은 표시장치에 관한 것으로, 한 쌍의 기판, 기판 사이에 끼여 있는 전자광학적 물질층, 기판 쌍 사이에 형성된 복수의 화소와 이들 복수의 화소를 구동하기 위해 기판의 한면상에 형성된 구동기 회로로 구성되어 있으며, 구동기 회로는 동일한 전도율과 다결정실리콘으로 된 반도체층을 가진 MISTFT(금속절연 반도체 박막 트랜지스터)로 구성된 준위 변환기를 포함하고 있으며, 상기 준위 변환기 회로는 직렬로 연결된 복수의 단수의 단을 가지며, 각 복수의 단은 제1 MISTFT, 제2 MISTFT, 그리고 제3 MISTFT; 입력펄스를 받기 위한 입력단자와 결합되는 제1 MISTFT 및 제2 MISTFT의 제1 단자; 정전압 전원공급선과 연결된 제1 MISTFT의 게이트 단자; 입력펄스와 비교해 진폭은 동일하며 위상은 반대되는 펄스가 공급되는 제2 MISTFT의 게이트 단자; 제3의 MISTFT의 게이트 단자 및 정전용량의 제1 단자와 연결된 제1 MISTFT의 제2 단자; 고압 전원공급선과 연결된 제3 MISTFT의 제1 단자; 그리고 출력 단자와 연결되며, 제2 MISTFT의 제2 단자 및 제3 MISTFT의 제2 단자, 그리고 정전용량의 제2 단자가 만나는 접합점; 으로 구성된 것을 특징으로 하고 있다.

본원 발명에 따른 표시장치의 실시예는 첨부된 도면을 중심으로 상세하게 설명된다.

표시장치의 전자광학 물질층으로 액정 물질층이 사용되는 점을 확실히 언급하며, 액정 물질이 아닌 다른 전자광학 물질층으로는 예를 들어, 전자발광 물질층도 모든 실시예에서 사용되어 질 수 있다는 점을 명확히 한다.

[실시예 1]

----전체 구성----

제 2도는 본원 발명에 따른 액정표시 장치의 전체적인 구성을 개략적으로 보여주고 있으며, 액정표시장치를 구성하고 있는 요소들의 실제 기하학적 배열을 평면적으로 보여주고 있다.

제 2도는 유리판과 같은 투평한 기판SUB1을 나타내는데, 액정층을 사이에 끼우고 있는 반대편의 투명한 기판과 쌍을 이룬다. 투명한 기판SUB1의 액정층과 접한 표면상에서 주변영역을 제외시킨 중앙부분(표시영역AR)에는 x축 방향으로 뻗어 있으면서 y축 방향으로 배열되어 있는 복수의 게이트 신호선(GL)과, y축 방향으로 뻗어 있으면서 x축 방향으로 배열되어 있는 복수의 드레인 신호선(DL)이 설치되어 있다.

각 화소 영역은 두 개의 인접한 게이트 신호선(GL)과 두 개의 인접한 드레인 신호선(DL)에 둘러싸인 영역으로 형성된다. 각 화소 영역에는 박막트랜지스터(TFT)와 화소전극(PX)이 공급되는데, 막박 트랜지스터는 2개의 게이트 신호선(GL) 중 하나로부터 공급되는 스캐닝 신호를 공급받아 구동되며, 화소전극(PX)에는 박막트랜지스터를 경유한 드래인 신호선(DL)중 하나로부터 공급되는 비디오 신호가 공급된다.

스캐닝 신호(일종의 전압신호)는 도 2의 상단부터 하단까지 일정한 순서에 따라 순차적으로 게이트 신호선(GL)에 공급되며, 박막트랜지스터(TFT)는 스캐닝 신호에 의해 온 상태가 된다. 이와 동시에, 온 상태에 있는 박막 트랜지스터를 경유한 드레인 신호선(DL)로부터 비디오 신호(일종의 전압신호)가 화소전극(PX)에 공급된다.

각 화소전극(PX)는 화소전극과 반대편 전극(미 도시)사이에 전기장을 생성한다. 투명한 기판SUB1의 반대편에 있는 다른 투명한 기판의 액정층과 인접한 표면상의 모든 화소 영역에 대하여 전기장을 생성함으로써 액정층을 통과하는 빛의 투과를 조절한다.

각 게이트 신호선(GL)은 한쪽 끝(제2도의 오른편)이 게이트 신호선(GL)에 순차적으로 스캐닝 신호를 공급하는 화소구동용 자리이동레지스터(1)에 연결된다. 각 드레인 신호선(DL)은 한쪽 끝이 D/A변환기(2), 메모리(3), 데이터 입력회로(4), 그리고 수평어드레스 해석기(5)의 순서로(도 2의 위쪽방향으로) 연결된다. 메모리(3)에는 수직어드레스 해석기(6)과 메모리구동용 자리이동레지스터(7)가 연결된다.

이런 구성으로 이루어진 액정표시장치에는 시작펄스 클럭신호, 화소 데이터, 수평화소 어드레스, 수직화소 어드레스 등의 정보가 공급된다. 시작펄스 클럭신호는 메모리구동용 자리이동레지스터(7)과 화소구동용 자리이동레지스터(1)에 공급되고, 수평화소 어드레스는 수평어드레스 해석기(5)에 공급되고, 화소데이터는 데이터 입력회로(4)에 공급되며, 수직화소 어드레스는 수직어드레스 해석기(6)에 공급된다.

상기와 같은 회로구성에 있어서, 전압준위 변환기VLC는 전압의 준위변환이 요구되는 장소에 적용된다. 도 2에서 전압준위 변환기VLC는 수평화소 어드레스를 받는 수평어드레스 해석기(5)의 입력에 직렬로, 화소데이터를 받는 데이터 입력회로(4)의 입력에 직렬로, 메모리(3)과 D/A변환기(2) 사이에, 그리고 화소구동용 자리이동레지스터와 게이트 신호선(GL)과의 사이에 연결된다.

표시영역AR과 주변의 회로는 투명한 기판(SUB1)의 표면위에 사진석판화(photolithographic) 기술을 이용하여 가공되는데, 특정한 패턴으로 식각된 전도층, 반도체층, 절연층의 얇은 판은 박막트랜지스터(금속절연반도체 박막트랜지스터, 이하 MISTFT)를 형성하고, 특정한 패턴으로 식각된 화소전극, 신호선, 그리고 기타부분이 배열된다. 반도체 층은 예를들면 다결정실리콘(p-Si)으로 만들어진다.

------준위 변환기 회로-------

도 1A는 준위 변환기(VLC)의 실시예에 대한 회로도이다. 준위 변환기(VLC)는 도 2에서 언급한 것처럼 모든 위치에 설치할 필요는 없고 필요한 장소 또는 특정한 위치에 설치한다.

도 1A에서 입력신호(VIN)을 받는 입력 단자는 제1 정전용량C1을 경유하여, n-채널MOS트랜지스터(NMOS1)의 게이트 단자와 제1 단자(소스단과 드레인단 중의 하나)에 연결되고, 또한, p-채널MOS트랜지스터PMOS1의 게이트 단자와 제1단자(소수단과 드레인단 중의 하나)에 연결된다. 또한, 입력신호(VIN)을 받는 입력 단자는 제2 정전용량(C2)를 경유하여, n-채널 MOS트랜지스터(NMOS2)의 제2 단자과 p-채널 MOS트랜지스터PMOS2의 제2 단자에 연결된다.

n-채널 MOS트랜지스터(NMOS1) 및 p-채널 MOS트랜지스터PMOS1의 게이트 단자군 및 제1 단자군은 p-채널 MOS트랜지스터PMOS3의 게이트 단자와 연결된다. n-채널 MOS트랜지스터(NMOS2) 및 p-채널 MOS트랜지스터PMOS2의 제2 단자는 n-채널 MOS트랜지스터(NMOS3)의 게이트 단자와 연결된다. n-채널 MOS트랜지스터(NMOS1) 및 p-채널 MOS트랜지스터 PMOS1의 제2 단자와 p-채널 MOS트랜지스터 PMOS3의 제1 단자는 고압 전원공급선(VDD)에 연결된다.

n-채널 MOS트랜지스터(NMOS2) 및 p-채널 MOS트랜지스터 PMOS2의 게이트 단자군과 제1단자군, 그리고 n-채널MOS트랜지스터(NMOS3)의 제2단자는 저압 전원공급선(VSS)에 연결된다.

참조문자 VDD와 VSS는 이후부터 선로를 표시하기 위해 사용될 뿐만 아니라 선로상의 전압을 나타내기위해 사용된다.

p-채널 MOS트랜지스터PMOS3와 n-채널 MOS트랜지스터(NMOS3)는 상보형 MOS트랜지스터(CMOS)를 형성하고, p-채널PMOS3의 제2 단자와 n-채널 MOS트랜지스터(NMOS3)의 제1단자사이의 접합점은 출력단자를 형성한다.

다음은 앞에서 언급한 구성을 가진 전압준위 변환기의 동작원리에 대해 설명한다.

도 1B는 입력펄스(VIN) 및 도 1A의 N2 내지 N4 노드점에서의 신호 파형도를 나타내고 있다. 입력펄스(VIN)은 정전용량C1과 C2를 통해 노드(N2)와 N3에 각각 정전용량적으로 연결되고, 입력펄스(VIN)의 전압변화는 노드 N2와 N3에서의 전압변화와 를 야기시킨다. 전압변화 와 는 다음의 수학식(1)과 수학식(2)로 근사적으로 표현된다.

여기서 C1S와 C2S는 노드 N2와 N3에 형성되는 소위 기생정전용량으로서 각 노드 N2와 N3에 형성되는 전체 정전용량에서 실제 정전용량C1, C2를 각각 뺀 값과 동일하다.

이후부터 n-채널 MOS트랜지스터는 식별용 연속번호 b가 첨가되어 NMOSb로 나타내며, p-채널 MOS트랜지스터는 식별용 연속번호 b가 첨가되어 PMOSb로 표시한다.

계속되는 설명은 회로의 변수들이 다음의 수학식(3, 4, 5a, 5b)에 따라 선정된다는 가정하에 진행된다.

여기서 Vth(aMOSb)는 a(a는 p 또는 n) 채널MOS트랜지스터b(b는 식별용 연속번호)의 문턱(threshold)전압을 의미하며, Vceff는 MOS트랜지스의 게이트 단자에 인가된 전압으로 정의되는데, MOS트랜지스를 켜는데 충분한 값을 가지며, 문턱 전압을 제외한 값이고, 식별용 연속번호 c로 표기되는 유효 전압을 의미한다.

입력펄스(VIN)이 노드 N1에 입력되고(도 1A 참조), 회로 구동전원이 도 1B와 같이 t0와 t1시간사이에 공급되어진다고 가정한다. 노드 N2는 고압 전원전압보다 대략 |Vth(POS1)| 만큼 더 낮은 전압이 되며, 노드 N3는 저압전원전압보다 대략 |Vth(POS2)| 만큼 더 높은 전압을 갖는다. PMOS3는 게이트 전압으로 노드 N2의 전압을 받고, NMOS3는 게이트 전압으로 노드 N3의 전압을 받는다. 이때 직렬로 연결된 PMOS3와 NMOS3가 약간 도통하는 상태가 될 가능성이 있어, 결국 고압 전원공급선VDD로부터 저압 전원공급선(VSS)로 PMOS3와 NMOS3를 통과하는 통전전류가 흐르는 위험이 생기며, 통과 전류량에 따라 노드 N4의 신호전압에 불안정의 원인이 된다. 이러한 문제는 전원이 켜지는 순간 또는 PMOS3와 NMOS3 중에 하나를 오프시키기 위해 전원이 켜진 후 즉시 입력펄스(VIN)의 전압을 조절해서 해결할 수 있다.

입력펄스(VIN)이 낮은 준위(이하 L로 표시)으로부터 높은 준위(이하 H로 표시)로 만큼 변하면, 노드 N2와 N3의 전압은 정전용량 C1과 C2에 의한 정전결합때문에 와 만큼 각각 증가한다.

이 경우, 노드 N2의 전압 V(N2)는 앞에서 언급한 수학식(3)을 통해 다음과 같이 계산할 수 있다.

이것은 PMOS3가 대단히 비전도(오프) 상태로 되었다는 것을 의미한다.

노드 N3에서 전압 V(N3)는 앞에서 언급한 수학식(4)을 통해 다음과 같이 계산할 수 있다.

여기서 NMOS3는 온 상태를 나타낸다.

결과적으로, 입력펄스(VIN)의 전압이 만큼 변화하면 PMOS3의 오픈 상태와 NMOS3의 온 상태가 거의 동시에 영향을 받는다.

t1시간부터 t2시간동안 V(N2)=VDD+Vth(NMOS1)+V1eff 로 표시되며 NMOS가 온 되고 V(N2)는 감소한다. 또한 V(N2)가 거의 VDD+Vth(NMOS1) 에 근접하면 NMOS1는 차단된다. 이때 PMOS3의 게이트 전압은 V(N2)로 VDD+Vth(NMOS1)의 값을 가지며, 전원전압은 전압 VDD이며, 결국 PMOS는 오프 상태를 유지한다.

이와 유사하게 V(N3)=VSS+Vth(NMOS2)+2|Vth(PMOS2)|+V2eff 이어서, PMOS2는 온 되고, V(N3)가 감소하지만, V(N3)가 거의 VSS+|Vth(PMOS2)|와 같아지면 PMOS2는 차단된다.

이 경우에 만일 |Vth(PMOS2)| >= Vth(NMOS3)이면, NMOS3는 온, 상태를 유지하지만 만일 |Vth(PMOS2)| Vth(NMOS3)이면, NMOS3는 차단되고 오프 상태로 된다.

|Vth(PMOS2)| >= Vth(NMOS3)인 경우를 설명하면 다음과 같다. PMOS3가 오프 상태를 유지하고 있기 때문에, 만일 NMOS3가 노드 N4에 저장되어 있는 C(N4)x(VINT-VSS)의 전하를 VSS라인쪽으로 방전할 수 있다면, 노드 N4에서의 전압 V(N4)는 VSS라인의 전압과 동일하게 될 수 있다. 여기서 C(N4)는 노드 4에 형성되는 정전용량을 의미하고, VINT는 시간 t1에서 노드 N4의 전압을 의미한다.

NMOS3의 게이트 전압 V(N2)이 VSS+|Vth(PMOS2)|와 같게되면, 공급되는 전류는 다음의 수학식(8)과 같이 나타낼 수 있다.

만일 회로의 변수들이 최소한 다음의 수학식(9)와 같은 부등식을 만족하도록 선정되면, 노드 N4에서의 전압 V(N4)가 VSS와 같아진다.

그리고 만일 다음의 부등식(10)을 만족하면,

V(N2)가 Vth(NMOS3)은 같아질 때 NMOS3는 차단된다.

시간 teff1을 NMOS3가 시간t1에서부터 차단될때까지 요구되는 시간이라 가정하자. PMOS3는 오프 상태로 있다. 그러면 NMOS3가 방전하는 전하량 은 시간 t1과 (t1+teff1)동안 전류 I(t)를 적분하는 식(11)과 같이 주어진다.

여기서

beta = NMOS3에서 전류변환 인자,

Q(t) = 시간 t일때 노드 N4의 총 전하량,

C(N4) = 노드 N4에 형성되는 정전용량,

라고 설정하다. 그러면 다음과 같이 전류를 구할 수 있다.

(a) 만일 Q(t)/C(N4) V(N3)(t) - Vth(NMOS2)를 만족하면,

,

(b) 만일 Q(t)/C(N4) >= V(N3)(t) - Vth(NMOS2)를 만족하면,

.

만일 이면, 노드 4에서의 전압 V(N4)는 저압 전원공급원 VSS에 같아진다. 역으로 말하면, 상기 식(11)에서 을 Q(t=t1)이라 놓으면 적분시간 tx는 식(11)로부터 얻을 수 있고, 만일 적분시간 tx가 부등식 tx = teff1을 만족하면, 노드 N4에서의 전압 V(N4)는 VSS와 같아질 수 있다.

입력펄스(VIN)이 t2시간에 "H"상태에서 "L"상태로 만큼 변화했을 때, 노드 N2와 N3의 전압은 앞에서 기술한 바와 같이 정전용량 C1과 C2의 정전결합에 의해 신속하게 대응되는 전압으로부터 와만큼 각각 강하된다. 여기서 노드 N3의 전압 V(N3)는 앞에서 언급한 식(4) 등을 이용하여 얻은 다음의 식(12)와 같다.

결과적으로 노드 N3의 전압 V(N3), 즉 NMOS3의 게이트 전압은 NMOS3의 전원전압 VSS보다 Vth(NMOS2)+V1eff 만큼 낮게되고, 그래서 NMOS3는 오프 상태로 바뀐다.

노드 N2의 전압 V(N2)는 앞에서 언급한 식(3) 등을 이용하여 얻은 다음의 식(13)와 같다.

결과적으로 노드 N2의 전압 V(N2), 즉 PMOS3의 게이트 전압은 PMOS3의 전원전압 VDD보다 |Vth(PMOS1)|+V1eff 만큼 낮게되고, 그래서 PMOS3는 온 상태로 바뀐다.

시간 t2부터 t3까지 동안에, 만일 가 만족되면, NMOS2는 온 상태로 되고, 노드 N3의 전압 V(N3)은 계속 증가한다. 그러나 전압이 VSS-|Vth(PMOS1)|에 근접한 경우에는 NMOS2는 차단되고 결국 NMOS3는 오프 상태를 유지한다.

시간 t2일 때, 앞의 수학식(6)으로부터 확실히 알 수 있는 것처럼, PMOS1의 게이트 전압(VN2)는 PMOS1의 전원전압 VDD보다 |Vth(PMOS1)|+V1eff 만큼 낮고, PMOS는 온 상태로 되고, 노드 N2의 전압 V(N2)는 더 높아진다. 그러나 PMOS1은 차단되고 전압 V(N2)가 |Vth(PMOS1)|에 근접하면 오프 상태로 된다.

결과적으로, 만일 다음의 부등식(14)가 만족되면

PMOS3는 온 상태를 유지한다.

NMOS3가 오프 상태를 유지하고 있기 때문에, 만일 PMOS3가 노드 N4에 저장되어 있는 C(N4)x(VDD-VSS)의 전하를 고압 전원공급선 VDD쪽으로 방전할 수 있다면, 노드 N4에서의 전압 V(N4)는 VDD 전압과 동일하게 될 수 있다.

PMOS3의 게이트 전압 V(N2)이 VDD-|Vth(PMOS1)|와 같게되면, PMOS3를 통과하는 전류는 다음의 수학식(15)와 같이 나타낼 수 있다.

만일 회로의 변수들이 최소한 다음의 수학식(16)과 같은 부등식을 만족하도록 선정하면, 노드 N4에서의 전압 V(N4)은 VDD와 같아진다.

그리고, 만일가 만족되면, PMOS3는 차단된다.

시간 teff2을 PMOS3가 시간 t2에서부터 차단될때까지 요구되는 시간이라 가정하자. NMOS3는 오프 상태로 있고, 그래서 PMOS3가 방전하는 전하량 은 시간 t2과 (t2+teff2)동안 전류 I(t)를 적분하는 수학식(17)과 같이 주어진다.

여기서

beta p = PMOS3에서 전류변환 인자,

Q(t) = 시간 t일때 노드 N4의 총 전하량,

C(N4) = 노드 N4에 형성되는 정전용량,

라고 설정하자. 글면 다음과 같이 전류를 구할 수 있다.

(a) 만일 Q(t)/C(N4) V(N3)(t) - |Vth(PMOS1)|를 만족하면, PMOS3를 통하는 전류는

(b) 만일 Q(t)/C(N4) >= (V(N3)(t) - |Vth(PMOS1)|)를 만족하면, PMOS3를 통하는 전류는

만일 이면, 노드 4에서의 전압 V(N4)는 저압 전원공급원 VSS에 같아진다. 역으로 말하면, 상기 식(17)에서 을 Q(t=t2)이라 놓으면 적분시간 tx는 식(17)로부터 얻을 수 있고, 만일 적분시간 tx가 부등식 tx = teff2을 만족하면, 노드 N4에서의 전압 V(N4)는 VSS와 같아지게 된다.

입력펄스(VIN)이 t3시간에 "L"상태에서 "H"상태로 만큼 변화했을 때, 노드 N2와 N3의 전압은 앞에서 기술한 바와 같이 정전용량 C1과 C2의 정전결합에 의해 신속하게 대응되는 전압으로부터 와만큼 각각 상승한다. 여기서 노드 N2의 전압 V(N2)는 앞에서 언급한 식(3) 등을 이용하여 얻은 다음의 식(18)와 같다.

결과적으로 PMOS3는 강력하게 오프 상태로 되고, 노드 N3의 전압 V(N3)는 앞에서 언급한 식(4) 등을 이용하여 얻은 다음의 식(19)와 같다.

따라서 NMOS3는 온 상태로 된다.

시간 t3부터 t4까지 동안에, V(N2)=VDD+Vth(NMOS1)+V1eff 가 만족되기 때문에 NMOS1는 온 상태로 되고, 전압 V(N2)는 감소한다. 그러나 V(N2)가 VDD+Vth(NMOS1)에 근접한 경우에는 NMOS1는 차단된다. 이때 PMOS3의 게이트 전압 V(N2)는 VDD+Vth(NMOS1)이고, PMOS3의 소스전압은 VDD이어서, PMOS3는 오프 상태를 유지한다.

유사하게, 만일 |Vth(PMOS2)|~ = ~Vth(NMOS2)+V2eff의 관계가 성립되면, PMOS2는 온 상태가 되며, 노드 N3에서의 전압 V(N3)는 감소한다. 그러나 전압 V(N3)가VSS+|Vth(PMOS2)|에 근접하면 PMOS2는 차단된다.

이때, 만일 |Vth(PMOS2)|~ >= ~Vth(NMOS3)가 성립되면, NMOS3는 온 상태를 유지하지만, 만일 의 관계이면, NMOS3는 차단되고 V(N3)가 VSS+Vth(NMOS3)로 감소하면 오프 상태로 된다.

여기서 |Vth(PMOS2)|와 Vth(NMOS3)의 관계는 t1과 t2 시간동안의 동작을 설명했던 것과 동일하다.

상기에서 설명된 동작 순서는 입력펄스(VIN)이 제1B도에서 보인 바와 같은 진폭(VDD-VSS)를 가지는 파형의 펄스 V(N4)으로 전압준위가 변환되도록 반복된다.

도 1A와 같이 구성된 복수의 회로는 응용 사례와 실제 적용에 따라 원하는대로 연결되어 질 수 있다.

[실시예 2]

도 3은 본 발명에 따른 액정표시장치에 가공된 전압준위변환기(VLC)의 또다른 실시예의 회로도이다. 도 3의 구성은 정전용량CL이 출력단과 저압전원공급선(VSS)사이에 연결되어 있다는 점을 제외하고는 도 1A와 유사하다. 이러한 구성을 가진 실시예의 동작도 도 1A에서 설명된 것과 거의 유사하다. 여기서는 도 1A의 동작에서 서술된 부등식(9)에 포함된 VINT가 VDD로 치환된다. 부등식(9)는 V(N4)를 VSS와 동일하게 만들기 위한 조건으로 가정하고, 부등식(16)는 V(N4)를 VDD와 동일하게 만들기 위한 조건으로 가정한다.

먼저 부등식(9)와 (16)으로부터 다음과 같은 부등식(20)과 (21)이 얻어진다.

부하 정전용량 CL에 대해서 부등식(20)과 (21)을 풀면 아래의 부등식(22)와 (23)이 구해진다.

시간에 대해 부등식(20)과 (21)을 풀면 아래의 부등식(24)와 (25)를 얻을 수 있다.

전류에 대해 부등식(20)과 (21)을 풀면 아래의 부등식(26)와 (27)를 얻을 수 있다.

여기서 상기의 부등식(20) 내지 (27)의 오른편이 고정된 값이라 가정하면, 부등식(22)와 (23)은 부하 정전용량을 제한하고, 부등식(24)와 (25)는 최대 주파수를 제한하며, 부등식(26)과 (27)은 MOS트랜지스터의 전류, 즉 게이트 제원을 제한한다. 이것은 부하(부하 정전용량)에 의존하는 전압준위변환기의 회로변수들을 각각 선택하거나 검증하기 위해서 필요하다.

도 4A는 본 발명에 따른 액정표시장치에 가공된 전압준위변환기(VLC)의 또 다른 실시예의 회로도로서, 상기에서 언급한 요구사항의 관점에서 일부변형된 발명이며, 도 4B는 도 4A의 전압준위변환기의 입력 펄스와 네 개의 노드점에서의 신호 파형를 보이고 있다.

도 4A는 CMOS인버터가 추가된다는 것을 제외하고는 도 3의 구성과 유사한데, CMOS인버터의 입력단자가 노드(N4)에 연결되고, 그것의 출력단자 즉, 노드(N5)가 부하정전용량(CL)에 연결된다. 그리고 제1 단자가 고압전원공급선(VDD)에 연결된 p-채널MOS트랜지스터PMOS4와 제2단자가 저압전원공급선(VSS)에 연결된 n-채널MOS트랜지스터(NMOS4)가 실시되어 있다.

p-채널 MOS트랜지스터(PMOS4) 및 n-채널 MOS트랜지스터(NMOS4)의 게이트 단자군은 p-채널 MOS트랜지스터(PMOS3)의 제2단자와 n-채널MOS트랜지스터(NMOS3)의 제1단자를 결합하는 접합점과 연결되어 있다. p-채널 MOS트랜지스터(PMOS4)의 제2단자와 n-채널 MOS트랜지스터(NMOS4)의 제1 단자의 접합점은 출력단자를 형성하고, 정전용량CL이 출력단자와 저압전원공급선(VSS)사이에 연결된다.

이러한 회로의 동작을 살펴보면, 전압(VIN, VN2, VN3, VN4)의 시간에 따른 전압변화는 실시예1과 관련하여 설명되어진 것과 동일하다. 전압(VN4)는 PMOS4와 NMOS4로 구성된 CMOS인버터에 입력펄스로 공급된다. 노드(N5)의 전압(VN5)는 도 4B에 보인 바와 같이 시간에 따라 변화하며, 펄스전압은 부하정전용량(CL)을 충전한다.

이와 같은 회로에서, 부하정전용량의 방전은 기생정전용량에 의해 제한되어지는데, 이러한 기생정전용량은 PMOS4 와 NMOS4로 구성된 CMOS인버터의 게이트 정전용량과 노드(N4)의 선로정전용량(C4)를 의미한다. 일반적으로 기생정전용량은 부하정전용량(CL)보다 더 작게 할 수 있어서, 회로구성요소의 설계변수가 실질적인 값이 된다. 더 나아가서 실시예 1과 비교할 때, 동일한 회로변수를 가지는 본 실시예의 전압준위변화기는 좀더 넓은 범위에 응용될 수 있다.

[실시예 3]

도 5는 본 발명에 따른 액정표시장치에 가공된 전압준위 변환기VLC의 또 다른 실시예의 회로도이며, 도 3의 회로도와 유사하다.

도 5의 회로도는 p-채널 MOS트랜지스터(PMOS 5)와 n-채널MOS트랜지스터(NMOS 5)로 구성된 또 하나의 CMOS단이 첨가되었다는 점에서 제4도와 차이가 있으며, 부하정전용량(CL)이 출력단자와 저압 전원공급선(VSS)사이에 연결되어 있다. 도 5에서 참조문자 C5는 노드(N5)의 선정전용량과 같은 기생정전용량을 의미하며, 노드(N6)는 출력단자를 형성한다. 이와 같은 구성의 전압준위변환기는 큰 부하정전용량의 경우에 유용하다.

본 실시예의 유용한 효과를 좀 더 얻기 위해서는 도 6와 같이 p-채널MOS트랜지스터PMOS6과 n-채널MOS트랜지스터(NMOS6)로 이루어진 또 다른 CMOS단을 추가하고, 부하정전용량(CL)을 출력단자와 저압 전원공급선(VSS)사이에 연결되는 구성을 실현하는 것은 자명한 사항이다. 도 6에서 참조문자 C6는 노드(N6)의 선로정전용량과 같은 기생정전용량을 나타내며, 노드(N7)은 출력단을 형성한다.

[실시예 4]

도 7A는 본 발명에 따른 액정표시장치의 두 기판중 하나의 표면에 가공된 전압준위변환기의 또 다른 실시예 회로도이다.

도 7A에서 앞에서 서술한 전압준위변환기(VLC)가 연속적으로 결합하여 복수의 단(본 실시예에서는 2개)으로 구성된 전압준위변환기를 보이고 있다. 특히 제1단은 도 1A에서 보인 회로구성이고, 제1 단에 연속된 제2 단은 도 4A에서 보인 회로구성이며, PMOS4와 NMOS4로 구성된 CMOS는 제1단과 제2 단사이를 연결하고 있다. 노드 N9는 본 실시예의 출력단을 형성한다.

도 7B는 입력펄스(VIN) 및 도 7A에 보인 전압준위변환기의 노드(N2) 내지 N8의 전압(VN2) 내지 (VN4)의 파형도를 나타내고 잇다. 상기 회로의 동작을 살펴보면, 전압(VIN, VN2, VN3, VN4, VN5)의 파형은 실시예 2에서 설명한 것과 동일하다.

도 7A에서 참조문자 C11, C12, C11S, C12S는 정전용량 C1, C2, C1S, C2S에 각각 대응되는 정전용량을 나타내며, 참조문자 C8은 노드(N8)에 형성되는 기생정전용량을 나타낸다.

노드(N6)와 (N7)의 전압 (VN6)와 (VN7)은 각기 노드(N5)의 전압(VN5)의 변화에 반응해서 시간에 따라 변하는데, 이는 전압 V(N2)와 V(N3)가 입력펄스(VIN)의 변화에 반응해서 시간에 따라 변하는 것과 동일하다. 그리고 앞에서 설명한 TNGKR식(1, 2, 3, 4, 5)이 만족되어지는 한, 다음의 부등식(28)은 통상 만족된다.

또한, 다음의 부등식 (29)와 (30)도 만족되어진다.

예를 들어, 만일 PMOS13과 NMOS13으로 이루어진 쌍의 변수가 PMOS3과 NMOS3으로 구성된 쌍의 변수와 동일하면, 더 큰 유효게이트(최대)전압과 더 긴 시간 teff(MOS트랜지스터를 차단하기 위해 요구되는 시간)가 얻어진다.

결론적으로 더 큰 부하, 즉 더 큰 구동능력을 가진 CMOS인버터(PMOS14와 NMOS14로 구성)가 구동되면 될수록, 더 큰 부하충전용량CL이 구동될 수 있다.

본 실시예에서 전압(VN6)와 (VN7)이 PMOS13과 NMOS13의 문턱 전압값을 각각 초과하는 순간에, 트랜지스터 쌍은 온상태와 오프상태간을 완전히 절환하며, 펄스신호는 보통의 CMOS인버터보다 더 작은 지연시간으로 연속되는 다음 단으로 전달될 수 있다.

[실시예 5]

상기에서 설명된 모든 실시예에서, 정전용량(C1)과 n-채널 MOS트랜지스터(NMOS1)이 직렬 연결된 직렬체가 입력신호(VIN)을 받는 입력단과 고압전원공급선(VDD)사이를 연결하고, n-채널 MOS트랜지스터(NMOS1)은 다이오드로서의 기능을 수행한다.

따라서, 예를 들어 도 1A의 회로구성에서 n-채널 MOS트랜지스터(NMOS1)를 다이오드(D1)으로 대체하면, 도 8A에 보인 바와 같이 고압전원공급선(VDD)와 다이오드(D1)의 캐소드가 연결되는 구성이 된다.

상기에서 설명된 모든 실시예에서, 정전용량(C2)과 n-채널 MOS트랜지스터(NMOS2)이 직렬 연결된 직렬체가 입력신호(VIN)을 받는 입력단과 저압전원공급선(VSS)사이를 연결하고, n-채널 MOS트랜지스터(NMOS2)은 다이오드로서의 기능을 수행한다.

따라서, 예를 들어 도 1A의 회로구성에서 n-채널 MOS트랜지스터(NMOS2)를 다이오드(D2)으로 대체하면, 도 8B에 보인 바와 같이 저압전원공급선(VSS)와 다이오드(D2)의 애노드가 연결되는 구성이 된다.

더 나아가서, 예를 들어, 도 1A에서 n-채널 MOS트랜지스터(NMOS1)과 NMOS2는 도 8C에 나타낸 바와 같이, 고압전원공급선(VDD)와 다이오드(D1)의 캐소드가 연결된 형태, 그리고 저압전원공급선(VSS)와 다이오드(D2)의 애노드가 연결된 형태로 대체할 수 있는 것은 자명한 사실이다.

더 나아가서, 상기 실시예에서, p-채널 MOS트랜지스터PMOS1과 PMOS2는 도 8D에서 보인 바와 같이 저항치(R1)과 다이오드(D3)가 직렬로 연결된 직렬체, 저항치(R2)와 다이오드(D4)가 직렬로 연결된 직렬체로 각각 대체할 수 있다. 이 경우에 p-채널MOS트랜지스터PMOS1과 PMOS2 중의 하나만 저항치(R1)과 다이오드(D3)가 직렬 연결된 직렬체로 대체할 수 있다는 것은 당연한 사실이다.

또한, 도 1A의 회로구성에 있어서, NMOS2 및 PMOS2의 게이트 단자군이 저압전원공급선(VSS)와 연결되어 있는데, 도 9A와 같이 NMOS2 및 PMOS2의 게이트 단자군은 저압전원공급선(VSS)와 연결된 NMOS2및 PMOS2의 단자군이 아닌 다른 단자군과 연결될 수 있다.

또한, 도 1A의 회로구성에 있어서, NMOS1 및 PMOS1의 게이트 단자군은 고압전원공급선(VDD)와 연결된 NMOS1 및 PMOS1의 단자군이 아닌 다른 단자군과 연결되어 있다. 하지만, 도 9B와 같이 NMOS1 및 PMOS1의 게이트 단자군을 고압전원공급선(VDD)와 연결할 수 있다.

도 9A와 도 9B와 관련해서 설명된 상기의 두가지 특징은 도 9C에서 보인 바와 같이 사용될 수 있는 것은 자명하다.

[실시예 6]

도 10A는 본 발명에 따른 액정표시장치의 기판에 가공된 전압준위변환기(VLC)의 또 다른 실시예에 관한 회로도이다.

도 10A에서 입력펄스(VIN)을 받는 입력단자는 n-채널 MOS트랜지스터(NMOS1) 및 NMOS2의 제1 단자군과 연결되며, n-채널 MOS트랜지스터(NMOS1) 및 NMOS2의 게이트 단자군은 고정된 바이어스 전압(VBIAS)이 공급된다. n-채널 MOS트랜지스터PMOS1의 제2 단자는 n-채널 MOS트랜지스터(NMOS3)의 게이트 단자와 정전용량 CB의 제1 단자에 연결된다. n-채널 MOS트랜지스터(NMOS3)의 제2 단자는 고압전원공급선(VDD)와 연결되고, 트랜지스터NMOS3의 제1 단자는 n-채널 MOS트랜지스터(NMOS2)의 제2 단자와 연결된다. n-채널MOS트랜지스터(NMOS2)의 제2단자와 n-채널MOS트랜지스터(NMOS3)의 제1단자의 접합점은 정전용량(CB)의 제2 단자가 연결되며, 이 접합점이 출력단(노드 N2)을 형성한다.

도 10A에서 저항-정전용량부하로 작용하는 부하저항(RL)과 부하정전용량(CL)의 직렬결합체는 출력단(노드 N2)과 접지를 연결한다. 도 10A에서 파선으로 표시된 정전용량(CS)는 NMOS3의 게이트 정전용량과 NMOS1의 소스 정전용량과 노드(N1)에 형성된 선 정전용량에서 정전용량(CB)를 제외한 기생정전용량을 의미한다.

도 10B는 입력펄스(VIN)과 도 10A의 전압준위변환기의 두 노드에서의 신호펄스를 시간영역에 대해 보여주고 있는데, 가로축이 시간을 나타낸다.

여기서 VH와 VL을 각각 입력펄스의 최대치와 최소치라고 하고, VH는 수학식(31)에 보인 바와 같이 최대공급전압(VDD)의 절반, 그리고 VL은 접지(GND)라고 가정하자.

바이어스 전압 VBIAS는 수학식(32)와 같이 VH와 동일하다고 가정한다.

Vth를 문턱전압이라 하고, 모든 n-채널 MOS트랜지스터(NMOS1, NMOS2, NMOS3)의 문턱전압은 동일하다고 가정하면 다음 수학식(33)이 성립된다.

만일 입력신호(VIN)의 준위가 시간 t1일때 낮은 준위(이하 L)에서부터 높은 준위(이하 H)로 변하면 노드(N1)의 전압(VN1)은 NMOS1을 통해 수학식(34)로 표현되는 값까지 상승한다.

이런 변화와 유사하게 NMOS3도 온 상태가 되고, 노드(N2)의 전압(VN2)역시 식(34)로 표현되는 전압으로 상승하기 시작한다. 이때, 노드(N2)의 전압 VN2가 노드 N1에서의 전압(VN1)보다 더 천천히 상승하는데, 그 이유는 노드(N2)는 부하저항(RL), 노드(N3), 부하정전용량(CL)로 구성된 부하회로와 연결되어 있기 때문이다.

노드(N1)의 전압(VN1)이 (VH-Vth)가 되고, 결국 NMOS1이 차단되는 때에, 노드(N2)의 전압을 VN20이라 하고, 다음 수학식(35)가 만족된다고 가정한다.

이때 NMOS3는 게이트 전압이 VN1, 드레인 전압이 VDD, 소스전압이 VN20이기 때문에 온 상태가 된다. NMOS2와 NMOS3로 부터의 전류는 노드(N2)의 전압(VN2)가 상승하여 (VH-Vth)에 도달할 때까지 노드(N2)로 연속해서 흘러든다. 그리고 전압(VN2)가 (VH-Vth)가 된 순간에 NMOS2는 차단되고 전류의 흐름이 멈춘다.

하지만 이때에, 노드(N2)의 전압(VN2)이 상승함에 따라 전압(VN1)도 상승한다. 그 이유는 노드(N1)은 이미 NMOS1의 차단으로 인하여 부동화되어 버렸고, 정전용량(CB)를 거쳐 노드(N2)와 용량적으로 결합되어버리기 때문이다. 노드(N2)의 전압N2가 (VH-Vth)가 되는 순간에, 노드(N1)의 전압(VN1)1은 대략 다음의 식(36)과 같이 나타낼 수 있다.

만일 수학식(37)이 만족되면 NMOS3는 온 상태를 유지한다.

여기서의 관계이다.

결과적으로 전류가 고압전원공급선(VDD)로부터 NMOS3를 거쳐 노드(N2)로 계속해서 흘러들어 가서, 그 결과로 노드(N2)의 전압(VN2)가 계속해서 상승한다.

를 전압(VN2)가 (VH-Vth)된 후에 전압(VN2)의 증가분이라 하면, 이때의 노드(N1)에서의 전압 는 다음의 수학식(38)과 표현된다.

의 값은 로 표현되는 노드(N2)의 전압(VN2)를 식(38)로 표현되는 VN1으로부터 빼면 얻을 수 있으며, 아래의 수학식(39)가 만족되는 한 NMOS3는 온 상태를 유지한다.

만일 수학식(39)에 수학식(40)을 대입하여 얻어진 다음의 수학식(41)이 만족되면, 노드(N2)의 전압(VN2)는 전압(VDD)까지 상승한다.

이와같은 실시예의 회로에서 필수요소는 노드(N2)에서의 전압상승이 노드(N1)에서의 전압상승보다 더 느려야한다는 것이다. 다시 말하면, 이와같은 동작이 보장되도록, 특히 트랜지스터 및 결합정전용량 CB의 제원과 같은 회로변수를 선택하는 것이 필요하다.

상기 설명에서, 문턱전압(Vth)는 모든 시간에 대해 항상 일정하다고 가정되었다. 그러나 예를 들어 기판효과 등을 비롯한 여러 이유 때문에 각 전압 값에서 문턱 전압값이 변하는 경우에는 그 변화량을 무시하는 것은 허용될 수 없다. 그래서 실제 문턱전압값Vth의 사용이 필요하다.

만일 입력펄스(VIN)의 전압준위가 시간t2에 "H"로부터 "L"로 변하는 경우, 입력펄스(VIN)의 전압은 NMOS1과 NMOS2의 소스 전압으로 작용하고, 결국 두 개의 트랜지스터 NMOS1과 NMOS2는 이때의 두 트랜지스터NMOS1과 NMOS2의 게이트 전압이 VBIAS이기 때문에 온 된다. 결국 노드(N1)에 저장된 전하는 NMOS1을 통해 입력펄스(VIN)을 위한 입력단자로 방전된다.

상기의 설명으로 부터 자명한 것은 다음과 같다. 노드(N1)에 저장된 전하의 방전은 신속하고, 이 방전에 의해 NMOS3는 오프되며, 그 결과 고압전원공급선(VDD)로부터의 전하(또는 전류)의 공급은 중단된다.

노드(N2)와 (N3)에 저장된 전하는 NMOS2를 통해 입력펄스를 위한 입력단자쪽으로 방전되고, 노드(N1, N2, N3)에서의 전압(VN1, VN2, VN3)는 각각 VL(접지)이 된다. 상기에 언급된 동작순서는 계속 반복된다.

[실시예 7]

도 11A는 본 발명에 따른 액정표시장치의 기판 표면에 가공된 전압준위변환기(VLC)의 또 다른 실시예 회로도이며, 도 10A의 구성과 유사하다.

도 11A의 구성은 n-채널 MOS트랜지스터(NMOS2)의 게이트 단자에 고정된 전압 VBIAS가 아닌 입력펄스(VIN)에 대해 동일 진폭이며 위상이 반대인 펄스(VIN)invert가 공급된다는 점이 도 10A의 구성과 차이점이다. 여기서 첨자 invert는 역의 관계를 표시하기 위한 바(Bar, 막대표시) 대신 사용된다.

다음은 도 11B를 참조하여 도 11A에 표시된 회로의 동작을 설명한다.

시간 t1에서 입력펄스(VIN)은 "L"로부터 "H"로 변하고, 노드(N1)의 전압(VN1)은 NMOS1을 통해 수학식(42)로 표시되는 값까지 상승한다.

이때, NMOS2의 게이트에는 입력펄스(VIN)와 비교해 위상이 반대인 전압VINinvert가 공급되기 때문에 NMOS2는 오프되고, 결과적으로 NMOS2를 통한 노드(N2)의 전압(VN2)의 상승은 일어나지 않는다.

만일 수학식(43)이 만족되면, NMOS3는 온 되며, 결국 노드(N2)의 전압(VN2)는 상승하기 시작한다.

노드(N1)의 전압(VN1)이 수학식(43)으로 표현되는 값에 도달하기 전에 NMOS3를 통한 흐름의 원인이 되는 노드(N2)의 전압상승은 설명의 간략화를 위해 무시된다. 이 시간 이후의 전압(VN2)의 상승분을 라 하면, 노드(N1)에서의 전압는 다음의 수학식(44)로 표현된다.

의 값은 로 표현되는 노드(N2)의 전압을 수학식(44)로 표현하는 전압로부터 뺌으로써 얻을 수 있으며, 수학식(45)가 성립하는 한 NMOS3는 온 상태를 유지한다.

만일 수학식(46)을 수학식(45)에 대입하여 얻어지는 관계수학식(47)이 만족되면, 노드(N2)의 전압(VN2)는 전압(VDD)까지 상승한다.

이어지는 동작은 실시예 6과 관련하여 설명된 내용과 동일하며, 결과적으로 본 실시예의 전압준위변환된 펄스는 도 11B와 같이 얻을 수 있다.

본 실시예의 부분 변경은 다음과 같다. 게이트단에 VINinvert가 가해지는 NMOS2의 제1 단자는 도 11C와 같이 저압전원공급선(VSS)에 연결될 수 있다.

[실시예 8]

도 12A는 본 발명에 따른 액정표시장치의 기판에 가공된 전압준위변환기(VLC)의 또 다른 실시예에 관한 회로도이며, 도 10A 및 도 11A와 유사하다.

도 12A에서 보인 구성은 n-채널 MOS트랜지스터(NMOS1)의 게이트 단자가 고정된 전압(VBIAS)에 직접 연결되는 대신 저항(RSP)를 통해 VBIAS에 연결된다는 점과 정전용량(CSP)를 통해 입력단과 용량적으로 연결되는 점에서 도 10A 및 도 11A와 다르다.

다음은 제12B도를 참조하여 도 12A의 회로동작을 설명한다.

입력펄스(VIN)이 시간t1에 "L"로부터 "H"로 변하면, 이 전압변화는 정전용량(CSP)를 통해 노드(N4)로 전달되며, 노드(N4)의 전압변화, 즉 NMOS1의 게이트에서의 전압변화는 수학식(48)과 같이 대략적으로 표현된다.

여기서 CS4는 노드(N4)에 형성되는 정전용량에서 정전용량(CSP)를 뺀 기생정전용량을 나타낸다.

노드(N4)의 전압(VN4)는 수학식(49)로 표현된다.

이 시간 이후, 전압(VBIAS)를 초과하는 전압에 대응되는 전하는 저항(RSP)를 통과해서 바이어스 전압(VBIAS)쪽으로 방전되고, 이때 시정수는 대략 다음 수학식(50)으로 표현된다.

NMOS는 온 되고, 노드(N1)의 전압(VN1)은 상승하며, 만일 전압(VN1)이 수학식(51)을 만족하는 정도로 높이 상승하면, NMOS1은 차단되어 오프된다.

노드(N1)의 전압(VN1)이 수학식(51)을 만족하는 값에 도달하는데 걸리는 시간을 tcg라고 하자. 그러면 이 시간에 노드(N4)의 전압(VN4)는 대략 수학식(52)와 같이 표현된다.

만일 VBIAS가 VDD/2 가 되도록 선택되었더라도 VN4 > VBIAS 조건에 의해 NMOS3를 통해 흐르는 전류의 총량은 실시예 7의 경우보다 더 크며(즉, 온상태 저항치가 더 작다), 수학식(52)의 조건이 만족되기 전에 노드(N1)으로 더 큰 전하량이 충전되어, 종국에는 노드(N2)의 전압(VN2)는 실시예 7의 수학식(42)로 표현된 전압(VN1)보다 더 크게된다.

또한, 수학식(52)로 표현되는 전압(VN4)가 다음의 수학식(53)을 만족하도록 CSP와 RSP를 선택함으로써 VN1 = VH의 관계를 실현할 수 있다.

설명의 간략함을 위해 VN1 = VH 라 가정하고, tcg시간동안 NMOS3를 통해 흐르는 전류에 의해 야기되는 노드(N2)에서의 전압상승은 무시될 수 있다.

그리고나서, 아래의 수학식(54)는 NMOS3를 통해 노드(N2)를 충전함으로써 야기되는 노드(N2)의 전압상승분에 의해 구현되어지며, 전압(VN1)이 실시예 7의 수학식(44)로 표현되는 전압보다 Vth 만큼 더 높다.

이것은 NMOS3의 게이트 전압이 실시예 7의 경우보다 더 높고, 그 결과 NMOS3를 통해 노드(N2)로 충전되는 전류의 양은 증가하고, 전압(VN2)의 상승속도가 증가한다.

결과적으로 전압준위변환이 좀더 짧은 시간에 실현되고, 그래서 더 빠른 펄스의 처리가 가능하게 된다.

본 실시예의 부분변경된 예로서, 각 게이트 전극에 VINinvert가 가해지는 NMOS2의 제1단은 실시예 7의 부분변경의 예와 같이 저압전원공급선(VSS)에 연결될 수 있다.

[실시예 9]

도 13A는 본 발명에 따른 액정표시장치의 기판에 가공된 전압준위변환기(VLC)의 또 다른 실시예에 관한 회로도이다.

도 13A의 구성에서, 도 11A의 회로로 구성된 2개의 단이 직렬연결되어 있으며, 첫 번째 단의 n-채널 MOS트랜지스터(NMOS1)에 대응되는 두 번째 단의 트랜지스터(도 13A에서의 n-채널 MOS트랜지스터(NMOS4))의 게이트 단자는 고압전원공급선(VDD)에 연결된다.

참조문자 CB1과 CB2는 도 11A의 정전용량(CB)에 대응되며, 참조문자 CS1과 CS2는 각각 노드(N1)과 N3의 기생정전용량을 의미한다. 이러한 구성을 가진 전압준위변환기는 출력MOS(n-채널 MOS트랜지스터(NMOS6))의 유효 온상태 저항을 감소시키고 부하회로를 충전하는 속도를 증가시킬 수 있다.

도 13B는 상기 언급된 회로의 동작을 설명하기 위한 시간 그래프로서, 도 13C는 도 13A의 노드(N1)과 N2에서의 전압변화를 상세하게 나타낸다. 도 13D는 도 13A의 노드(N3)와 N4에서의 전압변화를 상세하게 나타낸다.

입력펄스(VIN)이 시간 t1에 "L"로부터 "H"로 변할 때, 노드(N1)은 충전되기 시작하고 노드(N1)의 전압(VN1)은 상승한다. 전압(VN1)이 NMOS3의 문턱전압Vth까지 상승하면 NMOS3는 온 되고 노드(N2)의 전압(VN2)는 상승하기 시작한다.

전압(VN1)이 (VBIAS - Vth)가 되면, NMOS는 오프되고, 입력펄스(VIN)을 위한 입력단자와의 전기적 연결이 끊어진다. 이때 V1을 노드(N2)의 전압(VN2)라 하자.

상기에서 설명한대로, 을 (VBIAS - Vth - V1)이라 하자. 그러면 만일 이면 NMOS3는 온 상태를 유지하고, 만일 수학식(55)가 만족되면 노드(N2)의 전압(VN2)는 VDD까지 상승한다.

여기서 전압상승 속도에 관한 시정수는 대략 다음 수학식(56)으로 표현된다.

여기서 RON(t)(NMOS3)는 온상태저항(ON-resistance)을 나타낸다.

NMOS3의 유효전류흐름은 온상태저항RON(t)(NMOS3)과 연관되고 시간에 따라 변동하므로, 시정수 tau (t)는 시간의 함수이다.

시간t2에서 NMOS3를 통하는 전류(Ids)는 대략 수학식(57)로 표현된다.

여기서 A는 MOS트랜지스터의 구조, 제원에 의해 결정되는 상수이다.

온상태저항이 Ids와 반비례하기 때문에, 즉 이므로, 는 수학식(56)으로 시정수 tau (t)를 구하는 데 있어 중요한 요소이다. 즉, 전압를 더 크게 선정하면 할수록, 온상태저항RON(t)(NMOS3)는 점점 더 작아진다. 결국 시정수 tau (t)는 감소되고, 부하회로에서의 전압상승 속도는 증가한다.

본 실시예에서 있어서, NMOS1, NMOS2, NOMS3로 구성된 첫 번째단에서 입력펄스(VIN)의 "H"는 전압(VDD)까지 상승하여, NMOS4, NMOS5, NMOS6로 구성된 연속 단에 입력으로 공급된다. NMOS4의 게이트는 고압전원공급선(VDD)에 연결되어, NMOS4의 오프전압이 (VDD-Vth)이다.

NMOS6의 소드단자는 본 실시예의 출력단자로 작용하고 부하회로와 연결되는데, 그 결과로 초기전압상승은 느리게 된다. 그러므로 도 13D에 표시된 가 보다 더 크게 설정하는 것은 용이하다. 따라서 온상태저항은 더 작아지고 노드(N4)의 전압(VN4)의 상승속도는 증가된다.

본 실시예의 부분변경 예로서, 각 게이트 전극에 가해지는 VINinvert를 가진 NMOS2 및 NMOS5의 제1 단자군은 실시예 7의 경우와 같이 저압전원공급선(VSS)에 연결될 수 있다.

[실시예 10]

도 14A는 본 발명에 따른 액정표시장치의 기판에 가공된 전압준위변환기(VLC)의 또 다른 실시예에 관한 회로도이며, 도 13A의 회로와 유사하다.

정전용량CP가 n-채널 MOS트랜지스터(NMOS2) MOS트랜지스터(NMOS3)2 단자 사이에 연결된다는 점에서 도 14A의 구성은 도 13A의 구성과 차이가 있다.

노드(N2)의 전압(VN2)는 입력펄스(VIN)이 "H"로부터 "L"로 변할 때 결합정전용량CP 때문에 감소한다. NMOS3가 온 상태에 있을 때 노드(N2)의 전압(VN2)가 입력펄스(VIN)의 "L"상태보다 더 낮기 때문에, 노드(N1)의 전압(VN1)은 (VBIAS - Vth) 가 되며, NMOS1이 오프되는 순간의 노드(N2)의 전압(VN2)는 실시예 9의 경우보다 더 낮다.

따라서 이 실시예 9의 경우보다 더 크게 되며, 그 결과 전압(VN2)와 VN4의 상승속도가 증가하고, 상승시간이 개선된다. 결국 좀더 높은 주파수의 펄스를 이용하는 전압준위변환기의 구현이 가능하다.

도 14B는 상기 회로의 동작원리를 설명하는 시간 그래프이며, 도 14C는 도 14A의 노드(N1)과 N2의 전압 변화를 자세히 나타내고 있으며, 도 14D는 도 14A의 노드(N3)과 N4의 전압 변화를 자세히 나타내고 있다.

본 실시예의 부분변경 예로서, 각 게이트 전극에 가해지는 VINinvert를 가진 NMOS2 및 NMOS5의 제1 단자는 실시예 7의 경우와 같이 저압전원공급선(VSS)에 연결될 수 있다.

[실시예 11]

도 15A는 본 발명에 따른 액정표시장치의 기판에 가공된 전압준위변환기(VLC)의 또 다른 실시예에 관한 회로도이며, 도 14A의 회로와 유사하다.

입력펄스(VIN)이 n-채널 MOS트랜지스터(NMOS1)의 게이트 단자에 공급되며, 또 다른 n-채널 MOS트랜지스터(NMOS7)이 부가되었다는 점에서 도 15A는 도 14A의 구성과 차이가 있다. NMOS7의 제2 단자는 n-채널 MOS트랜지스터(NMOS1)의 제2 단자와 정전용량(CB)1의 제1단자 사이의 접합점과 연결되며, NMOS7의 제1단자는 입력펄스(VIN)을 위한 입력단자와 연결되며, NMOS7의 게이트 단자에는 입력펄스(VIN)와 비교해서 진폭은 동일하고 위상이 반대인 펄스VINinvert가 공급되어진다.

이러한 구성의 전압준위변환기는 실시예 10의 경우와 동일한 장점을 가지며, 실시예 10에서 설명된 바이어스전압(VBIAS)를 제어할 필요가 없다.

도 15B는 상기에서 언급한 회로의 동작원리를 설명하는 시간 그래프이며, 도 15C는 도 15A의 노드(N1)과 (N2)의 전압 변화분을 자세히 나타내고 있으며, 도 15D는 도 15A의 노드(N3)과 (N4)의 전압 변화분을 자세히 나타내고 있다.

본 실시예의 부분변경 예로서, 각 게이트 전극에 가해지는 VINinvert를 가진 NMOS2, NMOS5 및 NMOS7의 제1단자군은 실시예 7의 경우와 같이 저압전원공급선(VSS)에 연결될 수 있다.

실시예 6 내지 11에서 회로를 구성하는 모든 막박트랜지스터로 n-채널 MOS트랜지스터가 사용된 것으로 설명되었지만, n-채널 MOS트랜지스터는 고압전원공급전원과 저압전원공급전원을 가진 p-채널 MOS트랜지스터로 대체될 수 있으며, 동일한 장점을 갖는 전압준위변환기를 구현할 수 있다는 것은 자명하다.

상기에서 언급된 실시예에서 각 전압준위변환기를 이루는 트랜지스터는 게이트 절연막으로 SiO2층을 사용하는 MOS트랜지스터이지만, 예를들면 실리콘 질화(nitride)층과 같은 절연막을 게이트 절연막으로 사용하는 MIS트랜지스터로 치환될 수 있다는 점은 자명한 일이다.

이상에서 설명한 바와 같이 펄스 형태의 전압을 낮은 준위로부터 더 높은 준위로 변화시키기 위해 사용되는 일반적인 전압준위변환기의 문제점을 해결하여 충분히 억제된 통과전류를 가진 개선된 전압준위변환기를 액정표시장치와 합쳐 실시함으로써, 고속 고신뢰의 표시장치를 구현하는 효과가 있다.

도 1A 는 본 발명에 따른 액정표시장치에 가공된 전압준위 변환기 실시예의 회로도.

도 1B 는 도 1A의 전압 준위 변환기의 입력 펄스와 세 개의 노드점에서의 신호 파형도이다.

도 2 는 본 발명에 따른 액정표시장치 실시예의 전체 구성을 나타내는 등가 회로도이다.

도 3 는 본 발명에 따른 액정표시장치에 가공된 전압준위 변환기의 또 다른 실시예의 회로도이다.

도 4A 는 본 발명에 따른 액정표시장치에 가공된 전압준위 변환기 또 다른 실시예의 회로도이며, 도 4B는 도 4A의 전압 준위 변환기의 입력 펄스와 네 개의 노드점에서의 신호 파형도이다.

도 5 는 본 발명에 따른 액정표시장치에 가공된 전압준위 변환기의 또 다른 실시예의 회로도이다.

도 6 는 본 발명에 따른 액정표시장치에 가공된 전압준위 변환기의 또 다른 실시예의 회로도이다.

도 7A 는 본 발명에 따른 액정표시장치에 가공된 전압준위 변환기 또 다른 실시예의 회로도이며, 도 7B는 도 7A의 전압 준위 변환기의 입력 펄스와 일곱 개의 노드점에서의 신호 파형도이다.

도 8A, 8B, 8C, 8D는 각각 본 발명에 따른 액정표시장치에 가공된 전압준위 변환기의 또 다른 실시예의 회로도이다.

도 9A, 9B, 9C는 각각 본 발명에 따른 액정표시장치에 가공된 전압준위 변환기의 또 다른 실시예의 회로도이다.

도 10A 는 본 발명에 따른 액정표시장치에 가공된 전압준위 변환기 또 다른 실시예의 회로도이며, 도 10B는 도 10A의 전압 준위 변환기의 입력 펄스와 두 개의 노드점에서의 신호 파형도이다.

도 11A 는 본 발명에 따른 액정표시장치에 가공된 전압준위 변환기 또 다른 실시예의 회로도이며, 도 11B는 도 11A의 전압 준위 변환기의 입력 펄스와 두 개의 노드점에서의 신호 파형도를 나타내며, 도 11C는 도 11A의 실시예를 수정한 회로도이다.

도 12A 는 본 발명에 따른 액정표시장치에 가공된 전압준위 변환기 또 다른 실시예의 회로도이며, 도 12B는 도 12A의 전압 준위 변환기의 입력 펄스와 세 개의 노드점에서의 신호 파형도이다.

도 13A 는 본 발명에 따른 액정표시장치에 가공된 전압준위 변환기 또 다른 실시예의 회로도이며, 도 13B는 도 13A의 전압 준위 변환기의 입력 펄스와 네 개의 노드점에서의 신호 파형도를 나타내며, 도 13C는 도 13A의 N1 및 N2 노드점에서의 전위 변화에 대한 상세도이며, 도 13D는 도 13A의 N3 및 N4 노드점에서의 전위 변화에 대한 상세도이다.

도 14A 는 본 발명에 따른 액정표시장치에 가공된 전압준위 변환기 또 다른 실시예의 회로도이며, 도 14B는 도 14A의 전압 준위 변환기의 입력 펄스와 네 개의 노드점에서의 신호 파형도를 나타내며, 도 14C는 도 14A의 N1 및 N2 노드점에서의 전위 변화에 대한 상세도이며, 도 14D는 도 14A의 N3 및 N4 노드점에서의 전위 변화에 대한 상세도이다.

도 15A는 본 발명에 따른 액정표시장치에 가공된 전압준위 변환기 또 다른 실시예의 회로도이며, 도 15B는 도 15A의 전압 준위 변환기의 입력 펄스와 네 개의 노드점에서의 신호 파형도를 나타내며, 도 15C는 도 15A의 N1 및 N2 노드점에서의 전위 변화에 대한 상세도이며, 도 15D는 도 15A의 N3 및 N4 노드점에서의 전위 변화에 대한 상세도이다.

도 16 는 종래의 일반적인 전압준위 변환기 예의 회로도이다.

도 17 는 종래의 일반적인 전압준위 변환기의 또 다른 예의 회로도이다.

Claims

복수의 화소와 상기 복수의 화소를 구동하기 위한 구동기 회로와, 상기 구동기 회로가 절연기판상에 형성되고, 다결정실리콘으로 된 반도체층을 가진 MISTFTs(Metal Insulator Semiconductor Thin Film Transistors)로 구성된 준위변환기를 포함하는 표시장치에 있어서,

상기 준위변환기 회로는,

한쌍의 제1 NMISTFT(N채널 형태의 금속절연박막트랜지스터)와 제1 PMISTFT(P채널 형태의 금속절연박막트랜지스터)와,

상기 제1 NMISTFT와 상기 제1 PMISTFT는 제1 정전용량을 거쳐 입력펄스를 받기 위한 입력단자와 결합된 제1 단자와 게이트단자를 각각 구비하고,

한쌍의 제2 NMISTFT 및 제2 PMISTFT와,

상기 제2 NMISTFT 및 상기 제2 PMISTFT는 제2 정전용량을 거쳐 상기 입력단자에 결합된 제2 단자를 각각 구비하고,

상기 제1 NMISTFT 및 상기 제1 PMISTFT의 상기 제1 단자군 및 게이트단자군과 결합된 게이트단자를 갖는 제3 PMISTFT와,

상기 제2 NMISTFT 및 상기 제2 PMISTFT의 상기 제2 단자군에 결합된 게이트단자를 갖는 제3 NMISTFT와,

고압 전원공급선에 연결된 상기 제3 PMISTFT의 제1 단자와 상기 제1 NMISTFT의 제2 단자, 그리고 상기 제1 PMISTFT의 제2 단자와,

저압 전원공급선에 연결된 상기 제3 NMISTFT의 제2 단자와 상기 제2 NMISTFT의 게이트 단자 및 제1 단자, 그리고 상기 제2 PMISTFT의 게이트 단자 및 제1 단자를 구비하고,

상기 제3 PMISTFT의 제2 단자와 제3 NMISTFT의 제1 단자 사이에 있는 제1 접합점이 상기 준위변환기회로의 출력 단자에 연결되는 것을 특징으로 하는 표시장치.
복수의 화소와 상기 복수의 화소를 구동하기 위한 구동기 회로와, 상기 구동기 회로가 절연기판상에 형성되고, 다결정실리콘으로 된 반도체층을 가진 MISTFTs(Metal Insulator Semiconductor Thin Film Transistors)로 구성된 준위변환기를 포함하는 표시장치에 있어서,

상기 준위변환기 회로는,

한쌍의 제1 NMISTFT(N채널 형태의 금속절연박막트랜지스터)와 제1 PMISTFT(P채널 형태의 금속절연박막트랜지스터)와,

상기 제1 NMISTFT와 상기 제1 PMISTFT는 제1 정전용량을 거쳐 입력펄스를 받기 위한 입력단자와 결합된 제1 단자와 게이트단자를 각각 구비하고,

한쌍의 제2 NMISTFT 및 제2 PMISTFT와,

상기 제2 NMISTFT 및 상기 제2 PMISTFT는 제2 정전용량을 거쳐 상기 입력단자에 결합된 게이트단자와 제2 단자를 각각 구비하고,

상기 제1 NMISTFT 및 상기 제1 PMISTFT의 상기 제1 단자군 및 상기 게이트단자군과 결합된 게이트단자를 갖는 제3 PMISTFT와,

상기 제2 NMISTFT 및 상기 제2 PMISTFT의 상기 게이트단자군과 상기 제2 단자군에 결합된 게이트단자를 갖는 제3 NMISTFT와,

고압 전원공급선에 연결된 상기 제3 PMISTFT의 제1 단자와 상기 제1 NMISTFT의 제2 단자, 그리고 상기 제1 PMISTFT의 제2 단자와,

저압 전원공급선에 연결된 상기 제3 NMISTFT의 제2 단자와 상기 제2 NMISTFT의 제1 단자, 그리고 상기 제2 PMISTFT의 제1 단자를 구비하고,

상기 제3 PMISTFT의 제2 단자와 제3 NMISTFT의 제1 단자 사이에 있는 제1 접합점이 상기 준위변환기회로의 출력 단자에 연결되는 것을 특징으로 하는 포함하는 표시장치.
복수의 화소와 상기 복수의 화소를 구동하기 위한 구동기 회로와, 상기 구동기 회로가 절연기판상에 형성되고, 다결정실리콘으로 된 반도체층을 가진 MISTFTs(Metal Insulator Semiconductor Thin Film Transistors)로 구성된 준위변환기를 포함하는 표시장치에 있어서,

상기 준위변환기 회로는,

한쌍의 제1 NMISTFT(N채널 형태의 금속절연박막트랜지스터)와 제1 PMISTFT(P채널 형태의 금속절연박막트랜지스터)와,

상기 제1 NMISTFT와 상기 제1 PMISTFT는 제1 정전용량을 거쳐 입력펄스를 받기 위한 입력단자와 결합된 제1 단자를 각각 구비하고,

한쌍의 제2 NMISTFT 및 제2 PMISTFT와,

상기 제2 NMISTFT 및 상기 제2 PMISTFT는 제2 정전용량을 거쳐 상기 입력단자에 결합된 제2 단자를 각각 구비하고,

상기 제1 NMISTFT 및 상기 제1 PMISTFT의 상기 제1 단자군과 결합된 게이트단자를 갖는 제3 PMISTFT와,

상기 제2 NMISTFT 및 상기 제2 PMISTFT의 상기 제2 단자군에 결합된 게이트단자를 갖는 제3 NMISTFT와,

고압 전원공급선에 연결된 상기 제3 PMISTFT의 제1 단자와 상기 제1 NMISTFT의 제2 단자 및 게이트 단자, 그리고 상기 제1 PMISTFT의 제2 단자 및 게이트 단자와,

저압 전원공급선에 연결된 상기 제3 NMISTFT의 제2 단자와 상기 제2 NMISTFT의 제1 단자 및 게이트 단자, 그리고 상기 제2 PMISTFT의 제1 단자 및 게이트 단자를 구비하고,

상기 제3 PMISTFT의 제2 단자와 제3 NMISTFT의 제1 단자 사이에 있는 제1 접합점이 상기 준위변환기회로의 출력 단자에 연결되는 것을 특징으로 하는 표시장치.
복수의 화소와 상기 복수의 화소를 구동하기 위한 구동기 회로와, 상기 구동기 회로가 절연기판상에 형성되고, 다결정실리콘으로 된 반도체층을 가진 MISTFTs(Metal Insulator Semiconductor Thin Film Transistors)로 구성된 준위변환기를 포함하는 표시장치에 있어서,

상기 준위변환기 회로는,

한쌍의 제1 NMISTFT(N채널 형태의 금속절연박막트랜지스터)와 제1 PMISTFT(P채널 형태의 금속절연박막트랜지스터)와,

상기 제1 NMISTFT와 상기 제1 PMISTFT는 제1 정전용량을 거쳐 입력펄스를 받기 위한 입력단자와 결합된 제1 단자를 각각 구비하고,

한쌍의 제2 NMISTFT 및 제2 PMISTFT와,

상기 제2 NMISTFT 및 상기 제2 PMISTFT는 제2 정전용량을 거쳐 상기 입력단자에 결합된 게이트단자와 제2 단자를 각각 구비하고,

상기 제1 NMISTFT 및 상기 제1 PMISTFT의 상기 제1 단자군과 결합된 게이트단자를 갖는 제3 PMISTFT와,

상기 제2 NMISTFT 및 상기 제2 PMISTFT의 상기 게이트단자군과 제2 단자군에 결합된 게이트단자를 갖는 제3 NMISTFT와,

고압 전원공급선에 연결된 상기 제3 PMISTFT의 제1 단자와 상기 제1 NMISTFT의 제2 단자 및 게이트 단자, 그리고 상기 제1 PMISTFT의 제2 단자 및 게이트 단자와,

저압 전원공급선에 연결된 상기 제3 NMISTFT의 제2 단자와 상기 제2 NMISTFT의 제1 단자, 그리고 상기 제2 PMISTFT의 제1 단자를 구비하고,

상기 제3 PMISTFT의 제2 단자와 제3 NMISTFT의 제1 단자 사이에 있는 제1 접합점이 상기 준위변환기회로의 출력 단자에 연결되는 것을 특징으로 하는 표시장치.
청구항 1 내지 청구항 4 중 어느 한 항에 있어서,

제4 PMISTFT와 제4 NMISTFT의 직렬 연결체를 더 포함하고,

상기 제1 접합점은 상기 준위변화기회로의 출력단자와 떨어져 있고,

상기 제4 PMISTFT의 제1 단자는 상기 고압 전원공급선에 연결되어 있고,

상기 제4 NMISTFT의 제2 단자는 상기 저압 전원공급선에 연결되어 있고,

상기 제4 PMISTFT 및 상기 제4 NMISTFT의 게이트 단자군은 상기 제1 접합점에 연결되어 있고,

상기 제4 PMISTFT의 제2 단자와 상기 제4 NMISTFT의 제1 단자 사이에 있는 제2 접합점이 상기 준위변환기회로의 출력 단자에 연결되는 것을 특징으로 하는 표시장치.
청구항 1 내지 청구항 4 중 어느 한 항에 있어서,

제4 PMISTFT와 제4 NMISTFT로 구성된 성된 복수의 직렬 연결체를 더 포함하고,

상기 제1 접합점은 상기 준위변환기회로의 출력단자로부터 떨어져 있고,

상기 복수의 직렬 연결체는 복수의 단이 연속해서 연결되며,

상기 복수 직렬연결체의 각각의 상기 제4 PMISTFT의 제1단자는 상기 고압 전원공급선에 연결되어 있고,

상기 복수 직렬연결체의 각각의 상기 제4 NMISTFT의 제2단자는 상기 저압 전원공급선에 연결되어 있고,

상기 제1 접합점으로부터 계산하여 복수의 단 중에 제1 단내에 속하는 상기 제4 PMISTFT 및 상기 제4 NMISTFT의 게이트 단자군은 상기 제1 접합점에 연결되고,

상기 제1 단을 제외한 상기 복수의 단에 있는 상기 제4 PMISTFT 및 상기 제4 NMISTFT의 게이트 단자군은 상기 복수의 단 중 바로 앞단에 존재하는 상기 제4 PMISTFT의 제 2단자 및 상기 제4 NMISTFT의 제1 단자 사이의 접합점에 연결되며,

상기 복수의 단 중의 최종 단에 있는 상기 제4 PMISTFT의 제2단자와 상기 제4 NMISTFT의 제1 단자 사이에 있는 제2 접합점이 상기 준위변환기의 상기 출력단자에 연결되는 것을 특징으로 하는 표시장치.
복수의 화소와 상기 복수의 화소를 구동하기 위한 구동기 회로와, 상기 구동기 회로가 절연기판상에 형성되고, 다결정실리콘으로 된 반도체층을 가진 MISTFTs(Metal Insulator Semiconductor Thin Film Transistors)로 구성된 준위변환기를 포함하는 표시장치에 있어서,

상기 준위변환기회로는 직렬로 연결된 복수의 단을 구비하고,

상기 복수의 단 각각은,

한쌍의 제1 NMISTFT(N채널 형태의 금속절연박막트랜지스터) 및 제1 PMISTFT(P채널 형태의 금속절연박막트랜지스터)와,

상기 제1 NMISTFT와 상기 제1 PMISTFT는 제1 정전용량을 거쳐 입력펄스를 받기 위한 입력단자와 결합된 제1 단자와 게이트단자를 각각 구비하고,

한쌍의 제2 NMISTFT 및 제2 PMISTFT와,

상기 제2 NMISTFT 및 상기 제2 PMISTFT는 제2 정전용량을 거쳐 상기 입력단자에 결합된 제2 단자를 각각 구비하고,

상기 제1 NMISTFT 및 상기 제1 PMISTFT의 상기 제1 단자군 및 게이트단자군과 결합된 게이트단자를 갖는 제3 PMISTFT와,

상기 제2 NMISTFT 및 상기 제2 PMISTFT의 상기 제2 단자군에 결합된 게이트단자를 갖는 제3 NMISTFT와,

고압 전원공급선에 연결된 상기 제3 PMISTFT의 제1 단자와 상기 제1 NMISTFT의 제2 단자, 그리고 상기 제1 PMISTFT의 제2 단자와,

저압 전원공급선에 연결된 상기 제3 NMISTFT의 제2 단자와 상기 제2 NMISTFT의 게이트 단자 및 제1 단자, 그리고 상기 제2 PMISTFT의 게이트 단자 및 제1 단자를 구비하고,

상기 제3 PMISTFT의 제2 단자와 제3 NMISTFT의 제1 단자 사이에 있는 제1 접합점이 상기 준위변환기회로의 출력 단자에 연결되는 것을 특징으로 하는 표시장치.
청구항 7에 있어서,

제4 PMISTFT와 제4 NMISTFT를 포함하는 회로의 적어도 하나의 단을 더 포함하고,

상기 회로의 적어도 하나의 단은 상기 복수의 단 중 연속적인 것들 사이에 연결되며,

상기 제4 PMISTFT 및 상기 제4 NMISTFT의 게이트 단자군은 상기 회로의 입력단자에 연결되고,

상기 제4 PMISTFT의 하나의 단자와 상기 제4 NMISTFT의 하나의 단자는 상기 회로의 출력단자에 연결되고,

상기 제4 PMISTFT의 다른 하나의 단자는 상기 고압 전원공급선에 연결되고,

상기 제4 NMISTFT의 다른 하나의 단자는 상기 저압 전원공급선에 연결된 것을 특징으로 하는 표시장치.
청구항 7 또는 청구항 8에 있어서,

제5 PMISTFT와 제5 NMISTFT를 포함하는 회로의 적어도 하나의 단을 더 포함하고,

상기 회로의 적어도 하나의 단은 상기 복수의 단 중 최종단에 연결되며,

상기 제5 PMISTFT 및 상기 제5 NMISTFT의 게이트 단자군은 상기 회로의 입력단자에 연결되고,

상기 제5 PMISTFT의 하나의 단자와 상기 제5 NMISTFT의 하나의 단자는 상기 회로의 출력단자에 연결되고,

상기 제5 PMISTFT의 다른 하나의 단자는 상기 고압 전원공급선에 연결되고,

상기 제5 NMISTFT의 다른 하나의 단자는 상기 저압 전원공급선에 연결된 것을 특징으로 하는 표시장치.
청구항 1 내지 청구항 4, 청구항 7 중 어느 한 항에 있어서,

상기 제1 NMISTFT, 상기 제1 PMISTFT, 상기 제2 NMISTFT 및 상기 제2 PMISTFT 중 적어도 하나는 다이오드 및 다이오드와 저항의 직렬 결합체 중의 하나로 대체되는 것을 특징으로 하는 표시장치.
복수의 화소와 상기 복수의 화소를 구동하기 위한 구동기 회로와,

상기 구동기 회로가 동일한 전도성을 가지며 다결정실리콘으로 된 반도체층을 가진 MISTFTs(Metal Insulator Semiconductor Thin Film Transistors)로 구성된 절연기판상에 형성된 준위변환기를 포함하는 표시장치에 있어서,

제1 MISTFT, 제2 MISTFT 및 제3 MISTFT로 구성된 상기 준위변환기 회로와,

입력펄스를 받기 위한 입력 단자에 연결된 상기 제1 MISTFT 및 상기 제2 MISTFT의 제1 단자군과,

고정전압 공급선에 연결된 상기 제1 MISTFT 및 상기 제2 MISTFT의 게이트 단자군과,

상기 제3 MISTFT의 게이트 단자와 정전용량의 제1 단자에 연결된 상기 제1 MISTFT의 제2 단자와,

고압전원 공급선에 연결된 상기 제3 MISTFT의 제2 단자,

상기 제2 MISTFT의 제2 단자에 연결된 상기 제3 MISTFT의 제1 단자를 구비하고,

상기 제2 MISTFT의 상기 제2 단자, 상기 제3 MISTFT의 상기 제1 단자 및 상기 정전용량의 제2 단자의 접합점이 상기 준위변환기 회로의 출력단자에 연결되어 있는 것을 특징으로 하는 표시장치.
복수의 화소와 상기 복수의 화소를 구동하기 위한 구동기 회로와,

상기 구동기 회로가 동일한 전도성을 가지며 다결정실리콘으로 된 반도체층을 가진 MISTFTs(Metal Insulator Semiconductor Thin Film Transistors)로 구성된 절연기판상에 형성된 준위변환기를 포함하는 표시장치에 있어서,

제1 MISTFT, 제2 MISTFT 및 제3 MISTFT로 구성된 상기 준위변환기 회로와,

입력펄스를 받기 위한 입력 단자에 연결된 상기 제1 MISTFT 및 상기 제2 MISTFT의 제1 단자군,

고정전압 공급선에 연결된 상기 제1 MISTFT의 게이트 단자와,

상기 입력펄스와 비교해 진폭은 동일하며 위상은 반대인 펄스를 공급받는 상기 제2 MISTFT의 게이트 단자와,

상기 제3 MISTFT의 게이트 단자와 정전용량의 제1 단자에 연결된 상기 제1 MISTFT의 제2 단자와,

고압전원 공급선에 연결된 상기 제3 MISTFT의 제1 단자를 구비하고,

상기 제2 MISTFT의 제2 단자, 상기 제3 MISTFT의 제2 단자 및 상기 정전용량의 제2 단자의 접합점이 상기 준위변환기 회로의 출력단자에 연결되어 있는 것을 특징으로 하는 표시장치.
청구항 11 또는 청구항 12에 있어서,

상기 제1 MISTFT의 상기 게이트 단자는 저항체를 경유하여 고정전압 공급선에 연결되며, 또한 정전용량을 경유하여 상기 입력단자에 연결되는 것을 특징으로 하는 표시장치.
복수의 화소와 상기 복수의 화소를 구동하기 위한 구동기 회로와,

상기 구동기 회로가 동일한 전도성을 가지며 다결정실리콘으로 된 반도체층을 가진 MISTFTs(Metal Insulator Semiconductor Thin Film Transistors)로 구성된 절연기판상에 형성된 준위변환기를 포함하는 표시장치에 있어서,

직렬로 배열된 복수의 단을 가지는 상기 준위변환기 회로와,

상기 복수의 단의 각각은,

제1 MISTFT, 제2 MISTFT 및 제3 MISTFT와,

입력신호를 받기 위한 입력 단자에 연결된 상기 제1 MISTFT 및 상기 제2 MISTFT의 제1 단자군과,

고정전압 공급선에 연결된 상기 제1 MISTFT의 게이트 단자와,

상기 입력펄스와 비교해 진폭은 동일하며 위상은 반대인 펄스를 공급받는 상기 제2 MISTFT의 게이트 단자와,

상기 제3 MISTFT의 게이트 단자와 정전용량의 제1 단자에 연결된 상기 제1 MISTFT의 제2 단자와,

고압전원 공급선에 연결된 상기 제3 MISTFT의 제1 단자를 구비하고,

상기 제2 MISTFT의 제2 단자, 상기 제3 MISTFT의 제2 단자 및 상기 정전용량의 제2 단자의 접합점이 출력단자에 연결되어 있는 것을 특징으로 하는 표시장치.
청구항 14에 있어서,

상기 복수의 단 중에 적어도 하나의 단에 있는 상기 제1 MISTFT의 상기 게이트 단자는 상기 고정전압공급선으로부터 떨어져 있고, 상기 고압전원 공급선에 연결되는 것을 특징으로 하는 표시장치.
청구항 14 또는 청구항 15에 있어서,

상기 복수의 단 중 적어도 하나의 단에 있는 상기 제2 MISTFT의 상기 게이트 단자 및 상기 제2 단자는 정전용량을 경유해서 함께 연결되어 있는 것을 특징으로 하는 표시장치.
청구항 14에 있어서,

상기 복수의 단의 순서에서 제1 단내에 존재하는 상기 제1 MISTFT의 상기 게이트 단자는 상기 제1 단의 상기 입력단자에 연결되는 것을 특징으로 하는 표시장치.
청구항 1 내지 청구항 4, 청구항 7, 청구항 8, 청구항 11, 청구항 12, 청구항 14, 청구항 15 그리고 청구항 17 중 어느 한 항에 있어서,

상기 표시장치는 표시장치를 위한 전자광학 물질층으로서 액정 물질층을 사용하는 것을 특징으로 하는 표시장치.
청구항 1 내지 청구항 4, 청구항 7, 청구항 8, 청구항 11, 청구항 12, 청구항 14, 청구항 15 그리고 청구항 17 중 어느 한 항에 있어서,

상기 표시장치는 표시장치를 위한 전자광학 물질층으로서 전계발광 물질층을 사용하는 것을 특징으로 하는 표시장치.