JP7332556B2

JP7332556B2 - 半導体装置

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Publication number: JP7332556B2
Application number: JP2020152703A
Authority: JP
Inventors: 丈生奥木; 大輔香取; 悟鈴木; 智史神谷
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2020-09-11
Filing date: 2020-09-11
Publication date: 2023-08-23
Anticipated expiration: 2040-09-11
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Description

本発明の実施形態は、半導体装置に関する。

半導体装置の電源電圧にはゆらぎが発生する。そこで、従来は、電源とグランドとの間にデカップリングキャパシタを接続することで、電源電圧のゆらぎを抑制している。

しかし、半導体装置のチップ上にデカップリングキャパシタを設けると、チップ面積が増大して、製造コストが高くなる。

特開２０１２－１５９３７０号公報

そこで、実施形態は、チップ面積の増大を抑制し、電源電圧を安定化することができる半導体装置を提供することを目的とする。

実施形態の半導体装置は、電源ラインおよびグランドラインと、前記電源ラインに接続されるＰ型ＭＯＳＦＥＴネットワークと、前記Ｐ型ＭＯＳＦＥＴネットワークの前記グランドライン側に接続されるＮ型ＭＯＳＦＥＴネットワークと、を有する複数のＣＭＯＳ論理ゲートと、前記複数のＣＭＯＳ論理ゲートの出力信号レベルを固定することにより、前記複数のＣＭＯＳ論理ゲートの寄生容量に電位差を与えるＭＯＳＦＥＴと、を有し、前記ＭＯＳＦＥＴは、前記電源ラインと前記複数のＣＭＯＳ論理ゲートの複数の出力ラインとの間に接続される複数のＰ型ＭＯＳＦＥＴと、前記複数のＣＭＯＳ論理ゲートと前記グランドラインとの間に共通して接続されるＮ型ＭＯＳＦＥＴと、を有し、前記複数のＰ型ＭＯＳＦＥＴの複数のゲート端子にローの制御信号を入力し、かつ前記Ｎ型ＭＯＳＦＥＴのゲート端子にローの制御信号を入力することで、前記複数のＣＭＯＳ論理ゲートの出力信号レベルをハイに固定し、前記複数のＣＭＯＳ論理ゲートの複数のＮ型ＭＯＳＦＥＴネットワークの寄生容量を活性化する。

第１の実施形態に係わる半導体装置の構成の概要を比較例と対比して説明するための図表である。第１の実施形態に係わる半導体装置において、ＣＭＯＳ論理ゲートの出力信号レベルをハイに固定する構成例を示す回路図である。第１の実施形態に係わる半導体装置において、ＣＭＯＳ論理ゲートの出力信号レベルをローに固定する構成例を示す回路図である。第１の実施形態に係わる半導体装置において、サイズが大きいＣＭＯＳ論理ゲートの出力信号レベルをハイに固定する構成例を示す回路図である。第２の実施形態に係わる半導体装置において、入力信号レベルがハイに固定されても出力信号レベルがハイに固定されないＣＭＯＳ論理ゲートに対して、出力信号レベルをハイに固定する構成例を示す回路図である。第３の実施形態に係わる半導体装置において、パワーオフモードとして利用できるように制御信号の入力端子を複数設けた場合の、出力信号レベルをハイに固定する構成例を示す回路図である。

以下、図面を参照して実施形態を説明する。
（第１の実施形態）
（基本構成）

図１は、本実施形態に係わる半導体装置の構成の概要を比較例と対比して説明するための図表である。

図１のＡ欄は、比較例の半導体装置の構成を示している。

半導体装置は、電源ラインＶｄｄおよびグランドラインＶｓｓと、ＣＭＯＳ論理ゲート１と、を備えている。ＣＭＯＳ（Complementary MOS）論理ゲート１は、ＰＭＯＳ（Ｐ型metal-oxide-semiconductor field-effect transistor）セルライブラリであるＰＭＯＳネットワーク１ｐと、ＮＭＯＳ（Ｎ型metal-oxide-semiconductor field-effect transistor）セルライブラリであるＮＭＯＳネットワーク１ｎとを有する。ＣＭＯＳ論理ゲート１は、ＮＭＯＳとＰＭＯＳによって構成された複数のＣＭＯＳを有する論理ゲートである。電源ラインＶｄｄにはＰＭＯＳネットワーク１ｐが接続され、ＰＭＯＳネットワーク１ｐとグランドラインＶｓｓとの間にＮＭＯＳネットワーク１ｎが接続されている。

ＣＭＯＳ論理ゲート１の各ＣＭＯＳは、１本以上の任意本数の入力を有する。図１Ａには、ＣＭＯＳ論理ゲート１が入力信号Ａと入力信号Ｂとの２本の入力を有する例を示す。ＣＭＯＳ論理ゲート１は、複数の入力信号の値の組み合わせに応じた信号を、ＰＭＯＳネットワーク１ｐとＮＭＯＳネットワーク１ｎとの間から延出される出力ラインＶｏから出力する。

比較例においては、ＣＭＯＳ論理ゲート１の出力ラインＶｏとグランドラインＶｓｓとの間に、デカップリングキャパシタＤＣが設けられている。デカップリングキャパシタＤＣは、半導体装置の電源ラインＶｄｄとグランドラインＶｓｓとの間の電圧（電源電圧）に発生するゆらぎ（交流成分）をグランドラインＶｓｓに流すことで、ゆらぎを抑制して電源電圧を安定化する。

このとき、容量リアクタンスを小さくして広い周波数帯域での特性向上を図るために、デカップリングキャパシタＤＣの静電容量は大きいことが望ましい。このために、デカップリングキャパシタＤＣを半導体装置のチップ上に形成すると、チップ面積が大きくなってコストが増大する。

図１のＢ欄は、本実施形態に係わる半導体装置の一構成例を示している。

図１のＢ欄の半導体装置は、Ａ欄の半導体装置に比べて、デカップリングキャパシタＤＣが省略され、２つのＭＯＳが追加されている。なお、Ｂ欄におけるＳＣは、Ｂ欄の構成において、活性化されたＣＭＯＳ論理ゲート１の寄生容量の合成容量を仮想的に示したものであり、回路上に設けられたキャパシタではない。ここで、活性化とは、２つの導体間に電位差が生じて、キャパシタとして機能することを指す。ＣＭＯＳ論理ゲート１の寄生容量は、後述するデキャップ動作を行うことにより活性化される。

デキャップ動作を行うために追加されたＭＯＳは、例えば、電源ラインＶｄｄとＣＭＯＳ論理ゲート１の出力ラインＶｏとの間に接続されるＰＭＯＳ２ｐと、ＣＭＯＳ論理ゲート１とグランドラインＶｓｓとの間に接続されるＮＭＯＳ２ｎと、を有している。１つのＣＭＯＳ論理ゲートに対して、１組のＰＭＯＳおよびＮＭＯＳを追加する構成が基本であるが、後で図２および図３を参照して説明するように、ＣＭＯＳ論理ゲートの出力信号レベルをハイ（Ｈ）に固定した場合にはＮＭＯＳを共通化してもよいし、ＣＭＯＳ論理ゲートの出力信号レベルをロー（Ｌ）に固定した場合にはＰＭＯＳを共通化してもよい。

ＰＭＯＳ２ｐとＮＭＯＳ２ｎには、例えば共通の制御信号が入力される。ＰＭＯＳ２ｐのゲート端子およびＮＭＯＳ２ｎのゲート端子に制御信号としてハイ（Ｈ）を入力すると、ＰＭＯＳ２ｐのソース－ドレイン間はオフに、ＮＭＯＳ２ｎのドレイン－ソース間はオンになる。これにより、ＮＭＯＳネットワーク１ｎはグランドラインＶｓｓと接続され、ＣＭＯＳ論理ゲート１は入力信号Ａ／Ｂに応じた値を出力する通常動作を行う（通常動作モード）。

ＰＭＯＳ２ｐのゲート端子およびＮＭＯＳ２ｎのゲート端子に制御信号としてロー（Ｌ）を入力すると、ＰＭＯＳ２ｐのソース－ドレイン間はオンに、ＮＭＯＳ２ｎのドレイン－ソース間はオフになる。これにより、ＣＭＯＳ論理ゲート１の出力ラインＶｏは電源ラインＶｄｄと接続されてハイ（Ｈ）に固定され、下記に説明するようなデキャップ動作モードでＣＭＯＳ論理ゲート１が動作して、合成容量ＳＣが活性化される。活性化された合成容量ＳＣは、Ａ欄のデカップリングキャパシタＤＣと同様の機能を果たし、電源ラインＶｄｄの電圧ゆらぎを抑制して電源電圧を安定化する。
（出力信号レベルがハイ固定の構成例）

図１Ｂ欄の構成におけるデキャップ動作について、具体的な例を示す図２を参照してさらに説明する。図２は、半導体装置において、ＣＭＯＳ論理ゲートの出力信号レベルをハイ（Ｈ）に固定する構成例を示す回路図である。

図２に示す半導体装置は、ＣＭＯＳ論理ゲート１Ａと、ＣＭＯＳ論理ゲート１Ａの出力ラインＶｏ１に接続されるＣＭＯＳ論理ゲート１Ｂと、を備えている。

ＣＭＯＳ論理ゲート１Ａは、電源ラインＶｄｄに接続されるＰＭＯＳ１１ｐと、ＰＭＯＳ１１ｐのグランドラインＶｓｓ側に接続されるＮＭＯＳ１１ｎと、を有するＮＯＴ回路として構成されている。

ＣＭＯＳ論理ゲート１Ｂは、電源ラインＶｄｄに接続されるＰＭＯＳ１２ｐと、ＰＭＯＳ１２ｐのグランドラインＶｓｓ側に接続されるＮＭＯＳ１２ｎと、を有するＮＯＴ回路として構成されている。ＣＭＯＳ論理ゲート１Ｂは、出力ラインＶｏ２から信号を出力する。

図２においては、単純化されたＣＭＯＳ論理ゲートの一例として、ＰＭＯＳネットワーク１ｐが１つのＰＭＯＳで構成され、ＮＭＯＳネットワーク１ｎが１つのＮＭＯＳで構成されるＮＯＴ回路を示している。

さらに半導体装置は、ＣＭＯＳ論理ゲート１ＡおよびＣＭＯＳ論理ゲート１Ｂの動作モードを、通常動作モードとデキャップ動作モードとに切り替えるためのＭＯＳ（モード切替用ＭＯＳ）として、ＰＭＯＳ２１ｐ１、ＰＭＯＳ２１ｐ２、およびＮＭＯＳ２１ｎを備えている。これらのモード切替用ＭＯＳは、半導体装置のチップ面積が増大するのを抑制するために、小型のＭＯＳとして形成されている。

ＰＭＯＳ２１ｐ１は、電源ラインＶｄｄとＣＭＯＳ論理ゲート１Ａの出力ラインＶｏ１との間に接続されている。

ＰＭＯＳ２１ｐ２は、電源ラインＶｄｄとＣＭＯＳ論理ゲート１Ｂの出力ラインＶｏ２との間に接続されている。

ＮＭＯＳ２１ｎは、ＣＭＯＳ論理ゲート１ＡのＮＭＯＳ１１ｎのソース、およびＣＭＯＳ論理ゲート１ＢのＮＭＯＳ１２ｎのソースと、グランドラインＶｓｓと、の間に接続されている。図２に示すような出力信号レベルがハイ固定の場合、ＣＭＯＳ論理ゲート１Ａ用とＣＭＯＳ論理ゲート１Ｂ用とでＮＭＯＳ２１ｎを共通化することで、モード切替用ＭＯＳの数を少なくし、チップ面積の増大をより効果的に抑制している。

ここで、ＰＭＯＳおよびＮＭＯＳは、各端子間に寄生容量を備えており、ゲートとソースとの間の寄生容量をＣｇｓ、ゲートとドレインとの間の寄生容量をＣｇｄ、ソースとバックゲートとの間の寄生容量をＣｓｂ、ドレインとバックゲートとの間の寄生容量をＣｄｂ、ゲートとバックゲートとの間の寄生容量をＣｇｂと記載する。これらの記号を図２のＰＭＯＳ２１ｐ１およびＮＭＯＳ１１ｎに明示するが、明示しない他のＭＯＳについても同様の記号を用いるものとする。

図２に示す構成において、モード切替用ＭＯＳ、すなわち、ＰＭＯＳ２１ｐ１、ＰＭＯＳ２１ｐ２、およびＮＭＯＳ２１ｎの各ゲートにハイ（Ｈ）の制御信号を入力すると、ＰＭＯＳ２１ｐ１およびＰＭＯＳ２１ｐ２はオフ、ＮＭＯＳ２１ｎはオンとなる。従って、ＣＭＯＳ論理ゲート１ＡおよびＣＭＯＳ論理ゲート１Ｂは、モード切替用ＭＯＳが設けられていないときと同様の、通常動作を行う（通常動作モード）。

一方、ＰＭＯＳ２１ｐ１、ＰＭＯＳ２１ｐ２、およびＮＭＯＳ２１ｎの各ゲートにロー（Ｌ）の制御信号を入力すると、ＰＭＯＳ２１ｐ１およびＰＭＯＳ２１ｐ２はオン、ＮＭＯＳ２１ｎはオフとなる。これにより、ＣＭＯＳ論理ゲート１Ａの出力ラインＶｏ１は、ＰＭＯＳ２１ｐ１により電源ラインＶｄｄと導通されてハイ（Ｈ）に固定される。また、ＣＭＯＳ論理ゲート１Ｂの出力ラインＶｏ２は、ＰＭＯＳ２１ｐ２により電源ラインＶｄｄと導通されてハイ（Ｈ）に固定される。従って、ＣＭＯＳ論理ゲート１Ｂの後段にある図示しないＣＭＯＳ論理ゲートには、ハイ（Ｈ）の信号が入力されることになる。

出力ラインＶｏ１は、ＣＭＯＳ論理ゲート１ＢのＰＭＯＳ１２ｐのゲート、およびＮＭＯＳ１２ｎのゲートに接続されているために、ＰＭＯＳ１２ｐおよびＮＭＯＳ１２ｎのゲート入力はハイ（Ｈ）となる。同様に、ＣＭＯＳ論理ゲート１Ａの前段の図示しないＣＭＯＳ論理ゲートの出力ラインもハイ（Ｈ）に固定され、ＣＭＯＳ論理ゲート１ＡのＰＭＯＳ１１ｐおよびＮＭＯＳ１１ｎのゲート入力もハイ（Ｈ）になるものとする。

この場合、ＰＭＯＳ１１ｐおよびＰＭＯＳ１２ｐのゲート端子、ソース端子、ドレイン端子、バックゲート端子は何れもハイ（Ｈ）となるために、ＰＭＯＳ１１ｐおよびＰＭＯＳ１２ｐの寄生容量Ｃｇｓ，Ｃｇｄ，Ｃｓｂ，Ｃｄｂ，Ｃｇｂは何れも活性化されない。

一方、ＮＭＯＳ１１ｎおよびＮＭＯＳ１２ｎは、ゲート端子、ソース端子、およびドレイン端子がハイ（Ｈ）となり、バックゲート端子はグランドラインＶｓｓに接続されているためにロー（Ｌ）となる。これにより、ゲート端子とバックゲート端子との間の寄生容量Ｃｇｂ、ソース端子とバックゲート端子との間の寄生容量Ｃｓｂ、およびドレイン端子とバックゲート端子との間の寄生容量Ｃｄｂが活性化され、それ以外の寄生容量Ｃｇｓ，Ｃｇｄは活性化されない。

また、ＰＭＯＳ２１ｐ１およびＰＭＯＳ２１ｐ２は、ゲート端子にロー（Ｌ）の制御信号が入力され、ソース端子、ドレイン端子、およびバックゲート端子がハイ（Ｈ）である。これにより、ゲート端子とソース端子との間の寄生容量Ｃｇｓ、ゲート端子とドレイン端子との間の寄生容量Ｃｇｄ、およびゲート端子とバックゲート端子との間の寄生容量Ｃｇｂが活性化され、それ以外の寄生容量Ｃｓｂ，Ｃｄｂは活性化されない。

さらに、ＮＭＯＳ２１ｎは、ドレイン端子がハイ（Ｈ）であり、ゲート端子、ソース端子、およびバックゲート端子がロー（Ｌ）である。これにより、ゲート端子とドレイン端子との間の寄生容量Ｃｇｄ、およびドレイン端子とバックゲート端子との間の寄生容量Ｃｄｂが活性化され、それ以外の寄生容量Ｃｇｓ，Ｃｓｂ，Ｃｇｂは活性化されない。

ただし、モード切替用ＭＯＳは、上述したように小型のＭＯＳとして形成されていて、活性化された寄生容量の合成容量への寄与が小さい。また、ＰＭＯＳ１１ｐおよびＰＭＯＳ１２ｐの寄生容量は活性化されないために、その合成容量ＳＣｐは電源ラインＶｄｄとグランドラインＶｓｓとの間の容量に寄与しない。このために、図２に示すハイ固定の場合、ＮＭＯＳ１１ｎおよびＮＭＯＳ１２ｎにおいて活性化された寄生容量の合成容量ＳＣｎが、電源ラインＶｄｄとグランドラインＶｓｓとの間の容量として支配的となる。こうして支配的となった合成容量ＳＣｎにより、電源ラインＶｄｄの電圧ゆらぎが抑制されて電源電圧が安定化される。
（出力信号レベルがロー固定の構成例）

図２にはＣＭＯＳ論理ゲートの出力信号レベルをハイ（Ｈ）に固定する例を示したが、これに限定されるものではなく、ＣＭＯＳ論理ゲートの出力信号レベルをロー（Ｌ）に固定しても構わない。図３は、半導体装置において、ＣＭＯＳ論理ゲートの出力信号レベルをロー（Ｌ）に固定する構成例を示す回路図である。

図３に示す半導体装置は、図２に示した半導体装置と同様に、ＣＭＯＳ論理ゲート１Ａと、ＣＭＯＳ論理ゲート１Ａの出力ラインＶｏ１に接続されるＣＭＯＳ論理ゲート１Ｂと、を備えている。

さらに図３に示す半導体装置は、モード切替用ＭＯＳとして、ＰＭＯＳ２１ｐ、ＮＭＯＳ２１ｎ１、およびＮＭＯＳ２１ｎ２を備えている。これらのモード切替用ＭＯＳが小型（好ましくは最小サイズ）のＭＯＳとして形成されているのは、図２の例と同様である。

ＰＭＯＳ２１ｐは、電源ラインＶｄｄと、ＣＭＯＳ論理ゲート１ＡのＰＭＯＳ１１ｐのソース、およびＣＭＯＳ論理ゲート１ＢのＰＭＯＳ１２ｐのソースと、の間に接続されている。図３に示すようなロー固定の場合、ＣＭＯＳ論理ゲート１Ａ用とＣＭＯＳ論理ゲート１Ｂ用とでＰＭＯＳ２１ｐを共通化することで、モード切替用ＭＯＳの数を少なくし、チップ面積の増大をより効果的に抑制している。

ＮＭＯＳ２１ｎ１は、ＣＭＯＳ論理ゲート１Ａの出力ラインＶｏ１とグランドラインＶｓｓとの間に接続されている。

ＮＭＯＳ２１ｎ２は、ＣＭＯＳ論理ゲート１Ｂの出力ラインＶｏ２とグランドラインＶｓｓとの間に接続されている。

図３に示す構成において、モード切替用ＭＯＳ、すなわち、ＰＭＯＳ２１ｐ、ＮＭＯＳ２１ｎ１、およびＮＭＯＳ２１ｎ２の各ゲートにロー（Ｌ）の制御信号を入力すると、ＰＭＯＳ２１ｐはオン、ＮＭＯＳ２１ｎ１およびＮＭＯＳ２１ｎ２はオフとなる。従って、ＣＭＯＳ論理ゲート１ＡおよびＣＭＯＳ論理ゲート１Ｂは、モード切替用ＭＯＳが設けられていないときと同様の、通常動作を行う（通常動作モード）。

一方、ＰＭＯＳ２１ｐ、ＮＭＯＳ２１ｎ１、およびＮＭＯＳ２１ｎ２の各ゲートにハイ（Ｈ）の制御信号を入力すると、ＰＭＯＳ２１ｐはオフ、ＮＭＯＳ２１ｎ１およびＮＭＯＳ２１ｎ２はオンとなる。これにより、ＣＭＯＳ論理ゲート１Ａの出力ラインＶｏ１は、ＮＭＯＳ２１ｎ１によりグランドラインＶｓｓと導通されてロー（Ｌ）に固定される。また、ＣＭＯＳ論理ゲート１Ｂの出力ラインＶｏ２は、ＮＭＯＳ２１ｎ２によりグランドラインＶｓｓと導通されてロー（Ｌ）に固定される。従って、ＣＭＯＳ論理ゲート１Ｂの後段にある図示しないＣＭＯＳ論理ゲートには、ロー（Ｌ）の信号が入力されることになる。

出力ラインＶｏ１は、ＣＭＯＳ論理ゲート１ＢのＰＭＯＳ１２ｐのゲート、およびＮＭＯＳ１２ｎのゲートに接続されているために、ＰＭＯＳ１２ｐおよびＮＭＯＳ１２ｎのゲート入力はロー（Ｌ）となる。同様に、ＣＭＯＳ論理ゲート１Ａの前段の図示しないＣＭＯＳ論理ゲートの出力ラインもロー（Ｌ）に固定され、ＣＭＯＳ論理ゲート１ＡのＰＭＯＳ１１ｐおよびＮＭＯＳ１１ｎのゲート入力もロー（Ｌ）になるものとする。

この場合、ＮＭＯＳ１１ｎおよびＮＭＯＳ１２ｎのゲート端子、ソース端子、ドレイン端子、バックゲート端子は何れもロー（Ｌ）となるために、ＮＭＯＳ１１ｎおよびＮＭＯＳ１２ｎの寄生容量Ｃｇｓ，Ｃｇｄ，Ｃｓｂ，Ｃｄｂ，Ｃｇｂは何れも活性化されない。

一方、ＰＭＯＳ１１ｐおよびＰＭＯＳ１２ｐは、ゲート端子、ソース端子、およびドレイン端子がロー（Ｌ）となり、バックゲート端子は電源ラインＶｄｄに接続されているためにハイ（Ｈ）となる。これにより、ゲート端子とバックゲート端子との間の寄生容量Ｃｇｂ、ソース端子とバックゲート端子との間の寄生容量Ｃｓｂ、およびドレイン端子とバックゲート端子との間の寄生容量Ｃｄｂが活性化され、それ以外の寄生容量Ｃｇｓ，Ｃｇｄは活性化されない。

また、ＮＭＯＳ２１ｎ１およびＮＭＯＳ２１ｎ２は、ゲート端子にハイ（Ｈ）が入力され、ソース端子、ドレイン端子、およびバックゲート端子がロー（Ｌ）である。これにより、ゲート端子とソース端子との間の寄生容量Ｃｇｓ、ゲート端子とドレイン端子との間の寄生容量Ｃｇｄ、およびゲート端子とバックゲート端子との間の寄生容量Ｃｇｂが活性化され、それ以外の寄生容量Ｃｓｂ，Ｃｄｂは活性化されない。

さらに、ＰＭＯＳ２１ｐは、ドレイン端子がロー（Ｌ）であり、ゲート端子、ソース端子、およびバックゲート端子がハイ（Ｈ）である。これにより、ゲート端子とドレイン端子との間の寄生容量Ｃｇｄ、およびドレイン端子とバックゲート端子との間の寄生容量Ｃｄｂが活性化され、それ以外の寄生容量Ｃｇｓ，Ｃｓｂ，Ｃｇｂは活性化されない。

ただし、モード切替用ＭＯＳは、上述したように活性化された寄生容量の合成容量への寄与が小さい。また、ＮＭＯＳ１１ｎおよびＮＭＯＳ１２ｎの寄生容量は活性化されないために、その合成容量ＳＣｎは電源ラインＶｄｄとグランドラインＶｓｓとの間の容量に寄与しない。このために、図３に示すロー固定の場合、ＰＭＯＳ１１ｐおよびＰＭＯＳ１２ｐにおいて活性化された寄生容量の合成容量ＳＣｐが、電源ラインＶｄｄとグランドラインＶｓｓとの間の容量として支配的となる。こうして支配的となった合成容量ＳＣｐにより、電源ラインＶｄｄの電圧ゆらぎが抑制されて電源電圧が安定化される。

なお、一般的なＣＭＯＳの構成では、ＮＭＯＳよりもＰＭＯＳの方がチップ上に形成される面積が大きい。このために、寄生容量の活性化は、ＮＭＯＳに対して行うよりもＰＭＯＳに対して行う方が効果が高く、図３の構成の方が図２の構成よりも高い効果が得られると期待される。ただし、図２に示すハイ固定の構成と、図３に示すロー固定の構成との何れを採用するかは製造プロセス等にも依存するために、必要に応じて適切な方を選択すればよい。
（ハイ固定の具体的な回路例）

図４は、半導体装置において、サイズが大きいＣＭＯＳ論理ゲートの出力信号レベルをハイ（Ｈ）に固定する構成例を示す回路図である。

図４に示す半導体装置は、ＣＭＯＳ論理ゲート１Ｃ、ＣＭＯＳ論理ゲート１Ｄ、およびＣＭＯＳ論理ゲート１Ｅを備えている。

ＣＭＯＳ論理ゲート１Ｃは、電源ラインＶｄｄに接続されるＰＭＯＳネットワーク１Ｃｐと、ＰＭＯＳネットワーク１ＣｐのグランドラインＶｓｓ側に接続されるＮＭＯＳネットワーク１Ｃｎと、を有している。

ＣＭＯＳ論理ゲート１Ｄは、電源ラインＶｄｄに接続されるＰＭＯＳネットワーク１Ｄｐと、ＰＭＯＳネットワーク１ＤｐとグランドラインＶｓｓとの間に接続されるＮＭＯＳネットワーク１Ｄｎと、を有している。なお、ＣＭＯＳ論理ゲート１Ｄは、ＣＭＯＳ論理ゲート１Ｃと比較して、図４に模式的に示すようにサイズ（具体的には、チップ上の面積）が小さく、活性化可能な寄生容量が小さいものとする。

ＣＭＯＳ論理ゲート１Ｅは、電源ラインＶｄｄに接続されるＰＭＯＳネットワーク１Ｅｐと、ＰＭＯＳネットワーク１ＥｐのグランドラインＶｓｓ側に接続されるＮＭＯＳネットワーク１Ｅｎと、を有している。ＰＭＯＳネットワーク１Ｅｐは３つのＰＭＯＳ１３ｐ１，１３ｐ２，１３ｐ３を備え、ＮＭＯＳネットワーク１Ｅｎは３つのＮＭＯＳ１３ｎ１，１３ｎ２，１３ｎ３を備えている。

図４に例示するＣＭＯＳ論理ゲート１Ｅは、前段側のＮＯＲ回路１Ｅ１と、後段側のＮＯＴ回路１Ｅ２と、を組み合わせたＯＲ回路として構成されている。ＮＯＲ回路１Ｅ１には、ＣＭＯＳ論理ゲート１Ｃの出力信号と、ＣＭＯＳ論理ゲート１Ｄの出力信号と、が入力される。ＮＯＴ回路１Ｅ２には、ＮＯＲ回路１Ｅ１の出力信号が入力される。

ＮＯＲ回路１Ｅ１は、ＣＭＯＳ論理ゲート１Ｃの出力ラインＶｏ３に接続されるＰＭＯＳ１３ｐ１およびＮＭＯＳ１３ｎ１と、ＣＭＯＳ論理ゲート１Ｄの出力ラインＶｏ４に接続されるＰＭＯＳ１３ｐ２およびＮＭＯＳ１３ｎ２と、を備えている。ＰＭＯＳ１３ｐ１、ＰＭＯＳ１３ｐ２、およびＮＭＯＳ１３ｎ２は、電源ラインＶｄｄからグランドラインＶｓｓ側へ向かって順に接続されている。また、ＮＭＯＳ１３ｎ１のドレインは、ＮＯＲ回路１Ｅ１の出力ラインに接続されている。

ＮＯＴ回路１Ｅ２は、ＮＯＲ回路１Ｅ１の出力ラインが接続されるＰＭＯＳ１３ｐ３およびＮＭＯＳ１３ｎ３を備えている。

さらに半導体装置は、モード切替用ＭＯＳとして、ＰＭＯＳ２１ｐ１、ＰＭＯＳ２１ｐ２、およびＮＭＯＳ２１ｎを備えている。

ＰＭＯＳ２１ｐ１は、電源ラインＶｄｄとＣＭＯＳ論理ゲート１Ｃの出力ラインＶｏ３との間に接続されている。

ＰＭＯＳ２１ｐ２は、電源ラインＶｄｄとＣＭＯＳ論理ゲート１Ｅの出力ラインＶｏ５との間に接続されている。

ＮＭＯＳ２１ｎは、ＣＭＯＳ論理ゲート１ＣのＮＭＯＳネットワーク１Ｃｎのソース、およびＣＭＯＳ論理ゲート１ＥのＮＭＯＳネットワーク１Ｅｎのソースと、グランドラインＶｓｓと、の間に接続されている。ＣＭＯＳ論理ゲート１Ｃ用とＣＭＯＳ論理ゲート１Ｅ用とでＮＭＯＳ２１ｎを共通化することで、モード切替用ＭＯＳの数を少なくし、チップ面積の増大をより効果的に抑制している。

一方、活性化可能な寄生容量が所定値よりも小さいＣＭＯＳ論理ゲート１Ｄの出力ラインＶｏ４と電源ラインＶｄｄとの間には、モード切替用ＭＯＳとしてのＰＭＯＳを設けておらず、ＣＭＯＳ論理ゲート１ＤはＮＭＯＳ２１ｎに接続されていない。こうして、寄生容量が所定値以上のＣＭＯＳ論理ゲートだけに対してモード切替用ＭＯＳを設けることで、活性化可能な寄生容量の多くを有効に活用しながらモード切替用ＭＯＳの数を少なくすることができ、チップ面積の増大をさらに効果的に抑制している。

ＰＭＯＳ２１ｐ１、ＰＭＯＳ２１ｐ２、およびＮＭＯＳ２１ｎの各ゲート端子は、半導体装置の入力端子３１に接続されている。入力端子３１の一例は、半導体装置をテストモードで動作させるためのテスト用入力端子（いわゆるテストピン）である。このような構成により、モード切替用ＭＯＳに含まれるＰＭＯＳ２１ｐ１、ＰＭＯＳ２１ｐ２、およびＮＭＯＳ２１ｎが、１つの入力端子３１から入力される制御信号により共通に制御されるために、入力端子の数を減らすことができる。

ＣＭＯＳ論理ゲート１Ｃ，１Ｄ，１Ｅが、例えば、半導体装置をテストするためのテスト回路に含まれる場合、入力端子３１にハイ（Ｈ）の制御信号を入力することで、テスト回路としての通常動作が行われる。一方、入力端子３１にロー（Ｌ）の制御信号を入力することで、ＣＭＯＳ論理ゲート１Ｃ，１Ｄ，１Ｅはデキャップ動作を行ってデカップリングキャパシタＤＣと同様の機能を果たし、半導体装置がテスト回路以外の通常回路により動作するときに電源電圧を安定化する。

また、ＣＭＯＳ論理ゲート１Ｃ，１Ｄ，１Ｅが、例えば、半導体装置の通常回路に含まれる場合、入力端子３１にハイ（Ｈ）の制御信号を入力することで、通常回路としての通常動作が行われる。一方、入力端子３１にロー（Ｌ）の制御信号を入力することで、ＣＭＯＳ論理ゲート１Ｃ，１Ｄ，１Ｅはデキャップ動作を行ってデカップリングキャパシタＤＣと同様の機能を果たし、半導体装置がテスト回路により動作するときに電源電圧を安定化する。なお、入力端子３１がテスト用入力端子である場合には、入力端子３１からの入力信号レベルを反転させてモード切替用ＭＯＳに供給するか、または図３を参照して示したようなロー固定の構成をＣＭＯＳ論理ゲート１Ｃ，１Ｄ，１Ｅに対して適用すればよい。

このように、通常回路が動作するときのテスト回路、テスト回路が動作するときの通常回路などの、使用していない回路であれば、適宜の回路の寄生容量を、デカップリングキャパシタＤＣと同様の機能を果たす容量として用いることが可能である。使用していない回路の他の例としては、半導体装置に設けられている各種の機能ブロックの内の、顧客アプリケーションで使用しない機能ブロック（リセット状態の機能ブロック等）が挙げられる。

第１の実施形態によれば、ＣＭＯＳ論理ゲート１の出力信号レベルをハイ（Ｈ）またはロー（Ｌ）に固定するためのモード切替用ＭＯＳを設けて、ＣＭＯＳ論理ゲート１の寄生容量を活性化することで、デカップリングキャパシタＤＣを別途設けることなく、電源ラインＶｄｄの電圧を安定化することができ、半導体装置のチップ面積の増大を抑制することができる。

また、所定値以上の寄生容量を活性化できるＣＭＯＳ論理ゲートに対応してＭＯＳを追加することで、全てのＣＭＯＳ論理ゲートに対してＭＯＳを追加する場合よりも、追加するＭＯＳの数を低減することができる。これにより、チップ面積の増大をさらに抑制しながら、有効な容量の活性化を行うことができる。
（第２の実施形態）

図５は、本実施形態に係わる半導体装置において、入力信号レベルがハイ（Ｈ）に固定されても出力信号レベルがハイ（Ｈ）に固定されないＣＭＯＳ論理ゲートに対して、出力信号レベルをハイ（Ｈ）に固定する構成例を示す回路図である。

第２の実施形態において、第１の実施形態と同様である部分については同一の符号を付すなどして説明を適宜省略し、主として異なる点について説明する。

本実施形態は、モード切替用ＭＯＳを設けるか否かを、ＣＭＯＳ論理ゲートのサイズに応じて決める代わりに、入力信号に対してどのような信号を出力するＣＭＯＳ論理ゲートであるかに応じて決めたものとなっている。

図５に示す半導体装置は、図４に示す半導体装置と比較して、ＣＭＯＳ論理ゲート１Ｄに対応するＰＭＯＳ２１ｐ３を追加し、ＣＭＯＳ論理ゲート１Ｅに対応するＰＭＯＳ２１ｐ２を省略している。本実施形態においては、ＣＭＯＳ論理ゲートのサイズを区別することなく、サイズが小さいＣＭＯＳ論理ゲート（ここでは、ＣＭＯＳ論理ゲート１Ｄ）に対してもモード切替用ＭＯＳを設けている。

ＰＭＯＳ２１ｐ３は、電源ラインＶｄｄとＣＭＯＳ論理ゲート１Ｄの出力ラインＶｏ４との間に接続されている。

ＮＭＯＳ２１ｎは、ＣＭＯＳ論理ゲート１ＣのＮＭＯＳネットワーク１Ｃｎのソース、およびＣＭＯＳ論理ゲート１ＤのＮＭＯＳネットワーク１Ｄｎのソースと、グランドラインＶｓｓと、の間に接続されている。ＣＭＯＳ論理ゲート１Ｃ用とＣＭＯＳ論理ゲート１Ｄ用とでＮＭＯＳ２１ｎを共通化することで、モード切替用ＭＯＳの数を少なくし、チップ面積の増大をより効果的に抑制しているのは、上述と同様である。

また、ＣＭＯＳ論理ゲート１ＥのＮＭＯＳネットワーク１Ｅｎのソースは、グランドラインＶｓｓに接続されている。

ここで、ＰＭＯＳ２１ｐ２を省略したのは、次の理由による。すなわち、入力端子３１からロー（Ｌ）の制御信号を入力すれば、ＣＭＯＳ論理ゲート１ＣとＣＭＯＳ論理ゲート１Ｄの出力は何れもハイ（Ｈ）に固定され、ＯＲ回路として構成されているＣＭＯＳ論理ゲート１Ｅの出力は自動的にハイ（Ｈ）に固定される。従って、ＣＭＯＳ論理ゲート１Ｃの出力信号レベルをハイ（Ｈ）に固定するためのＰＭＯＳ２１ｐ２を設ける必要がないからである。

ＯＲ回路に限らず、ＡＮＤ回路、ＸＮＯＲ回路など、複数の入力信号レベルが何れもハイ（Ｈ）である場合に出力信号レベルがハイ（Ｈ）となるＣＭＯＳ論理ゲートについては、モード切替用ＭＯＳを設けなくても構わない。従って、入力信号レベルがハイ（Ｈ）に固定されても出力信号レベルがハイ（Ｈ）に固定されるとは限らないＣＭＯＳ論理ゲートだけに対して、モード切替用ＭＯＳを設ければよい。

また、図３に示したようなロー固定の構成を、図５の構成に適用しても構わないことは上述と同様である。この場合には、入力信号レベルがロー（Ｌ）に固定されても出力信号レベルがロー（Ｌ）に固定されるとは限らないＣＭＯＳ論理ゲートだけに対して、モード切替用ＭＯＳを設ければよい。

第２の実施形態によれば、第１の実施形態とほぼ同様の効果を奏するとともに、入力信号レベルがハイ（Ｈ）またはロー（Ｌ）に固定されても出力信号レベルがハイ（Ｈ）またはロー（Ｌ）に固定されないＣＭＯＳ論理ゲートだけにモード切替用ＭＯＳを設けることで、追加するＭＯＳの数を低減してチップ面積の増大を抑制しながら、寄生容量を活性化して電源電圧を安定化することができる。
（第３の実施形態）

図６は、本実施形態に係わる半導体装置において、パワーオフモードとして利用できるように制御信号の入力端子を複数設けた場合の、出力信号レベルをハイ（Ｈ）に固定する構成例を示す回路図である。

第３の実施形態において、第１，２の実施形態と同様である部分については同一の符号を付すなどして説明を適宜省略し、主として異なる点について説明する。

図６に示す本実施形態の半導体装置は、図５に示した半導体装置と概略同様に構成されているが、モード切替用ＭＯＳの入力端子を、ＮＭＯＳとＰＭＯＳとの２系統に分けている点が異なっている。

すなわち、ＰＭＯＳ２１ｐ１およびＰＭＯＳ２１ｐ３のゲートは入力端子３１Ａに接続され、ＮＭＯＳ２１ｎのゲートは入力端子３１Ｂに接続されている。入力端子３１Ｂの一例はテスト用入力端子であり、入力端子３１Ａの一例はパワーオフ用入力端子である。

入力端子３１Ａおよび入力端子３１Ｂからハイ（Ｈ）の制御信号を入力したときの半導体装置の作用は、図５の入力端子３１にハイ（Ｈ）の制御信号を入力したときの半導体装置の作用と同じである。

また、入力端子３１Ａおよび入力端子３１Ｂからロー（Ｌ）の制御信号を入力したときの半導体装置の作用は、図５の入力端子３１にロー（Ｌ）の制御信号を入力したときの半導体装置の作用と同じである。

一方、入力端子３１Ａからハイ（Ｈ）の制御信号を入力し、入力端子３１Ｂからロー（Ｌ）の制御信号を入力すると、モード切替用ＭＯＳであるＰＭＯＳ２１ｐ１、ＰＭＯＳ２１ｐ３、ＮＭＯＳ２１ｎは何れもオフとなり（パワーオフ動作モード）、電源ラインＶｄｄから、ＰＭＯＳ２１ｐ１、ＰＭＯＳ２１ｐ３、ＮＭＯＳ２１ｎを経由してグランドラインＶｓｓ側へ流れるリーク電流を低減することができる。

なお、モード切替用ＭＯＳの入力端子をＮＭＯＳとＰＭＯＳとの２系統に分ける本実施形態の構成を、図３に示したようなロー固定の構成に適用しても構わないことは勿論である。

第３の実施形態によれば、第２の実施形態とほぼ同様の効果を奏するとともに、モード切替用ＭＯＳのＮＭＯＳとＰＭＯＳとが独立に制御されるために、パワーオフ動作が可能となり、リーク電流を低減することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１Ａ～１ＥＣＭＯＳ論理ゲート、１ｐ，１Ｃｐ，１Ｄｐ，１ＥｐＰＭＯＳネットワーク、１ｎ，１Ｃｎ，１Ｄｎ，１ＥｎＮＭＯＳネットワーク、３１，３１Ａ，３１Ｂ入力端子、Ｃｇｓ，Ｃｇｄ，Ｃｓｂ，Ｃｄｂ，Ｃｇｂ寄生容量、Ｖｄｄ電源ライン、Ｖｓｓグランドライン

Claims

電源ラインおよびグランドラインと、
前記電源ラインに接続されるＰ型ＭＯＳＦＥＴネットワークと、前記Ｐ型ＭＯＳＦＥＴネットワークの前記グランドライン側に接続されるＮ型ＭＯＳＦＥＴネットワークと、を有する複数のＣＭＯＳ論理ゲートと、
前記複数のＣＭＯＳ論理ゲートの出力信号レベルを固定することにより、前記複数のＣＭＯＳ論理ゲートの寄生容量に電位差を与えるＭＯＳＦＥＴと、
を有し、
前記ＭＯＳＦＥＴは、
前記電源ラインと前記複数のＣＭＯＳ論理ゲートの複数の出力ラインとの間に接続される複数のＰ型ＭＯＳＦＥＴと、
前記複数のＣＭＯＳ論理ゲートと前記グランドラインとの間に共通して接続されるＮ型ＭＯＳＦＥＴと、
を有し、
前記複数のＰ型ＭＯＳＦＥＴの複数のゲート端子にローの制御信号を入力し、かつ前記Ｎ型ＭＯＳＦＥＴのゲート端子にローの制御信号を入力することで、前記複数のＣＭＯＳ論理ゲートの出力信号レベルをハイに固定し、前記複数のＣＭＯＳ論理ゲートの複数のＮ型ＭＯＳＦＥＴネットワークの寄生容量を活性化する半導体装置。
外部から制御信号を入力する入力端子をさらに有し、
前記複数のＰ型ＭＯＳＦＥＴの複数のゲート端子、および前記Ｎ型ＭＯＳＦＥＴのゲート端子は、前記入力端子に接続されている、請求項１に記載の半導体装置。
外部から第１の制御信号を入力する第１の入力端子と、
外部から第２の制御信号を入力する第２の入力端子と、
をさらに有し、
前記複数のＰ型ＭＯＳＦＥＴの複数のゲート端子は、前記第１の入力端子に接続され、
前記Ｎ型ＭＯＳＦＥＴのゲート端子は、前記第２の入力端子に接続されている、請求項１に記載の半導体装置。
電源ラインおよびグランドラインと、
前記電源ラインに接続されるＰ型ＭＯＳＦＥＴネットワークと、前記Ｐ型ＭＯＳＦＥＴネットワークの前記グランドライン側に接続されるＮ型ＭＯＳＦＥＴネットワークと、を有する複数のＣＭＯＳ論理ゲートと、
前記複数のＣＭＯＳ論理ゲートの出力信号レベルを固定することにより、前記複数のＣＭＯＳ論理ゲートの寄生容量に電位差を与えるＭＯＳＦＥＴと、
を有し、
前記ＭＯＳＦＥＴは、
前記電源ラインと前記複数のＣＭＯＳ論理ゲートとの間に共通して接続されるＰ型ＭＯＳＦＥＴと、
前記複数のＣＭＯＳ論理ゲートの複数の出力ラインと前記グランドラインとの間に接続される複数のＮ型ＭＯＳＦＥＴと、
を有し、
前記Ｐ型ＭＯＳＦＥＴのゲート端子にハイの制御信号を入力し、かつ前記複数のＮ型ＭＯＳＦＥＴの複数のゲート端子にハイの制御信号を入力することで、前記複数のＣＭＯＳ論理ゲートの出力信号レベルをローに固定し、前記複数のＣＭＯＳ論理ゲートの複数のＰ型ＭＯＳＦＥＴネットワークの寄生容量を活性化する半導体装置。
外部から制御信号を入力する入力端子をさらに有し、
前記Ｐ型ＭＯＳＦＥＴのゲート端子、および前記複数のＮ型ＭＯＳＦＥＴの複数のゲート端子は、前記入力端子に接続されている、請求項４に記載の半導体装置。
外部から第１の制御信号を入力する第１の入力端子と、
外部から第２の制御信号を入力する第２の入力端子と、
をさらに有し、
前記Ｐ型ＭＯＳＦＥＴのゲート端子は、前記第１の入力端子に接続され、
前記複数のＮ型ＭＯＳＦＥＴの複数のゲート端子は、前記第２の入力端子に接続されている、請求項４に記載の半導体装置。