WO2012153377A1 - 半導体集積回路およびその制御方法 - Google Patents
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 54
- 238000000034 method Methods 0.000 title claims description 44
- 230000001629 suppression Effects 0.000 claims abstract description 16
- 238000012544 monitoring process Methods 0.000 claims abstract description 11
- 238000012545 processing Methods 0.000 claims description 19
- 238000011156 evaluation Methods 0.000 claims description 17
- 230000007423 decrease Effects 0.000 claims description 4
- 230000003247 decreasing effect Effects 0.000 claims description 3
- 230000001276 controlling effect Effects 0.000 claims 7
- 230000000875 corresponding effect Effects 0.000 claims 3
- 230000002596 correlated effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 19
- 239000003990 capacitor Substances 0.000 description 7
- 101100517202 Neosartorya fumigata (strain ATCC MYA-4609 / Af293 / CBS 101355 / FGSC A1100) NRPS1 gene Proteins 0.000 description 6
- 101150035904 PES1 gene Proteins 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 101000760620 Homo sapiens Cell adhesion molecule 1 Proteins 0.000 description 1
- 101000661807 Homo sapiens Suppressor of tumorigenicity 14 protein Proteins 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L5/00—Automatic control of voltage, current, or power
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
Definitions
- the embodiment referred to in this application relates to a semiconductor integrated circuit and a control method thereof.
- a capacitor is mounted on a die, a package, or a board so that the influence of power supply noise is less than an allowable value even if current fluctuation occurs.
- a semiconductor integrated circuit including a user circuit having a plurality of circuit modules each including an operation rate control circuit and a power supply noise suppression circuit.
- the power supply noise suppression circuit determines the current fluctuation amount of the user circuit by monitoring the operation rate of the plurality of circuit modules, and responds via the operation rate control circuits according to the determination result of the current fluctuation amount.
- the operation rate of the circuit module is controlled.
- the disclosed semiconductor integrated circuit and the control method thereof have an effect of suppressing power supply noise.
- FIG. 2 is a circuit diagram showing an example of an operation rate control circuit in the semiconductor integrated circuit shown in FIG. 1.
- FIG. 2 is a block diagram illustrating an example of an operation rate monitoring unit in the semiconductor integrated circuit illustrated in FIG. 1.
- FIG. 2 is a diagram illustrating an example of a current evaluation unit in the semiconductor integrated circuit illustrated in FIG. 1.
- FIG. 2 is a block diagram illustrating an example of a current fluctuation amount determination unit in the semiconductor integrated circuit illustrated in FIG. 1.
- FIG. 2 is a block diagram showing an example of an operation rate control unit in the semiconductor integrated circuit shown in FIG. 1 and a diagram for explaining processing thereof.
- FIG. (1) for demonstrating the process shown in FIG.
- FIG. 11 is a diagram (No. 2) for describing the process illustrated in FIG. 10;
- FIG. 1 is a block diagram illustrating an example of a semiconductor integrated circuit according to the present embodiment.
- the semiconductor integrated circuit (chip) includes a user circuit 1 and a power supply noise suppression circuit 2.
- User circuit 1 has a plurality of circuit modules 11, 12, 13, and 14, and each circuit module 11, 12, 13, and 14 has operation rate control circuits 110, 120, 130, and 140, respectively.
- the chip corresponds to, for example, a processor (CPU: Central Processing Unit)
- the user circuit 1 corresponds to, for example, a processor core or a moving image processing circuit block.
- each of the circuit modules 11 to 14 corresponds to, for example, an arithmetic unit, a RAM, a cache memory unit, or the like, and corresponds to a circuit that performs processing necessary for the chip to perform a target function.
- the user circuit 1 is not limited to the processor core and the moving image processing circuit block as long as the user circuit 1 has a plurality of circuit modules 11 to 14 each having the operation rate control circuits 110 to 140.
- the power supply noise suppression circuit 2 includes an operation rate monitoring unit 21, a current evaluation unit 22, a current fluctuation amount determination unit 23, and an operation rate control unit 24.
- the operation rate monitoring unit 21 receives signals (power estimation signals pes1 to pes4) having high correlation with power values during operation of the circuit modules 11 to 14 in the user circuit 1 and indicates operation rate information. pei is output.
- the current evaluation unit 22 receives the operation rate information signal pe from the operation rate monitor unit 21 and outputs a current value information signal pci indicating information on the corresponding current value. Furthermore, the current fluctuation amount determination unit 23 receives the current value information signal pci and outputs a current fluctuation amount limit value excess signal cfe indicating that the current fluctuation amount exceeds the limit value.
- the current fluctuation amount determination unit 23 determines whether or not the fluctuation range of the current value in a specific period (for example, the period Tr of the resonance frequency of the power supply system) exceeds the allowable value, and is caused by the fluctuation of the current value.
- a current fluctuation amount limit value excess signal cfe for suppressing power supply noise is output.
- the operating rate control unit 24 receives the current fluctuation amount limit value excess signal cfe and outputs operating rate control signals opc1 to opc4 for controlling the operating rate to the operating rate control circuits 110 to 140 of the circuit modules 11 to 14, respectively. To do. Further, the operating rate control unit 24 outputs a reset signal rst to the operating rate monitoring unit 21 and resets the operating rate monitoring unit 21 when the control of the operating rate is completed.
- the operating rate control unit 24 controls the operating rate control circuits 110 to 140 of the circuit modules 11 to 14 to change the current value when the fluctuation range of the current value in a specific cycle exceeds the allowable value.
- the width is controlled so as to deviate from the period Tr of the resonance frequency of the power supply system. Thereby, it is possible to suppress power supply noise.
- FIG. 2 is a circuit diagram showing an example of an operation rate control circuit in the semiconductor integrated circuit shown in FIG. 1, FIG. 2 (a) shows an operation rate control circuit by clock gating, and FIG. These show the operation rate control circuit by RAM chip enable control.
- FIG. 2A shows a case where the circuit module 11 is a flip-flop FF
- FIG. 2B shows that the circuit module 12 is a memory (RAM: Random Access Memory). ).
- the operation rate control circuit 110 has an AND gate 111 and an OR gate 112, and controls the flip-flop (circuit module) 11.
- the flip-flop 11 takes in the input data of the DI terminal when the signal of the CK terminal becomes a high level “H”.
- the taken-in data is output from the DO terminal of the flip-flop 11.
- the OR gate 112 receives the clock enable signal cke and the operation rate control signal opc1 from the operation rate control unit 24, and the output is input to the AND gate 111 together with the clock signal clk. Further, the output of the AND gate 111 is input to the clock input CK of the flip-flop 11.
- the flip-flop 11 When the output of the AND gate 111 becomes “H”, that is, when at least one of cke or opc1 is “H” and clk changes to “H”, the flip-flop 11 performs the above-described data capturing operation. Execute.
- the flip-flop 11 performs the data capturing operation according to the clock signal clk, Predetermined power is consumed.
- the operation rate control circuit 120 is composed of an OR gate that receives the chip enable signal che and the operation rate control signal opc2, and controls the memory (circuit module) 12.
- the memory 12 has a clock terminal CK that receives the clock signal clk, a chip enable terminal CE that enables the memory, an address terminal ADD that receives the address signal, and a write enable terminal WE that receives the write enable signal we.
- DI indicates a terminal for receiving write data
- DO indicates a terminal for outputting read data.
- the operation rate control circuits 110 and 120 shown in FIGS. 2A and 2B control (increase) the operation rates of the circuit modules 11 and 12 by the operation rate control signals opc1 and opc2, respectively. It has a function.
- circuit modules 11 to 14 and their operation rate control circuits 110 to 140 can have various configurations. Nor.
- the decrease in the operation rate can be realized by, for example, reducing the frequency of the clock signal, suppressing the number of instructions issued simultaneously in the case of a processor, or suspending the processing in a wait state.
- FIG. 3 is a block diagram showing an example of the operation rate monitoring unit in the semiconductor integrated circuit shown in FIG.
- the operation rate monitor unit 21 is a circuit that obtains an operation rate based on power estimation signals pes1 to pes4 from the circuit modules 11 to 14 in the user circuit 1, and includes an adder 211, an operation rate A rate register 212;
- the operation rate register 212 stores the output of the adder 211.
- the adder 211 adds the output (operation rate information signal pei) of the operation rate register 212 to the power estimation signal pes (pes1 to pes4). Output.
- the operation rate register 212 is reset by a reset signal rst from the operation rate control unit 24 described later.
- the adder 211 and the operation rate register 212 count, for example, how many cycles the power estimation signal pes is “H” during a predetermined number of cycles during which the reset signal rst is negated, and the operation rate information The signal pei is output.
- various signals can be used as the power estimation signal pes, that is, the power estimation signals pes1 to pes4 from the circuit modules 11 to 14.
- the power estimation signal pes for example, a valid signal of a pipeline indicating that an effective process is performed in the pipeline, a valid signal of an arithmetic unit indicating that an arithmetic process is performed by an arithmetic unit, or the like. Can be used.
- the power estimation signal pes, for example, a read enable signal, a write enable signal indicating that reading and writing of a register file or a RAM are performed, a cache hit (miss) signal, or the like can be used.
- the power estimation signal pes, it is possible to use a signal having a high correlation with the power value among signals that can grasp what processing the user circuit 1 is performing. These signals are extracted and applied by, for example, power analysis performed during LSI design.
- FIG. 4 is a diagram showing an example of a current evaluation unit in the semiconductor integrated circuit shown in FIG.
- the current evaluation unit 22 has a conversion table that receives the operation rate information signal pe from the operation rate monitor unit 21 and outputs a current value information signal pci corresponding to the operation rate information signal pei. is doing.
- the conversion table may be a fixed table, but may be configured as a table that can be rewritten by software.
- the conversion table may be a rewritable nonvolatile memory or a memory that can be rewritten only once, such as E-FUSE.
- the current evaluation unit 22 receives the operation rate information signal pei (for example, a count value of 0 to 31) from the operation rate monitoring unit 21, and responds according to the conversion table.
- the conversion table Are converted into current value information signals pci of 2, 4, 6,..., 16 and output.
- the values of the operation rate information signal and the current value information signal are large when the operation rate is high, that is, when the current consumption is large.
- FIG. 5 is a block diagram showing an example of a current fluctuation amount determination unit in the semiconductor integrated circuit shown in FIG.
- the current fluctuation amount determination unit 23 includes a current history register 231, a subtracter (adder) 232, a current fluctuation limit value register 233, and a comparator 234.
- the current history register 231 is configured as a shift register having, for example, four-stage registers P0 to P3.
- the current value information (signal) of the current section is stored in the register P0
- the current value information of the previous section is stored in the register P1
- the current value information of the previous section is stored in the register P2.
- the register P3 stores the current value information of the previous three sections.
- the comparator 234 compares the subtraction result of the subtractor 232 with the value set in the current fluctuation amount limit value register 233, and if the subtraction result exceeds the set value, the current fluctuation amount limit value excess signal cfe is output.
- the value set in the current fluctuation amount limit value register 233 can be written by software, for example.
- the number of registers in the current history register 231 (the number of shift register stages) is four. However, to increase the accuracy of current measurement, the resonance frequency of the power supply system and the current history register are updated. In consideration of the period, it is preferable to provide as many as possible.
- the number of registers in the current history register 231 increases, the area of the current history register, the overhead of power consumption, and the like increase. Therefore, the number of registers is determined in consideration of the trade-off. become.
- the current value information stored in the current history register 231 may store the current value information of each circuit module, but stores the sum of the current value information of all circuit modules as the power value of the entire chip. You can also. Furthermore, the contents of the current fluctuation amount limit value register 233 may be set in advance as a fixed value, but may be configured to be rewritable by software as described above.
- FIG. 6 is a block diagram showing an example of the operation rate control unit in the semiconductor integrated circuit shown in FIG. 1 and a diagram for explaining the processing.
- 6A is a block diagram illustrating an example of the operation rate control unit 24, and
- FIG. 6B is a process of generating the operation rate control signal opc from the current fluctuation amount limit value excess signal cfe. It is a figure for demonstrating.
- the operating rate control unit 24 includes an operating rate control waveform information storage register 241 and an operating rate control waveform generator 242.
- the operation rate control waveform information storage register 241 is a register that stores the assertion period of the operation rate control waveform.
- the operation rate control waveform generator 242 uses the contents of the operation rate control waveform information storage register 241 and the current fluctuation amount limit value excess signal cfe to use the operation rate control signal opc ( opc1 to opc4).
- the operating rate control signal opc is set to “H” (asserted) only during the period indicated by the operating rate control waveform information storage register 241 after the current fluctuation amount limit value excess signal cfe rises. Output from the control unit 24.
- the period during which the operation rate control signal opc is asserted is adjusted to, for example, one period (Tr) of the resonance frequency of the power supply system.
- the operation rate control waveform information written to the operation rate control waveform information storage register 241 can be written from software, for example.
- FIG. 7 is a diagram for explaining the frequency dependence of the power supply system impedance.
- the frequency dependence of the impedance of the power supply system composed of the semiconductor integrated circuit die, package, and board has, for example, a characteristic having a plurality of peaks as shown in FIG. 7, and there is a resonance frequency RFs having a high impedance. I understand.
- the resonance frequency RFs of the power supply system appears in a frequency band lower than 100 MHz, for example, and when current fluctuation occurs in the vicinity of the resonance frequency RFs, the amount of power supply noise increases. Therefore, in this embodiment, in order to reduce the amount of power supply noise, the operation rate of the user circuit 1 (circuit modules 11 to 14) is controlled so that current fluctuation does not occur in the vicinity of the resonance frequency RFs. Yes.
- FIG. 8 is a flowchart for explaining an example of processing in the semiconductor integrated circuit according to the present embodiment
- FIG. 9 is a diagram for explaining the processing shown in FIG.
- FIG. 9A before applying the present embodiment, a case where a current fluctuation occurs in the period (Tr) of the resonance frequency of the power supply system is considered.
- the operation rate monitor unit 21 receives the power estimation signals pes1 to pes4 of the user circuit modules 11 to 14, and the user circuit 1 An operation rate information signal pei is output.
- step ST12 the operation rate information (pei) is converted into electric current value information (pci) by the electric current evaluation part 22, the electric current value information signal pci is stored, and it progresses to step ST13. That is, as shown in FIG. 9B, the current evaluation unit 22 converts the operation rate information signal pei into a current value information signal pci that changes from A ⁇ B ⁇ C ⁇ D ⁇ .
- step ST13 the current fluctuation amount determination unit 23 compares the current difference between the current value half the cycle of the power supply system stored in the current evaluation unit 22 and the current current value with the limit value. That is, for example, as shown in FIG. 5, the current difference obtained by subtracting the current value information of the current section from the current value information of the previous three sections is changed from the register P3 to the register P3 as shown in FIG. A current difference is obtained by subtracting the value of P0, and this current difference is compared with a predetermined limit value.
- step ST14 the process proceeds to step ST14, and if the current fluctuation amount determination unit 23 determines that the current difference is not equal to or greater than the limit value, the process returns to step ST11 and the above-described processing is repeated.
- step ST14 determines whether the current difference is greater than or equal to the limit value. If it is determined in step ST14 that the current difference is greater than or equal to the limit value, the process proceeds to step ST15, where the current fluctuation amount determination unit 23 asserts the current difference limit value excess detection signal cfe to the operation rate control unit 24. The process proceeds to step ST16.
- step ST16 the operation rate control unit 24 controls the operation rate control signal opc (opc1 to opc4) of the circuit module in the user circuit 1 to be asserted to increase the operation rate of the circuit, and the process returns to step ST11.
- FIG. 9 (c) shows that the current difference “AD” obtained by subtracting “D” of P0 from “A” three periods before held in P3 exceeds the limit value, and the current fluctuation amount is limited. It shows a state where the value excess signal cfe rises and the operation rate control signal opc becomes “H” only for a predetermined period Tde.
- the predetermined period Tde in which the operation rate control signal opc is “H” is the same period as the period Tr of the resonance frequency.
- the circuit module 11 has only the period Tr (Tde). Disable clock gating and increase its operating rate.
- the circuit module (11) that increases the operating rate by the operating rate control signal opc (opc1) is not limited to one circuit module, and even if a plurality of circuit modules are controlled simultaneously to increase the operating rate. Good.
- control for increasing the operating rate is, for example, suppression of RAM chip enable control described with reference to FIG. Various methods can be applied.
- step ST17 the process proceeds to step ST17, and after the period of the resonance frequency of the power supply system has elapsed by the operation rate control unit 24, the operation rate control signals opc1 to opc4 are negated, and the process returns to step ST11.
- FIG. 10 is a flowchart for explaining another example of processing in the semiconductor integrated circuit of this embodiment
- FIGS. 11 and 12 are diagrams for explaining the processing shown in FIG.
- the specified value is set to both the upper limit and the lower limit, and the past current value is equal to or lower than the lower limit specified value or equal to or higher than the upper limit specified value.
- the operation rate is controlled by determining whether or not. As shown in FIG. 11A, before this embodiment is applied, current fluctuation occurs at the period of the resonance frequency of the power supply system, as in the embodiments of FIGS. 8 and 9 described above. It shall be.
- reference symbol Imin is the minimum current value of the semiconductor integrated circuit (LSI)
- Imax is the maximum current value of the LSI
- ILmin is the lower limit specified value (specified value lower limit)
- ILmax is the upper limit specified value (specified value).
- Upper limit indicates the maximum current fluctuation amount of the LSI
- ⁇ Imax indicates the maximum current fluctuation amount that can be allowed by the power supply system
- Pmin indicates the minimum power
- Pmax indicates the maximum power.
- the LSI has the minimum power Pmin and the maximum power Pmax depending on the operation state.
- the current value becomes the minimum current value Imin
- the current value is The maximum current value is Imax.
- the power supply noise is suppressed by the decoupling capacitor of the power supply system of the board or package, so that the operation rate is controlled. There is no need to control current fluctuations.
- the current fluctuation amount is whatever the current current value is. Does not exceed ⁇ Imax, and it is not necessary to control the operation rate.
- step ST21 the operation rate monitor unit 21 receives the power estimation signals pes1 to pes4 of the user circuit modules 11 to 14, and the user circuit 1 An operation rate information signal pei is output.
- step ST22 the operation rate information (pei) is converted into electric current value information (pci) by the electric current evaluation part 22, the electric current value information signal pci is stored, and it progresses to step ST23. That is, as shown in FIG. 11B, the current evaluation unit 22 converts the operation rate information signal pei into a current value information signal pci that changes from A ⁇ B ⁇ C ⁇ D ⁇ .
- the above processing is the same as that in FIG.
- the current fluctuation amount determination unit 23 causes the past current value stored in the current evaluation unit 22 to be equal to or less than the specified value lower limit (lower limit specified value) ILmin, or the specified value upper limit (upper limit). Specified value) Check if it is greater than ILmax.
- step ST24 when the current fluctuation amount determination unit 23 determines that the past current value is within the specified value range, that is, greater than the specified value lower limit ILmin and smaller than the specified value upper limit ILmax, step ST21.
- the specified value lower limit ILmin and the specified value upper limit ILmax are determined from the current fluctuation amount ⁇ Imax allowable in the power supply system, the minimum current value Imin of the LSI, and the maximum current value Imax. That is, as is apparent from FIG. 12 described above, ILmin and ILmax are determined so that the following expressions are established. ILmax> Imin + ⁇ Imax ILmin ⁇ Imax- ⁇ Imax
- the operating rate is not controlled when a current transition that does not exceed the allowable current fluctuation amount ⁇ Imax occurs in the power supply system. Can be.
- step ST24 when the current fluctuation amount determination unit 23 determines that the past current value is equal to or less than the specified value lower limit ILmin, the process proceeds to step ST25.
- step ST25 the current fluctuation amount determination unit 23 calculates the current difference between the past current value (P1 current value) stored in the current evaluation unit 22 and the current current value (P0 current value) as a limit value. Compare with That is, for example, as shown in FIG. 11C, the value of the register P0 is subtracted from the register P1, and the current difference is compared with a predetermined limit value.
- step ST26 the process proceeds to step ST26, and if the current variation determination unit 23 determines that the current difference is not equal to or greater than the limit value, the process returns to step ST21 and repeats the above-described processing.
- step ST26 determines whether the current difference is greater than or equal to the limit value. If it is determined in step ST26 that the current difference is greater than or equal to the limit value, the process proceeds to step ST27, where the current variation limit determination unit 23 asserts the current difference limit value excess detection signal cfe to the operation rate control unit 24. Notify and proceed to step ST28.
- step ST28 the operation rate control unit 24 controls the operation rate control signal opc (opc1 to opc4) of the circuit module in the user circuit 1 to be lowered to lower the operation rate of the circuit, and the process proceeds to step ST29.
- the operation rate control unit 24 reduces the frequency of the clock signal, suppresses the number of instructions issued simultaneously if the processor is used, or pauses the processing in a wait state. Decrease the operation rate of the circuit.
- FIG. 11C shows that the current difference “BC” obtained by subtracting “C” of P0 from “B” of the previous section held in P1 exceeds the limit value, and the current fluctuation amount limit It shows how the value excess signal cfe rises and the operation rate control signal opc becomes “H” for a predetermined period Tad.
- the predetermined period Tad when the operation rate control signal opc is “H” is about 2/5 of the period Tr of the resonance frequency of the power supply system. This can be any period as long as the operating rate can be reduced by the period Tad and the current fluctuation can be shifted from the period of the resonance frequency, but the operation of the LSI is reduced only by that period, so the period Tad is short. Is preferred.
- the circuit module for decreasing the operating rate by the operating rate control signal opc is not limited to one circuit module, and the operating rate may be decreased by simultaneously controlling a plurality of circuit modules.
- an increase in the operation rate of the user circuit 1 is suppressed.
- the current consumption is reduced by reducing the frequency of the clock signal, and the current fluctuation is in the time direction. And deviates from the period Tr of the resonance frequency. That is, the current fluctuation corresponding to the period Tr of the resonance frequency of the power supply system does not occur, and the amount of noise is reduced.
- step ST29 the operation rate control unit 24 negates the operation rate control signal opc (opc1 to opc4) after a predetermined period of the power supply system (for example, the period Tr of the resonance frequency) has elapsed.
- a predetermined period of the power supply system for example, the period Tr of the resonance frequency
- step ST24 when the current fluctuation amount determination unit 23 determines in step ST24 that the past current value is equal to or greater than the specified value upper limit ILmax, the process proceeds to step ST30.
- step ST30 the current fluctuation amount determination unit 23 calculates the current difference between the past current value (current value of P1) stored in the current evaluation unit 22 and the current value (current value of P0) as a limit value. Compare with
- step ST31 the process proceeds to step ST31, and if the current variation determining unit 23 determines that the current difference is not equal to or less than the limit value, the process returns to step ST21 and the above-described processing is repeated.
- step ST31 If it is determined in step ST31 that the current difference is equal to or smaller than the limit value, the process proceeds to step ST32, where the current variation limit determination unit 23 asserts the current difference limit value excess detection signal cfe to the operation rate control unit 24. The process proceeds to step ST33.
- step ST33 the operation rate control unit 24 controls the operation rate control signal opc (opc1 to opc4) of the circuit module in the user circuit 1 to be increased to increase the operation rate of the circuit, and the process proceeds to step ST34.
- step ST34 the operation rate control unit 24 negates the operation rate control signal opc after a predetermined period of the power supply system (for example, the period Tr of the resonance frequency) has elapsed, and returns to step ST21.
- a predetermined period of the power supply system for example, the period Tr of the resonance frequency
- the limit value of the slope of current fluctuation can be determined to be, for example,
- steps ST31 to ST34 described above correspond to steps ST14 to ST17 described with reference to FIG.
- the control for increasing the operation rate can be performed by disabling clock gating, suppressing the chip enable control of the RAM, or various other known methods.
- the clock and the RAM are operated when the power of the user circuit is maximum. It is preferable to limit the circuit.
- the semiconductor integrated circuit of this embodiment it is possible to suppress the occurrence of noise and reduce the malfunction of the semiconductor integrated circuit by shifting the current fluctuation of the circuit from the period of the resonance frequency of the power supply system. Become. Further, by reducing the number of decoupling capacitors mounted on the chip, package or board, it is possible to reduce the cost of power supply noise countermeasures.
- low power consumption of semiconductor integrated circuits can be achieved by actively introducing these methods while minimizing power supply noise generated by implementation of low power consumption methods such as clock gating and RAM chip enable control. It becomes possible to plan.
- power supply noise can be suppressed to a low level, the power supply voltage can be further reduced, and the power consumption of the semiconductor integrated circuit can be reduced.
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Abstract
それぞれが動作率制御回路を含む複数の回路モジュールを有するユーザー回路と、前記複数の回路モジュールの動作率をモニタして前記ユーザー回路の電流変動量を判定し、該電流変動量の判定結果に従って、前記各動作率制御回路を介して対応する前記回路モジュールの動作率を制御する電源ノイズ抑制回路と、を有し、前記電流変動量における電流の変動周期が、電源系の共振周波数帯からずれるように制御を行う。
Description
この出願で言及する実施例は、半導体集積回路およびその制御方法に関する。
近年、半導体集積回路においては、クロックゲーティングやRAMマクロのチップイネーブル制御などの手法により、使用しない回路の動作を抑制し、回路が必要以上に動作しないようにして低消費電力化することが行われている。
しかしながら、これらの手法により低消費電力化を図ると、回路が消費する最大電力と最小電力の差が大きくなるため、回路を流れる最大電流と最小電流の差も大きくなる。これにより、例えば、電源ノイズが増大し、或いは、回路の誤動作の原因になるため、半導体集積回路に対する低消費電力化手法の積極的な導入の妨げになっている。
ところで、ダイ,パッケージおよびボードにより構成される電源系において、そのインピーダンスが高い周波数帯での電流変動(例えば、100MHz程度よりも低い電流変動)が発生すると、電源ノイズが大きくなる。
そのため、従来、このような電源ノイズを抑制する対策として、例えば、ダイ(チップ)やパッケージ、或いは、ボード上にコンデンサを搭載し、電流変動が発生しても電源ノイズの影響が許容値以下になるようにしていた。
従来、電源ノイズの抑制機能を有する半導体集積回路としては、様々なものが提案されている。
上述したように、従来、例えば、ダイやパッケージ、或いは、ボード上にコンデンサを搭載して、電流変動が発生しても電源ノイズの影響が許容値以下になるようにしていた。
しかしながら、このような従来のアプローチでは、今後、さらなるテクノロジの微細化の進展により低電圧大電流化が進むと、ΔI/Δt(単位時間当たりの電流の変動量)が大きくなるため、電源ノイズを抑制するのに必要なコンデンサの容量も大きくなる。
その結果、ダイのサイズ増大や、パッケージ或いはボード上に搭載するコンデンサ部品の増加によるコスト増を来すことになる。また、例えば、コストを優先させるために、少ないコンデンサ部品で対応できるようにΔI/Δtを小さくすると、半導体集積回路に対して十分な低消費電力化手法を導入するのが制限されてしまうことにもなる。
本実施形態によれば、それぞれが動作率制御回路を含む複数の回路モジュールを有するユーザー回路と、電源ノイズ抑制回路と、を有することを特徴とする半導体集積回路が提供される。
前記電源ノイズ抑制回路は、前記複数の回路モジュールの動作率をモニタして前記ユーザー回路の電流変動量を判定し、該電流変動量の判定結果に従って、前記各動作率制御回路を介して対応する前記回路モジュールの動作率を制御する。
開示の半導体集積回路およびその制御方法は、電源ノイズを抑制することができるという効果を奏する。
以下、半導体集積回路およびその制御方法の実施例を、添付図面を参照して説明する。図1は、本実施例に係る半導体集積回路の一例を示すブロック図である。図1に示されるように、半導体集積回路(チップ)は、ユーザー回路1、および、電源ノイズ抑制回路2を有する。
ユーザー回路1は、複数の回路モジュール11,12,13,14を有し、各回路モジュール11,12,13,14は、それぞれ動作率制御回路110,120,130,140を有する。
ここで、チップは、例えば、プロセッサ(CPU:Central Processing Unit)に対応し、また、ユーザー回路1は、例えば、プロセッサのコアや動画処理回路ブロック等に対応する。さらに、各回路モジュール11~14は、例えば、演算器やRAM、或いは、キャシュメモリユニット等に対応し、そのチップが目的の機能を果たすために必要な処理を行う回路に対応する。
なお、ユーザー回路1は、それぞれ動作率制御回路110~140を有する複数の回路モジュール11~14を有するものであれば、プロセッサのコアや動画処理回路ブロックに限定されるものではない。
図1に示されるように、電源ノイズ抑制回路2は、動作率モニタ部21,電流評価部22,電流変動量判定部23、および、動作率制御部24を有する。動作率モニタ部21は、ユーザー回路1における各回路モジュール11~14の動作時の電力値と相関の高い信号(電力見積り用信号pes1~pes4)を受け取って動作率の情報を示す動作率情報信号peiを出力する。
電流評価部22は、動作率モニタ部21からの動作率情報信号peiを受け取って対応する電流値の情報を示す電流値情報信号pciを出力する。さらに、電流変動量判定部23は、電流値情報信号pciを受け取って、電流変動量が制限値を超過したことを示す電流変動量制限値超過信号cfeを出力する。
すなわち、電流変動量判定部23は、特定の周期(例えば、電源系の共振周波数の周期Tr)における電流値の変動幅が許容値を超えたかどうかを判定して、その電流値の変動により生じる電源ノイズを抑制するための電流変動量制限値超過信号cfeを出力する。
動作率制御部24は、電流変動量制限値超過信号cfeを受け取り、各回路モジュール11~14の動作率制御回路110~140に対して、動作率を制御する動作率制御信号opc1~opc4を出力する。また、動作率制御部24は、動作率モニタ部21に対してリセット信号rstを出力し、動作率の制御が完了したときに動作率モニタ部21をリセットする。
すなわち、動作率制御部24は、特定の周期における電流値の変動幅が許容値を超えた場合に、各回路モジュール11~14の動作率制御回路110~140を制御して、電流値の変動幅を、電源系の共振周波数の周期Trからずれるように制御する。これにより、電源ノイズを抑制することが可能になる。
図2は、図1に示す半導体集積回路における動作率制御回路の例を示す回路図であり、図2(a)は、クロックゲーティングによる動作率制御回路を示し、また、図2(b)は、RAMのチップイネーブル制御による動作率制御回路を示す。
ここで、説明を簡略化するために、図2(a)は、回路モジュール11がフリップフロップFFの場合を示し、また、図2(b)は、回路モジュール12がメモリ(RAM:Random Access Memory)の場合を示す。
まず、図2(a)に示されるように、動作率制御回路110は、アンドゲート111およびオアゲート112を有し、フリップフロッップ(回路モジュール)11を制御する。
ここで、フリップフロッップ11は、CK端子の信号が高レベル『H』になることでDI端子の入力データの取り込み動作を行う。また、フリップフロッップ11のDO端子からは、取り込まれたデータが出力される。
オアゲート112には、クロックイネーブル信号ckeおよび動作率制御部24からの動作率制御信号opc1が入力され、その出力は、クロック信号clkと共に、アンドゲート111に入力される。さらに、アンドゲート111の出力は、フリップフロッップ11のクロック入力CKに入力される。
そして、アンドゲート111の出力が『H』になると、すなわち、ckeまたはopc1の少なくとも一方が『H』で、clkが『H』に変化すると、フリップフロッップ11は、上述したデータの取り込み動作を実行する。
従って、例えば、クロックイネーブル信号ckeが低レベル『L』であっても、動作率制御信号opc1が『H』であれば、フリップフロップ11は、クロック信号clkに従ったデータの取り込み動作を行い、所定の電力を消費することになる。
次に、図2(b)に示されるように、動作率制御回路120は、チップイネーブル信号cheおよび動作率制御信号opc2を受け取るオアゲートで構成され、メモリ(回路モジュール)12を制御する。
ここで、メモリ12は、クロック信号clkを受け取るクロック端子CK,そのメモリをイネーブルにするチップイネーブル端子CE,アドレス信号を受け取るアドレス端子ADDおよびライトイネーブル信号weを受け取るライトイネーブル端子WEを有する。なお、DIは、書き込みデータを受け取る端子を示し、また、DOは、読み出しデータを出力する端子を示す。
従って、例えば、チップイネーブル信号cheが『L』であっても、動作率制御信号opc2が『H』であれば、チップイネーブル端子CEには、オアゲート120の出力『H』が供給され、メモリ12はイネーブル状態になり、所定の電力を消費することになる。
このように、図2(a)および図2(b)に示す動作率制御回路110および120は、動作率制御信号opc1およびopc2により、それぞれ回路モジュール11および12の動作率を制御(上昇)させる機能を有している。
なお、図2(a)および図2(b)は、単なる例であり、各回路モジュール11~14およびそれらの動作率制御回路110~140は、様々な構成とすることができるのはいうまでもない。
また、動作率の下降は、例えば、クロック信号の周波数を下げたり、プロセッサであれば命令の同時発行数を抑制したり、ウェイト状態にして処理を休止したりすることにより実現可能である。
図3は、図1に示す半導体集積回路における動作率モニタ部の一例を示すブロック図である。図3に示されるように、動作率モニタ部21は、ユーザー回路1における各回路モジュール11~14からの電力見積り用信号pes1~pes4により動作率を求める回路であり、加算器211、および、動作率レジスタ212を有する。
動作率レジスタ212は、加算器211の出力を格納し、加算器211は、電力見積り用信号pes(pes1~pes4)に対して、動作率レジスタ212の出力(動作率情報信号pei)を加算して出力する。なお、動作率レジスタ212は、後述する動作率制御部24からのリセット信号rstによりリセットされる。
すなわち、加算器211および動作率レジスタ212は、例えば、リセット信号rstがネゲートしている所定サイクル数の期間、電力見積り用信号pesが何サイクル分『H』であったかをカウントして、動作率情報信号peiを出力する。
ここで、電力見積り用信号pes、すなわち、各回路モジュール11~14からの電力見積り用信号pes1~pes4としては、様々な信号を利用することができる。具体的に、電力見積り用信号pesとしては、例えば、パイプラインで有効な処理が行われることを示すパイプラインのバリッド信号や、演算器で演算処理を行うことを示す演算器のバリッド信号等を利用することができる。
さらに、電力見積り用信号pesとしては、例えば、レジスタファイルまたはRAMの読み出しおよび書き込みが行われることを示すリードイネーブル信号やライトイネーブル信号、或いは、キャッシュヒット(ミス)信号等も利用することができる。
すなわち、電力見積り用信号pesとしては、ユーザー回路1がどのような処理を行っているかを把握することができる信号のうち、電力値と相関の高い信号を利用することが可能である。これらの信号は、例えば、LSIの設計時に行う電力解析などにより、抽出して適用することになる。
図4は、図1に示す半導体集積回路における電流評価部の一例を示す図である。図4に示されるように、電流評価部22は、動作率モニタ部21からの動作率情報信号peiを受け取り、その動作率情報信号peiに対応した電流値情報信号pciを出力する変換テーブルを有している。
ここで、変換テーブルは、固定のテーブルとしても良いが、ソフトウエアで書き換え可能なテーブルとして構成することもできる。すなわち、変換テーブルは、書き換え可能な不揮発性メモリやE-FUSEのような1回のみ書き換え可能なメモリとしても良い。
このように、チップ製造後に書き換え可能な構成としておくことにより、チップ製造後にパッケージ等の変更があって、その結果、共振周波数が変化した場合、或いは、チップの動作周波数が変更された場合等に対しても、適切な制御を行うことが可能になる。
具体的に、図4に示されるように、電流評価部22は、動作率モニタ部21からの動作率情報信号pei(例えば、0~31のカウント値)を受け取って、変換テーブルに従った対応する2,4,6,…,16の電流値情報信号pciに変換して出力する。ここで、動作率情報信号および電流値情報信号は、動作率が高い、すなわち、消費電流が大きい場合に、その値が大きくなる。
図5は、図1に示す半導体集積回路における電流変動量判定部の一例を示すブロック図である。図5に示されるように、電流変動量判定部23は、電流履歴レジスタ231、減算器(加算器)232、電流変動制限値レジスタ233、および、比較器234を有する。
電流履歴レジスタ231は、例えば、4段のレジスタP0~P3を有するシフトレジスタとして構成される。ここで、レジスタP0には現区間の電流値情報(信号)が格納され、レジスタP1には1区間前の電流値情報が格納され、レジスタP2には2区間前の電流値情報が格納され、そして、レジスタP3には3区間前の電流値情報が格納される。
減算器232は、レジスタP3に格納された3区間前の電流値情報(例えば、4)からレジスタP0に格納された現区間の電流値情報(例えば、12)を減算し、その減算結果(例えば、4-12=-8)を比較器234の一方の入力に供給する。
比較器234は、上記減算器232の減算結果と、電流変動量制限値レジスタ233に設定された値とを比較し、その減算結果が設定された値を超えると、電流変動量制限値超過信号cfeを出力するようになっている。ここで、電流変動量制限値レジスタ233に設定する値は、例えば、ソフトウエアから書き込み可能とされている。
なお、図5では、電流履歴レジスタ231におけるレジスタの本数(シフトレジスタの段数)は4本とされているが、電流測定の確度を高めるには、電源系の共振周波数と電流履歴レジスタを更新する周期を加味し、できるだけ多くの本数を設けるのが好ましい。
しかしながら、電流履歴レジスタ231におけるレジスタの本数が多くなると、その電流履歴レジスタの面積や、その消費電力のオーバーヘッドなどが増加するため、それらのトレードオフを考慮して、レジスタの本数が決定されることになる。
また、電流履歴レジスタ231に格納する電流値情報は、各回路モジュールの電流値情報を格納してもよいが、チップ全体の電力値として、全ての回路モジュールの電流値情報の総和を格納することもできる。さらに、電流変動量制限値レジスタ233の内容は、固定値として予め設定しておいてもよいが、前述のようにソフトウエアにより書き換え可能な構成とすることもできる。
図6は、図1に示す半導体集積回路における動作率制御部の一例を示すブロック図およびその処理を説明するための図である。すなわち、図6(a)は、動作率制御部24の一例を示すブロック図であり、また、図6(b)は、電流変動量制限値超過信号cfeから動作率制御信号opcを生成する処理を説明するための図である。
図6(a)に示されるように、動作率制御部24は、動作率制御波形情報格納レジスタ241、および、動作率制御波形発生器242を有する。動作率制御波形情報格納レジスタ241は、動作率制御波形のアサート期間を格納するレジスタである。
図6(b)に示されるように、動作率制御波形発生器242は、動作率制御波形情報格納レジスタ241の内容と電流変動量制限値超過信号cfeとを用いて、動作率制御信号opc(opc1~opc4)を発生する。
すなわち、動作率制御信号opcは、電流変動量制限値超過信号cfeが立ち上がってから、動作率制御波形情報格納レジスタ241で示される期間だけ『H』になる(アサートされる)ようにして動作率制御部24から出力される。
ここで、動作率制御信号opcをアサートする期間は、例えば、電源系の共振周波数の一周期分(Tr)などに調整しておく。なお、動作率制御波形情報格納レジスタ241に書き込む動作率制御波形情報は、例えば、ソフトウエアから書き込み可能になっている。
図7は、電源系インピーダンスの周波数依存性を説明するための図である。半導体集積回路のダイ,パッケージおよびボードから構成される電源系のインピーダンスの周波数依存性は、例えば、図7のように複数のピークを持った特性になり、インピーダンスの高い共振周波数RFsが存在することが分かる。
電源系の共振周波数RFsは、例えば、100MHzよりも低い周波数帯域に現れ、その共振周波数RFsの付近で電流変動が発生すると、電源ノイズ量が大きくなる。そこで、本実施例では、電源ノイズ量を小さくするには、共振周波数RFsの付近で電流変動が発生しないように、ユーザー回路1(回路モジュール11~14)の動作率を制御するようになっている。
図8は、本実施例の半導体集積回路における処理の一例を説明するためのフローチャートであり、また、図9は、図8に示す処理を説明するための図である。ここで、図9(a)に示されるように、本実施例を適用する前は、電源系の共振周波数の周期(Tr)で電流変動が発生している場合を考える。
まず、図8に示されるように、チップを起動した後、ステップST11において、動作率モニタ部21により、各ユーザー回路モジュール11~14の電力見積り用信号pes1~pes4を受け取って、ユーザー回路1の動作率情報信号peiを出力する。
さらに、ステップST12に進んで、電流評価部22により、動作率情報(pei)を電流値情報(pci)に変換して電流値情報信号pciを格納し、ステップST13に進む。すなわち、図9(b)に示されるように、電流評価部22は、動作率情報信号peiを、A→B→C→D→…と変化する電流値情報信号pciに変換して格納する。
ステップST13では、電流変動量判定部23により、電流評価部22が格納している電源系の1/2の周期前の電流値と現在の電流値との電流差を、制限値と比較する。すなわち、例えば、図5のように、3区間前の電流値情報から現区間の電流値情報を減算して得られた電流差は、図9(c)に示されるように、レジスタP3からレジスタP0の値を減算した電流差となり、この電流差を所定の制限値と比較する。
そして、ステップST14に進んで、電流変動量判定部23により、電流差が制限値以上ではないと判定すると、ステップST11に戻って、上述した処理を繰り返す。
一方、ステップST14において、電流差が制限値以上であると判定すると、ステップST15に進んで、電流変動量判定部23により、電流差制限値超過検出信号cfeをアサートして動作率制御部24に通知して、ステップST16に進む。
ステップST16では、動作率制御部24により、ユーザー回路1における回路モジュールの動作率制御信号opc(opc1~opc4)をアサートして回路の動作率を上昇させるように制御して、ステップST11に戻る。
具体的に、図9(c)は、P3に保持された3区間前の『A』からP0の『D』を減算した電流差『A-D』が制限値を超えて、電流変動量制限値超過信号cfeが立ち上がり、動作率制御信号opcが所定期間Tdeだけ『H』になる様子を示している。
なお、図9(c)では、動作率制御信号opcが『H』になる所定期間Tdeは、共振周波数の周期Trと同じ期間とされ、例えば、このTr(Tde)の期間だけ回路モジュール11のクロックゲーティングをディスエーブルにして、その動作率を上昇させる。
ここで、動作率制御信号opc(opc1)により、動作率を上昇させる回路モジュール(11)は、1つの回路モジュールに限定されず、複数の回路モジュールを同時に制御して動作率を上昇させてもよい。
また、動作率を上昇させる制御は、上述したクロックゲーティングのディスエーブルの他に、例えば、図2(b)を参照して説明したRAMのチップイネーブル制御の抑止、或いは、知られている他の様々な手法を適用することができる。
これにより、図9(d)に示されるように、ユーザー回路1の動作率の下降が抑制され、すなわち、図9(d)における破線が実線へ上昇して電流の変動が小さくなって、電源系の共振周波数の周期Trに対応する電流変動が発生しなくなり、ノイズ量が小さくなる。
そして、ステップST17に進んで、動作率制御部24により、電源系の共振周波数の周期が経過した後、動作率制御信号opc1~opc4をネゲートして、ステップST11に戻る。
図10は、本実施例の半導体集積回路における処理の他の例を説明するためのフローチャートであり、また、図11および図12は、図10に示す処理を説明するための図である。
ここで、図10および図11を参照して以下に説明する例では、規定値を上限および下限の両方に設定し、過去の電流値が下限の規定値以下か、或いは、上限の規定値以上かを判定して動作率の制御を行うようになっている。なお、図11(a)に示されるように、本実施例を適用する前は、前述した図8および図9の実施例と同様に、電源系の共振周波数の周期で電流変動が発生しているものとする。
まず、図12を参照して、図10のフローチャートにおける電流の規定値(規定値下限,規定値上限)を説明する。図12において、参照符号Iminは半導体集積回路(LSI)の最小電流値、ImaxはLSIの最大電流値、ILminは下限の規定値(規定値下限)、そして、ILmaxは上限の規定値(規定値上限)を示す。さらに、参照符号ICmaxはLSIの最大電流変動量、ΔImaxは電源系が許容できる最大の電流変動量、Pminは最小電力、そして、Pmaxは最大電力を示す。
ところで、LSIは、その動作状態により、最小電力Pminおよび最大電力Pmaxを有しており、最小電力Pminの場合、電流値は最小電流値Iminになり、また、最大電力Pmaxの場合、電流値は最大電流値Imaxになる。
従って、LSIの電源系が許容できる最大の電流変動量ΔImaxは、その最大電流値Imaxから最小電流値Iminを引いたものと等しくなり、ΔImax=Imax-Iminになる。
ここで、電流の変動量が、電源系が許容できる最大の電流変動量ΔImaxを超えない場合、ボードやパッケージの電源系のデカップリングキャパシタ等により、電源ノイズが抑制されるため、動作率の制御を行って電流変動を制御する必要はない。
すなわち、電流評価部22が格納する過去の電流値が、規定値下限ILminよりも大きくて規定値上限ILmaxよりも小さい場合、現在の電流値がどのような値であっても、電流の変動量はΔImaxを超えることはなく、動作率の制御は不要となる。
以下、図10および図11を参照して、本実施例の半導体集積回路における処理の他の例を説明する。まず、図10に示されるように、チップを起動した後、ステップST21において、動作率モニタ部21により、各ユーザー回路モジュール11~14の電力見積り用信号pes1~pes4を受け取って、ユーザー回路1の動作率情報信号peiを出力する。
さらに、ステップST22に進んで、電流評価部22により、動作率情報(pei)を電流値情報(pci)に変換して電流値情報信号pciを格納し、ステップST23に進む。すなわち、図11(b)に示されるように、電流評価部22は、動作率情報信号peiを、A→B→C→D→…と変化する電流値情報信号pciに変換して格納する。以上の処理は、前述した図8と同様である。
次に、ステップST23において、電流変動量判定部23により、電流評価部22が格納している過去の電流値が、規定値下限(下限の規定値)ILmin以下か、或いは、規定値上限(上限の規定値)ILmax以上かどうかのチェックを行う。
そして、ステップST24に進んで、電流変動量判定部23により、過去の電流値が、規定値範囲内、すなわち、規定値下限ILminよりも大きくて規定値上限ILmaxよりも小さいと判定すると、ステップST21に戻る。
ここで、規定値下限ILminおよび規定値上限ILmaxは、電源系で許容可能な電流変動量ΔImaxと、そのLSIの最小電流値Iminと、最大電流値Imaxとから決定する。すなわち、前述した図12から明らかなように、ILminおよびILmaxは、次の式が成立するように決められる。
ILmax>Imin+ΔImax
ILmin<Imax-ΔImax
ILmax>Imin+ΔImax
ILmin<Imax-ΔImax
このように、規定値下限ILminおよび規定値上限ILmaxを決定することにより、電源系で許容可能な電流変動量ΔImaxを超える可能性のない電流遷移が起きる場合には、動作率の制御を行わないようにすることができる。
ここで、ステップST24において、電流変動量判定部23により、過去の電流値が、規定値下限ILmin以下であると判定すると、ステップST25に進む。
ステップST25では、電流変動量判定部23により、電流評価部22が格納している過去の電流値(P1の電流値)と現在の電流値(P0の電流値)との電流差を、制限値と比較する。すなわち、例えば、図11(c)に示されるように、レジスタP1からレジスタP0の値を減算し、その電流差を所定の制限値と比較する。
そして、ステップST26に進んで、電流変動量判定部23により、電流差が制限値以上ではないと判定すると、ステップST21に戻って、上述した処理を繰り返す。
一方、ステップST26において、電流差が制限値以上であると判定すると、ステップST27に進んで、電流変動量判定部23により、電流差制限値超過検出信号cfeをアサートして動作率制御部24に通知して、ステップST28に進む。
ステップST28では、動作率制御部24により、ユーザー回路1における回路モジュールの動作率制御信号opc(opc1~opc4)をアサートして回路の動作率を下降させるように制御して、ステップST29に進む。
具体的に、ステップST28において、動作率制御部24は、例えば、クロック信号の周波数を下げ、プロセッサであれば命令の同時発行数を抑制し、或いは、ウェイト状態にして処理を休止することにより、回路の動作率を下降させる。
具体的に、図11(c)は、P1に保持された1区間前の『B』からP0の『C』を減算した電流差『B-C』が制限値を超えて、電流変動量制限値超過信号cfeが立ち上がり、動作率制御信号opcが所定期間Tadだけ『H』になる様子を示している。
なお、図11(c)では、動作率制御信号opcが『H』になる所定期間Tadは、電源系の共振周波数の周期Trの2/5程度とされている。これは、その期間Tadだけ動作率を低減して電流変動を共振周波数の周期からずらすことができれば任意の期間でよいが、その期間だけLSIの動作を低減させることになるため、期間Tadは短い方が好ましい。
ここで、動作率制御信号opcにより、動作率を下降させる回路モジュールは、1つの回路モジュールに限定されず、複数の回路モジュールを同時に制御して動作率を下降させてもよい。
これにより、図11(d)に示されるように、ユーザー回路1の動作率の上昇が抑制され、具体的に、クロック信号の周波数を下げることにより消費電流が低下すると共に、電流変動が時間方向に延長され、共振周波数の周期Trからずれることになる。すなわち、電源系の共振周波数の周期Trに対応した電流変動が発生しなくなり、ノイズ量が小さくなる。
そして、ステップST29に進んで、動作率制御部24により、電源系の所定の期間(例えば、共振周波数の周期Tr)が経過した後、動作率制御信号opc(opc1~opc4)をネゲートして、ステップST21に戻る。
一方、ステップST24において、電流変動量判定部23により、過去の電流値が、規定値上限ILmax以上であると判定すると、ステップST30に進む。
ステップST30では、電流変動量判定部23により、電流評価部22が格納している過去の電流値(P1の電流値)と現在の電流値(P0の電流値)との電流差を、制限値と比較する。
そして、ステップST31に進んで、電流変動量判定部23により、電流差が制限値以下ではないと判定すると、ステップST21に戻って、上述した処理を繰り返す。
また、ステップST31において、電流差が制限値以下であると判定すると、ステップST32に進んで、電流変動量判定部23により、電流差制限値超過検出信号cfeをアサートして動作率制御部24に通知して、ステップST33に進む。
ステップST33では、動作率制御部24により、ユーザー回路1における回路モジュールの動作率制御信号opc(opc1~opc4)をアサートして回路の動作率を上昇させるように制御して、ステップST34に進む。
そして、ステップST34において、動作率制御部24により、電源系の所定の期間(例えば、共振周波数の周期Tr)が経過した後、動作率制御信号opcをネゲートして、ステップST21に戻る。
なお、電流変動の傾きの制限値は、電源系の共振周波数の周期Trで電流変動が発生することがないように、例えば、|ΔImax/(Tr/2)|となるように決めることができる。
ここで、上述したステップST31~ST34は、図8を参照して説明したステップST14~ST17に相当する。なお、動作率を上昇させる制御は、前述したように、クロックゲーティングのディスエーブル、RAMのチップイネーブル制御の抑止、或いは、知られている他の様々な手法を適用することができる。
さらに、動作率制御信号opcにより動作率を制御する回路モジュールとしては、例えば、必要以上の電力の増加を防止するために、ユーザー回路の電力が最大のときに、クロックやRAMが動作している回路に限定するのが好ましい。
これは、動作率が低い回路のクロックゲーティングを停止することがなくなるため、クロックゲーティングを停止することによる電流値の上昇分を引き下げることができ、最大電力の増加量を小さくすることが可能になる。
そして、本実施例の半導体集積回路によれば、回路の電流変動を、電源系の共振周波数の周期からずらすことで、ノイズの発生を抑制して半導体集積回路の誤動作を低減することが可能になる。また、チップやパッケージ或いはボードに搭載するデカップリングキャパシタを少なくすることにより、電源ノイズ対策のコストを削減することができる。
さらに、クロックゲーティングやRAMのチップイネーブル制御などの低消費電力化手法の実装により発生する電源ノイズを小さく抑制しながら、これらの手法を積極的に導入することにより、半導体集積回路の低消費電力化を図ることが可能になる。また、電源ノイズを小さく抑制することができるため、さらに電源電圧を低くすることが可能になり、半導体集積回路の低消費電力化を図ることができる。
1 ユーザー回路
2 電源ノイズ抑制回路
11~14 回路モジュール
21 動作率モニタ部
22 電流評価部
23 電流変動量判定部
24 動作率制御部
110~140 動作率制御回路
2 電源ノイズ抑制回路
11~14 回路モジュール
21 動作率モニタ部
22 電流評価部
23 電流変動量判定部
24 動作率制御部
110~140 動作率制御回路
Claims (15)
- それぞれが動作率制御回路を含む複数の回路モジュールを有するユーザー回路と、
前記複数の回路モジュールの動作率をモニタして前記ユーザー回路の電流変動量を判定し、該電流変動量の判定結果に従って、前記各動作率制御回路を介して対応する前記回路モジュールの動作率を制御する電源ノイズ抑制回路と、
を有することを特徴とする半導体集積回路。 - 前記電源ノイズ抑制回路は、前記電流変動量が電源系の共振周波数の周期からずれるように前記回路モジュールの動作率を制御する、
ことを特徴とする請求項1に記載の半導体集積回路。 - 前記電源ノイズ抑制回路は、
前記複数の回路モジュールの動作時の電力値と相関の高い信号を受け取って、動作率の情報を示す動作率情報信号を出力する動作率モニタ部と、
前記動作率情報信号を受け取って、対応する電流値の情報を示す電流値情報信号を出力する電流評価部と、
前記電流値情報信号を受け取って、前記電流変動量が制限値を超過したことを示す電流変動量制限値超過信号を出力する電流変動量判定部と、
前記電流変動量制限値超過信号を受け取って、前記動作率制御回路に対して動作率制御信号を出力する動作率制御部と、
を有することを特徴とする請求項1または請求項2に記載の半導体集積回路。 - 前記電流変動量判定部は、前記ユーザー回路における過去の第1電流値と現在の第2電流値との電流差が前記制限値を超過したかどうかを判定し、
前記電流差が前記制限値を超過したと判定すると、前記動作率制御部は、前記回路モジュールの動作率を上昇させる、
ことを特徴とする請求項3に記載の半導体集積回路。 - 前記電流変動量判定部は、前記ユーザー回路における過去の第3電流値が、下限の第1規定値以下か、或いは、上限の第2規定値以上かどうかを判定する、
ことを特徴とする請求項3に記載の半導体集積回路。 - 前記電流変動量判定部は、
前記第3電流値が前記第2規定値以上であると判定すると、前記第3電流値と現在の第4電流値との電流差が前記制限値以下かどうかを判定し、
前記電流差が前記制限値以下であると判定すると、前記動作率制御部は、前記回路モジュールの動作率を上昇させる、
ことを特徴とする請求項5に記載の半導体集積回路。 - 前記電流変動量判定部は、
前記第3電流値が前記第1規定値以下であると判定すると、前記第3電流値と現在の第4電流値との電流差が前記制限値以上かどうかを判定し、
前記電流差が前記制限値以上であると判定すると、前記動作率制御部は、前記回路モジュールの動作率を下降させる、
ことを特徴とする請求項5に記載の半導体集積回路。 - 前記動作率制御部は、前記複数の回路モジュールにおける動作率の低いモジュールのみ動作率を上昇させるように制御する、
ことを特徴とする請求項4または請求項6に記載の半導体集積回路。 - 前記動作率制御部は、クロックゲーティングのディスエーブル、或いは、RAMのチップイネーブル制御の抑止を行って、前記回路モジュールにおける動作率を上昇させる、
ことを特徴とする請求項4または請求項6に記載の半導体集積回路。 - 前記動作率制御部は、クロック信号の周波数を下げ、プロセッサにおける命令の同時発行数を抑制し、或いは、ウェイト状態にして処理を休止することにより、前記回路モジュールにおける動作率を下降させる、
ことを特徴とする請求項7に記載の半導体集積回路。 - 前記動作率制御部は、前記電流変動量における電流の変動周期が、電源系の共振周波数帯からずれるように制御を行う、
ことを特徴とする請求項3乃至請求項10のいずれか1項に記載の半導体集積回路。 - 複数の回路モジュールを有するユーザー回路と、前記回路モジュールの動作率を制御する電源ノイズ抑制回路と、を有する半導体集積回路の制御方法であって、
前記電源ノイズ抑制回路は、前記複数の回路モジュールの動作率から前記ユーザー回路の電流値の変動を求め、該ユーザー回路の電流値の変動が電源系の共振周波数の周期からずれるように前記回路モジュールの動作率を制御する
ことを特徴とする半導体集積回路の制御方法。 - 前記電源ノイズ抑制回路は、
前記複数の回路モジュールの動作時の電力値と相関の高い信号を受け取って、動作率の情報を示す動作率情報信号を生成し、
前記動作率情報信号を受け取って、対応する電流値の情報を示す電流値情報信号を生成し、
前記電流値情報信号を受け取って、前記電流変動量が制限値を超過したことを示す電流変動量制限値超過信号を生成し、
前記電流変動量制限値超過信号を受け取って、前記動作率制御回路に対する動作率制御信号を生成する、
ことを特徴とする請求項12に記載の半導体集積回路の制御方法。 - 前記電源ノイズ抑制回路は、前記ユーザー回路における過去の第1電流値と現在の第2電流値との電流差が前記制限値を超過したとき、前記回路モジュールの動作率を上昇させる、
ことを特徴とする請求項13に記載の半導体集積回路の制御方法。 - 前記電源ノイズ抑制回路は、前記ユーザー回路における過去の第3電流値が、下限の第1規定値以下か、或いは、上限の第2規定値以上かどうかを判定し、
前記第3電流値が前記第2規定値以上であって、前記第3電流値と現在の第4電流値との電流差が前記制限値以下のとき、前記回路モジュールの動作率を上昇させ、
前記第3電流値が前記第1規定値以下であって、前記第3電流値と前記第4電流値との電流差が前記制限値以上のとき、前記回路モジュールの動作率を下降させる、
ことを特徴とする請求項13に記載の半導体集積回路の制御方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013513835A JP5776768B2 (ja) | 2011-05-06 | 2011-05-06 | 半導体集積回路およびその制御方法 |
PCT/JP2011/060596 WO2012153377A1 (ja) | 2011-05-06 | 2011-05-06 | 半導体集積回路およびその制御方法 |
US14/060,204 US9071250B2 (en) | 2011-05-06 | 2013-10-22 | Semiconductor integrated circuit and control method for the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2011/060596 WO2012153377A1 (ja) | 2011-05-06 | 2011-05-06 | 半導体集積回路およびその制御方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
US14/060,204 Continuation US9071250B2 (en) | 2011-05-06 | 2013-10-22 | Semiconductor integrated circuit and control method for the same |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2012153377A1 true WO2012153377A1 (ja) | 2012-11-15 |
Family
ID=47138880
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2011/060596 WO2012153377A1 (ja) | 2011-05-06 | 2011-05-06 | 半導体集積回路およびその制御方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9071250B2 (ja) |
JP (1) | JP5776768B2 (ja) |
WO (1) | WO2012153377A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014225195A (ja) * | 2013-05-17 | 2014-12-04 | 富士通株式会社 | 半導体装置および半導体装置の制御方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7332556B2 (ja) | 2020-09-11 | 2023-08-23 | 株式会社東芝 | 半導体装置 |
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Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6429693B1 (en) | 2000-06-30 | 2002-08-06 | Texas Instruments Incorporated | Digital fractional phase detector |
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JP4667466B2 (ja) | 2005-09-29 | 2011-04-13 | 富士通株式会社 | 消費電力解析方法及び消費電力解析装置 |
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JP5003407B2 (ja) | 2007-10-18 | 2012-08-15 | 日本電気株式会社 | プリント回路基板設計システム、プリント回路基板設計方法及びプログラム |
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-
2011
- 2011-05-06 WO PCT/JP2011/060596 patent/WO2012153377A1/ja active Application Filing
- 2011-05-06 JP JP2013513835A patent/JP5776768B2/ja active Active
-
2013
- 2013-10-22 US US14/060,204 patent/US9071250B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
JP5776768B2 (ja) | 2015-09-09 |
JPWO2012153377A1 (ja) | 2014-07-28 |
US9071250B2 (en) | 2015-06-30 |
US20140049316A1 (en) | 2014-02-20 |
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Ref document number: 11865205 Country of ref document: EP Kind code of ref document: A1 |
|
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|
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|
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