JP4808108B2 - プロセッサシステム - Google Patents
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Description
図1は、第1の実施形態のプロセッサシステムを示すブロック図である。図1に示すように、第1の実施形態のプロセッサシステムは、プロセッサブロック112と、バスコントローラ113と、外部デバイス114と、計測部109と、クロック制御部110と、電源電圧制御部111と、基板電圧制御部105とを備える。プロセッサブロック112は、内部バス102を介してそれぞれ接続されたCPU101、内蔵メモリ103及びキャッシュメモリ104を有する。バスコントローラ113は、CPU101及び外部デバイス114が接続された外部バスを制御する。外部デバイス114は、SDRAM106及びFLASHメモリ107を含む。
CMOS回路の消費電力とクロック周波数及び電源電圧との関係は、リーク電流を無視した場合、以下の式(1)によって表される。
P ∝ K x C x Vdd2 x f …(1)
但し、P:消費電力、K:スイッチング確率、C:トランジスタ容量、Vdd:電源電圧、f:クロック周波数である。
Td ∝ Vdd x C / (Vdd - Vt)2 …(2)
但し、Td:回路遅延、C:負荷容量、Vdd:電源電圧、Vt:トランジスタの閾値電圧である。
Ileak ∝ 10^(-Vt/S) …(3)
但し、Ileak:リーク電流、Vt:トランジスタの閾値電圧、S:サブスレショルド係数(サブスレショルドファクタ)である。
図4は、第2の実施形態のプロセッサシステムが備える計測部及びクロック制御部の内部構成を示すブロック図である。第2の実施形態のプロセッサシステムが第1の実施形態のプロセッサシステムと異なる点は計測部である。この点以外は第1の実施形態と同様である。なお、図4において、図1と共通する構成要素には同じ参照符号が付されている。
102 内部バス
103 内蔵メモリ
104 キャッシュメモリ
105 基板電圧制御部
106 SDRAM
107 FLASHメモリ
109,309 計測部
110 クロック制御部
111 電源電圧制御部
112 プロセッサブロック
113 バスコントローラ
114 外部デバイス
202 命令実行カウンタ
203 クロックカウンタ
204 除算部
205 レジスタ
206 比較部
207 基準値記憶部
208 クロックジェネレータ
209 分周器
210 セレクタ
215 周期判定部
301 タスク情報処理部
401 クロック制御信号判別部
402 電圧制御部
Claims (4)
- 内部メモリを有する処理部と、外部メモリと、前記処理部及び前記外部メモリが接続されたバスを制御するバスコントローラと、を備えたプロセッサシステムであって、
前記処理部の命令実行率を計測する計測部と、
前記計測部で計測された命令実行率に応じたクロック周波数のクロック信号を前記処理部、前記外部メモリ及び前記バスコントローラにそれぞれ供給するクロック制御部と、
前記処理部、前記外部メモリ及び前記バスコントローラにそれぞれ供給されるクロック信号の各クロック周波数に応じて、前記処理部、前記外部メモリ及び前記バスコントローラにそれぞれ供給される電源電圧又は閾値電圧を制御する電圧制御部と、を備え、
前記クロック制御部は、
前記計測部から得られた命令実行率と基準値とを比較する比較部を有し、
前記命令実行率が前記基準値未満になったとき、前記処理部のクロック周波数を下げ、前記外部メモリ及び前記バスコントローラのクロック周波数を上げ、
前記命令実行率が前記基準値以上になったとき、前記処理部のクロック周波数を上げ、前記外部メモリ及び前記バスコントローラのクロック周波数を下げることを特徴とするプロセッサシステム。 - 請求項1に記載のプロセッサシステムであって、
前記電圧制御部は、低いクロック周波数のクロック信号が供給される手段に供給する電源電圧を低くし、高いクロック周波数のクロック信号が供給される手段に供給する電源電圧を高くすることを特徴とするプロセッサシステム。 - 請求項1に記載のプロセッサシステムであって、
前記電圧制御部は、低いクロック周波数のクロック信号が供給される手段が有するトランジスタの閾値電圧を高くし、高いクロック周波数のクロック信号が供給される手段が有するトランジスタの閾値電圧を低くすることを特徴とするプロセッサシステム。 - 請求項1に記載のプロセッサシステムであって、
前記計測部は、前記処理部が行うタスクに関するタスク情報に基づいて、前記処理部におけるタスクの切り替わりを判定するタスク情報処理部を有し、
前記クロック制御部は、タスクが切り替わる毎に、前記処理部、前記外部メモリ及び前記バスコントローラにそれぞれ供給するクロック信号の各クロック周波数を制御することを特徴とするプロセッサシステム。
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