JP4860104B2

JP4860104B2 - 情報処理装置

Info

Publication number: JP4860104B2
Application number: JP2003351021A
Authority: JP
Inventors: 恭史吉川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2003-10-09
Filing date: 2003-10-09
Publication date: 2012-01-25
Anticipated expiration: 2023-10-09
Also published as: JP5029849B2; JP2005115769A; JP2010123133A

Description

本発明は、ＣＰＵおよび外部バスの動作クロックを制御する機能を有する情報処理装置に関する。

従来、所定のクロック周波数にて動作する情報処理装置において、消費電力の低減を図るために、特定の条件下でクロック信号を一時的に停止させる技術が提案されている。この種の技術として、例えば後述の特許文献１に記載されたものがある。
特開２００２−００６９７９号公報

ところで、情報処理装置の一種である携帯電話端末や個人向け携帯情報端末のような携帯端末装置は、装置の電源がＯＮ状態に置かれる間、充電式の２次電池を駆動源として、自己端末機への着信判定などを一定時間間隔で行うことが知られている。

しかしながら、このような携帯端末装置において、電池の消耗を抑制すべくクロックを停止した場合、プログラム処理が不可能となることから装置全体の動作に影響を及ぼすおそれがある。また、クロックの供給を停止させる技術においては、停止期間の動作を補償する機構や、クロックを適正に再開させるための複雑な機構などが必要とされ、低コストおよび省スペース化を図る携帯端末装置には不向きであると考えられる。

本発明は、上記の課題に鑑みてなされたものであり、クロックを停止することなく円滑に消費電力の低減を図り得る情報処理端末を提供することを目的とする。

本発明に係る情報処理装置は、ＣＰＵ、および該ＣＰＵに接続され、該ＣＰＵが使用するデータを記憶するメインメモリを含む情報処理装置であって、
所定周波数の基準クロック信号を発生させるクロック発生部と、
前記基準クロック信号に基づく第１のクロック周波数を前記ＣＰＵに設定するＣＰＵクロック設定部と、
前記基準クロック信号に基づく第２のクロック周波数にて前記ＣＰＵおよび前記メインメモリ間の接続を制御するバス制御部と、
前記第１および第２の各クロック周波数間の比率を制御するための制御信号を前記ＣＰＵおよび前記メインメモリの動作に応じて前記ＣＰＵクロック設定部およびバス制御部に供給するクロック制御部と、
前記メインメモリの特定の記憶領域へのアクセスの有無を前記クロック制御部へ通知する通知部とを備え、
前記クロック制御部は、前記通知部から前記特定の記憶領域へのアクセスがあった旨の通知を受けたとき、第２のクロック周波数を前記アクセスがない時よりも上昇させる制御信号を前記バス制御部へ出力し、
前記クロック制御部が前記バス制御部へ出力する前記制御信号は、第２のクロック周波数を第１のクロック周波数と同一値にするための信号であることを特徴とする。

本発明に係る情報処理装置によれば、ＣＰＵおよびメモリの動作に応じて第１および第２の各クロック周波数間の比率を制御することから、一定の周波数にて動作する場合に比べ、消費電力を効率的に抑制することが可能となる。これにより、例えば携帯端末装置の場合、電池の消耗を抑えることができる。

［実施例１］
図１は、本発明に係る情報処理装置の実施例１の構成を示すブロック図である。実施例１の情報処理装置となる携帯端末装置１０１は、該装置に搭載された２次電池（図示略）から電源の供給を受ける携帯電話機やＰＤＡ（個人向け携帯型情報通信機器）のような装置であり、図１に示すように、演算機能および制御機能等を有するＣＰＵコアの機能を果たすＣＰＵ１１を含むＬＳＩ１０と、ＣＰＵ１１が使用するデータを記憶するメインメモリであるメモリ１２と、電波の送受信処理および変調処理等の無線通信機能を果たす無線通信手段１３とを備える。

ＬＳＩ１０には、ＣＰＵ１１およびメモリ１２間の接続を制御するインタフェースとなるバス制御部１４と、ＣＰＵ１１がメモリ１２から読み出したデータをバッファリングするキャッシュメモリ１５と、ＣＰＵ１１からキャッシュメモリへのデータ要求に対する成否を検知するキャッシュ検知部１６とが設けられている。ＣＰＵ１１は、データ処理を行う際、キャッシュメモリ１５のデータをリード、あるいは、バス制御部１４を介してメモリ１２からデータをリードして処理を実行する。キャッシュ検知部１６は、キャッシュメモリ１５からデータがリードされたとき、キャッシュヒットとの検知結果を出し、リードすべきデータがキャッシュメモリ１５に存在せずメモリ１２からリードされたときはキャッシュミスとの検知結果を出す。

また、ＬＳＩ１０には、図１に示すように、所定周波数ｆ_０（ｆ_０＞０）の基準クロック信号を発生させるクロック発生部１７と、基準クロック信号に基づく第１のクロック周波数となる周波数ｆ_１（ｆ_１＞０）をＣＰＵ１１に設定するＣＰＵクロック設定部１８とが設けられており、クロック発生部１７から出力された基準クロック信号は、ＣＰＵクロック設定部１８およびバス制御部１４へ供給される。ＣＰＵクロック設定部１８は、周波数ｆ_１のクロック信号をＣＰＵ１１へ供給し、バス制御部１４は、第２のクロック周波数となる周波数ｆ_２（ｆ_２＞０）にてメモリ１２を制御する。

さらに、ＬＳＩ１０には、クロック周波数ｆ_１およびｆ_２間の比率を制御するための制御信号をＣＰＵクロック設定部１８およびバス制御部１４に与えるクロック制御部１９が設けられている。本実施例のクロック制御部１９は、キャッシュ検知部１６の検知結果に応じてクロック周波数ｆ_１およびｆ_２間の比率を決定して制御信号を出力し、ＣＰＵクロック設定部１８およびバス制御部１４は、クロック制御部１９からの制御信号に基づきクロック周波数ｆ_１およびｆ_２を設定する。

クロック制御部１９は、周波数の比率を決定するにあたり、ＣＰＵ１１に高速動作が要求されるキャッシュヒット時には、このＣＰＵ１１のクロック周波数ｆ_１を他方のクロック周波数ｆ_２よりも高い値となるように制御する。また、キャッシュミスによりデータをメモリ１２からリードする時は、例えば待ち時間の発生によりＣＰＵ１１の高速動作が無益になる可能性もあることから、このような事象を考慮して、ＣＰＵ１１のクロック周波数ｆ_１をキャッシュヒット時の値よりも下げるように制御する。

実施例１の携帯端末装置１０１の動作例を図２のフローチャートに沿って説明する。以下の例では、クロック発生部１７からの基準クロック信号の周波数ｆ_０を１００ＭＨｚとし、ＣＰＵ１１に高速動作が要求される間、クロック周波数ｆ_１およびｆ_２の比率が２：１に設定されるものとする。

クロック制御部１９は、携帯端末装置１０１の起動当初、あるいは、キャッシュヒットの間は、クロック周波数ｆ_１およびｆ_２の比率が２：１となるように制御信号を出力する（ステップＳ１）。具体的には、クロック制御部１９は、キャッシュ検知部１６からキャッシュヒットとの検知結果を受けると、ＣＰＵクロック設定部１８に対し、ＣＰＵ１１へのクロック信号の周波数ｆ_１を基準クロック信号の周波数ｆ_０と同一の１００ＭＨｚに設定するよう指示する制御信号を送る。また、バス制御部１４に対しては、メモリ１２を制御するためのクロック周波数ｆ_２を、周波数ｆ_０の１／２である５０ＭＨｚに設定するよう指示する制御信号を送る。これにより、ＣＰＵ１１のためのクロック周波数ｆ_１が１００ＭＨｚ、メモリ１２制御のためのクロック周波数ｆ_２が５０ＭＨｚに設定される。

クロック制御部１９は、キャッシュ検知部１６からの検知結果がキャッシュヒットである間は（ステップＳ２：Ｎｏ）、上記の比率２：１を維持するように制御するが、検知結果がキャッシュミスの発生を示すとき（ステップＳ２：Ｙｅｓ）、ＣＰＵクロック設定部１８に対し、クロック周波数ｆ_１を他方のクロック周波数ｆ_２と同一値にするための制御信号、すなわちクロック周波数ｆ_１を基準クロック周波数ｆ_０の１／２である５０ＭＨｚに設定するよう指示する制御信号を送る（ステップＳ３）。ＣＰＵクロック設定部１８は、前記制御信号を受けると、ＣＰＵ１１に供給すべきクロック信号の周波数ｆ_１を１００ＭＨｚから５０ＭＨｚへ切り替える。これにより、クロック周波数ｆ_１およびｆ_２の比率が１：１に設定される。

クロック制御部１９は、キャッシュ検知部１６からの検知結果がキャッシュミスである間は（ステップＳ４：Ｎｏ）、上記の比率１：１を維持するように制御する。そして、メモリ１２からリードされたデータがキャッシュメモリ１５に格納されることにより、再びキャッシュヒットとの検知結果を受けたとき（ステップＳ４：Ｙｅｓ）、ＣＰＵ１１の動作を高速化すべく、クロック周波数ｆ_１およびｆ_２の比率が２：１となるような制御信号を出力する（ステップＳ１）。これにより、クロック周波数ｆ_１が５０ＭＨｚから１００ＭＨｚに切り替えられる。以降、クロック制御部１９は、上述の手順に沿って、携帯端末装置１０１のクロック周波数を制御する。

図３に、上述の例に沿ったクロック周波数ｆ_１およびｆ_２の遷移を示す。図示するように、ＣＰＵ１１は、キャッシュヒットの間は基準クロック信号の周波数ｆ_０と同じ１００ＭＨｚで駆動され、キャッシュミスの発生によりデータをメモリ１２からリードする間は、それまでより低速の５０ＭＨｚのクロック周波数にて駆動される。

なお、上記例の他に、キャッシュメモリ１５への接続がディセーブル（disable）に設定されたときに、クロック周波数ｆ_１を下げるように制御することができる。また、キャッシュヒットの間、バス制御部１４側のクロック周波数ｆ_２を上記例の５０ＭＨｚより低い値に下げるようにしてもよい。

以上説明したように、実施例１の携帯端末装置１０１によれば、キャッシュメモリ１５におけるキャッシュミスの間は、ＣＰＵ１１に対するクロック周波数をメモリ１２制御のクロック周波数と同一となるように低下させることから、クロックを停止させることなく消費電力を低減することができる。これにより、２次電池の消耗を抑制することができる。

［実施例２］
図４は、実施例２の携帯端末装置１０２の構成を示すブロック図である。本実施例のメモリ１２は、図４に示すように、ＣＰＵ１１に要求されたデータのバースト転送を行うバースト処理部１２ａを有し、このバースト処理部１２ａは、バースト転送期間中であることを示す信号をクロック制御部１９へ出力する。本実施例は、クロック制御部１９が、バースト信号の受信を契機にクロック周波数ｆ_１を下げるよう制御するものである。

図５に示すフローチャートに沿って、実施例２の動作例を説明する。クロック制御部１９は、携帯端末装置１０１の起動当初、あるいは、バースト処理部１２ａからバースト信号を受けるまでの間は、クロック周波数ｆ_１が１００ＭＨｚ、クロック周波数ｆ_２が５０ＭＨｚ、すなわち両周波数の比率が２：１となるように制御信号を出力する（ステップＳ１１）。

クロック制御部１９は、上記の比率２：１を維持する間、上記バースト信号を受けることによりバースト転送期間であることを検知したとき（ステップＳ１２：Ｙｅｓ）、実施例１で説明した動作と同様に、ＣＰＵクロック設定部１８に対し、１００ＭＨｚのクロック周波数ｆ_１を他方の５０ＭＨｚのクロック周波数ｆ_２と同一値にするための制御信号を送る。ＣＰＵクロック設定部１８は、前記制御信号を受けると、クロック周波数ｆ_１を１００ＭＨｚから５０ＭＨｚへ切り替える。これにより、クロック周波数ｆ_１およびｆ_２の比率が１：１に設定される（ステップＳ１３）。

クロック制御部１９は、バースト処理部１２ａからバースト信号を受信する間は（ステップＳ１４：Ｎｏ）、上記の比率１：１を維持するように制御する。そして、バースト信号の供給がなくなることによりバースト転送期間の終了を検知すると（ステップＳ１４：Ｙｅｓ）、ＣＰＵ１１の動作を高速化すべく、クロック周波数ｆ_１とｆ_２との比率が２：１となるような制御信号を出力する（ステップＳ１１）。これにより、ＣＰＵ１１のためのクロック周波数ｆ_１が５０ＭＨｚから１００ＭＨｚに切り替えられる。以降、クロック制御部１９は、上述の手順に沿って、携帯端末装置１０２のクロック周波数を制御する。

図６に、上述の例に沿ったクロック周波数の遷移を示す。図示するように、携帯端末装置１０２では、メモリ１２からデータのバースト転送が行われる間、ＣＰＵ１１のクロック周波数ｆ_１は、バス制御部１４が制御するクロック周波数ｆ_２と同一となるように低速化される。

このように、実施例２の携帯端末装置１０２によっても、上述の実施例１と同様な効果を奏する。

［実施例３］
図７は、実施例３の携帯端末装置１０３の構成を示すブロック図である。上記実施例１および２は、クロック周波数を低速化することにより消費電力の抑制を図るものであったが、これに代えて、本実施例では、バス制御部１４側のクロック周波数を一時的に上昇させ、処理時間を短縮させることにより、同様の目的を果たす。

本実施例の携帯端末装置１０３では、ＬＳＩ１０に外部接続するメモリデバイスのような周辺デバイス２０のアクセスを高速化するために、メモリ１２に当該周辺デバイス２０のための特定のメモリ領域を割り当てておく。そして、この領域へのアクセスがある間、バス制御部１４が制御するクロック周波数ｆ_２を上昇させる。

上記の動作を実現するために、メモリ１２の特定のメモリ領域にアクセスがあることをクロック制御部１９に通知する通知部を設ける。この通知部としては、図７に示すように、従来知られたアドレスデコーダ２１を用い、これをＣＰＵ１１およびクロック制御部１９間に介在させる。アドレスデコーダ２１は、周辺デバイス２０のための前記特定領域へのアクセスがあるとき、その旨を示す信号をクロック制御部１９へ出力する。

図８に示すフローチャートに沿って、実施例３の動作例を説明する。クロック制御部１９は、携帯端末装置１０１の起動当初、あるいは、周辺デバイス２０のアクセスがない間は、クロック周波数ｆ_１が１００ＭＨｚ、クロック周波数ｆ_２が５０ＭＨｚ、すなわち両周波数の比率が２：１となるように制御信号を出力する（ステップＳ２１）。

クロック制御部１９は、上記の比率２：１を維持する間、アドレスデコーダ２１からの通知により周辺デバイス２０のアクセスがあることを検知したとき（ステップＳ２２：Ｙｅｓ）、バス制御部１４に対し、現在５０ＭＨｚのクロック周波数ｆ_２を、他方のクロック周波数ｆ_１と同一の１００ＭＨｚに高速化させるための制御信号を送る。バス制御部１４は、前記制御信号を受けると、クロック周波数ｆ_２を５０ＭＨｚから１００ＭＨｚへ切り替える。これにより、クロック周波数ｆ_１およびｆ_２の比率が２：２、すなわち両周波数が同一値に設定される（ステップＳ２３）。

クロック制御部１９は、アドレスデコーダ２１からの通知を受ける間は（ステップＳ２４：Ｎｏ）、上記の比率２：２を維持するように制御する。そして、前記通知がなくなることにより周辺デバイス２０のアクセスが終了したことを検知すると（ステップＳ２４：Ｙｅｓ）、クロック周波数ｆ_２を５０ＭＨｚに戻すべく、バス制御部１４に対し、クロック周波数ｆ_１およびｆ_２の比率が２：１となるような制御信号を出力する（ステップＳ２１）。

図９に、上述の例に沿ったクロック周波数ｆ_１およびｆ_２の遷移を示す。図９に示すように、クロック制御部１９は、メモリ１２に周辺デバイス２０のアクセスがある間、クロック周波数ｆ_２をＣＰＵ１１のクロック周波数ｆ_１と同一値に上昇させる。これにより、周辺デバイス２０に関わるアクセス時間が短縮されることから、携帯端末装置１０３の消費電流の抑制に寄与することができる。

なお、クロック制御部１９が制御するクロック周波数の比率は上記各実施例で説明したものに限らず、例えばクロック周波数ｆ_１およびｆ_２の比率を３：１にする等、適宜設定可能である。

また、上述の各実施例では、消費電力の抑制に好適な情報処理装置として、無線通信を行う携帯電話機やＰＤＡのような２次電池を使用する携帯端末装置を挙げたが、本発明の適用範囲はこれに限らず、例えば、無線通信を行わない汎用のパーソナルコンピュータのような情報処理端末に適用しても上述と同様な効果を得ることができる。

本発明に係る情報処理装置の実施例１の構成を示すブロック図である。実施例１の手順を示すフローチャートである。実施例１のクロック周波数の遷移を説明するための説明図である。本発明に係る情報処理装置の実施例２の構成を示すブロック図である。実施例２の手順を示すフローチャートである。実施例２のクロック周波数の遷移を説明するための説明図である。本発明に係る情報処理装置の実施例３の構成を示すブロック図である。実施例３の手順を示すフローチャートである。実施例３のクロック周波数の遷移を説明するための説明図である。

符号の説明

１０１携帯端末装置
１０ＬＳＩ
１１ＣＰＵ
１２メモリ
１３無線通信手段
１４バス制御部
１５キャッシュメモリ
１６キャッシュ検知部
１７クロック発生部
１８ＣＰＵクロック設定部
１９クロック制御部

Claims

ＣＰＵ、および該ＣＰＵに接続され、該ＣＰＵが使用するデータを記憶するメインメモリを含む情報処理装置であって、
所定周波数の基準クロック信号を発生させるクロック発生部と、
前記基準クロック信号に基づく第１のクロック周波数を前記ＣＰＵに設定するＣＰＵクロック設定部と、
前記基準クロック信号に基づく第２のクロック周波数にて前記ＣＰＵおよび前記メインメモリ間の接続を制御するバス制御部と、
前記第１および第２の各クロック周波数間の比率を制御するための制御信号を前記ＣＰＵおよび前記メインメモリの動作に応じて前記ＣＰＵクロック設定部およびバス制御部に供給するクロック制御部と、
前記メインメモリの特定の記憶領域へのアクセスの有無を前記クロック制御部へ通知する通知部とを備え、
前記クロック制御部は、前記通知部から前記特定の記憶領域へのアクセスがあった旨の通知を受けたとき、第２のクロック周波数を前記アクセスがない時よりも上昇させる制御信号を前記バス制御部へ出力し、
前記クロック制御部が前記バス制御部へ出力する前記制御信号は、第２のクロック周波数を第１のクロック周波数と同一値にするための信号であることを特徴とする情報処理装置。
無線通信を行うための無線通信手段を有する携帯端末装置であることを特徴とする請求項１に記載の情報処理装置。