JP2002278643A - データ処理装置及びその省電力化方法 - Google Patents

Abstract

(57)【要約】 【課題】 データ処理装置において、周辺回路に依存す
ることなく省電力化を図る。 【解決手段】 データ処理装置１０に、ＣＰＵコア部１
２と、ＣＰＵコア部１２からの負荷状態検出信号１００
が発生する時間間隔を検出すると共に、この時間間隔と
基準とする時間間隔とを比較することでＣＰＵコア部１
２の負荷状態を判定し、この判定結果に応じた選択信号
１１０を出力する負荷状態検出部のＷＤＴ１４と、この
選択信号１１０に基づいて被制御部１６であるＣＰＵコ
ア部１２の処理速度を制御する処理速度制御部１８とを
備え、ＣＰＵコア部１２がアイドル状態であるときに
は、処理速度制御部１８が、ＣＰＵコア部１２のクロッ
ク周波数を下げるように制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、省電力化を実現
するためのデータ処理装置及びその方法に関するもので
ある。

【０００２】

【従来の技術】近年、データ処理装置の省電力化が注目
される中、これまで、データ処理装置の省電力化は、そ
の周辺回路である各種ドライバやモデム等が有する省電
力機能により図られていた。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな省電力化方法では、省電力化はデータ処理装置が備
える周辺回路の規模に依存することになる。すなわち、
周辺回路の少ないデータ処理装置において効率的な省電
力化が期待できない。

【０００４】そこで、この出願に係る発明者は、データ
処理装置にＣＰＵが含まれている点に注目し、このＣＰ
Ｕの作動時の省電力化を図れば、周辺回路の規模に依存
せずにデータ処理装置の省電力化が図れるという認識に
至った。

【０００５】従って、この発明は、このような従来の問
題点に鑑みてなされたものであり、周辺回路に依存する
ことなく省電力化を可能にする、データ処理装置の提供
を目的とする。

【０００６】

【課題を解決するための手段】そこで、この発明のデー
タ処理装置は、下記のような構成上の特徴を有する。す
なわち、このデータ処理装置は、ＣＰＵと、負荷状態検
出部と、被制御部と、処理速度制御部とを備える。この
データ処理装置の負荷状態検出部では、ＣＰＵからの負
荷状態検出信号が発生する時間間隔を検出すると共に、
この時間間隔と基準とする時間間隔とを比較することに
よってＣＰＵの負荷状態を判定して、この判定結果に応
じた選択信号を出力する。また、処理速度制御部では、
この選択信号に基づいて被制御部の処理速度を電力消費
の低下を伴うように制御する。

【０００７】このようにすると、ＣＰＵの負荷状態がア
イドル状態であるか若しくは過負荷（ビジー）状態であ
るかを判定することができるので、この判定結果に基づ
いて、被制御部の処理速度を処理速度制御部によって制
御することができる。

【０００８】よって、データ処理装置におけるＣＰＵが
アイドル状態であるとき、被制御部の処理速度を電力消
費の低下を伴うように随時制御することができるので、
効率的な省電力化が可能とされる。

【０００９】

【発明の実施の形態】以下、この発明の各実施の形態に
ついて、図面を参照して説明する。

【００１０】尚、各図は、この発明が理解できる程度に
各構成成分を概略的に示してあるに過ぎず、従って、こ
の発明を図示例に限定するものではない。

【００１１】図１は、この発明に係るデータ処理装置を
説明するための概略的なブロック構成図である。このデ
ータ処理装置１０は、図１に示すように、ＣＰＵとして
のＣＰＵコア部（プロセッサ）１２と、ＣＰＵコア部１
２の負荷状態を検出する負荷状態検出部としてのウォッ
チドッグタイマ（Watch Dog Timer：以下、ＷＤＴと称
する）１４と、被制御部１６と、被制御部１６の処理速
度を制御する処理速度制御部１８とを具えている。これ
らの各構成部分は、共通のクロックで同期駆動する構成
となっている。この構成において、ＣＰＵコア部１２か
らＷＤＴ１４に負荷状態検出信号としてのクリア信号１
００が送られる。ＷＤＴ１４からの出力信号である選択
信号１１０は処理速度制御部１８に供給される。処理速
度制御部１８からの出力信号である制御信号１２０は被
制御部１６に供給される。

【００１２】そこで、先ず、図２を参照して、図１に示
すこの発明に係るデータ処理装置１０のうち、負荷状態
検出部としてのＷＤＴ１４の構成についてより詳細に説
明する。尚、図２は、ＷＤＴ１４の構成を主として説明
するための概略的なブロック構成図である。

【００１３】先ず、負荷状態検出部であるＷＤＴ１４
は、図２に示すように、時間間隔検出部２４と負荷状態
判定部３０とを具えている。時間間隔検出部２４は、Ｃ
ＰＵコア部１２からクリア信号１００が発生する時間間
隔を計数するカウンタ（図示せず）を有する第１カウン
タ部２０、及びカウンタによる計数値Ｔを格納する計数
値格納部２２を備え、クリア信号１００が出力される時
間間隔を検出する。負荷状態判定部３０は、基準の時間
間隔を閾値ＴＲとして設定する閾値設定部２６、及びこ
の閾値ＴＲと時間間隔検出部２４で得られた時間間隔Ｔ
とを比較することによりＣＰＵコア部１２の負荷状態を
判定して選択信号１１０を出力する選択信号判定部２８
を備えている。また、第１カウンタ部２０からの出力信
号である計数値出力信号１３０及び計数値格納要求信号
１４０は、計数値格納部２２に供給される。また、第１
カウンタ部２０からの出力信号である割込み信号１５０
は、ＣＰＵコア部１２に供給される。また、計数値格納
部２２からの出力信号である計数値伝達信号１６０は、
選択信号判定部２８に供給される。また、閾値設定部２
６からの出力信号である閾値伝達信号１７０も、選択信
号判定部２８に供給される。

【００１４】そこで、この発明に係るデータ処理装置の
動作のうち、ＷＤＴ１４から選択信号１１０が出力され
るまでの一連の動作について、図１及び図２を参照して
説明する。

【００１５】ＣＰＵコア部１２は、従来周知の通り、こ
のデータ処理装置１０の動作プログラムによって、定期
的にクリア信号１００を出力する。また、このクリア信
号１００は、ＣＰＵコア部１２がアイドル状態や通常の
負荷状態では、ほぼ一定の周期毎に発生するが、過負荷
状態になるとその状態に応じて発生周期が長くなること
も周知である。

【００１６】また、第１カウンタ部２０に、負荷状態検
出信号の発生周期すなわち発生する時間間隔の最大許容
時間を設計に応じた適切な上限値として設定しておき、
当該時間間隔がこの上限値を越えたときには、ＣＰＵコ
ア部１２に割込み信号１５０を出力するように予め設定
しておく。

【００１７】更に、閾値設定部２６には、時間間隔検出
部２４から送られてくる時間間隔に応じた計数値Ｔをも
とにしてＣＰＵコア部１２の負荷状態を判定するため
に、その判定基準となる閾値ＴＲを予め設定しておく。

【００１８】先ず、図１に示したデータ処理装置に電源
が投入されると、負荷状態検出機能を有したＷＤＴ１４
がＣＰＵコア部１２によって起動される。これに伴い、
図２に示した第１カウンタ部２０におけるカウンタ（図
示せず）が、クロックに同期した一定の周期で計数を開
始する。

【００１９】そして、ＣＰＵコア部１２が正常な動作状
態にある場合、ＣＰＵコア部１２は、予めプログラムさ
れているクリア信号１００発生のための命令を実行する
ため、この命令の実行に伴ってクリア信号１００を第１
カウンタ部２０に順次出力する。

【００２０】そして、クリア信号１００の入力に応答し
て第１カウンタ部２０では、カウンタの計数値がクリア
される。このとき、クリア信号１００は、カウンタがカ
ウントアップするタイミングの逆のエッジで出力される
ものとする。すなわち、例えば、カウンタのカウントア
ップがクロックの立ち上がりで行われるときには、クリ
ア信号１００の出力は、クロックの立ち下がりに揃えら
れる。

【００２１】また、このクリア信号１００の出力と同時
に、計数値格納要求信号１４０が計数値格納部２２に出
力されるため、このクリア時におけるカウンタの計数値
が計数値格納部２２に格納される。

【００２２】更に、ＷＤＴ１４の第１カウンタ部２０に
は、既に説明した通り、ＷＤＴの本来の機能として、ク
リア信号１００が出力される時間間隔の上限値が予め設
定されている。従って、第１カウンタ部２０は、計数動
作をしているときに時間間隔がこの上限値に達したとき
には、従来構成の場合と同様に、ＣＰＵコア部１２を再
起動させる割込み信号１５０を、第１カウンタ部２０か
ら当該ＣＰＵコア部１２に対して出力して、割込み処理
を実行することができるように構成してある。

【００２３】よって、このような構成にすることで、Ｃ
ＰＵコア部１２の暴走の発生を監視かつ抑制することが
できる。

【００２４】次に、計数値格納部２２に格納された計数
値Ｔは、計数値伝達信号１６０により選択信号判定部２
８に出力される。

【００２５】そこで、選択信号判定部２８では、計数値
Ｔが計数値伝達信号１６０により入力されると、閾値設
定部２６から設定閾値ＴＲを読み出す。そして、この選
択信号判定部２８において入力された計数値Ｔと、閾値
設定部２６から閾値伝達信号１７０によって読み出され
た閾値ＴＲとの比較処理が行われる。

【００２６】そこで、以下の各実施の形態では、この発
明のデータ処理装置の実用化を考慮して、ＣＰＵコア部
１２の負荷状態を判定するための基準値である閾値ＴＲ
として第１閾値ＴＲ₁及び第２閾値ＴＲ₂（ＴＲ₁＜Ｔ
Ｒ₂）の２つの閾値を設けた例につき説明するが、この
閾値ＴＲは、最低でも１つ設定されていれば良く、或い
は３つ以上の設計に応じた任意好適な複数の閾値を設定
しても良い。

【００２７】以下の例では、閾値が第１閾値ＴＲ₁及び
第２閾値ＴＲ₂（ＴＲ₁＜ＴＲ₂）の２つであるとする。
この例の場合には、選択信号判定部２８では、入力され
た計数値Ｔが第１閾値ＴＲ₁未満であるときには、ＣＰ
Ｕコア部１２の負荷状態はアイドル状態であると判定す
るように設定されている。また、逆に、入力された計数
値が第２閾値ＴＲ₂の値を越えるときには、ＣＰＵコア
部１２の負荷状態はビジー状態であると判定するように
設定されている。

【００２８】すなわち、このような構成とすることによ
り、クリア信号１００の出力時におけるＣＰＵコア部１
２の負荷状態が、アイドル状態であるか若しくはビジー
状態であるかを判定することができる。

【００２９】従って、ＣＰＵコア部１２の負荷状態の判
定結果に基づく選択信号１１０は、選択信号判定部２８
に入力される計数値Ｔと、閾値ＴＲとの比較判定に応じ
て逐次切替えられる。

【００３０】また、以下の各実施の形態では、選択信号
判定部２８に入力された計数値Ｔが、第１閾値ＴＲ₁以
上であり、かつ、第２閾値ＴＲ₂以下であるとき、すな
わちＣＰＵコア部１２の負荷状態がアイドル状態とビジ
ー状態の中庸である場合は、選択信号１１０の切替えは
行われない。よって、このときの選択信号１１０は、直
前に出力されている選択信号１１０を新たな選択信号１
１０として引き続き採用される。

【００３１】よって、上述の一連の動作を経ることによ
り、ＣＰＵコア部１２の負荷状態の判定結果に応じた選
択信号１１０がＷＤＴ１４から出力される。

【００３２】＜第１の実施の形態＞図３は、この発明の
第１の実施の形態を説明するためのデータ処理装置１０
の概略的なブロック構成図である。この実施の形態で
は、図１における被制御部１６をＣＰＵコア部１２自体
とする。

【００３３】そこで、このデータ処理装置１０は、図３
に示すように、ＣＰＵ及び被制御部１６としてのＣＰＵ
コア部（プロセッサ）１２と、ＣＰＵコア部１２の負荷
状態を検出する負荷状態検出部としてのＷＤＴ１４（詳
細な構成及び動作については前述参照）と、ＣＰＵコア
部１２の処理速度を制御する処理速度制御部１８とを具
えている。既に説明した通り、ＣＰＵコア部１２は、そ
の出力信号であるクリア信号１００を第１カウンタ部２
０へ出力する。ＷＤＴ１４は、その出力信号である選択
信号１１０を処理速度制御部１８へ出力する。処理速度
制御部１８は、その制御信号として、ＣＰＵコア部１２
及びＷＤＴ１４を駆動するクロック（クロック信号若し
くはクロックパルスとも言う。）をクロック線３００、
３１０を経てそれぞれ供給する。

【００３４】更に、この実施の形態では、処理速度制御
部１８は、第１クロック生成部３８と、第１周波数切替
部４４とを具えている。第１クロック生成部３８は、外
部の発振器３２による入力クロックの周波数を逓倍さ
せ、かつ、所定の安定した出力クロックを発生させるＰ
ＬＬ（Phase Locked Loop：フェーズ・ロック・ルー
プ）３４と、ＰＬＬ３４からのクロックに同期して動作
する第２カウンタ部３６とを備えている。この第２カウ
ンタ部３６は、カウンタ（図示せず）を備えていて、Ｃ
ＰＵコア部１２及び第１カウンタ部２０に供給するクロ
ックを生成する。また、第１周波数切替部４４は、ＣＰ
Ｕコア部１２の処理速度であるクロックの周波数を指定
するために、周波数を設定する設定信号を複数備える第
１周波数設定部４０と、上述の選択信号１１０に応じて
この第１周波数設定部４０に設定されている複数の設定
信号から１つを選択する第１周波数選択部４２とを備え
ている。第１周波数設定部４０は、その出力信号である
周波数設定信号１８０を第１周波数選択部４２に供給す
る。第１周波数選択部４２は、その出力信号である周波
数制御信号１９０を第２カウンタ部３６に供給する。
尚、発振器３２からＰＬＬ３４へのクロックの供給は、
クロック線４００を経て行い、また、ＰＬＬ３４から第
２カウンタ部３６へのクロックの供給は、クロック線４
１０を経て行う。

【００３５】次に、第１の実施の形態の動作を図３を参
照して説明する。

【００３６】尚、この実施の形態における第１周波数設
定部４０では、クロックの周波数を低周波数或いは高周
波数に指定するための周波数の設定信号を備えており、
前述のＷＤＴ１４の動作に基づいて出力される選択信号
１１０に応じて、そのいずれかが選択される。

【００３７】そこで、今例えば、ＣＰＵコア部１２の負
荷状態が、選択信号判定部２８における判定によってア
イドル状態であるとされたとき、この選択信号判定部２
８から出力される選択信号１１０が第１周波数選択部４
２に入力される。第１周波数選択部４２は、この選択信
号１１０に応答して第１周波数設定部４０から低周波数
クロックを指定するための周波数設定信号１８０を選択
するので、第１周波数選択部４２から第２カウンタ部３
６に、低周波数のクロックを生成するための周波数制御
信号１９０が供給される。

【００３８】また、逆に、ＣＰＵコア部１２の負荷状態
が、選択信号判定部２８における判定によってビジー状
態であるとされたとき、この選択信号判定部２８から出
力される選択信号１１０が第１周波数選択部４２に入力
される。第１周波数選択部４２は、この選択信号１１０
に応答して第１周波数設定部４０から高周波数クロック
を指定するための周波数設定信号１８０を選択するの
で、第１周波数選択部４２から第２カウンタ部３６に、
高周波数クロックを生成するための周波数制御信号１９
０が供給される。

【００３９】このようにして選択された高または低のい
ずれかの周波数に基づく周波数制御信号１９０が第２カ
ウンタ部３６に入力される。

【００４０】また、このときの高周波数クロックの周波
数とは、従来、データ処理装置の稼働に当たり、ＣＰＵ
コア部に定常的に供給されていたクロックの周波数と同
じ周波数である。

【００４１】そこで、第２カウンタ部３６では、ＰＬＬ
３４において発振器３２から入力されたクロックの周波
数を逓倍して得られるクロック周波数を、この周波数制
御信号１９０に基づいて適宜分周することにより、所望
の周波数のクロックを生成することができる。

【００４２】そして、この生成されたクロックは、クロ
ック線３００を経て被制御部であるＣＰＵコア部１２に
供給される。

【００４３】またこのとき、第２カウンタ部３６では、
第１カウンタ部２０に供給するクロックも生成される。
このクロックの周波数は、ＣＰＵコア部１２に供給され
るクロックの周波数と同じでも良いが、通常は、ＣＰＵ
コア部１２に供給するクロックの周波数を分周させて得
られるクロックが第１カウンタ部２０に供給される。

【００４４】以上のように、この実施の形態では、被制
御部１６をＣＰＵコア部１２とすることにより、ＣＰＵ
コア部１２の負荷状態がアイドル状態のときには、ＣＰ
Ｕコア部１２の処理速度を制御しているクロックの周波
数を、随時低周波数側に切替えることができる。

【００４５】従って、ＣＰＵコア部１２の負荷状態に応
じて、クロックの周波数を適宜切替えることができるの
で、データ処理装置１０のＣＰＵコア部１２における効
率的な省電力化が可能とされる。

【００４６】＜第２の実施の形態＞図４は、この発明の
第２の実施の形態を説明するためのデータ処理装置１０
の概略的なブロック構成図である。この実施の形態にお
いて、図１における被制御部１６を、ＣＰＵコア部１２
と結合される外部メモリ９０とする。

【００４７】また、外部メモリとしては、例えば、プロ
グラムを動作させる上で最低でも必要とされるプログラ
ムメモリ（ＲＯＭまたはＲＡＭ）やデータ格納用メモリ
（ＲＡＭ）などがある。

【００４８】更に、この実施の形態において、図１にお
ける処理速度制御部１８は、この外部メモリ９０とＣＰ
Ｕコア部１２との間において、外部メモリ９０に対する
アクセス信号のタイミング速度の調整機能を有するメモ
リ制御部９２とする。

【００４９】そこで、このデータ処理装置は、図４に示
すように、ＣＰＵとしてのＣＰＵコア部（プロセッサ）
１２と、ＣＰＵコア部１２の負荷状態を検出する負荷状
態検出部としてのＷＤＴ１４（詳細な構成及び動作につ
いては前述参照）と、被制御部１６としての外部メモリ
９０と、外部メモリ９０の処理速度を制御する処理速度
制御部１８としてのメモリ制御部９２と、ＣＰＵコア部
１２及び第１カウンタ部２０を駆動するクロックを生成
する第２クロック生成部４８とを具えている。

【００５０】ＣＰＵコア部１２は、その出力信号である
クリア信号１００を第１カウンタ部２０へ出力する。Ｗ
ＤＴ１４は、その出力信号である選択信号１１０をメモ
リ制御部９２へ出力する。メモリ制御部９２は、その制
御信号であるアクセス信号２００を外部メモリ９０へ出
力する。第２クロック生成部４８は、その制御信号とし
て、ＣＰＵコア部１２及びＷＤＴ１４を駆動するクロッ
ク（クロック信号若しくはクロックパルスとも言う）を
クロック線３２０、３３０を経てそれぞれ供給する。

【００５１】尚、ＣＰＵコア部１２と外部メモリ９０と
が、メモリ制御部９２を介して行うデータの読出し／書
込み等は、制御線群（バス）５００を経て行われる。

【００５２】更に、この実施の形態では、メモリ制御部
９２は、第３クロック生成部５６と、第２周波数切替部
６２と、第１アクセス信号切替部６８とを具えている。
第３クロック生成部５６は、外部の発振器５０による入
力クロックを増幅させ、かつ、所定の安定した出力クロ
ックを発生させるＰＬＬ５２と、ＰＬＬ５２からのクロ
ックに同期して動作する第３カウンタ部５４とを具えて
いる。この第３カウンタ部５４は、カウンタ（図示せ
ず）を備えていて、第１アクセス信号切替部６８に供給
するクロックを生成する。また、第２周波数切替部６２
は、メモリ制御部９２を稼働するクロックの周波数を指
定するために、周波数を設定する設定信号を複数備える
第２周波数設定部５８と、上述の選択信号１１０に応じ
てこの第２周波数設定部５８に設定されている複数の設
定信号から１つを選択する第２周波数選択部６０とを備
えている。第１アクセス信号切替部６８は、タイミング
速度を指定するための信号を予め１つ固定設定している
第１タイミング速度設定部６４と、供給された周波数の
クロックに基づいて当該タイミング速度でアクセス信号
２００を生成する第１アクセス信号生成部６６とを備え
ている。第２周波数設定部５８は、その出力信号である
周波数設定信号１８０を第２周波数選択部６０に供給す
る。第２周波数選択部６０は、その出力信号である周波
数制御信号１９０を第３カウンタ部５４に供給する。第
１タイミング速度設定部６４は、その出力信号であるタ
イミング速度設定信号２１０を第１アクセス信号生成部
６６に供給する。尚、発振器５０からＰＬＬ５２へのク
ロックの供給は、クロック線４００を経て行い、また、
ＰＬＬ５２から第３カウンタ部５４へのクロックの供給
は、クロック線４１０を経て行い、また、第３カウンタ
部５４から第１アクセス信号生成部６６へのクロックの
供給は、クロック線４２０を経て行う。

【００５３】次に、第２の実施の形態の動作を図４を参
照して説明する。

【００５４】尚、この実施の形態における第２周波数設
定部５８では、クロックの周波数を低周波数或いは高周
波数に指定するための周波数の設定信号を備えており、
前述のＷＤＴ１４の動作に基づいて出力される選択信号
１１０に応じて、そのいずれかが選択される。

【００５５】そこで、今例えば、ＣＰＵコア部１２の負
荷状態が、選択信号判定部２８における判定によってア
イドル状態であるとされたとき、この選択信号判定部２
８から出力される選択信号１１０が第２周波数選択部６
０に入力される。第２周波数選択部６０は、この選択信
号１１０に応答して第２周波数設定部５８から低周波数
クロックを指定するための周波数設定信号１８０を選択
するので、第２周波数選択部６０から第３カウンタ部５
４に、低周波数のクロックを生成するための周波数設定
信号１９０が供給される。

【００５６】また、逆に、ＣＰＵコア部１２の負荷状態
が、選択信号判定部２８における判定によってビジー状
態であるとされたとき、この選択信号判定部２８から出
力される選択信号１１０が第２周波数選択部６０に入力
される。第２周波数選択部６０は、この選択信号１１０
に応答して第２周波数設定部５８から高周波数クロック
を指定するための周波数設定信号１８０を選択するの
で、第２周波数選択部６０から第３カウンタ部５４に、
高周波数のクロックを生成するための周波数設定信号１
９０が供給される。

【００５７】このようにして選択された高または低のい
ずれかの周波数に基づく周波数制御信号１９０が、第３
カウンタ部５４に入力される。

【００５８】また、このときの高周波数クロックの周波
数とは、従来、データ処理装置の稼働に当たり、ＣＰＵ
コア部に定常的に供給されていたクロックの周波数と同
じ周波数である。

【００５９】そして、第３カウンタ部５４では、ＰＬＬ
５２において発振器５０から入力されたクロックの周波
数を逓倍して得られるクロックの周波数を、この周波数
制御信号１９０に基づいて適宜分周することにより、所
望の周波数のクロックを生成することができる。

【００６０】そして、この生成されたクロックは、クロ
ック線４２０を経て第１アクセス信号生成部６６に供給
される。

【００６１】そして、第１アクセス信号生成部６６で
は、この供給されたクロック周波数をもとに、第１タイ
ミング速度設定部６４から供給されるタイミング速度設
定信号２１０に基づくアクセス信号２００が生成され
る。

【００６２】また、ＣＰＵコア部１２が外部メモリ９０
にアクセスするに当たり、ＣＰＵコア部１２を駆動する
クロックと、メモリ制御部９２を駆動するクロックの周
波数とは共に同期している（図示せず）。

【００６３】以上のように、この実施の形態では、ＣＰ
Ｕコア部１２の負荷状態がアイドル状態のときには、メ
モリ制御部９２を駆動しているクロックの周波数を低周
波数側に随時切替えることができる。

【００６４】よって、ＣＰＵコア部１２の負荷状態がア
イドル状態のときには、外部メモリ９０の処理速度を制
御しているアクセス信号２００のタイミング速度を下げ
ることができるので、外部メモリ９０に対するアクセス
タイムを長くすることができる。

【００６５】従って、ＣＰＵコア部１２の負荷状態に応
じて、アクセス信号２００のタイミング速度を適宜切替
えることができるので、データ処理装置１０の外部メモ
リ９０における効率的な省電力化が可能とされる。

【００６６】＜第３の実施の形態＞図５は、この発明の
第３の実施の形態を説明するためのデータ処理装置１０
の概略的なブロック構成図である。この実施の形態にお
いて、図１における被制御部１６を、第２の実施の形態
と同様に、ＣＰＵコア部１２と結合される外部メモリ９
０とする。

【００６７】また、この実施の形態でも、図１における
処理速度制御部１８を、第２の実施の形態と同様に、外
部メモリ９０とＣＰＵコア部１２との間において、外部
メモリ９０に対するアクセス信号のタイミング速度の調
整機能を有するメモリ制御部９２とする。

【００６８】そこで、このデータ処理装置は、図５に示
すように、ＣＰＵとしてのＣＰＵコア部（プロセッサ）
１２と、ＣＰＵコア部１２の負荷状態を検出する負荷状
態検出部としてのＷＤＴ１４（詳細な構成及び動作につ
いては前述参照）と、被制御部１６としての外部メモリ
９０と、外部メモリ９０の処理速度を制御する処理速度
制御部１８としてのメモリ制御部９２と、ＣＰＵコア部
１２及び第１カウンタ部２０を駆動するクロックを生成
する第２クロック生成部４８とを具えている。

【００６９】ＣＰＵコア部１２は、その出力信号である
クリア信号１００を第１カウンタ部２０へ出力する。Ｗ
ＤＴ１４は、その出力信号である選択信号１１０をメモ
リ制御部９２へ出力する。メモリ制御部９２は、その制
御信号であるアクセス信号２００を外部メモリ９０へ出
力する。第２クロック生成部４８は、その制御信号とし
て、ＣＰＵコア部１２及びＷＤＴ１４を駆動するクロッ
ク（クロック信号若しくはクロックパルスとも言う）を
クロック線３２０、３３０を経てそれぞれ供給する。

【００７０】尚、ＣＰＵコア部１２と外部メモリ９０と
が、メモリ制御部９２を介して行うデータの読出し／書
込み等は、制御線群（バス）５００を経て行われる。

【００７１】更に、この実施の形態では、メモリ制御部
９２は、第４クロック生成部７２と、第２アクセス信号
切替部８０とを具えている。第４クロック生成部７２
は、外部の発振器５０による入力クロックを逓倍させ、
かつ、所定の安定した出力クロックを発生させるＰＬＬ
５２と、ＰＬＬ５２からのクロックに同期して動作する
第４カウンタ部７０とを具えている。また、この第４カ
ウンタ部７０は、カウンタ（図示せず）を備えていて、
第２アクセス信号切替部８０に供給するクロックを生成
する。

【００７２】また、第２アクセス信号切替部８０は、選
択信号１１０に基づいて、アクセス信号２００のタイミ
ング速度を切り替えるための設定信号を出力するタイミ
ング速度切替部８２と、この設定信号に基づいて第４ク
ロック生成部７２で生成されたクロックをもとにアクセ
ス信号２００を生成する第２アクセス信号生成部７８と
を備えている。

【００７３】タイミング速度切替部８２は、メモリ制御
部９２が生成するアクセス信号２００のタイミング速度
を指定するために、タイミング速度を設定する設定信号
を複数備える第２タイミング速度設定部７４と、上述の
選択信号に応じてこの第２タイミング速度設定部７４に
設定されている複数の設定信号から１つを選択するタイ
ミング速度選択部７６とを備えている。第２タイミング
速度設定部７４は、その出力信号であるタイミング速度
設定信号２２０をタイミング速度選択部７６に供給す
る。タイミング速度選択部７６は、その出力信号である
タイミング速度制御信号２３０を第２アクセス信号生成
部７８に供給する。尚、発振器５０からＰＬＬ５２への
クロックの供給は、クロック線４００を経て行い、ま
た、ＰＬＬ５２から第４カウンタ部７０へのクロックの
供給は、クロック線４１０を経て行い、また、第４カウ
ンタ部７０から第２アクセス信号生成部７８へのクロッ
クの供給は、クロック線４３０を経て行う。

【００７４】次に、第３の実施の形態の動作を図５を参
照して説明する。

【００７５】尚、この実施の形態における第２タイミン
グ速度設定部７４では、アクセス信号２００のタイミン
グ速度を低速或いは高速に指定するための設定信号を備
えており、前述のＷＤＴ１４の動作に基づいて出力され
る選択信号１１０に応じて、そのいずれかが選択され
る。

【００７６】そこで、今例えば、ＣＰＵコア部１２の負
荷状態が、選択信号判定部２８における判定によってア
イドル状態であるとされたとき、この選択信号判定部２
８から出力される選択信号１１０がタイミング速度選択
部７６に入力される。タイミング速度選択部７６は、こ
の選択信号１１０に応答して第２タイミング速度設定部
７４から低速タイミングを指定するためのタイミング速
度設定信号２２０を選択するので、タイミング速度選択
部７６から第２アクセス信号生成部７８に、低速タイミ
ングを生成するためのタイミング速度制御信号２３０が
供給される。

【００７７】また、逆に、ＣＰＵコア部１２の負荷状態
が、選択信号判定部２８における判定によってビジー状
態であるとされたとき、この選択信号判定部２８から出
力される選択信号１１０がタイミング速度選択部７６に
入力される。タイミング速度選択部７６は、この選択信
号１１０に応答して第２タイミング速度設定部７４から
高速タイミングを指定するためのタイミング速度設定信
号２２０を選択するので、タイミング速度選択部から第
２アクセス信号生成部７８に、高速タイミングを生成す
るためのタイミング速度制御信号２３０が供給される。

【００７８】このようにして選択された高速または低速
のいずれかのタイミング速度に基づくタイミング速度制
御信号２３０が、第２アクセス信号生成部７８に入力さ
れる。る。

【００７９】そして、第４カウンタ部７０では、ＰＬＬ
５２において発振器５０から入力されたクロックの周波
数を逓倍して得られるクロックの周波数を、適宜分周す
ることにより、所定の周波数のクロックを生成すること
ができる。

【００８０】そして、この生成されたクロックは、クロ
ック線４３０を経て第２アクセス信号生成部７８に供給
される。

【００８１】そして、第２アクセス信号生成部７８で
は、この供給されたクロック周波数をもとに、タイミン
グ速度選択部７６から供給されるタイミング速度制御信
号２３０に基づくアクセス信号２００が生成される。

【００８２】また、この実施の形態の第２アクセス信号
生成部７８では、外部メモリ９０のうちタイミング規格
の厳しい外部メモリ９０へのタイミング速度を、ＣＰＵ
コア部１２の負荷状態に関わらず、定常的に高速タイミ
ングとする機能を有している。

【００８３】また、このときのアクセス信号２００の高
速タイミングとは、従来、データ処理装置の稼働に当た
り、メモリ制御部で定常的に生成されていたタイミング
速度と同じタイミング速度である。

【００８４】また、ＣＰＵコア部１２が外部メモリ９０
にアクセスするに当たり、ＣＰＵコア部１２を駆動する
クロックと、メモリ制御部９２を駆動するクロックの周
波数とは共に同期している（図示せず）。

【００８５】以上のように、この実施の形態では、第２
の実施の形態と同様に、ＣＰＵコア部１２の負荷状態が
アイドル状態のときには、メモリ制御部９２においてア
クセス信号２００のタイミング速度を、随時低速側に切
り替えることができる。

【００８６】また、この実施の形態において、メモリ制
御部９２では、第２アクセス信号生成部７８に供給され
るクロックの周波数を変えることなく、アクセス信号２
００のタイミング速度を適宜切替えることが可能とされ
る。

【００８７】よって、ＣＰＵコア部１２の負荷状態がア
イドル状態のときには、外部メモリ９０の処理速度を制
御しているアクセス信号２００のタイミング速度を下げ
ることができるので、外部メモリ９０に対するアクセス
タイムを長くすることができる。

【００８８】従って、ＣＰＵコア部１２の負荷状態に応
じて、アクセス信号２００のタイミング速度を適宜切替
えることができるので、データ処理装置１０の外部メモ
リ９０における効率的な省電力化が可能とされる。

【００８９】更に、この実施の形態では、ＣＰＵコア部
１２の負荷状態がアイドル状態であることに伴いアクセ
スタイムを長くさせても、外部メモリ９０の中にはタイ
ミング速度がこれまでと変化しない箇所を部分的に作る
ことができる機能が付与されている。

【００９０】よって、メモリ制御部９２を駆動するクロ
ックの周波数を低周波数側に切り替えることで、全ての
外部メモリ９０に対するアクセス信号２００のタイミン
グ速度を一律に低下させる第２の実施の形態よりも、外
部メモリへの動作保証に対する懸念がない。

【００９１】従って、データ処理装置１０のタイミング
規格の厳しい外部メモリ９０を有する外部メモリ９０で
も、効率的な省電力化が可能とされる。

【００９２】以上、この発明の実施の形態を図に沿って
説明したが、この発明は、前述の実施の形態において示
された事項に限定されない。よって、特許請求の範囲及
び発明の詳細な説明の記載、並びに周知の技術に基づい
て、当業者がその変更・応用を行うことができる範囲が
含まれる。

【００９３】例えば、この発明では、時間間隔検出部２
４において、カウンタを備える第１カウンタ部２０は、
より詳しくはクリアレジスタを備える構成であっても良
い。このとき、ＣＰＵコア部１２から第１カウンタ部２
０に出力されるクリア信号１００が、先ず、第１カウン
タ部２０内のクリアレジスタに供給される。そして、ク
リアレジスタからカウンタに出力されるクリア要求信号
によって、カウンタの計数値がクリアされるとしても良
い。

【００９４】また、負荷状態検出部はＷＤＴ１４のみに
限られるものではない。すなわち、割込み処理等のＷＤ
Ｔ１４本来の機能を備えていなくても、上述の様に負荷
状態を検出することにより、選択信号１１０を出力でき
る手段を備えていていれば良い。

【００９５】また、第１の実施の形態において、ＣＰＵ
コア部１２は、処理速度制御部１８の第２カウンタ部３
６から供給されるクロックの周波数を、更に可変するた
めの手段を備えていても良い。

【００９６】また、第１周波数設定部４０及び第２周波
数設定部５８に予め備えられているクロックの周波数を
低周波数或いは高周波数に指定するための周波数の設定
信号は２つに限られるものではない。よって、指定する
クロックの周波数を更に細分化させるために、第１周波
数設定部４０及び第２周波数設定部５８に周波数の設定
信号を３つ以上備えた構成であっても同様の効果を期待
できる。

【００９７】また、第２タイミング速度設定部７４に予
め備えられているアクセス信号２００のタイミング速度
を低速或いは高速に指定するための設定信号も、同様に
２つに限られるものではない。よって、指定するアクセ
ス信号２００のタイミング速度を更に細分化させるため
に、第２タイミング速度設定部７４にタイミング速度の
設定信号を３つ以上備えた構成であっても同様の効果を
期待できる。

【００９８】また、外部からデータ処理装置１０への入
力クロックとして、発振器３２、５０の例を示したが、
これらは単に周知の水晶発振器やセラミック発振器等に
限られるものではなく、クロックを供給する他のユニッ
トであっても良い。

【００９９】また、各実施の形態は、データ処理装置１
０のうち、ＣＰＵコア部１２若しくは外部メモリ９０の
処理速度のどちらかを制御することにより省電力化を図
っているが、各実施の形態を組み合わせた構成であって
も同様の効果を期待できる。

【０１００】

【発明の効果】以上、詳述したようにこの発明によれ
ば、ＣＰＵの負荷状態がアイドル状態であるか若しくは
過負荷（ビジー）状態であるかを判定することができる
ので、この判定結果に基づいて、被制御部の処理速度を
処理速度制御部によって制御することができる。

【０１０１】よって、データ処理装置におけるＣＰＵの
負荷状態がアイドル状態であると判定されたとき、被制
御部の処理速度を電力消費の低下を伴うように随時制御
することができるので効率的な省電力化が可能とされ
る。

【図面の簡単な説明】

【図１】この発明に係るデータ処理装置の概略的なブロ
ック構成図である。

【図２】図１のより具体的な構成例を示す概略的なブロ
ック構成図である。

【図３】この発明の実施の形態のデータ処理装置の概略
的なブロック構成図である。

【図４】この発明の実施の形態のデータ処理装置の概略
的なブロック構成図である。

【図５】この発明の実施の形態のデータ処理装置の概略
的なブロック構成図である。

【符号の説明】

１０：データ処理装置 １２：ＣＰＵコア部 １４：ＷＤＴ １６：被制御部 １８：処理速度制御部 ２０：第１カウンタ部 ２２：計数値格納部 ２４：時間間隔検出部 ２６：閾値設定部 ２８：選択信号判定部 ３０：負荷状態判定部 ３２、５０：発振器 ３４、５２：ＰＬＬ ３６：第２カウンタ部 ３８：第１クロック生成部 ４０：第１周波数設定部 ４２：第１周波数選択部 ４４：第１周波数切替部 ４８：第２クロック生成部 ５４：第３カウンタ部 ５６：第３クロック生成部 ５８：第２周波数設定部 ６０：第２周波数選択部 ６２：第２周波数切替部 ６４：第１タイミング速度設定部 ６６：第１アクセス信号生成部 ６８：第１アクセス信号切替部 ７０：第４カウンタ部 ７２：第４クロック生成部 ７４：第２タイミング速度設定部 ７６：タイミング速度選択部 ７８：第２アクセス信号生成部 ８０：第２アクセス信号切替部 ８２：タイミング速度切替部 ９０：外部メモリ ９２：メモリ制御部 １００：クリア信号 １１０：選択信号 １２０：制御信号 １３０：計数値出力信号 １４０：計数値格納要求信号 １５０：割込み信号 １６０：計数値伝達信号 １７０：閾値伝達信号 １８０：周波数設定信号 １９０：周波数制御信号 ２００：アクセス信号 ２１０：タイミング速度設定信号 ２２０：タイミング速度設定信号 ２３０：タイミング速度制御信号 ３００、３１０、３２０、３３０：クロック線 ４００、４１０、４２０、４３０：クロック線 ５００：制御線群

Claims (21)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵと、 該ＣＰＵからの負荷状態検出信号が発生する時間間隔を
   検出すると共に、前記時間間隔と基準の時間間隔とを比
   較することによって前記ＣＰＵの負荷状態を判定して、
   この判定結果に応じた選択信号を出力する負荷状態検出
   部と、 処理速度が制御される被制御部と、 前記選択信号に基づいて前記被制御部の前記処理速度を
   電力消費の低下を伴うように制御する処理速度制御部と
   を備えることを特徴とするデータ処理装置。
2. 【請求項２】 請求項１に記載のデータ処理装置におい
   て、前記負荷状態検出部は、前記時間間隔を検出する時
   間間隔検出部と、前記ＣＰＵの前記負荷状態を判定する
   負荷状態判定部とを備えることを特徴とするデータ処理
   装置。
3. 【請求項３】 請求項２に記載のデータ処理装置におい
   て、前記時間間隔検出部は、前記負荷状態検出信号の発
   生する前記時間間隔を計数するカウンタを有するカウン
   タ部と、前記カウンタによる計数値を格納する計数値格
   納部とを備えることを特徴とするデータ処理装置。
4. 【請求項４】 請求項２または３に記載のデータ処理装
   置において、前記時間間隔検出部は、更に、前記時間間
   隔の上限値が設定されていて、前記時間間隔が前記上限
   値に達したときに前記ＣＰＵを再起動させるための割込
   み処理を実行することを特徴とするデータ処理装置。
5. 【請求項５】 請求項２に記載のデータ処理装置におい
   て、前記負荷状態判定部は、前記基準の時間間隔を閾値
   として設定する閾値設定部と、前記閾値と前記時間間隔
   検出部で得られる前記時間間隔とを比較して、前記選択
   信号を出力するための選択信号判定部とを備えることを
   特徴とするデータ処理装置。
6. 【請求項６】 請求項５に記載のデータ処理装置におい
   て、前記閾値設定部は、最少でも前記閾値を１つ有する
   ことを特徴とするデータ処理装置。
7. 【請求項７】 請求項６に記載のデータ処理装置におい
   て、前記選択信号判定部は、前記時間間隔が前記閾値を
   越える値である時には、前記ＣＰＵを過負荷状態と判定
   すると共に前記過負荷状態に応じた前記選択信号を出力
   して、前記時間間隔が前記閾値未満の値であるときに
   は、前記ＣＰＵをアイドル状態と判断すると共に前記ア
   イドル状態に応じた前記選択信号を出力することを特徴
   とするデータ処理装置。
8. 【請求項８】 請求項５に記載のデータ処理装置におい
   て、前記閾値設定部は、前記閾値として第１閾値及び第
   ２閾値（第１閾値＜第２閾値）を有することを特徴とす
   るデータ処理装置。
9. 【請求項９】 請求項８に記載のデータ処理装置におい
   て、前記選択信号判定部は、前記時間間隔が前記第２閾
   値を越える値である時には、前記ＣＰＵを過負荷状態と
   判定すると共に前記過負荷状態に応じた前記選択信号を
   出力して、前記時間間隔が前記第１閾値未満の値である
   ときには、前記ＣＰＵをアイドル状態と判断すると共に
   前記アイドル状態に応じた前記選択信号を出力すること
   を特徴とするデータ処理装置。
10. 【請求項１０】 請求項１から９のいずれか１項に記載
    のデータ処理装置において、前記被制御部は、前記ＣＰ
    Ｕとすることを特徴とするデータ処理装置。
11. 【請求項１１】 請求項１０に記載のデータ処理装置に
    おいて、前記処理速度制御部は、前記ＣＰＵを駆動する
    クロックを生成する第１クロック生成部と、前記選択信
    号に基づいて前記クロックの周波数を切替えるための信
    号を出力することにより前記ＣＰＵの前記処理速度を制
    御する第１周波数切替部とを備えることを特徴とするデ
    ータ処理装置。
12. 【請求項１２】 請求項１１に記載のデータ処理装置に
    おいて、前記第１周波数切替部は、前記ＣＰＵの前記処
    理速度である前記クロックの周波数を指定するための設
    定信号を複数備える第１周波数設定部と、前記選択信号
    に応じて前記第１周波数設定部に設定される複数の前記
    設定信号から１つを選択する第１周波数選択部とを備え
    ることを特徴とするデータ処理装置。
13. 【請求項１３】 請求項１から９のいずれか１項に記載
    のデータ処理装置において、前記被制御部は、前記ＣＰ
    Ｕと結合される外部メモリであることを特徴とするデー
    タ処理装置。
14. 【請求項１４】 請求項１３に記載のデータ処理装置に
    おいて、前記処理速度制御部は、前記外部メモリと前記
    ＣＰＵとの間において、前記外部メモリに対するアクセ
    ス信号のタイミング速度の調整機能を有するメモリ制御
    部であることを特徴とするデータ処理装置。
15. 【請求項１５】 請求項１４に記載のデータ処理装置に
    おいて、前記メモリ制御部は、該メモリ制御部を駆動す
    るクロックを生成する第３クロック生成部と、前記選択
    信号に基づいて前記第３クロック生成部が生成する前記
    クロックの周波数を切替えるための信号を出力する第２
    周波数切替部と、前記周波数に基づいて前記アクセス信
    号を生成することにより前記外部メモリの前記処理速度
    を制御する第１アクセス信号切替部とを備えることを特
    徴とするデータ処理装置。
16. 【請求項１６】 請求項１５に記載のデータ処理装置に
    おいて、前記第２周波数切替部は、前記メモリ制御部を
    駆動する前記クロックの周波数を指定するための設定信
    号を複数備える第２周波数設定部と、前記選択信号に応
    じて前記第２周波数設定部に設定された複数の前記設定
    信号から１つを選択する第２周波数選択部とを備えるこ
    とを特徴とするデータ処理装置。
17. 【請求項１７】 請求項１５に記載のデータ処理装置に
    おいて、前記第１アクセス信号切替部は、前記タイミン
    グ速度を指定するための設定信号を予め１つ備える第１
    タイミング速度設定部と、前記設定信号により前記アク
    セス信号を生成する第１アクセス信号生成部とを備える
    ことを特徴とするデータ処理装置。
18. 【請求項１８】 請求項１４に記載のデータ処理装置に
    おいて、前記メモリ制御部は、該メモリ制御部を駆動す
    るクロックを生成する第４クロック生成部と、前記選択
    信号に基づいて前記第４クロック生成部が生成する前記
    クロックの周波数によって前記アクセス信号を生成する
    第２アクセス信号切替部とを備えることを特徴とするデ
    ータ処理装置。
19. 【請求項１９】 請求項１８に記載のデータ処理装置に
    おいて、前記第２アクセス信号切替部は、前記選択信号
    に基づいて前記アクセス信号の前記タイミング速度を切
    替えるための信号を出力するタイミング速度切替部と、
    前記タイミング速度に基づいて前記アクセス信号を生成
    することにより前記外部メモリの前記処理速度を制御す
    る第２アクセス信号生成部とを備えることを特徴とする
    データ処理装置。
20. 【請求項２０】 請求項１９に記載のデータ処理装置に
    おいて、前記タイミング速度切替部は、前記メモリ制御
    部の前記処理速度である前記タイミング速度を指定する
    ための設定信号を複数備える第２タイミング速度設定部
    と、前記選択信号に応じて前記第２タイミング速度設定
    部に設定される複数の設定信号から１つを選択するタイ
    ミング速度選択部とを備えることを特徴とするデータ処
    理装置。
21. 【請求項２１】 ＣＰＵからの負荷状態検出信号が発生
    する時間間隔を検出する第１工程と、 前記時間間隔と基準の時間間隔とを比較することで前記
    ＣＰＵの負荷状態を判定する第２工程と、 この判定結果に応じた選択信号を出力する第３工程と、 前記選択信号に基づいて被制御部の前記処理速度を電力
    消費の低下を伴うように制御する第４工程とを含むこと
    を特徴とするデータ処理装置の省電力化方法。