JP4177504B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP4177504B2 JP4177504B2 JP02747399A JP2747399A JP4177504B2 JP 4177504 B2 JP4177504 B2 JP 4177504B2 JP 02747399 A JP02747399 A JP 02747399A JP 2747399 A JP2747399 A JP 2747399A JP 4177504 B2 JP4177504 B2 JP 4177504B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- slew
- semiconductor integrated
- voltage
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、低電圧動作が可能な半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路の動作時の消費電力は、主に静電容量と動作電圧と動作周波数との積で決まり、特に、動作電圧（電源電圧）の２乗に比例する。したがって、半導体集積回路の消費電力を下げるために、動作電圧を下げることの効果は大きい。そこで、従来から半導体集積回路の低電圧動作のための種々の工夫がなされている。
【０００３】
例えば、特開平８−１８１５９３号公報には、半導体集積回路のダミー回路と電圧レギュレータを用い、クリティカルパスが誤動作しない最低限の電圧を実回路に供給することによって消費電力を低減する半導体集積回路が開示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、集積回路全体の電源電圧を低くすると以下のような問題が生じる。電源電圧を低くしていくと、消費電流が少なくなる一方、各ゲートの遅延時間や、配線容量（負荷容量）に起因する遅延時間が増大する。特に配線容量（負荷容量）に起因する遅延時間については配線容量（負荷容量）の正確な見積りが難しいため、相対的なタイミングスキューが発生する。例えば同期式の半導体集積回路において、基準クロックにより各ブロック間の同期をとることが正常な動作にとって必要であり、ブロック間のクロックスキューは誤動作の大きな原因となる。
【０００５】
クロック配線は集積回路の内部を縦横無尽に引き回されており、設計段階で負荷容量を考慮してすべてのブロック間でスキューを正確に０に合わせ込むことは非常に困難である。このような状態で電源電圧を下げた場合、上記のように負荷のバランスが崩れてブロック間の遅延量の差が大きくなり、誤動作発生の原因となる。
【０００６】
また、低速のゲートを用いて設計された回路において、伝搬する波形のスリュー（過渡応答の傾き）が急峻でなくなる、つまり、出力波形が鈍ってくると、プロセス条件の変動により内部回路のしきい値が変化した場合、波形の傾きが遅延時間に与える影響が大きいため、タイミング設計が著しく複雑になる。
【０００７】
本発明の目的は、上述のような従来の欠点を解決して低電圧動作が可能な半導体集積回路を提供することになる。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明による半導体集積回路は、デジタル処理回路と、前記デジタル処理回路の出力を入力とする駆動回路と、前記駆動回路の出力波形における過渡応答の傾きを判定し、その判定結果に基づいて前記傾きを調整するスリュー調整手段とを備え、前記スリュー調整手段は、半導体集積回路全体のモードをスリュー調整モードと通常動作モードのいずれかに切り替え、前記スリュー調整モードにおいて、スリューを自己調整した後に、前記通常動作モードに切り替えるモード制御回路と、前記駆動回路の出力波形における過渡応答の傾きを判定する傾斜判定回路とを有し、前記傾斜判定回路の判定結果に基づいて、前記傾きを調整することを特徴とする。
【０００９】
上記構成により、駆動回路の出力波形のスリューのばらつきに起因するタイミングスキューを調整して、同期式集積回路の安定動作を実現することができ、また、半導体集積回路のスリュー自己調整を行った後、通常動作モードに切り替えることにより、確実にスリュー調整を実行することができる。
【００１２】
また、前記スリュー調整手段が、前記傾斜判定回路の判定結果に基づいて、前記駆動回路に供給される電源電圧を制御する電源電圧制御回路を含むことが好ましい。
【００１３】
上記構成により、スリュー調整手段が、駆動回路の出力波形における過渡応答の傾きを判定した結果に基づいて駆動回路に供給する電源電圧を調整できるので、スリューの大きさを所定範囲内に抑え得るもっとも低い電圧を駆動電圧とすることができ、半導体装置の低消費電力化を実現することができる。
【００１４】
また、前記傾斜判定回路が、入力された信号電圧を第１の基準電圧と比較する第１の比較器と、前記信号電圧を第２の基準電圧と比較する第２の比較器と、前記第１の比較器の出力にしたがって計時を開始するタイマーとを含むことが好ましい。
【００１５】
上記構成により、２つの比較器からの出力変化とタイマーより、信号電圧が所定の第１の基準電圧から第２の基準電圧に立ち上がるまでの時間を確実に計測でき、スリューの大きさが所定範囲内にあるかどうかを検知することができる。
【００１６】
また、前記駆動回路が、前記デジタル処理回路の出力電圧を前記電源電圧制御回路から供給される電圧へ変換するレベルシフタを含むことが好ましい。
【００１７】
上記構成により、特に処理手段を小さい駆動電圧により動作させた場合でも、駆動回路の出力を完全にカットオフすることができる。したがって、処理手段の電源電圧を最低限の電圧まで低下させることができる。
【００１８】
また、複数の駆動回路を有し、前記複数の駆動回路をグループ化し、それぞれのグループに前記スリュー調整手段が備えられ、前記スリュー調整手段のすべてのスリュー調整が終了した後に、前記通常動作モードに切り替えることが好ましい。
【００１９】
上記構成により、配線長、寄生容量などスリューの生じる条件が似通っている駆動回路をグループ化してそれぞれのグループの駆動回路に対してスリュー調整手段を設けることにより、グループ単位にまとめてスリュー調整を最適化して実行でき、付加回路を最小限に抑え、効率的かつきめ細かいスリューの調整が可能となる。
【００２０】
また、前記複数の駆動回路が、複数のクロックバッファから構成されることが好ましい。
【００２１】
上記構成により、タイミングスキューが大きな課題となるクロックバッファに対して本発明を適用できる。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
（実施形態１）
図１〜３に、本発明の実施形態１に係る半導体集積回路のブロック図及びタイミングチャートを示す。
【００２３】
図１に示すように、本実施形態の半導体集積回路は、処理手段としてデジタル処理回路４００、駆動手段として駆動回路１２０、スリュー調整手段として傾斜判定回路１００と電源電圧制御回路１１０とモード制御回路３００を含んでいる。５００が配線容量（負荷容量）である。なお、図１の例では、製造上の便宜を勘案した構成例として、駆動回路１２０と傾斜判定回路１００と電源電圧制御回路１１０をまとめてスリュー調整ユニット２００としてユニット化し、モード制御回路３００をスリュー調整ユニット２００の外に設けたものを示している。
【００２４】
デジタル回路４００は、後述するように、スリュー調整モードにおいて所定の入力（立ち上がり波形出力）を駆動回路１２０に供給する。
【００２５】
駆動回路１２０は、デジタル処理回路４００の出力を入力として駆動し、負荷に出力を与える。
【００２６】
傾斜判定回路１００は、駆動回路１２０の出力波形のスリュー（過渡応答の傾き）を判定する。
【００２７】
電源電圧制御回路１１０は、駆動回路１２０へ供給する電源電圧を制御する要素であり、例えば、ＤＣ−ＤＣコンバータを備えた制御回路である。
【００２８】
モード制御回路３００は、半導体集積回路の動作モードをスリュー調整モードと通常動作モードのいずれかのモードに切り替える制御回路である。ここで、スリュー調整モードとは、半導体集積回路の駆動開始直後にスリュー調整を行うために設定されているモードであり、図３に示すように、スリュー調整モードの期間は、半導体集積回路の駆動開始（Ｔ０）から、スリュー調整が完了し、次のクロックが立ち上がるまでの期間が割り当てられる。図３の例では、入力信号の２度目の立ち上がり波形入力でスリュー調整の完了が確認でき、Ｔ４までがスリュー調整モードとなっている。また、通常動作モードとは、スリュー調整モードに続く、半導体集積回路の本来の通常の動作を実行するモードを指す。図３の例ではＴ４以降である。
【００２９】
次に、スリュー調整手段について説明する。スリュー調整手段は、前述したように傾斜判定回路１００と電源電圧制御回路１１０とモード制御回路３００を含んでいる。図２は、図１中の傾斜判定回路１００の構成例を示すブロック図である。この傾斜判定回路１００は、傾斜判定時の基準となる低い方の基準電圧VrefLと駆動回路の出力電圧との比較を行う第１の比較器１０２と、高い方の基準電圧VrefHと駆動回路の出力電圧との比較を行う第２の比較器１０３と、第１の比較器１０２で駆動回路の出力電圧がVrefLが等しくなったことが検出され測定開始信号が発行されるに伴って計時を開始するタイマー１０１とを備えている。
【００３０】
図３のタイミングチャートにおいて、電源投入後の初期状態である時刻Ｔ０以前では、電源電圧制御回路１１０により駆動回路１２０に与えられる供給電圧は正常動作可能な下限電圧に近い電圧Vintに設定されている。このとき、半導体集積回路はモード制御回路３００によりスリュー調整モードに制御されている。
【００３１】
時刻Ｔ０において、モード制御回路３００が、スリュー調整ユニット２００内の第１の比較器１０２及びデジタル処理回路４００に対して調整開始信号を発行し（例えばハイとし）、デジタル処理回路４００がテスト用の信号波形（例えば方形波）を駆動回路１２０に出力する。第１の比較器１０２は比較動作に入り、駆動回路１２０の出力電圧が傾斜判定のための低い方の基準電圧VrefLに達した時点でタイマー１０１に測定開始信号が与えられる。
【００３２】
タイマー１０１には、傾斜判定のためのスリュー測定期間τがあらかじめ設定されており、このスリュー測定期間τが経過すると、信号電圧と高い方の基準電圧VrefHとの比較を行う第２の比較器１０３に比較開始信号を出力する。電圧波形の傾きを判定するためには、信号電圧が低い方の基準電圧VrefLに達してから高い方の基準電圧VrefHに達するまでの時間と、スリュー測定期間τとを比較すればよい。本実施形態では、電圧波形が低い方の基準電圧VrefLに達したことが第１の比較器１０２で検出されるに伴ってタイマー１０１による計時が開始し、タイマー１０１がスリュー測定期間τに達すれば電圧波形と高い方の基準電圧VrefHとを比較することにより、スリュー判定を行っている。図３では、基準クロックの一周期がスリュー測定期間τに相当している。
【００３３】
スリュー測定期間τが経過したときに電圧波形、つまり駆動回路の出力波形が高い方の基準電圧VrefHを超えていない場合は、電圧波形のスリューが基準の傾きより緩やかである（過渡応答が遅い）ことを意味している。この場合は、過渡応答をスピードアップすべく、電源昇圧信号が電源電圧制御回路１１０に発行される。この結果、図３に示すように、駆動回路へ供給される電源電圧が時刻Ｔ１でVintからVfinへ昇圧される。また、電源昇圧信号はタイマー１０１に対しても比較終了検知のため出力されている。この構成により、タイマー１０１は電源昇圧信号が発行されなくなった場合、スリュー調整が完了したことを検知できる。
【００３４】
時刻Ｔ０においてモード制御回路３００が発行した調整開始信号は保持されているため、時刻Ｔ２で再びデジタル処理回路４００からテスト波形が駆動回路１２０に出力され、傾斜判定回路１００での傾斜判定が再び実行される。図３の例では、供給電源電圧がVfinへ昇圧された後の電圧波形の過渡応答は速くなり、スリュー測定期間τ内に信号電圧が低い方の基準電圧VrefLから高い方の基準電圧VrefHに達している。つまり、スリューが基準の傾きより急峻になっている。したがって、電源電圧を更に昇圧する必要は無いので、第２の比較器１０３は電源昇圧信号は発行しない。タイマー１０１は電源昇圧信号が発行されなくなったことを検知し、図３に示すように時刻Ｔ３において、調整終了信号をモード制御回路３００へ発行する。これによって、スリュー調整期間の終了が確定する。モード制御回路３００は、調整終了信号を受けるとデジタル処理回路４００を通常モードへ移行させる。すなわち、デジタル処理回路はテスト波形の出力を停止し、通常の処理が開始される。通常モードに移行すると、駆動回路１２０に供給される電源電圧は負荷の重いノードでの過渡応答の傾きが一定の傾き以上になるように設定された状態で固定される。
【００３５】
以上のように、本実施形態によれば、駆動回路（出力回路）１２０に供給される電源電圧をデジタル処理回路４００の電源電圧と独立して制御することにより、デジタル処理回路４００の電源電圧を低く設定して省電力を実現しながら、出力波形のスリューが適切に制御される。この結果、プロセス条件の変動等による内部回路のしきい値が変化した場合の波形の傾きの遅延時間に与える影響を小さく抑えることが可能となり、タイミング設計の容易化を実現することができる。
【００３６】
なお、本実施形態では信号波形の立ち上がり部分の傾き（過渡応答）を判定しているが、これに代えて、立ち下がり部分の傾きを判定しても良い。また、立ち上がり及び立下がりの両方の部分で傾きを判定してもよく、この場合は電源電圧の調整サイクルを短くすることができ、早く通常モードへ移行することができる。
【００３７】
また、電源制御回路１１０は、ＤＣ−ＤＣコンバータを含むものとして説明したが電源を可変制御できるものであれば、本発明に適用できる。
【００３８】
次に、本実施形態の変形例を説明する。図４に示すように、デジタル処理回路４００からの出力信号の電圧を変換するレベルシフト回路１３０を駆動回路１２０に備えさせても良い。これによって、デジタル処理回路４００への供給電圧を更に低く設定することができる。デジタル処理回路４００の電源電圧を回路動作に必要な最低限の電圧に設定し、駆動回路の電源電圧のみ高い電圧に設定することにより低消費電力の効果を最大限に発揮させようとする場合、デジタル処理回路４００の電源電圧Vdigと駆動回路１２０の供給電圧Vbufとの差が大き過ぎれば、駆動回路１２０のトランジスタのゲート電圧がしきい値に対して十分なマージンを確保できなくなり、その結果、駆動回路１２０の出力が完全にカットオフされなくなることがある。これを回避するために、図４に示す半導体集積回路では駆動回路１２０に、デジタル処理回路４００からの出力信号の電圧を駆動回路の電源電圧へ変換するレベルシフト回路を付加している。これにより、デジタル処理回路４００の電源電圧が駆動回路１２０の電源電圧よりかなり低い場合であっても、駆動回路１２０の出力を完全にカットオフすることができる。したがって、デジタル処理回路４００の電源電圧を最低限の電圧まで低下させることが可能となる。
【００３９】
（実施の形態２）
実施形態２は、半導体集積回路の駆動手段を複数の駆動回路とし、それらを配線長、寄生容量等の条件が似通っているものにグループ化し、それぞれのグループにスリュー調整手段を設け、グループごとに最適なスリュー調整を行い、すべてのグループのスリュー調整が完了した後、通常動作モードに遷移するものである。本実施形態２では複数の駆動回路としてクロックバッファに適用した例を示す。つまり、本実施形態２の半導体集積回路は、クロックを半導体集積回路全体へ分配するための複数のクロックバッファを備え、クロックからの配線長、寄生容量などに起因して発生するスリューの大きさがある程度似通ったものをグループ化し、各クロックバッファのグループに対してにスリュー調整手段を備えたものである。
【００４０】
図５は、スリュー調整手段を設けるグループの概念を説明する図、図６は半導体集積回路のブロック図の例、図７はタイミングチャートを示す。
【００４１】
図５に示す例では、スリュー調整手段Ａ５００ａとスリュー調整手段Ｂ５００ｂの２つのスリュー調整手段が設けられている。このスリュー調整手段Ａ５００ａとスリュー調整手段Ｂ５００ｂは、それぞれクロックバッファである駆動回路Ａ５２０ａと駆動回路Ｂ５２０ｂに対応して設けられている。スリュー調整手段Ａ５００ａおよびスリュー調整手段Ｂ５００ｂの基本的な動作は実施形態１で説明したスリュー調整手段と同じである。なお、説明の便宜上、モード制御部３００はスリュー調整手段の外に描いている。モード制御部３００はスリュー調整手段Ａ５００ａおよびスリュー調整手段Ｂ５００ｂに対して共通して１つ設けられている。モード制御部３００の基本的な動作は実施形態１で説明したものと同様であるが、後述するようにスリュー調整手段すべてにおいてスリュー自己調整処理の完了を検知した後、スリュー調整モードから通常動作モードに切り替える。
【００４２】
５１０は、処理手段であるクロック発生部である。５１１、５１２、５１３は、ロジックなどの回路Ａ〜Ｃである。回路Ａ５１１と回路Ｂ５１２はクロック発生部５１０から遠い位置にあり、そのクロック供給の配線長が大きく寄生容量が大きいグループとする。回路Ａ５１３はクロック発生部５１０から近い位置にあり、そのクロック供給の配線長が小さく寄生容量が小さいグループとする。
【００４３】
クロック供給の配線長が大きいグループである回路Ａ５１１と回路Ｂ５１２に対して分配されるクロック信号に生じるスリューは配線長、寄生容量等の条件が似通っているため、同程度になることが期待できる。そこで、回路Ａ５１１と回路Ｂ５１２へクロックを分配するクロックバッファを一つに共通化して駆動回路Ａ５２０ａとしている。そして、駆動回路Ａ５２０ａを介して回路Ａ５１１と回路Ｂ５１２に供給されるクロックに生じるスリューを調整するため、スリュー調整手段Ａ５００ａが設けられている。
【００４４】
一方、クロック供給の配線長が小さいグループである回路Ｃ５１３に対して分配されるクロック信号に生じるスリューは、その配線長、寄生容量等の条件が配線長が大きいグループとは異なるため、回路Ａ５１１、回路Ｂ５１２に対するクロックに生じるスリューと異なることが予想できる。そこで、別のクロックバッファとして駆動回路Ｂ５２０ｂを用いることとし、駆動回路Ｂ５２０ｂを介して回路Ｃ５１３に供給されるクロックに生じるスリューを調整するため、スリュー調整手段Ｂ５００ｂが設けられている。
【００４５】
なお、この例では、配線長が大きいグループと小さいグループの２つに分けたが、２つに限られるものではなく、寄生容量などスリューの生じる条件が似通っているものをグループ化し、そのグループにクロックを分配するクロックバッファそれぞれにスリュー調整回路を設けることにより、回路をグループ単位に分けてスリュー調整を実行でき、付加回路を最小限に抑え、効率的できめ細かいスリューの調整が可能となる。
【００４６】
図６は、製造上の便宜を勘案した半導体集積回路のブロック図である。この構成例では、クロックバッファである駆動回路Ａ５２０ａと傾斜判定回路１００と電源電圧制御回路１１０をまとめてそれぞれスリュー調整ユニット２００ａとし、クロックバッファである駆動回路Ｂ５２０ｂと傾斜判定回路１００と電源電圧制御回路１１０を２００ｂとしてそれぞれユニット化し、モード制御回路３００をスリュー調整ユニット２００ａおよび２００ｂの外に共通化して設けている。
【００４７】
次に、本実施形態２の半導体集積回路の動作タイミングを図７に示す。
【００４８】
本実施形態２では調整の対象が複数のクロックバッファへ拡大されており、すべての駆動回路での調整が終了する時刻Ｔ６で初めて調整終了信号が発行され、スリュー調整モードから抜ける様子を示している。それまでは個別の電源電圧制御回路に対する調整が実行され、それぞれの出力波形の傾きが基準の傾きより急峻になるように調整される。
【００４９】
図７のタイミングチャートの例では、スリュー調整ユニット２００ａを介してクロックバッファである駆動回路Ａ５２０ａから回路Ａ５１１とＢ５１２へ供給される入力信号ａは、時刻Ｔ０後のスリュー測定後、電源昇圧信号ａが一度出され、電源電圧ａがＶintからＶfinａへ昇圧されてスリュー調整され、Ｔ２後のスリュー測定で、スリュー調整が終了したことが検知される。つまり、時刻Ｔ３でスリュー調整ユニット２００ａ側の調整終了信号ａが出力される。しかし、スリュー調整ユニット２００ｂを介してクロックバッファである駆動回路Ｂ５２０ｂから回路Ｃ５１３に供給される入力信号ｂは、時刻Ｔ２後のスリュー測定においてスリュー調整が終了していないことが検知されるので時刻Ｔ４では調整終了信号ｂは発行されない。この例では２度目の電源昇圧信号ｂが出され、電源電圧ｂがＶfinｂに昇圧されてスリュー調整され、Ｔ５の後のスリュー測定で、スリュー調整が終了したことが検知される。時刻Ｔ６で調整終了信号ｂが発行される。この調整終了信号ａと調整終了信号ｂのＡＮＤ出力を回路全体の調整終了信号として扱い、Ｔ６においてモード制御信号を切り替えてモード制御回路３００は半導体集積回路の動作モードをスリュー調整モードから通常動作モードに切り替える。
【００５０】
クロック配線は集積回路の内部に縦横無尽に設けられており、設計段階で負荷容量を考慮してスキューをすべてのブロック間で正確に０に合わせ込むことは非常に困難であるが、本実施形態によれば、それぞれのクロックバッファの出力部に異なる負荷が接続されている場合でも、負荷の不均衡に起因する遅延量の差を小さくして、誤動作の発生を抑制することができる。調整終了後は、各クロックバッファ出力部で駆動回路の負荷と駆動能力のバランスに応じて最適な電源電圧が設定されるため、不必要な電力供給が回避され、消費電力の低減が実現する。
【００５１】
なお、本実施の形態においては駆動回路へ供給する電源電圧を制御することによって出力波形の傾き制御を実現したが、この波形の傾き制御は駆動回路のトランジスタの基板電位を変更し、しきい値電圧を変更する方法など他の手段によっても実現可能である。
【００５２】
【発明の効果】
以上のように、請求項１〜７に係る本発明の半導体集積回路は、駆動手段の電圧波形の過渡応答における傾きであるスリューを判定し、そのスリューを調整してスリューの大きさを所定範囲内に制御することができる。さらに、極端に大きく鈍った電圧波形を有するノードが無くなるため、プロセス変動が発生した場合でも波形の鈍りに起因する遅延値の変動が少なく、低電圧駆動下でも安定に動作する半導体集積回路を実現することができる。
【００５３】
また、請求項３に係る本発明では、スリュー調整手段が、傾斜判定回路と電源電圧制御回路を含み、駆動手段の出力波形における過渡応答の傾きを判定した結果に基づいて駆動手段に供給する電源電圧を調整するので、スリューの大きさを所定範囲内に抑え得るもっとも低い電圧を用いた低電圧駆動が実現でき、ひいては半導体装置の低消費電力化を実現することができる。
【００５４】
また、請求項６に係る本発明では、半導体集積回路の駆動手段を複数の駆動回路で構成し、前記複数の駆動回路を配線長、寄生容量等の条件が似通っているものにグループ化し、それぞれのグループにスリュー調整手段を設けることにより、グループごとに最適なスリュー調整が実行でき、効率的かつきめ細かいスリューの調整が可能となる。また、スリュー調整手段の全てのスリュー調整が終了した後に、通常動作モードに切り換えるので全てのグループにおいて確実にスリュー調整をした後に、通常動作モードに移行できる。その結果、複数のブロック間のスリューのばらつきに起因するタイミングスキューを緩和して、同期式集積回路の安定動作を実現することができる。
【００５５】
さらに、請求項７に係る本発明では、上記複数の駆動回路としてクロックバッファに適用したものである。
【図面の簡単な説明】
【図１】 本発明の実施形態１に係る半導体集積回路の概略構成を示すブロック図
【図２】 図１の半導体集積回路における傾斜判定回路の構成例を示すブロック図
【図３】 図１の半導体集積回路の動作を示すタイミングチャート
【図４】 図１の半導体集積回路の変形例を示すブロック図
【図５】 本発明の実施形態２のスリュー調整手段を設けるグループの概念を説明する図
【図６】 本発明の実施形態２の半導体集積回路の概略構成を示すブロック図
【図７】 図６の半導体集積回路の動作を示すタイミングチャート
【符号の説明】
１００ 傾斜判定回路
１０１ タイマー
１０２ 第１の比較器
１０３ 第２の比較器
１１０ 電源電圧制御回路
１２０ 駆動回路
１３０ レベルシフト回路
２００，２００ａ，２００ｂ スリュー調整ユニット
３００ モード制御回路
４００ 処理回路
５００ 寄生容量
５００ａ スリュー調整手段Ａ
５００ｂ スリュー調整手段Ｂ
５１０ 処理回路（クロック発生部）
５１１ 回路Ａ
５１２ 回路Ｂ
５１３ 回路Ｃ
５２０ａ 駆動回路Ａ（クロックバッファ）
５２０ｂ 駆動回路Ｂ（クロックバッファ）
【発明の属する技術分野】
本発明は、低電圧動作が可能な半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路の動作時の消費電力は、主に静電容量と動作電圧と動作周波数との積で決まり、特に、動作電圧（電源電圧）の２乗に比例する。したがって、半導体集積回路の消費電力を下げるために、動作電圧を下げることの効果は大きい。そこで、従来から半導体集積回路の低電圧動作のための種々の工夫がなされている。
【０００３】
例えば、特開平８−１８１５９３号公報には、半導体集積回路のダミー回路と電圧レギュレータを用い、クリティカルパスが誤動作しない最低限の電圧を実回路に供給することによって消費電力を低減する半導体集積回路が開示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、集積回路全体の電源電圧を低くすると以下のような問題が生じる。電源電圧を低くしていくと、消費電流が少なくなる一方、各ゲートの遅延時間や、配線容量（負荷容量）に起因する遅延時間が増大する。特に配線容量（負荷容量）に起因する遅延時間については配線容量（負荷容量）の正確な見積りが難しいため、相対的なタイミングスキューが発生する。例えば同期式の半導体集積回路において、基準クロックにより各ブロック間の同期をとることが正常な動作にとって必要であり、ブロック間のクロックスキューは誤動作の大きな原因となる。
【０００５】
クロック配線は集積回路の内部を縦横無尽に引き回されており、設計段階で負荷容量を考慮してすべてのブロック間でスキューを正確に０に合わせ込むことは非常に困難である。このような状態で電源電圧を下げた場合、上記のように負荷のバランスが崩れてブロック間の遅延量の差が大きくなり、誤動作発生の原因となる。
【０００６】
また、低速のゲートを用いて設計された回路において、伝搬する波形のスリュー（過渡応答の傾き）が急峻でなくなる、つまり、出力波形が鈍ってくると、プロセス条件の変動により内部回路のしきい値が変化した場合、波形の傾きが遅延時間に与える影響が大きいため、タイミング設計が著しく複雑になる。
【０００７】
本発明の目的は、上述のような従来の欠点を解決して低電圧動作が可能な半導体集積回路を提供することになる。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明による半導体集積回路は、デジタル処理回路と、前記デジタル処理回路の出力を入力とする駆動回路と、前記駆動回路の出力波形における過渡応答の傾きを判定し、その判定結果に基づいて前記傾きを調整するスリュー調整手段とを備え、前記スリュー調整手段は、半導体集積回路全体のモードをスリュー調整モードと通常動作モードのいずれかに切り替え、前記スリュー調整モードにおいて、スリューを自己調整した後に、前記通常動作モードに切り替えるモード制御回路と、前記駆動回路の出力波形における過渡応答の傾きを判定する傾斜判定回路とを有し、前記傾斜判定回路の判定結果に基づいて、前記傾きを調整することを特徴とする。
【０００９】
上記構成により、駆動回路の出力波形のスリューのばらつきに起因するタイミングスキューを調整して、同期式集積回路の安定動作を実現することができ、また、半導体集積回路のスリュー自己調整を行った後、通常動作モードに切り替えることにより、確実にスリュー調整を実行することができる。
【００１２】
また、前記スリュー調整手段が、前記傾斜判定回路の判定結果に基づいて、前記駆動回路に供給される電源電圧を制御する電源電圧制御回路を含むことが好ましい。
【００１３】
上記構成により、スリュー調整手段が、駆動回路の出力波形における過渡応答の傾きを判定した結果に基づいて駆動回路に供給する電源電圧を調整できるので、スリューの大きさを所定範囲内に抑え得るもっとも低い電圧を駆動電圧とすることができ、半導体装置の低消費電力化を実現することができる。
【００１４】
また、前記傾斜判定回路が、入力された信号電圧を第１の基準電圧と比較する第１の比較器と、前記信号電圧を第２の基準電圧と比較する第２の比較器と、前記第１の比較器の出力にしたがって計時を開始するタイマーとを含むことが好ましい。
【００１５】
上記構成により、２つの比較器からの出力変化とタイマーより、信号電圧が所定の第１の基準電圧から第２の基準電圧に立ち上がるまでの時間を確実に計測でき、スリューの大きさが所定範囲内にあるかどうかを検知することができる。
【００１６】
また、前記駆動回路が、前記デジタル処理回路の出力電圧を前記電源電圧制御回路から供給される電圧へ変換するレベルシフタを含むことが好ましい。
【００１７】
上記構成により、特に処理手段を小さい駆動電圧により動作させた場合でも、駆動回路の出力を完全にカットオフすることができる。したがって、処理手段の電源電圧を最低限の電圧まで低下させることができる。
【００１８】
また、複数の駆動回路を有し、前記複数の駆動回路をグループ化し、それぞれのグループに前記スリュー調整手段が備えられ、前記スリュー調整手段のすべてのスリュー調整が終了した後に、前記通常動作モードに切り替えることが好ましい。
【００１９】
上記構成により、配線長、寄生容量などスリューの生じる条件が似通っている駆動回路をグループ化してそれぞれのグループの駆動回路に対してスリュー調整手段を設けることにより、グループ単位にまとめてスリュー調整を最適化して実行でき、付加回路を最小限に抑え、効率的かつきめ細かいスリューの調整が可能となる。
【００２０】
また、前記複数の駆動回路が、複数のクロックバッファから構成されることが好ましい。
【００２１】
上記構成により、タイミングスキューが大きな課題となるクロックバッファに対して本発明を適用できる。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
（実施形態１）
図１〜３に、本発明の実施形態１に係る半導体集積回路のブロック図及びタイミングチャートを示す。
【００２３】
図１に示すように、本実施形態の半導体集積回路は、処理手段としてデジタル処理回路４００、駆動手段として駆動回路１２０、スリュー調整手段として傾斜判定回路１００と電源電圧制御回路１１０とモード制御回路３００を含んでいる。５００が配線容量（負荷容量）である。なお、図１の例では、製造上の便宜を勘案した構成例として、駆動回路１２０と傾斜判定回路１００と電源電圧制御回路１１０をまとめてスリュー調整ユニット２００としてユニット化し、モード制御回路３００をスリュー調整ユニット２００の外に設けたものを示している。
【００２４】
デジタル回路４００は、後述するように、スリュー調整モードにおいて所定の入力（立ち上がり波形出力）を駆動回路１２０に供給する。
【００２５】
駆動回路１２０は、デジタル処理回路４００の出力を入力として駆動し、負荷に出力を与える。
【００２６】
傾斜判定回路１００は、駆動回路１２０の出力波形のスリュー（過渡応答の傾き）を判定する。
【００２７】
電源電圧制御回路１１０は、駆動回路１２０へ供給する電源電圧を制御する要素であり、例えば、ＤＣ−ＤＣコンバータを備えた制御回路である。
【００２８】
モード制御回路３００は、半導体集積回路の動作モードをスリュー調整モードと通常動作モードのいずれかのモードに切り替える制御回路である。ここで、スリュー調整モードとは、半導体集積回路の駆動開始直後にスリュー調整を行うために設定されているモードであり、図３に示すように、スリュー調整モードの期間は、半導体集積回路の駆動開始（Ｔ０）から、スリュー調整が完了し、次のクロックが立ち上がるまでの期間が割り当てられる。図３の例では、入力信号の２度目の立ち上がり波形入力でスリュー調整の完了が確認でき、Ｔ４までがスリュー調整モードとなっている。また、通常動作モードとは、スリュー調整モードに続く、半導体集積回路の本来の通常の動作を実行するモードを指す。図３の例ではＴ４以降である。
【００２９】
次に、スリュー調整手段について説明する。スリュー調整手段は、前述したように傾斜判定回路１００と電源電圧制御回路１１０とモード制御回路３００を含んでいる。図２は、図１中の傾斜判定回路１００の構成例を示すブロック図である。この傾斜判定回路１００は、傾斜判定時の基準となる低い方の基準電圧VrefLと駆動回路の出力電圧との比較を行う第１の比較器１０２と、高い方の基準電圧VrefHと駆動回路の出力電圧との比較を行う第２の比較器１０３と、第１の比較器１０２で駆動回路の出力電圧がVrefLが等しくなったことが検出され測定開始信号が発行されるに伴って計時を開始するタイマー１０１とを備えている。
【００３０】
図３のタイミングチャートにおいて、電源投入後の初期状態である時刻Ｔ０以前では、電源電圧制御回路１１０により駆動回路１２０に与えられる供給電圧は正常動作可能な下限電圧に近い電圧Vintに設定されている。このとき、半導体集積回路はモード制御回路３００によりスリュー調整モードに制御されている。
【００３１】
時刻Ｔ０において、モード制御回路３００が、スリュー調整ユニット２００内の第１の比較器１０２及びデジタル処理回路４００に対して調整開始信号を発行し（例えばハイとし）、デジタル処理回路４００がテスト用の信号波形（例えば方形波）を駆動回路１２０に出力する。第１の比較器１０２は比較動作に入り、駆動回路１２０の出力電圧が傾斜判定のための低い方の基準電圧VrefLに達した時点でタイマー１０１に測定開始信号が与えられる。
【００３２】
タイマー１０１には、傾斜判定のためのスリュー測定期間τがあらかじめ設定されており、このスリュー測定期間τが経過すると、信号電圧と高い方の基準電圧VrefHとの比較を行う第２の比較器１０３に比較開始信号を出力する。電圧波形の傾きを判定するためには、信号電圧が低い方の基準電圧VrefLに達してから高い方の基準電圧VrefHに達するまでの時間と、スリュー測定期間τとを比較すればよい。本実施形態では、電圧波形が低い方の基準電圧VrefLに達したことが第１の比較器１０２で検出されるに伴ってタイマー１０１による計時が開始し、タイマー１０１がスリュー測定期間τに達すれば電圧波形と高い方の基準電圧VrefHとを比較することにより、スリュー判定を行っている。図３では、基準クロックの一周期がスリュー測定期間τに相当している。
【００３３】
スリュー測定期間τが経過したときに電圧波形、つまり駆動回路の出力波形が高い方の基準電圧VrefHを超えていない場合は、電圧波形のスリューが基準の傾きより緩やかである（過渡応答が遅い）ことを意味している。この場合は、過渡応答をスピードアップすべく、電源昇圧信号が電源電圧制御回路１１０に発行される。この結果、図３に示すように、駆動回路へ供給される電源電圧が時刻Ｔ１でVintからVfinへ昇圧される。また、電源昇圧信号はタイマー１０１に対しても比較終了検知のため出力されている。この構成により、タイマー１０１は電源昇圧信号が発行されなくなった場合、スリュー調整が完了したことを検知できる。
【００３４】
時刻Ｔ０においてモード制御回路３００が発行した調整開始信号は保持されているため、時刻Ｔ２で再びデジタル処理回路４００からテスト波形が駆動回路１２０に出力され、傾斜判定回路１００での傾斜判定が再び実行される。図３の例では、供給電源電圧がVfinへ昇圧された後の電圧波形の過渡応答は速くなり、スリュー測定期間τ内に信号電圧が低い方の基準電圧VrefLから高い方の基準電圧VrefHに達している。つまり、スリューが基準の傾きより急峻になっている。したがって、電源電圧を更に昇圧する必要は無いので、第２の比較器１０３は電源昇圧信号は発行しない。タイマー１０１は電源昇圧信号が発行されなくなったことを検知し、図３に示すように時刻Ｔ３において、調整終了信号をモード制御回路３００へ発行する。これによって、スリュー調整期間の終了が確定する。モード制御回路３００は、調整終了信号を受けるとデジタル処理回路４００を通常モードへ移行させる。すなわち、デジタル処理回路はテスト波形の出力を停止し、通常の処理が開始される。通常モードに移行すると、駆動回路１２０に供給される電源電圧は負荷の重いノードでの過渡応答の傾きが一定の傾き以上になるように設定された状態で固定される。
【００３５】
以上のように、本実施形態によれば、駆動回路（出力回路）１２０に供給される電源電圧をデジタル処理回路４００の電源電圧と独立して制御することにより、デジタル処理回路４００の電源電圧を低く設定して省電力を実現しながら、出力波形のスリューが適切に制御される。この結果、プロセス条件の変動等による内部回路のしきい値が変化した場合の波形の傾きの遅延時間に与える影響を小さく抑えることが可能となり、タイミング設計の容易化を実現することができる。
【００３６】
なお、本実施形態では信号波形の立ち上がり部分の傾き（過渡応答）を判定しているが、これに代えて、立ち下がり部分の傾きを判定しても良い。また、立ち上がり及び立下がりの両方の部分で傾きを判定してもよく、この場合は電源電圧の調整サイクルを短くすることができ、早く通常モードへ移行することができる。
【００３７】
また、電源制御回路１１０は、ＤＣ−ＤＣコンバータを含むものとして説明したが電源を可変制御できるものであれば、本発明に適用できる。
【００３８】
次に、本実施形態の変形例を説明する。図４に示すように、デジタル処理回路４００からの出力信号の電圧を変換するレベルシフト回路１３０を駆動回路１２０に備えさせても良い。これによって、デジタル処理回路４００への供給電圧を更に低く設定することができる。デジタル処理回路４００の電源電圧を回路動作に必要な最低限の電圧に設定し、駆動回路の電源電圧のみ高い電圧に設定することにより低消費電力の効果を最大限に発揮させようとする場合、デジタル処理回路４００の電源電圧Vdigと駆動回路１２０の供給電圧Vbufとの差が大き過ぎれば、駆動回路１２０のトランジスタのゲート電圧がしきい値に対して十分なマージンを確保できなくなり、その結果、駆動回路１２０の出力が完全にカットオフされなくなることがある。これを回避するために、図４に示す半導体集積回路では駆動回路１２０に、デジタル処理回路４００からの出力信号の電圧を駆動回路の電源電圧へ変換するレベルシフト回路を付加している。これにより、デジタル処理回路４００の電源電圧が駆動回路１２０の電源電圧よりかなり低い場合であっても、駆動回路１２０の出力を完全にカットオフすることができる。したがって、デジタル処理回路４００の電源電圧を最低限の電圧まで低下させることが可能となる。
【００３９】
（実施の形態２）
実施形態２は、半導体集積回路の駆動手段を複数の駆動回路とし、それらを配線長、寄生容量等の条件が似通っているものにグループ化し、それぞれのグループにスリュー調整手段を設け、グループごとに最適なスリュー調整を行い、すべてのグループのスリュー調整が完了した後、通常動作モードに遷移するものである。本実施形態２では複数の駆動回路としてクロックバッファに適用した例を示す。つまり、本実施形態２の半導体集積回路は、クロックを半導体集積回路全体へ分配するための複数のクロックバッファを備え、クロックからの配線長、寄生容量などに起因して発生するスリューの大きさがある程度似通ったものをグループ化し、各クロックバッファのグループに対してにスリュー調整手段を備えたものである。
【００４０】
図５は、スリュー調整手段を設けるグループの概念を説明する図、図６は半導体集積回路のブロック図の例、図７はタイミングチャートを示す。
【００４１】
図５に示す例では、スリュー調整手段Ａ５００ａとスリュー調整手段Ｂ５００ｂの２つのスリュー調整手段が設けられている。このスリュー調整手段Ａ５００ａとスリュー調整手段Ｂ５００ｂは、それぞれクロックバッファである駆動回路Ａ５２０ａと駆動回路Ｂ５２０ｂに対応して設けられている。スリュー調整手段Ａ５００ａおよびスリュー調整手段Ｂ５００ｂの基本的な動作は実施形態１で説明したスリュー調整手段と同じである。なお、説明の便宜上、モード制御部３００はスリュー調整手段の外に描いている。モード制御部３００はスリュー調整手段Ａ５００ａおよびスリュー調整手段Ｂ５００ｂに対して共通して１つ設けられている。モード制御部３００の基本的な動作は実施形態１で説明したものと同様であるが、後述するようにスリュー調整手段すべてにおいてスリュー自己調整処理の完了を検知した後、スリュー調整モードから通常動作モードに切り替える。
【００４２】
５１０は、処理手段であるクロック発生部である。５１１、５１２、５１３は、ロジックなどの回路Ａ〜Ｃである。回路Ａ５１１と回路Ｂ５１２はクロック発生部５１０から遠い位置にあり、そのクロック供給の配線長が大きく寄生容量が大きいグループとする。回路Ａ５１３はクロック発生部５１０から近い位置にあり、そのクロック供給の配線長が小さく寄生容量が小さいグループとする。
【００４３】
クロック供給の配線長が大きいグループである回路Ａ５１１と回路Ｂ５１２に対して分配されるクロック信号に生じるスリューは配線長、寄生容量等の条件が似通っているため、同程度になることが期待できる。そこで、回路Ａ５１１と回路Ｂ５１２へクロックを分配するクロックバッファを一つに共通化して駆動回路Ａ５２０ａとしている。そして、駆動回路Ａ５２０ａを介して回路Ａ５１１と回路Ｂ５１２に供給されるクロックに生じるスリューを調整するため、スリュー調整手段Ａ５００ａが設けられている。
【００４４】
一方、クロック供給の配線長が小さいグループである回路Ｃ５１３に対して分配されるクロック信号に生じるスリューは、その配線長、寄生容量等の条件が配線長が大きいグループとは異なるため、回路Ａ５１１、回路Ｂ５１２に対するクロックに生じるスリューと異なることが予想できる。そこで、別のクロックバッファとして駆動回路Ｂ５２０ｂを用いることとし、駆動回路Ｂ５２０ｂを介して回路Ｃ５１３に供給されるクロックに生じるスリューを調整するため、スリュー調整手段Ｂ５００ｂが設けられている。
【００４５】
なお、この例では、配線長が大きいグループと小さいグループの２つに分けたが、２つに限られるものではなく、寄生容量などスリューの生じる条件が似通っているものをグループ化し、そのグループにクロックを分配するクロックバッファそれぞれにスリュー調整回路を設けることにより、回路をグループ単位に分けてスリュー調整を実行でき、付加回路を最小限に抑え、効率的できめ細かいスリューの調整が可能となる。
【００４６】
図６は、製造上の便宜を勘案した半導体集積回路のブロック図である。この構成例では、クロックバッファである駆動回路Ａ５２０ａと傾斜判定回路１００と電源電圧制御回路１１０をまとめてそれぞれスリュー調整ユニット２００ａとし、クロックバッファである駆動回路Ｂ５２０ｂと傾斜判定回路１００と電源電圧制御回路１１０を２００ｂとしてそれぞれユニット化し、モード制御回路３００をスリュー調整ユニット２００ａおよび２００ｂの外に共通化して設けている。
【００４７】
次に、本実施形態２の半導体集積回路の動作タイミングを図７に示す。
【００４８】
本実施形態２では調整の対象が複数のクロックバッファへ拡大されており、すべての駆動回路での調整が終了する時刻Ｔ６で初めて調整終了信号が発行され、スリュー調整モードから抜ける様子を示している。それまでは個別の電源電圧制御回路に対する調整が実行され、それぞれの出力波形の傾きが基準の傾きより急峻になるように調整される。
【００４９】
図７のタイミングチャートの例では、スリュー調整ユニット２００ａを介してクロックバッファである駆動回路Ａ５２０ａから回路Ａ５１１とＢ５１２へ供給される入力信号ａは、時刻Ｔ０後のスリュー測定後、電源昇圧信号ａが一度出され、電源電圧ａがＶintからＶfinａへ昇圧されてスリュー調整され、Ｔ２後のスリュー測定で、スリュー調整が終了したことが検知される。つまり、時刻Ｔ３でスリュー調整ユニット２００ａ側の調整終了信号ａが出力される。しかし、スリュー調整ユニット２００ｂを介してクロックバッファである駆動回路Ｂ５２０ｂから回路Ｃ５１３に供給される入力信号ｂは、時刻Ｔ２後のスリュー測定においてスリュー調整が終了していないことが検知されるので時刻Ｔ４では調整終了信号ｂは発行されない。この例では２度目の電源昇圧信号ｂが出され、電源電圧ｂがＶfinｂに昇圧されてスリュー調整され、Ｔ５の後のスリュー測定で、スリュー調整が終了したことが検知される。時刻Ｔ６で調整終了信号ｂが発行される。この調整終了信号ａと調整終了信号ｂのＡＮＤ出力を回路全体の調整終了信号として扱い、Ｔ６においてモード制御信号を切り替えてモード制御回路３００は半導体集積回路の動作モードをスリュー調整モードから通常動作モードに切り替える。
【００５０】
クロック配線は集積回路の内部に縦横無尽に設けられており、設計段階で負荷容量を考慮してスキューをすべてのブロック間で正確に０に合わせ込むことは非常に困難であるが、本実施形態によれば、それぞれのクロックバッファの出力部に異なる負荷が接続されている場合でも、負荷の不均衡に起因する遅延量の差を小さくして、誤動作の発生を抑制することができる。調整終了後は、各クロックバッファ出力部で駆動回路の負荷と駆動能力のバランスに応じて最適な電源電圧が設定されるため、不必要な電力供給が回避され、消費電力の低減が実現する。
【００５１】
なお、本実施の形態においては駆動回路へ供給する電源電圧を制御することによって出力波形の傾き制御を実現したが、この波形の傾き制御は駆動回路のトランジスタの基板電位を変更し、しきい値電圧を変更する方法など他の手段によっても実現可能である。
【００５２】
【発明の効果】
以上のように、請求項１〜７に係る本発明の半導体集積回路は、駆動手段の電圧波形の過渡応答における傾きであるスリューを判定し、そのスリューを調整してスリューの大きさを所定範囲内に制御することができる。さらに、極端に大きく鈍った電圧波形を有するノードが無くなるため、プロセス変動が発生した場合でも波形の鈍りに起因する遅延値の変動が少なく、低電圧駆動下でも安定に動作する半導体集積回路を実現することができる。
【００５３】
また、請求項３に係る本発明では、スリュー調整手段が、傾斜判定回路と電源電圧制御回路を含み、駆動手段の出力波形における過渡応答の傾きを判定した結果に基づいて駆動手段に供給する電源電圧を調整するので、スリューの大きさを所定範囲内に抑え得るもっとも低い電圧を用いた低電圧駆動が実現でき、ひいては半導体装置の低消費電力化を実現することができる。
【００５４】
また、請求項６に係る本発明では、半導体集積回路の駆動手段を複数の駆動回路で構成し、前記複数の駆動回路を配線長、寄生容量等の条件が似通っているものにグループ化し、それぞれのグループにスリュー調整手段を設けることにより、グループごとに最適なスリュー調整が実行でき、効率的かつきめ細かいスリューの調整が可能となる。また、スリュー調整手段の全てのスリュー調整が終了した後に、通常動作モードに切り換えるので全てのグループにおいて確実にスリュー調整をした後に、通常動作モードに移行できる。その結果、複数のブロック間のスリューのばらつきに起因するタイミングスキューを緩和して、同期式集積回路の安定動作を実現することができる。
【００５５】
さらに、請求項７に係る本発明では、上記複数の駆動回路としてクロックバッファに適用したものである。
【図面の簡単な説明】
【図１】 本発明の実施形態１に係る半導体集積回路の概略構成を示すブロック図
【図２】 図１の半導体集積回路における傾斜判定回路の構成例を示すブロック図
【図３】 図１の半導体集積回路の動作を示すタイミングチャート
【図４】 図１の半導体集積回路の変形例を示すブロック図
【図５】 本発明の実施形態２のスリュー調整手段を設けるグループの概念を説明する図
【図６】 本発明の実施形態２の半導体集積回路の概略構成を示すブロック図
【図７】 図６の半導体集積回路の動作を示すタイミングチャート
【符号の説明】
１００ 傾斜判定回路
１０１ タイマー
１０２ 第１の比較器
１０３ 第２の比較器
１１０ 電源電圧制御回路
１２０ 駆動回路
１３０ レベルシフト回路
２００，２００ａ，２００ｂ スリュー調整ユニット
３００ モード制御回路
４００ 処理回路
５００ 寄生容量
５００ａ スリュー調整手段Ａ
５００ｂ スリュー調整手段Ｂ
５１０ 処理回路（クロック発生部）
５１１ 回路Ａ
５１２ 回路Ｂ
５１３ 回路Ｃ
５２０ａ 駆動回路Ａ（クロックバッファ）
５２０ｂ 駆動回路Ｂ（クロックバッファ）
Claims (6)
- デジタル処理回路と、前記デジタル処理回路の出力を入力とする駆動回路と、前記駆動回路の出力波形における過渡応答の傾きを判定し、その判定結果に基づいて前記傾きを調整するスリュー調整手段とを備え、
前記スリュー調整手段は、
半導体集積回路全体のモードをスリュー調整モードと通常動作モードのいずれかに切り替え、前記スリュー調整モードにおいて、スリューを自己調整した後に、前記通常動作モードに切り替えるモード制御回路と、
前記駆動回路の出力波形における過渡応答の傾きを判定する傾斜判定回路とを有し、
前記傾斜判定回路の判定結果に基づいて、前記傾きを調整することを特徴とする半導体集積回路。 - 前記スリュー調整手段が、前記傾斜判定回路の判定結果に基づいて、前記駆動回路に供給される電源電圧を制御する電源電圧制御回路を含む請求項１に記載の半導体集積回路。
- 前記傾斜判定回路が、入力された信号電圧を第１の基準電圧と比較する第１の比較器と、前記信号電圧を第２の基準電圧と比較する第２の比較器と、前記第１の比較器の出力にしたがって計時を開始するタイマーとを含む請求項１または２に記載の半導体集積回路。
- 前記駆動回路が、前記デジタル処理回路の出力電圧を前記電源電圧制御回路から供給される電圧へ変換するレベルシフト回路を含んでいる請求項２または３に記載の半導体集積回路。
- 複数の駆動回路を有し、前記複数の駆動回路をグループ化し、それぞれのグループに前記スリュー調整手段が備えられ、前記スリュー調整手段のすべてのスリュー調整が終了した後に、前記通常動作モードに切り替える請求項１〜４のいずれか１項に記載の半導体集積回路。
- 前記複数の駆動回路が、複数のクロックバッファから構成される請求項５に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02747399A JP4177504B2 (ja) | 1998-02-09 | 1999-02-04 | 半導体集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-27170 | 1998-02-09 | ||
| JP2717098 | 1998-02-09 | ||
| JP02747399A JP4177504B2 (ja) | 1998-02-09 | 1999-02-04 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11317649A JPH11317649A (ja) | 1999-11-16 |
| JP4177504B2 true JP4177504B2 (ja) | 2008-11-05 |
Family
ID=26365073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02747399A Expired - Fee Related JP4177504B2 (ja) | 1998-02-09 | 1999-02-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4177504B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505645B1 (ko) * | 2002-10-17 | 2005-08-03 | 삼성전자주식회사 | 동작주파수 정보 또는 카스 레이턴시 정보에 따라출력신호의 슬루율을 조절 할 수 있는 출력 드라이버 |
| JP4568588B2 (ja) * | 2004-11-26 | 2010-10-27 | ローム株式会社 | 半導体装置 |
| US7923982B2 (en) | 2005-09-02 | 2011-04-12 | Panasonic Corporation | Semiconductor integrated circuit |
| JP5249330B2 (ja) * | 2008-07-14 | 2013-07-31 | 株式会社アドバンテスト | 信号出力回路、タイミング発生回路、試験装置、および受信回路 |
| JP5724775B2 (ja) * | 2011-09-12 | 2015-05-27 | ソニー株式会社 | 集積回路 |
| JP6264142B2 (ja) * | 2014-03-27 | 2018-01-24 | 富士通株式会社 | 送信装置 |
-
1999
- 1999-02-04 JP JP02747399A patent/JP4177504B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11317649A (ja) | 1999-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5969551A (en) | Clock generator having DLL and semiconductor device having clock generator | |
| US6313622B1 (en) | Power source voltage controller | |
| KR20000056764A (ko) | 아날로그 디엘엘회로 | |
| WO2018212892A1 (en) | Apparatuses and methods for providing constant dqs-dq delay in a memory device | |
| US5117443A (en) | Method and apparatus for operating at fractional speeds in synchronous systems | |
| JP4177504B2 (ja) | 半導体集積回路 | |
| US6778418B2 (en) | Power-supply voltage frequency control circuit | |
| JP4655683B2 (ja) | スルーレート調整回路およびスルーレート調整方法 | |
| US6278305B1 (en) | Semiconductor integrated circuit | |
| JP3968963B2 (ja) | ディジタルｐｌｌパルス発生装置 | |
| JP3772534B2 (ja) | 半導体電力変換器 | |
| US7076679B2 (en) | System and method for synchronizing multiple variable-frequency clock generators | |
| JP2885186B2 (ja) | 位相調整回路 | |
| US7265590B2 (en) | Semiconductor apparatus for monitoring critical path delay characteristics of a target circuit | |
| JP4732131B2 (ja) | 同期回路システム | |
| US20040181354A1 (en) | System level reduction of clock skew based on local thermal profiling | |
| US6487673B1 (en) | Clock circuit and a computer system having said clock circuit | |
| US6765419B2 (en) | Dynamic delay line control | |
| JP2812114B2 (ja) | Ｓｃｓｉコントローラ | |
| KR100728472B1 (ko) | 반도체 장치의 출력드라이버 | |
| US20230113887A1 (en) | Voltage regulation circuit and method, operation system, integrated module, and circuit | |
| KR100945793B1 (ko) | Ｄｌｌ 회로 및 이를 포함하는 반도체 집적 회로 | |
| JP5639740B2 (ja) | Ｄｌｌ回路とその制御方法 | |
| KR20030070325A (ko) | 적은 소모 전력과 빠른 응답 속도를 가지는 입력 버퍼 회로 | |
| US6515527B2 (en) | Method for smoothing dI/dT noise due to clock transitions |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060116 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071126 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080108 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080310 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080729 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080822 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110829 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110829 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120829 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |