JP6264142B2

JP6264142B2 - 送信装置

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Publication number: JP6264142B2
Application number: JP2014066389A
Authority: JP
Inventors: 安宏中舍
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2014-03-27
Filing date: 2014-03-27
Publication date: 2018-01-24
Anticipated expiration: 2034-03-27
Also published as: JP2015192204A

Description

本発明は、送信装置に関する。

従来、インパルス方式による無線通信が用いられている。

インパルス方式による無線通信は、例えば、マイクロ波帯、準ミリ波帯、超広帯域無線をはじめとする広帯域無線通信に利用可能である。インパルス方式による無線通信は、広帯域を利用できるミリ波帯においては１０Ｇｂｐｓを超える広帯域無線伝送の実現が期待される。また、インパルス方式は、狭帯域通信方式と比較して、発振器又はミキサが不要であるので、ＲＦ部の構成が簡素となり、低コストで製造され得る。

インパルス方式による送信装置では、例えば、数〜数十ＧＨｚの周波数で、インパルス状のパルスを生成して送信する。従来のインパルス方式による送信装置では、データの極性が変化しないユニポーラ方式のパルスが用いられていた。

ユニポーラ方式のパルスの周波数スペクトルには、直流成分に起因してピーク線が生じる。そこで、送信電力の効率化及び帯域外スプリアスを低減するために、交互に正負のパルスを生成し、直流成分の少ないバイポーラ方式のパルスを用いることが提案されている。

バイポーラ方式のパルスを送信する送信装置では、例えば、１と０とを含むデータを送信する場合、まず、送信されるデータが１となる度に、パルスが交互に立ち上がり又は立ち下がるパルスを生成する。生成されたパルスは、パルスの立ち上がり波形及び立ち下がり波形が整形された後、バンドパスフィルタに入力される。バンドパスフィルタは、パルスの所定の帯域を通過させると共に、微分回路として働くので、入力したパルスの立ち上がりに対応して、正の極性の振幅を有する短いパルスを生成し、入力したパルスの立ち下がりに応じて、負の極性の振幅を有する短いパルスを生成する。バンドパスフィルタから出力されるインパルス状のパルスは、増幅された後、アンテナから送信される。

特表２００５−５１７３５５号公報

ここで、バンドパスフィルタに入力されるパルスの立ち上がり波形及び立ち下がり波形を整形する素子として、例えば、ＣＭＯＳインバータが用いられる。

ＣＭＯＳインバータは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとが直列に接続されて形成される。電子を輸送媒体とするｎＭＯＳトランジスタと、ホールを輸送媒体とするｐＭＯＳトランジスタとの間の動作特性の違いに起因して、波形が整形されたパルスの立ち上がり波形と立ち下がり波形とは非対称になる。

このような立ち上がり波形と立ち下がり波形とが異なるパルスが、バンドパスフィルタに入力されると、バンドパスフィルタから出力される正の極性の振幅を有するパルスは、負の極性の振幅を有するパルスよりも、振幅が小さく、パルス幅が広くなる。

このように、正及び負の極性の振幅を有するパルスが非対称であると、送信される信号スペクトルがスプリアスを含むおそれがある。

このようなスプリアスを含む信号を受信した受信装置では、送信されたデータを正しく受信しない場合がある。

本明細書は、送信される信号に含まれるスプリアスを低減する送信装置を提供することを課題とする。

本明細書に開示する送信装置の一形態によれば、送信信号に含まれる信号値が所定値となる度に、パルスが交互に立ち上がり又は立ち下がるパルスを生成するパルス生成部と、一つ又は複数の直列に接続されたインバータを有し、上記パルス生成部が生成したパルスの立ち上がり波形及び立ち下がり波形を整形する第１波形整形部と、少なくとも一つの上記インバータの入力部と出力部との間に配置され、配置された上記インバータが出力するパルスの立ち上がり波形の傾きと、立ち下がり波形の傾きとを近づけるようにパルスを整形する第２波形整形部と、上記第１波形整形部及び上記第２波形整形部により整形されたパルスの所定の帯域を通過させるバンドパスフィルタと、を備える。

上述した本明細書に開示する送信装置によれば、送信される信号に含まれるスプリアスを低減できる。

本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。

前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。

本明細書に開示する送信装置の第１実施形態を示す図である。送信装置の動作例のタイミングチャートを示す図である。第１波形整形部及び第２波形整形部を示す図である。第１波形整形部を形成するＣＭＯＳインバータを示す図である。（Ａ）は、インバータへの入力パルスを示し、（Ｂ）は、第２波形整形部が配置されない場合のインバータの出力パルスを示し、（Ｃ）は、第２波形整形部が配置されない場合のバンドパスフィルタの出力パルスを示す。（Ｄ）は、インバータへの入力パルスを示し、（Ｅ）は、本実施形態のインバータの出力パルスを示し、（Ｆ）は、本実施形態のバンドパスフィルタの出力パルスを示す。インバータとダイオードとの合成容量を説明する図である。第１実施形態の送信装置の変型例１の要部を示す図である。第１実施形態の送信装置の変型例２の要部を示す図である。本明細書に開示する送信装置の第２実施形態の要部を示す図である。（Ａ）は、第２波形整形部の等価回路を説明する図であり、（Ｂ）はインバータの出力パルスを示す図である。本明細書に開示する送信装置の第３実施形態の要部を示す図である。

以下、本明細書で開示する送信装置の好ましい第１実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。

図１は、本明細書に開示する送信装置の第１実施形態を示す図である。図２は、第１波形整形部及び第２波形整形部を示す図である。図３は、第１波形整形部を形成するＣＭＯＳインバータを示す図である。図４は、送信装置の動作例のタイミングチャートを示す図である。

本実施形態の送信装置１は、送信されるデータ信号を入力し、入力したデータに基づいて、バイポーラ方式のインパルス状のパルスを生成し、生成したパルスを無線方式により送信する。

送信装置１は、パルス生成部１０と、第１波形整形部１５と、第２波形整形部２０と、バンドパスフィルタ１６と、増幅部１７と、アンテナ１８を備える。

パルス生成部１０は、送信信号に含まれる信号値が所定値となる度に、パルスが交互に立ち上がり又は立ち下がるパルスを生成する。具体的には、パルス生成部１０は、送信されるデータ値が１となる度に、パルスが交互に立ち上がり又は立ち下がるパルスを生成する。パルス生成部１０が生成したパルスは、バンドパスフィルタ１６によってフィルタリングされ、パルスの所定の帯域の通過が許容されてバイポーラ方式のインパルス状のパルスが生成されて、広帯域の増幅部１７に入力される。増幅部１７は、入力したパルスを増幅し、増幅したパルスをアンテナ１８に出力する。アンテナ１８は、入力したパルスを電波として送信する。

次に、パルス生成部１０について、以下に更に説明する。

パルス生成部１０は、データバッファ１１と、クロックバッファ１２と、ノンリターンゼロ／リターンゼロ（ＮＲＺ／ＲＺ）変換部１３と、トリガ型フリップフロップ（Ｔ−ＦＦ）１４を備える。

データバッファ１１は、送信されるデータ信号を入力して、信号を増幅したノンリターンゼロ（ＮＲＺ）方式のデータ信号Ａを、ＮＲＺ−ＲＺ変換部１３に出力する。データバッファ１１は、データ信号をラッチする機能を有していても良い。

クロックバッファ１２は、図示しないクロック源からクロック信号を入力して増幅し、増幅されたクロック信号Ｂを、ＮＲＺ−ＲＺ変換部１３に出力する。

図２は、送信装置の動作例のタイミングチャートを示す図である。

図２のチャート１は、データバッファ１１が出力するデータ信号Ａを示しており、チャート２は、クロックバッファ１２が出力するクロック信号Ｂを示す。

ＮＲＺ／ＲＺ変換部１３は、データバッファ１１からデータ信号Ａを入力し、且つクロックバッファ１２からクロック信号Ｂを入力して、両信号の論理積を演算して、リターンゼロ（ＲＺ）方式のパルスＣを生成する。図２のチャート３は、パルスＣを示す。

Ｔ−ＦＦ１４は、パルスＣを入力して、パルスＣの立ち上がりで出力の極性を反転させたパルスＤを生成する。図２のチャート４は、パルスＤを示す。ここで、パルスＤは、立ち上がり波形及び立ち下がり波形がなまっており、波形としてはまだ不完全な形状を有している。

以上が、パルス生成部１０の説明である。

送信装置１は、上述したパルス生成部１０が生成したパルスの波形を整形するための第１波形整形部１５を備える。第１波形整形部１５は、一つ又は複数の直列に接続されたインバータを有し、パルス生成部１０が生成したパルスの立ち上がり波形及び立ち下がり波形を整形する。

第１波形整形部１５は、パルス生成部１０が生成したパルスＤを入力し、パルスＤの立ち上がり波形及び立ち下がり波形を整形したパルスＥを出力する。図２のチャート５は、パルスＥを示す。

第１波形整形部１５が有する少なくとも一つのインバータの入力部と出力部との間には、第２波形整形部２０が配置される。第２波形整形部２０は、第２波形整形部２０が配置されたインバータが出力するパルスの立ち上がり波形の傾きと、立ち下がり波形の傾きとを近づけるようにパルスを整形する。

図３は、第１波形整形部及び第２波形整形部を示す図である。図４は、第１波形整形部を形成するＣＭＯＳインバータを示す図である。

図３に示すように、送信装置１では、第１波形整形部１５は、４つの直列に接続されたインバータ１５ａを有する。また、図４に示すように、送信装置１では、第１波形整形部１５は、インバータ１５ａとして、ｐＭＯＳトランジスタＴｐ及びｎＭＯＳトランジスタＴｎが直列に接続されたＣＭＯＳインバータを有する。ｐＭＯＳトランジスタＴｐのソースは、電源電圧等のＶｓに接続され、ｎＭＯＳトランジスタＴｎのソースは、グラウンド等のＶｄに接続される。

第１波形整形部１５は、例えば、複数のＣＭＯＳインバータ１５ａがインダクタ１５ｂを介して直列に接続して形成される。各ＣＭＯＳインバータ１５ａを形成するｐＭＯＳトランジスタ又はｎＭＯＳトランジスタの閾値を調整することにより、パルスの立ち上がり波形及び立ち下がり波形が、垂直に近づくように整形される。インダクタ１５ｂは、電荷の蓄積及び放出を行うことに、パルスの立ち上がり波形及び立ち下がり波形の整形を支援する。

第１波形整形部１５及び第２波形整形部２０により整形されたパルスＥは、バンドパスフィルタ１６に入力される。バンドパスフィルタ１６は、フィルタと共に微分回路としても働くので、パルスＥのパルス幅よりもパルス幅が短くなったインパルス状のパルスＦを出力する。図２のチャート６は、パルスＦを示す。送信装置１は、パルスをフィルタリングするためのバンドパスフィルタと共に、微分回路として機能する他のフィルタを備えていても良い。

パルスＦは、データ”１”において、前と反対の極性のパルスを生じるバイポーラ方式のパルスであり、正の極性の振幅を有するパルスと、負の極性の振幅を有するパルスを含む。また、パルスＦは、データ”０”において、ゼロのパルスを生じるリターンゼロ方式のパルスである。

次に、第１波形整形部１５及び第２波形整形部２０について、以下に更に説明する。

図３に示すように、送信装置１では、第２波形整形部２０が、複数の直列に接続されたインバータ１５ａの内の最後のインバータ１５ａに配置される。具体的には、第２波形整形部２０は、４つに直列に接続されたインバータ１５ａの内の最後のインバータ１５ａに配置される。第２波形整形部２０は、最終段のインバータ１５ａの入力部Ｓｉと出力部Ｓｏとの間に配置される。最終段のインバータ１５ａに第２波形整形部２０を配置することは、立ち上がり波形の傾きと立ち下がり波形の傾きとを近づいたパルスを、バンドパスフィルタ１６に入力する上で効果的である。

また、第１波形整形部１５が一つのインバータ１５ａを有する場合には、第２波形整形部２０は、この一つのインバータ１５ａの入力部Ｓｉと出力部Ｓｏとの間に配置される。

図３に示すように、送信装置１では、第２波形整形部２０は、アノードＡ及びカソードＫを有するダイオードである。ダイオードは、アノードＡがインバータ１５ａの出力部Ｓｏに接続され、カソードＫがインバータ１５ａの入力部Ｓｉに接続される。

第２波形整形部２０の働きを理解するために、まず、第２波形整形部２０が第１波形整形部１５に配置されない場合の波形処理の説明を行う。その後、第２波形整形部２０が第１波形整形部１５に配置された場合の波形処理の説明を行う。ここで、説明を簡単にするために、第１波形整形部１５は、一つのインバータを有するものとする。

図５（Ａ）は、インバータへの入力パルスを示し、図５（Ｂ）は、第２波形整形部が配置されない場合のインバータの出力パルスを示し、図５（Ｃ）は、第２波形整形部が配置されない場合のバンドパスフィルタの出力パルスを示す。

まず、図５（Ａ）に示すように、インバータ１５ａへの入力パルスが、立ち上がり波形Ａ１の前後（立ち上がり波形Ａ１の左側から右側への時間変化）で、ローからハイへ変化する。図５（Ｂ）に示すように、立ち上がり波形Ａ１を含むパルスを入力したインバータ１５ａでは、ＣＭＯＳインバータのｎＭＯＳトランジスタがオン状態となって、インバータ１５ａの出力パルスは、ローへ変化する。インバータ１５ａの出力パルスは、立ち下がり波形Ｂ１の前後で、ハイからローへ変化する。図５（Ｃ）に示すように、立ち下がり波形Ｂ１を含むパルスを入力したバンドパスフィルタ１６は、負の極性の振幅を有するインパルス状のパルスＣ１を出力する。

次に、図５（Ａ）に示すように、インバータ１５ａへの入力パルスが、立ち下がり波形Ａ２の前後（立ち下がり波形Ａ２の左側から右側への時間変化）で、ハイからローへ変化する。図５（Ｂ）に示すように、立ち下がり波形Ａ２を含むパルスを入力したインバータ１５ａでは、ＣＭＯＳインバータのｐＭＯＳトランジスタがオン状態となって、インバータ１５ａの出力パルスは、ハイへ変化する。インバータ１５ａの出力パルスは、立ち上がり波形Ｂ２の前後で、ローからハイへ変化する。図５（Ｃ）に示すように、立ち上がり波形Ｂ２を含むパルスを入力したバンドパスフィルタ１６は、正の極性の振幅を有するインパルス状のパルスＣ２を出力する。

同様にして、立ち上がり波形Ａ３に対して、立ち下がり波形Ｂ３及び負の極性の振幅を有するインパルス状のパルスＣ３が生成される。

ここで、立ち上がり波形Ｂ２の傾きは、立ち下がり波形Ｂ１，Ｂ３の傾きよりも小さい。本明細書では、波形の傾きは、傾きの絶対値を意味する。また、立ち上がり波形Ｂ２の立ち上がり時間は、立ち下がり波形Ｂ１，Ｂ３の立ち下がり時間よりも長い。これは、ホールを多数キャリアとするｐＭＯＳトランジスタの動作速度が、電子を多数キャリアとするｎＭＯＳトランジスタよりも遅いこと等に起因する。

そのため、正の極性の振幅を有するパルスＣ２の振幅は、負の極性の振幅を有するパルスＣ１，Ｃ３よりも小さく、パルスＣ２のパルス幅は、パルスＣ１，Ｃ３よりも広い。本明細書では、パルスの振幅は、パルスの振幅の絶対値を意味する。

このように、第２波形整形部２０が第１波形整形部１５に配置されない場合には、正の極性の振幅を有するパルスＣ１は、負の極性の振幅を有するパルスＣ１，Ｃ３とは非対称な形状を有する。

次に、第２波形整形部２０が第１波形整形部１５に配置された場合の波形処理の説明を、以下に行う。

図６（Ｄ）は、インバータへの入力パルスを示し、図６（Ｅ）は、本実施形態のインバータの出力パルスを示し、図６（Ｆ）は、本実施形態のバンドパスフィルタの出力パルスを示す。

まず、図６（Ｄ）に示すように、インバータ１５ａへの入力パルスは、立ち上がり波形Ｄ１の前後（立ち上がり波形Ｄ１の左側から右側への時間変化）で、ローからハイへ変化する。図６（Ｅ）に示すように、立ち上がり波形Ｄ１を含むパルスを入力したインバータ１５ａでは、ＣＭＯＳインバータのｎＭＯＳトランジスタがオン状態となって、インバータ１５ａの出力パルスは、ローへ変化する。インバータ１５ａの出力パルスは、立ち下がり波形Ｅ１の前後で、ハイからローへ変化する。

立ち上がり波形Ｄ１の前では、第２波形整形部２０であるダイオードのアノードＡには、インバータ１５ａの出力であるハイの信号が印加され、カソードＫにはローの信号が印加されており、ダイオードは順方向バイアス状態にある。順方向バイアス状態のダイオードのＰＮ接合部では、空乏層の体積が最小となっており、接合容量は最大となる。

図７は、インバータとダイオードとの合成容量を説明する図である。

ここで、インバータ１５ａの容量をＣｉとし、第２波形整形部２０であるダイオードの容量をＣｄとすると、容量Ｃｉと容量Ｃｄとは並列に接合されているので、インバータ１５ａの入力部Ｓｉ側からみた合成容量Ｃｓは、ＣｉとＣｄとの和で表される。立ち上がり波形Ｄ１の前では、順方向バイアス状態のダイオードの容量Ｃｄが最大の状態にあるので、インバータの入力部Ｓｉ側からみた合成容量Ｃｓも最大の状態にある。

従って、立ち下がり波形Ｅ１は、合成容量Ｃｓが最大の状態にあるインバータ１５ａの出力となる。図６（Ｆ）に示すように、立ち下がり波形Ｅ１を含むパルスを入力したバンドパスフィルタ１６は、負の極性の振幅を有するインパルス状のパルスＦ１を出力する。

次に、図６（Ｄ）に示すように、インバータ１５ａへの入力パルスは、立ち下がり波形Ｄ２の前後（立ち下がり波形Ｄ２の左側から右側への時間変化）で、ハイからローへ変化する。図６（Ｅ）に示すように、立ち下がり波形Ｄ２を含むパルスを入力したインバータ１５ａでは、ＣＭＯＳインバータのｐＭＯＳトランジスタがオン状態となって、インバータ１５ａの出力パルスは、ハイへ変化する。インバータ１５ａの出力パルスは、立ち上がり波形Ｅ２の前後で、ローからハイへ変化する。

立ち下がり波形Ｄ２の前では、第２波形整形部２０であるダイオードのアノードＡには、インバータ１５ａの出力であるローの信号が印加され、カソードＫにはハイの信号が印加されており、ダイオードは逆方向バイアス状態にある。逆方向バイアス状態のダイオードのＰＮ接合部では、空乏層の体積が最大となっており、接合容量は最小となる。

立ち下がり波形Ｄ２の前では、逆方向バイアス状態のダイオードの容量Ｃｄが最小の状態にあるので、インバータの入力部Ｓｉ側からみた合成容量Ｃｓも最小の状態にある。

従って、立ち上がり波形Ｅ２は、合成容量Ｃｓが最小の状態にあるインバータ１５ａの出力となる。図６（Ｆ）に示すように、立ち上がり波形Ｅ２を含むパルスを入力したバンドパスフィルタ１６は、正の極性の振幅を有するインパルス状のパルスＦ２を出力する。

ここで、インバータ１５ａの出力部Ｓｏから第２波形整形部２０であるダイオードのアノードＡに印加される電圧（図４の電圧Ｖｓ）は、ダイオードのオン電圧よりも高いので、インバータ１５ａの出力電圧は、ダイオードのオン電圧へクランプされて一定の値となる。

同様にして、立ち上がり波形Ｄ３に対して、立ち下がり波形Ｅ３及び負の振幅を有するインパルス状のパルスＦ３が生成される。

図６（Ｅ）には、本実施形態のインバータの出力パルスを実線で示すと共に、第２波形整形部が配置されない場合のインバータの出力パルスを鎖線（図５（Ｂ）のパルスと同じ）で示している。

立ち下がり波形Ｅ１を形成する時のインバータ１５ａの動作速度は、インバータの入力部Ｓｉ側からみた合成容量Ｃｓが最大にある影響を受けて、合成容量Ｃｓが最小の時の動作速度よりも遅い。一方、立ち上がり波形Ｅ２を形成する時のインバータ１５ａの動作速度は、インバータの入力部Ｓｉ側からみた合成容量Ｃｓが最小にある影響を受けて、合成容量Ｃｓが最大の時の動作速度よりも速い。

また、立ち上がり波形Ｅ２の立ち上がり時間は、パルス電圧がダイオードのオン電圧によりクランプされて低下するので、第２波形整形部２０が配置されていない時よりも短くなる。

結果として、立ち下がり波形Ｅ１の傾きと立ち上がり波形Ｅ２の傾きとの相違は、第２波形整形部２０が配置されていない時の立ち下がり波形Ｂ１の傾きと立ち上がり波形Ｂ２の傾きとの相違よりも小さくなる。即ち、立ち下がり波形Ｅ１の傾きと、立ち上がり波形Ｅ２の傾きとは、第２波形整形部２０が配置されていない時よりも近づく。

また、立ち下がり波形Ｅ１の立ち下がり時間と立ち上がり波形Ｅ２の立ち上がり時間との相違は、第２波形整形部２０が配置されていない時の立ち下がり時間と立ち上がり時間との相違よりも小さくなる。即ち、立ち下がり波形Ｅ１の立ち下がり時間と、立ち上がり波形Ｅ２の立ち上がり時間とは、第２波形整形部２０が配置されていない時よりも近づく。

バンドパスフィルタ１６は、このような立ち下がり波形Ｅ１及び立ち上がり波形Ｅ２を入力して、負の極性の振幅を有するパルスＦ１及び正の極性の振幅を有するパルスＦ２を生成する。負の極性の振幅を有するパルスＦ１の振幅と、正の極性の振幅を有するパルスＦ２の振幅とは、第２波形整形部２０が配置されていない時よりも近づく。また、パルスＦ１のパルス幅と、パルスＦ２のパルス幅とは、第２波形整形部２０が配置されていない時よりも近づく。

同様に、負の極性の振幅を有するパルスＦ３の振幅と、正の極性の振幅を有するパルスＦ２の振幅とは、第２波形整形部２０が配置されていない時よりも近づく。また、パルスＦ３のパルス幅と、パルスＦ２のパルス幅とは、第２波形整形部２０が配置されていない時よりも近づく。

このようにして、第２波形整形部２０が配置された第１波形整形部１５を有する送信装置１では、正の極性の振幅を有するパルスＣ１は、負の極性の振幅を有するパルスＣ１，Ｃ３に対して対称又は対称に近い形状を有する。

次に、第２波形整形部２０が第１波形整形部１５に配置されない場合と、第２波形整形部２０が第１波形整形部１５に配置された場合について、バンドパスフィルタ１６から出力されるパルスを、一般的な６５ｎｍノードＣＭＯＳデバイスを用いた回路シミュレーションにより得られた結果を以下に説明する。

ここで、第１波形整形部の最終段インバータには、ゲート幅６４ｕｍのＰＭＯＳトランジスタとゲート幅４０ｕｍのＮＭＯＳトランジスタを用いており、ダイオードはゲート幅３２ｕｍのＮＭＯＳトランジスタで構成するｐｎ接合を用いている。バンドパスフィルタとしては、５０ｆＦの金属−絶縁膜−金属（ＭＩＭ）キャパシタを使用した。

第２波形整形部２０が第１波形整形部１５に配置されない場合には、正の極性の振幅を有するパルスの振幅は０．３２Ｖであり、パルス幅は９ｐｓであり、負の極性の振幅を有するパルスの振幅は０．３６Ｖであり、パルス幅は７ｐｓであった。

一方、第２波形整形部２０が第１波形整形部１５に配置された場合には、正の極性の振幅を有するパルスの振幅は０．２３Ｖであり、パルス幅は８ｐｓであり、負の極性の振幅を有するパルスの振幅は０．２４Ｖであり、パルス幅は８ｐｓであった。

回路シミュレータの計算結果からも、正の極性の振幅を有するパルスは、負の極性の振幅を有するパルスに対して対称に近い形状を有することが分かる。

上述した本実施形態の送信装置１によれば、第１波形整形部１５及び第２波形整形部により整形されたパルスを入力したバンドパスフィルタ１６は、対称に近い形状を有するバイポーラ方式のパルスを出力する。そのため、送信される信号に含まれるスプリアスを低減することができる。

また、本実施形態の送信装置１から送信される無線信号を受信する受信装置によれば、スプリアスの低減された信号を受信できるので、強度的なうなりの低減した信号を受信できるため、受信品質（感度）が向上する。

次に、上述した第１実施形態の送信装置の変形例１及び２を、図面を参照しながら、以下に説明する。

図８は、第１実施形態の送信装置の変型例１の要部を示す図である。

本変型例の送信装置では、第１波形整形部１５が有する直列に接続された４つのインバータ１５ａの内の偶数番目の２つのインバータ１５ａに対して、第２波形整形部２０が配置される。具体的には、第２波形整形部２０であるダイオードは、２番目及び４番目のインバータ１５ａに配置される。第２波形整形部２０を連続するインバータ１５ａに配置すると、後側の第２波形整形部２０が、前側の第２波形整形部２０の波形整形の効果を打ち消す場合があるので、第２波形整形部２０を、２つの連続するインバータ１５ａに対して配置しないことが好ましい。

図９は、第１実施形態の送信装置の変型例２の要部を示す図である。

本変型例の送信装置では、第１波形整形部１５が有する直列に接続された４つのインバータ１５ａの内の奇数番目の２つのインバータ１５ａに対して、第２波形整形部２０が配置される。具体的には、第２波形整形部２０であるダイオードは、１番目及び３番目のインバータ１５ａに配置される。このように、第２波形整形部２０は、偶数番目のインバータではなく、奇数番目のインバータに配置しても良い。

次に、上述した送信装置の他の実施形態を、図１０〜図１２を参照しながら以下に説明する。他の実施形態について特に説明しない点については、上述の第１実施形態に関して詳述した説明が適宜適用される。また、同一の構成要素には同一の符号を付してある。

図１０は、本明細書に開示する送信装置の第２実施形態の要部を示す図である。図１１（Ａ）は、第２波形整形部の等価回路を説明する図であり、図１１（Ｂ）はインバータの出力パルスを示す図である。

本実施形態の送信装置は、インバータ１５ａの出力部Ｓｏと第２波形整形部２０であるダイオードとの間に配置されるインダクタ２１を備える。インダクタ２１は、ダイオードのカソードＫとインバータ１５ａの出力部Ｓｏとの間に配置される。

図１１（Ａ）に示すように、容量Ｃｄを有する第２波形整形部２０であるダイオードは、インダクタ２１と直列に接続されて、ＬＣ共振回路を形成する。

ＬＣ共振回路の共振周波数は、インバータ１５ａの出力パルスの立ち下がり波形Ｂ１、Ｂ３及び／又は立ち下がり波形Ｂ２の周波数と対応するように設定されることが好ましい。

図１１（Ｂ）中の実線で示すように、立ち下がり波形Ｂ１、Ｂ３は、ＬＣ共振回路の共振によって、振幅が増大すると共に、立ち下がり時間が短縮する。また、立ち下がり波形Ｂ２は、ＬＣ共振回路の共振によって、振幅が増大すると共に、立ち下がり時間が短縮する。

上述した本実施形態の送信装置によれば、バンドパスフィルタ１６は、第１波形整形部１５及び第２波形整形部により整形されたパルスを入力して、振幅が増大すると共にパルス幅が短縮されたインパルス状のパルスを生成する。また、上述した本実施形態の送信装置によれば、上述した第１実施形態と同様の効果が得られる。

図１２は、本明細書に開示する送信装置の第３実施形態の要部を示す図である。

本実施形態の送信装置では、第２波形整形部２０は、ｎ型の導電性を有するｎＭＯＳトランジスタである。ｎＭＯＳトランジスタは、ゲートＧ及びゲートＧと短絡されたドレインＤがインバータ１５ａの出力部Ｓｏに接続され、ソースＳがインバータ１５ａの入力部Ｓｉに接続される。

インバータ１５ａから出力される信号は、ｎＭＯＳトランジスタのしきい値電圧よりも低い電圧を有する。しきい値電圧よりも低い電圧がゲートＧに印加されるｎＭＯＳトランジスタの容量は、ゲート電圧の変化と共に容量が変化する。具体的には、図６を用いてダイオードの容量について説明したように、ｎＭＯＳトランジスタの容量も変化する。即ち、ｎＭＯＳトランジスタの容量は、立ち上がり波形Ｄ１の前では、最大の状態にあり、立ち下がり波形Ｄ２の前では、最小の状態にある。

従って、ｎＭＯＳトランジスタである第２波形整形部２０は、第１実施形態における第２波形整形部と同様の働きを行うので、バンドパスフィルタ１６から出力される正の極性の振幅を有するパルスは、負の極性の振幅を有するパルスに対しては対称に近い形状を有する。

上述した本実施形態の送信装置によれば、上述した第１実施形態と同様の効果が得られる。

本発明では、上述した実施形態の送信装置は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。

上述した各実施形態では、第１波形整形部１５は、インバータとして、ＣＭＯＳインバータを有していたが、インバータは、差動増幅回路又はオペアンプ等の反転増幅器を用いて形成しても良い。

ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。

１送信装置
１０パルス生成部
１１データバッファ
１２クロックバッファ
１３ＮＲＺ／ＲＺ変換部
１４Ｔ−ＦＦ
１５第１波形整形部
１５ａインバータ
１５ｂインダクタ
２０第２波形整形部
２１インダクタ
ＴｐｐＭＯＳトランジスタ
ＴｎｎＭＯＳトランジスタ
１６バンドパスフィルタ
１７増幅部
１８アンテナ

Claims

送信信号に含まれる信号値が所定値となる度に、パルスが交互に立ち上がり又は立ち下がるパルスを生成するパルス生成部と、
一つ又は複数の直列に接続されたインバータを有し、前記パルス生成部が生成したパルスの立ち上がり波形及び立ち下がり波形を整形する第１波形整形部と、
少なくとも一つの前記インバータの入力部と出力部との間に配置され、配置された前記インバータが出力するパルスの立ち上がり波形の傾きと、立ち下がり波形の傾きとを近づけるようにパルスを整形する第２波形整形部と、
前記第１波形整形部及び前記第２波形整形部により整形されたパルスの所定の帯域を通過させるバンドパスフィルタと、
を備える送信装置。
前記第２波形整形部は、一つの前記インバータ、又は複数の直列に接続された前記インバータの内の最終段の前記インバータに配置される請求項１に記載の送信装置。
前記第１波形整形部は、複数の直列に接続された前記インバータを有しており、前記第２波形整形部は、奇数段又は偶数段の前記インバータに配置される請求項１又は２に記載の送信装置。
前記インバータの出力部と前記第２波形整形部との間に配置されるインダクタを備える請求項１〜３の何れか一項に記載の送信装置。
前記第２波形整形部は、アノードが前記インバータの出力部に接続され、カソードが前記インバータの入力部に接続されるダイオードである請求項１〜４の何れか一項に記載の送信装置。
前記第２波形整形部は、ゲート及びドレインが前記インバータの出力部に接続され、ソースが前記インバータの入力部に接続されるｎ型の導電性を有するＭＯＳトランジスタであり、前記インバータから出力される信号は、前記ＭＯＳトランジスタのしきい値電圧よりも低い電圧を有する請求項１〜４の何れか一項に記載の送信装置。