JP4732131B2

JP4732131B2 - 同期回路システム

Info

Publication number: JP4732131B2
Application number: JP2005321682A
Authority: JP
Inventors: 正則菊池
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2005-11-07
Filing date: 2005-11-07
Publication date: 2011-07-27
Anticipated expiration: 2025-11-07
Also published as: JP2007129601A

Description

本発明は、スイッチングノイズの少ない同期回路システムに関するものである。

一般に、同期回路システムは、各種機能をはたす複数の回路ブロックで構成された複数の半導体集積回路で構成されている。同期回路システムの半導体集積回路は、バッファを含むインタフェース回路をもち、クロックと同期したインタフェース回路間で半導体集積回路同士がデータの送受信を行う。半導体集積回路の各回路ブロックは同じクロックに同期して動作しているため、インタフェース回路では複数の信号が同時に変化する。

このような同期回路システムは、タイミング調整が容易であるという利点をもつ反面、多くの信号が同時に変化すると、電源ノイズや信号線間の誘導ノイズによる、いわゆる同時スイッチングノイズが発生し、半導体集積回路の誤動作を生じる。この同時スイッチングノイズは、ＥＭＩ（Electro Magnet Interference ）の原因ともなる。

図５は、同時スイッチングノイズのメカニズムを説明する図である。バッファ１０２６がＬｏからＨｉに切り替わるとき、電源１０２１から矢印Ａ₁の方向に電流が流れ、電源側インダクタ１０２４にその電流変化量に比例した電圧が発生し、バッファ１０２６の電源側で電圧降下を起こしノイズとなる。バッファ１０２６がＨｉからＬｏに切り替わる過程でも同様に、ＧＮＤ（グラウンド）１０２２へ矢印Ａ₂の方向の電流が流れ、ＧＮＤ側インダクタ１０２５にその電流変化量に比例した電圧が発生し、バッファ１０２６のＧＮＤ側で電圧上昇を起こしノイズとなる。

図６は、出力波形の変化と電源／ＧＮＤノイズの関係を表したものである。図６の（ａ）はバッファのＬｏからＨｉに変化する出力Ｖｏの波形を、（ｂ）は電源からの電流量ｉｐを、（ｃ）は電源電位Ｖｐの変化を表わす。また、図６の（ｄ）はバッファのＨｉからＬｏに変化する出力Ｖｏの波形を、（ｅ）はＧＮＤへの電流量ｉｇを、（ｆ）はＧＮＤ電位Ｖｇを表わしたものである。図６の（ａ）に示すように出力波形がＬｏからＨｉに変化した場合、（ｂ）に示すような電流変化が発生し、（ｃ）に示す電源電位の変動が起きる。出力波形が図６の（ｄ）に示すようにＨｉからＬｏに変化した場合は、（ｅ）に示すような電流変化が発生し、（ｆ）に示すＧＮＤ電位の変動が起きる。

近年では消費電力の削減のため、電源電圧を低くする方法がとられており、半導体集積回路の動作マージンが低下する傾向がある。その中で同時スイッチングノイズの影響は大きくなっている。

従来では、同時スイッチングノイズを回避する方法として、各出力バッファの出力タイミングを変化させる方法が提案されている（特許文献１および特許文献２等参照）。

例えば図７に示すように、各出力段に繋がったフリップフロップ１０１５ａ、１０１５ｂ、１０１５ｃの同期用の内部クロック１０１３に遅延回路１０１４ａ、１０１４ｂ、１０１４ｃを入れる。これによって、出力バッファ１０１６ａ、１０１６ｂ、１０１６ｃを介したフリップフロップ１０１５ａ、１０１５ｂ、１０１５ｃの出力タイミングを変化させ、同時スイッチングノイズを低減させる。

図８および図９は、出力バッファのタイミング変化による電流量と電圧変動を示すもので、図８の（ａ）はタイミング変化をさせない場合の電流量ｉｐおよび電源電位Ｖｐの変化と、同時スイッチングノイズＶｅを表す。これに対して、出力タイミングを変化させると、図９の（ａ）に示すように電流量ｉｐのピーク値が抑えられるため、電源電位Ｖｐの変動を抑えることができ、同時スイッチングノイズＶｅを低減することが可能となる。

図１０は、同期回路システムの構成例である。クロックジェネレータ１００１から同期用のクロック信号Ｃが出力され、半導体集積回路１００２、１００３へ供給される。データＤ₁は、クロック信号Ｃに応じて半導体集積回路１００２から出力され、半導体集積回路１００３へ入力される。このとき、半導体集積回路１００２はドライバ側となり、半導体集積回路１００３はレシーバ側となる。データＤ₂は、クロック信号Ｃに応じて半導体集積回路１００３から出力され、半導体集積回路１００２へ入力される。このとき、半導体集積回路１００３はドライバ側となり、半導体集積回路１００２はレシーバ側となる。なお、同期用クロックは、半導体集積回路から直接出力される場合もある。

同期回路システムでは、信号を正確にやりとりするために、レシーバ側でクロック信号に対し所望のセットアップ／ホールドタイミングを満たす必要がある。

図１１および図１２は、同期回路システムのレシーバ側のタイミングチャートを表わすもので、図１１は、バス周期が遅い場合であり、図１２は、バス周期が早い場合である。図１１の（ａ）および図１２の（ａ）は、同期するためのクロック信号Ｃの波形を表しており、図１０の（ｂ）および図１１の（ｂ）は、データ信号Ｄの波形を表している。レシーバ側において、データ信号Ｄは基準となるクロックエッジＥに対して入力の基準時間であるセットアップＴａ、ホールドＴｂ間のデータレベルを維持する必要がある。Ｔｍ₁はセットアップ側のマージンであり、Ｔｍ₂はホールド側のマージンである。出力バッファの出力タイミングはこのセットアップ側マージンＴｍ₁とホールド側マージンＴｍ₂の範囲で調整が可能となる。近年のバスの高速化により、このマージン調整範囲は少なくなる傾向がある。
特開平９−９３１０８号公報特開２０００−３０７３９５号公報

しかしながら、同時スイッチングノイズを抑えるための各出力バッファの出力タイミングを変化させるだけの方法では、以下のような問題点があった。

出力タイミングが遅いバッファは、早いバッファのスイッチングノイズの影響を受け、波形が鈍る。図１３は出力タイミングの違いによる出力波形の違いを表わした図である。図１３の（ａ）に示すように、出力タイミングが比較的早いバッファの出力波形では、同時スイッチングの影響が少なく、波形スイッチング時間Ｔｓはほとんど変化しない。しかし、図１３の（ｂ）に示すように、変化タイミングが比較的遅いバッファの出力波形では、同時スイッチングの影響により波形が鈍り、波形スイッチング時間Ｔｓが大きくなるため、レシーバでのタイミング制約が満たせず、問題となる。

図１４は、この同時スイッチングノイズによる波形鈍りを考慮せず、単純にドライバの位相を変えた場合のタイミングチャートを表わしている。すなわち、クロック信号Ｃのクロックエッジ（ライスエッジ）Ｅに同期したデータ信号Ｄａ〜ＤｃのセットアップＴａと、セットアップ側マージンＴｍ₁、ホールドＴｂとホールド側マージンＴｍ₂を示す。調整したバッファタイミング変化量Ｔｅに対しては、同時スイッチングノイズによる波形鈍りＤｅが生じる。このため、スイッチタイミングが比較的遅いデータ信号Ｄｃは、セットアップ側マージンＴｍ₁でタイミングエラーを起こしている。このような波形鈍りＤｅを考慮するためには、バッファタイミング変化量Ｔｅを小さくする必要が生じる。

同時スイッチングノイズを小さくするためには、バッファタイミング変化量を大きくする必要があるが、上記の波形鈍りのために、特に高速なバスではタイミング変化量を十分に大きく設定することができず、問題となる。

また、単純に波形鈍りを改善することだけに着目し、全体のバッファ能力を上げた場合、位相が早いドライバの同時スイッチングノイズの影響が大きくなる。このため、出力側のタイミング変化量をより一層小さく設定しなければならず、単純にバッファ能力を一律に上げるだけでは有効な手法となりえない。

本発明は上記従来の技術の有する未解決の課題に鑑みてなされたものであり、同時スイッチングノイズを効果的に低減し、かつ、消費電力を抑えることができる同期回路システムを提供することである。

上記の目的を達成するため、本発明の同期回路システムは、内部回路からの複数の信号を同期的に出力する複数の回路ブロックと、前記複数の回路ブロックにそれぞれ位相の異なるクロック信号を供給することで、各回路ブロックの出力タイミングを分散させるクロック回路と、各回路ブロックの出力側に配設された出力バッファと、を有し、前記出力バッファのうち、出力タイミングが遅い回路ブロックの出力バッファの駆動能力は、出力タイミングが早い回路ブロックの出力バッファの駆動能力より大きいことを特徴とする。

出力バッファの駆動能力を回路ブロックごとに変化させることで、クロック回路による出力タイミングの変化量を大きく設定することが可能となり、同時スイッチングノイズを効果的に低下させることができる。また、出力バッファの駆動能力を最適化することで、消費電力を抑えることができる。

図１は、本発明を実施するための最良の形態を示す。

半導体集積回路１１は、内部回路の複数の信号を送受信する内部データバス１２および内部クロック１３を持っている。内部データバス１２のデータは、内部クロック１３からクロック回路である遅延回路１４ａ、１４ｂ、１４ｃにより異なったタイミングで出力側の回路ブロックであるフリップフロップ１５ａ、１５ｂ、１５ｃに取り込む。取り込まれたデータはそれぞれ駆動能力の異なる出力バッファ１６ａ、１６ｂ、１６ｃにより外部へ出力される。

ここで、出力タイミングが早いフリップフロップ１５ａに接続されている出力バッファ１６ａよりも、出力タイミングが遅いフリップフロップ１５ｂに接続されている出力バッファ１６ｂの駆動能力の方が大きい。また、フリップフロップ１５ｂに接続されている出力バッファ１６ｂよりも、出力タイミングが遅いフリップフロップ１５ｃに接続されている出力バッファ１６ｃの駆動能力の方が大きい。

このように、データバスを構成する各出力段のタイミングを変化させる際に、そのタイミング変化量に応じてバッファ駆動能力を変化させることで、タイミングエラーを生じることなく効果的に同時スイッチングノイズを低減することができる。

また、出力タイミングが早いバッファの駆動能力を下げることで、早いバッファからの同時スイッチングノイズの影響を小さくし、バッファタイミング変化量をさらに大きくとることも可能となる。

なお、出力バッファの数は３個に限定されることなく、２つ以上であればいくつでもよい。

内部クロックの遅延回路は、バッファ駆動能力に対応して遅延値を決めてもよいし、個別に設定しても構わない。また、バッファ駆動能力は複数の設定値を持っても構わない。

図２は図１の装置の動作を表わすタイミングチャートを示す。内部クロック１３から供給されるクロック信号ＣのクロックエッジＥに同期したデータ信号Ｄａ〜Ｄｃは、セットアップＴａと、セットアップ側マージンＴｍ₁と、ホールドＴｂと、ホールド側マージンＴｍ₂と、調整した出力タイミング変化量Ｔｅとを有する。同時スイッチングノイズによる波形鈍りＤｅによるタイミングエラーを防ぐために、出力タイミングが遅いデータ信号Ｄｂ、Ｄｃを出力する出力バッファ１６ｂ、１６ｃの駆動能力を順次上げることで、セットアップ側マージンＴｍ₁を確保する。その結果、タイミングエラーを生じることなく出力タイミング変化量Ｔｅを大きくとることができるため、同時スイッチングノイズを効果的に低減することができる。

すなわち、同期回路システムにおいて、出力タイミングが遅い回路ブロックの出力バッファの駆動能力を比較的強く、出力タイミングが早い回路ブロックの出力バッファの駆動能力を比較的弱くすることで、同時スイッチングノイズを確実に低減する。また、このように各出力バッファの駆動能力を最適化することで、ドライバの消費電力を低減できる。

ドライバ電源は、ドライバ駆動能力毎に分かれていてもよい。また、この同期回路システムにおいて、出力側の回路ブロックはＬＳＩで構成されていてもよい。出力タイミングとバッファ駆動能力は、ビット毎に個別に設定しても構わないし、数ビットをまとめたグループで設定しても構わない。

図３は一実施例による同期回路システムを示す。内部データバス１１２を受ける出力側の回路ブロックであるフリップフロップ１１５ａ〜１１５ｅの内部クロック１１３のタイミングをクロック回路である遅延用バッファ１１４ａ〜１１４ｅで個別に変化させている。さらに遅延用バッファ１１４ａ〜１１４ｅのバッファ遅延に応じて出力バッファ１１６ａ〜１１６ｅの駆動能力を順に高く設定している。

例えば、出力タイミングの比較的早い出力バッファ１１６ａは駆動能力４ｍＡ、その次の出力バッファ１１６ｂは駆動能力６ｍＡ、その次の出力バッファ１１６ｃは駆動能力８ｍＡである。さらに、その次の出力バッファ１１６ｄは駆動能力１０ｍＡ、その次の出力バッファ１１６ｅは駆動能力１２ｍＡを使用する。このように、出力バッファ１１６ａ〜１１６ｅの駆動能力を順に高く設定することで、内部クロック１１３のタイミング変化量を大きく取ることができる。

図４の（ａ）は、バッファ駆動能力を変えない場合の同時スイッチングによる電源変動を示し、同図の（ｂ）はバッファ駆動能力を変えた場合の同時スイッチングによる電源変動を示す。

バッファ遅延に応じて出力バッファの駆動能力を変えることで、図４の（ｂ）に示すように出力タイミング変化量Ｔｅは大きくとることができる。その結果、同時スイッチングノイズ（最大値）Ｖｅを小さくすることが可能となる。また、トライバの節電にも貢献できる。

一実施の形態による同期回路システムの構成を説明する図である。図１の装置のタイミングチャートを示す図である。一実施例による同期回路システムを示す模式図である。同時スイッチングによる電源変動を説明する図である。電源ノイズとグラウンドノイズを説明する図である。出力波形の変化とノイズを説明する図である。一従来例による同期回路システムを説明する図である。出力タイミングを変化させない場合の電源変動を示すグラフである。出力タイミングを変化させた場合の電源変動を示すグラフである。同期回路システムの全体構成を示す図である。バス周期が遅い場合のマージンを示す図である。バス周期が早い場合のマージンを示す図である。出力タイミングの違いによる波形変化を示す図である。単純にクロック信号の位相のみを変えた場合のタイミングチャートを示す図である。

符号の説明

１１、１１１半導体集積回路
１２、１１２内部データバス
１３、１１３内部クロック
１４ａ〜１４ｃ遅延回路
１５ａ〜１５ｃ、１１５ａ〜１１５ｅフリップフロップ
１６ａ〜１６ｃ、１１６ａ〜１１６ｅ出力バッファ
１１４ａ〜１１４ｅ遅延用バッファ

Claims

内部回路からの複数の信号を同期的に出力する複数の回路ブロックと、前記複数の回路ブロックにそれぞれ位相の異なるクロック信号を供給することで、各回路ブロックの出力タイミングを分散させるクロック回路と、各回路ブロックの出力側に配設された出力バッファと、を有し、前記出力バッファのうち、出力タイミングが遅い回路ブロックの出力バッファの駆動能力は、出力タイミングが早い回路ブロックの出力バッファの駆動能力より大きいことを特徴とする同期回路システム。