JP2000307395A - 同期回路システム - Google Patents

Abstract

(57)【要約】 【課題】 本発明は同期回路システムに関し、多機能Ａ
ＳＩＣに対してノイズ混入防止策を採用せずにスイッチ
ングノイズを低減することができる同期回路システムを
提供することを目的としている。 【解決手段】 それぞれ独立に機能する機能ブロック５
０を複数有する多機能回路６０と、該多機能回路６０を
搭載し、共通クロックに同期して動作する複数の回路群
とを有する同期回路システムにおいて、前記機能ブロッ
ク５０毎にクロックツリーの段数を異ならしめ、前記多
機能回路６０の後段の回路群のセットアップ／ホールド
タイムを満たすように、多機能回路６０の出力バッファ
のスイッチング時間を決定するスイッチング時間決定手
段を具備して構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は同期回路システムに
関し、更に詳しくは同期回路のスイッチングノイズの低
減に関する。

【０００２】

【従来の技術】従来、同期回路で構成され、独立した機
能ブロックを複数搭載した半導体集積回路（ＩＣ）で
は、独立した機能ブロックにおいて、同一クロックにて
接続される全てのフリップフロップの数（ファンアウ
ト）を調べ、クロックスキューを調整し、各々のフリッ
プフロップに供給されるクロック遅延を同等にするよう
にクロックツリーを構成しているが、この方法だと出力
信号が完全同期になるため、出力バッファ（出力端子）
のスイッチングノイズが増加していた。

【０００３】図８は回路システムの構成例を示すブロッ
ク図である。図に示すシステムは、同期回路システム１
０とボード２０より構成されている。同期回路システム
１０において、１１は全体の制御動作を行なうＣＰＵ、
１２は該ＣＰＵ１１と接続されるＡＳＩＣ（特定用途向
けＩＣ）、１３は該ＡＳＩＣ１２と接続されるＡＳＩＣ
である。１４はＡＳＩＣ１３と接続される周辺ＩＣであ
る。

【０００４】ボード２０において、２１は同期回路シス
テム１０のＡＳＩＣ１３と接続されるＡＳＩＣ、２２は
該ＡＳＩＣ２１と接続される周辺ＩＣである。該周辺Ｉ
Ｃ２２は、同期回路システム１０の周辺ＩＣ１４と接続
されている。そして、これら回路は全て外部からの外部
クロックで同期が取られる。

【０００５】回路システムにおいて、システム内のクロ
ックが１本であり、どの回路群もこのクロックに同期し
て動作させることが、動作安定化を容易に行なう方法で
ある。

【０００６】同一クロックに同期して動作する回路シス
テム（多機能ＡＳＩＣも含む）を構成する場合、システ
ム内のほとんどの信号がクロックに同期した信号にな
る。システム内の多機能ＡＳＩＣも同一クロックで動作
させるため、多機能ＡＳＩＣからの出力信号もクロック
に同期した信号となり、多機能ＡＳＩＣ後段の回路も同
一クロックによりその出力信号を受ける。このような完
全同期式の回路システムは、タイミング調整が容易なた
め、誤動作も少ない。ここでいう多機能ＡＳＩＣとは、
例えばＣＰＵインタフェース部、画像処理部、モータ等
に対する駆動パルスを発生するメカ制御部等を含む。

【０００７】

【発明が解決しようとする課題】しかしながら、ここで
問題になってくるのが、多機能ＡＳＩＣの出力バッファ
の同時スイッチングである。ＡＳＩＣは高集積化、多ピ
ン化が進んでいるため、ＡＳＩＣ１チップからの出力信
号も数１０本から百本以上と激増している。これら出力
バッファ（チップの出力端子に接続）に同一クロックに
よって動作するフリップフロップ（Ｆ／Ｆ：記憶素子）
からの出力信号が接続されていると、同位相のクロック
によって出力バッファの状態が変化することになるの
で、多数の出力バッファが同時スイッチングする可能性
がある。

【０００８】このため、チップ内の電源・グラウンドに
ノイズが乗り、多機能ＡＳＩＣの誤動作やシステム全体
の誤動作につながる可能性が出てくる。図９は出力バッ
ファ部のスイッチングの説明図である。図において、３
０が出力バッファで、電源ＶDDとＶSS間に接続されてい
る。図において、Ｌ１とＬ２とは等価的に表された電源
ラインのインダクタである。出力バッファ３０にはイン
ダクタＬ１、Ｌ２を介して電源が供給されている。ＣL
は出力端子に接続される容量性負荷である。

【０００９】（ａ）は出力バッファがハイレベルになっ
た時に流れる電流を、（ｂ）は出力バッファがローレベ
ルになった時に流れる電流をそれぞれ示す。それぞれの
場合に、インダクタの両端に現れる過渡電圧ＶLは次式
で表される。

【００１０】ＶL＝−（Ｎ×Ｌ×ｄｉ／ｄｔ） ここで、Ｎはスイッチング本数、Ｌはインダクタンス、
ｄｉ／ｄｔはスイッチング時に流れる過渡電流である。
出力バッファ３０の具体的構成を図１０に示す。図に示
すように出力バッファの出力段は、Ｐチャネルトランジ
スタＱ１とＮチャネルトランジスタＱ２の直列回路から
構成され、ＰチャネルトランジスタとＮチャネルトラン
ジスタＱ２の共通接続点が出力端子となる。出力バッフ
ァがロー→ハイ、又はハイ→ローに信号変化する時、出
力バッファのＰチャネルトランジスタＱ１からＮチャネ
ルトランジスタＱ２へ貫通する貫通電流が流れるだけで
なく、出力バッファに付加されている負荷容量に対し
て、充電電流又は放電電流が流れる。充電電流は出力が
ロー→ハイに変化する際に流れ、放電電流は出力がハイ
→ローに変化する時に流れる。

【００１１】図１１は各部の動作波形を示す図で、図９
に示す回路の動作波形を示している。（ａ）は出力波
形、（ｂ）はＶSS電源端子波形、（ｃ）は入力端子への
印加電圧レベルＶINを、（ｄ）は入力バッファしきい値
電圧を、（ｅ）は入力電圧への印加電圧レベルＶILをそ
れぞれ示している。即ち、通常の動作の場合、入力電圧
がしきい値レベルよりも高い場合には“１”レベルを出
力し、入力電圧がしきい値レベルよりも低い場合には
“０”レベルを出力する。

【００１２】スイッチングノイズのために、入力バッフ
ァしきい値レベルが図の（ｄ）に示すように変化したも
のとする。図のＡ点では、しきい値レベルが入力電圧レ
ベルＶINを超えるために出力は“０”になる。一方、図
のＢ点では、しきい値レベルが入力電圧レベルＶILより
も下がるため、出力は“１”となる。このように、スイ
ッチングノイズのために回路が誤動作する。

【００１３】このような多機能ＡＳＩＣが搭載されてい
る同一クロックに同期して動作する回路システムにおい
て、前述した多機能ＡＳＩＣの同時スイッチングによる
ノイズ混入を防止するための手段として、多機能ＡＳＩ
Ｃチップの電源・グランドを増やして電源・グランドの
抵抗を下げて電源グランドを強化する方法や、同時スイ
ッチングする出力バッファ（出力端子）を削減すること
が考えられる。

【００１４】ところが、前者の場合電源・グランドを強
化する（グランドの面積を広げる）ためには、電源・グ
ランド用にユーザ使用端子を使用しなければならないの
で、その分、ユーザの使用できる端子の数が減ってしま
う。そのため、更に多ピンパッケージを使用しなければ
ならなくなり、コストアップにつながる。一方、後者の
場合には、同時スイッチングする出力バッファ（出力端
子）を接続するためには、出力バッファの前段にディレ
イ素子を入れて、スイッチングの位相をすこしずつずら
してやる必要があり、回路規模が増大してしまう。或い
は機能自体を削減させなければならなくなる。

【００１５】本発明はこのような課題に鑑みてなされた
ものであって、多機能ＡＳＩＣに対してノイズ混入防止
策を採用せずにスイッチングノイズを低減することがで
きる同期回路システムを提供することを目的としてい
る。

【００１６】

【課題を解決するための手段】（１）前記した課題を解
決する本発明は、それぞれ独立に機能する機能ブロック
を複数有する多機能回路と、該多機能回路を搭載し、共
通クロックに同期して動作する複数の回路群とを有する
同期回路システムにおいて、前記機能ブロック毎にクロ
ックツリーの段数を異ならしめ、前記多機能回路の後段
の回路群のセットアップ／ホールドタイムを満たすよう
に、多機能回路の出力バッファのスイッチング時間を決
定するスイッチング時間決定手段を具備することを特徴
とする。

【００１７】このように構成すれば、多機能回路の後段
の回路群のセットアップ／ホールドタイムを満たす範囲
内で、スイッチング時間決定手段がそれぞれの機能ブロ
ックの出力バッファのスイッチング時間を位相を少しず
つずらしてやり、同時スイッチングする出力バッファの
数を減らすことで、ノイズ混入防止等を採用せずにスイ
ッチングノイズを低減することができ、誤動作を防止す
ることができる。

【００１８】（２）請求項１の発明において、前記多機
能回路としてＡＳＩＣを用い、前記スイッチング時間決
定手段は、独立した機能ブロック毎にＡＳＩＣの出力バ
ッファの前段の複数の記憶素子にそれぞれ位相差が生じ
るように前記クロックを分配する。

【００１９】このように構成すれば、スイッチング決定
手段がＡＳＩＣの出力バッファの前段の複数の記憶素子
にそれぞれ前記セットアップ／ホールドタイムを満たす
範囲で位相差が生じるようにクロックの分配を行なうこ
とができ、同時スイッチングする出力バッファの数を減
らすことで、スイッチングノイズを低減することがで
き、誤動作を防止することができる。

【００２０】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を詳細に説明する。先ず、本発明が適用され
る前提について説明する。同一クロックに同期して動作
する回路群は、多機能ＡＳＩＣからの出力信号をクロッ
クで必ず受けるものとする。或いは、多機能ＡＳＩＣに
よってクロックをｎ分割した出力信号パルスによって駆
動するものとする。その場合、多機能ＡＳＩＣからの出
力信号はクロックに同期していなければならず、更に多
機能ＡＳＩＣ後段の回路群のセットアップ／ホールドタ
イムを満たすようなタイミングでなければならない。或
いは、出力信号パルスの設定周期を満足するものでなけ
ればならない。

【００２１】図１は本発明の原理説明図である。図９と
同一のものは、同一の符号を付して示す。図において、
６０は多機能ＡＳＩＣ、５０は該多機能ＡＳＩＣ６０内
に設けられた機能ブロックである。この機能ブロック５
０は、ここでは８個の出力フリップフロップ５１を有し
ているものとする。該機能ブロック５０には、クロック
の他に、該クロックでラッチされるための入力データが
入っている。６１は機能ブロック５０の前段に設けられ
たバッファである。外部クロックは最初のバッファに入
り、該最初のバッファの出力は次のバッファに入る。以
下、同様である。

【００２２】そして、それぞれのバッファの出力がクロ
ックからクロックとして機能ブロック５０に入って
いる。即ち、クロックが一番早く機能ブロック５０に
入り、クロックが次に機能ブロック５０に入る。この
ようにして、８個のクロックが位相がずれた状態で機能
ブロック５０に入っている。機能ブロック５０内の各フ
リップフロップの５１の出力は、出力バッファ３０を介
して外部回路８０に入っている。外部回路８０内には、
出力バッファの出力を受けるフリップフロップ８１が含
まれている。そして、該外部回路８０には、前記クロッ
ク（外部クロック）が共通に入力されている。このよう
に構成された回路の動作を、図２のタイムチャートを参
照しつつ説明すれば、以下の通りである。

【００２３】多機能ＡＳＩＣ６０内のフリップフロップ
５１は、合計８個あり、この８個のフリップフロップ５
１にはそれぞれクロック〜が入力されている。この
フリップフロップ５１の出力信号（出力データ）は、後
段の出力バッファ３０にそれぞれ接続され、外部への出
力データは、クロック信号〜にそれぞれ同期した信
号となる。

【００２４】その後段の外部回路８０の入力データは、
前述した出力データであり、フリップフロップ８１にそ
れぞれ入力される。このフリップフロップ８１のクロッ
クは全て外部クロックとする。

【００２５】図に示すように、多機能ＡＳＩＣ６０とそ
の後段に外部回路８０がある場合、図２に示すように多
機能ＡＳＩＣ内部のフリップフロップ５１がクロックエ
ッジでデータＡを出力し、次のクロックエッジで後
段の回路８０がデータＡを受ける時、外部回路のフリッ
プフロップ８１のセットアップ／ホールドタイムを考慮
すると、多機能ＡＳＩＣ６０からの出力信号は、（ａ）
〜（ｃ）のタイミングが許される。

【００２６】つまり、遅延時間ΔＴの中のどのタイミン
グでデータＡが変化しても、後段回路８０は問題なくデ
ータを受けることが可能であり、同期回路システムを構
成することができる。この遅延時間ΔＴは、後段の外部
回路８０のフリップフロップ８１のセットアップ／ホー
ルドタイムが可能な（確実にデータを受けることができ
る）範囲における出力バッファ３０の取りうるタイミン
グを示している。また、出力信号パルスの周期に依存し
て駆動させる回路の場合は、周期が一定であれば、パル
ス信号のスタートポイントが数ｎｓｅｃ前後しても、回
路システムとしては問題ない。図１に示す回路の場合、
それぞれのフリップフロップ駆動信号が互いにゲート１
個分ずつ異なっており、クロック〜までの最大の遅
延時間差がΔＴ以内であれば、正常に動作する。

【００２７】このように、出力用フリップフロップに入
力するクロックに遅延時間ΔＴ分の遅延差を与えること
により、多機能ＡＳＩＣの同時スイッチングによるノイ
ズ混入を電源・グランド端子を増加せずに防止し、同期
回路システムを構築することができる。

【００２８】更に、上述の構成を利用して（遅延時間Δ
Ｔ分のマージンを利用し）、多機能ＡＳＩＣ回路増加や
機能削除を行わずに機能ブロック毎のクロックに位相差
を与えて、出力バッファ同時スイッチングノイズを削減
することを考える。

【００２９】多機能ＡＳＩＣ（半導体集積回路）は、多
数の機能ブロックが搭載され、１つのチップとして構成
されている。そして、その機能ブロックには、フリップ
フロップ（以下Ｆ／Ｆと略す）等の記憶素子が内蔵され
ていて、それらはクロック信号により動作する。

【００３０】同期回路の場合、１本のクロック信号によ
り全てのＦ／Ｆが動作するようになっているため、クロ
ック信号に対する負荷がかなり大きい。そのため、クロ
ック信号には多数のバッファを挿入しながら駆動能力を
調整する必要がある。即ち、１本のクロックが、駆動能
力を調整することにより、枝分かれしていくことにな
る。これがクロックツリーである。

【００３１】図３はＡＳＩＣの従来構成例を示す図、図
４はその各部の動作を示すタイムチャートである。図３
において、４０はバッファの多段接続によるクロックツ
リーである。図４において、（ａ）はクロック（ＣＬ
Ｋ）、（ｂ）ＣＬＫ Ａ１、（ｃ）はＣＬＫ Ａ２、
（ｄ）はＣＬＫ Ａ３、（ｅ）は機能ブロックＡの出力
信号、（ｆ）はＣＬＫ Ｆ１、（ｇ）はＣＬＫ Ｆ２、
（ｈ）はＣＬＫ Ｆ３、（ｉ）は機能ブロックＦの出力
信号である。（ａ）のクロックのエッジにより、各機能
ブロックのデータがラッチされるようになっている。

【００３２】共通のクロック（ＣＬＫ）は入力バッファ
を介して各バッファに入る。そして、各バッファ出力を
複数のバッファが受け、その複数のバッファの各出力を
また複数のバッファが受けるというツリー状をなしてい
る。クロックツリー４０の最終段の出力は、クロック
（ＣＬＫ）Ａ１、ＣＬＫＡ２、ＣＬＫＡ３…ＣＬＫＦ
１、ＣＬＫＦ２、ＣＬＫＦ３となり、次段の機能ブロッ
ク５０に入力される。なお、図示されていないが、各機
能ブロック５０には、入力データが入っている。

【００３３】これら機能ブロック５０は、各ブロック毎
に独自の機能を有するものであり、内部に含まれるフリ
ップフロップの数も異なる。そして、各機能ブロック５
０の出力は出力バッファ３０により外部機器に接続され
る。ここでは、機能ブロックとして機能ブロックＡ〜機
能ブロックＦが接続されている場合を示している。

【００３４】前述したクロックツリーは、駆動能力を調
整するだけでなく、枝分かれしたクロック信号の遅延量
も調整している（クロックスキュー機能）。枝分かれし
たクロックがそれぞれ異なる遅延量を持っていると、非
同期回路になってしまうからである。

【００３５】非同期回路になってしまうと、Ｆ／Ｆ間の
タイミング調整がかなり困難であり、誤動作の原因にも
なる。よって、入力されるクロックと内部で枝分かれし
たクロック群（ＣＬＫ Ａ１、ＣＬＫ Ａ２、ＣＬＫ
Ａ３、…ＣＬＫ Ｆ１、ＣＬＫ Ｆ２、ＣＬＫ Ｆ３）
では、バッファ分の遅延がつき位相が異なってくるが、
クロックツリーを通過したＣＬＫ Ａ１、ＣＬＫ Ａ
２、ＣＬＫ Ａ３、…等、機能ブロックに到達するクロ
ックはそれぞれ同位相のクロックになる。

【００３６】そこで、多機能ＡＳＩＣからの出力信号
は、前述したように、遅延時間ΔＴだけタイミングが前
後しても同一クロックに同期してし動作する複数の回路
群（多機能ＡＳＩＣも含む）での完全同期システムを構
成することが可能であるので、多機能ＡＳＩＣ内の機能
ブロックが独立で動作する回路であれば（別機能ブロッ
クのＦ／Ｆ間で信号のやりとりがあると非同期回路にな
ってしまう）、クロックツリーを生成するにあたって、
全体回路でのクロック信号の負荷や遅延量を調整するの
ではなく、機能ブロック毎にクロックツリーを構成し、
意図的にクロックスキューを与えるようにする。これに
より、出力バッファ（出力端子）の同時動作数を減少さ
せることが可能である。

【００３７】図５は本発明の一実施の形態例を示す回路
図である。図３と同一のものは、同一の符号を付して示
す。図６は各部の動作を示すタイムチャートで、図４に
示すそれと同様である。図において、５０は複数設けら
れた機能ブロックで、その内部に記憶素子であるＦ／Ｆ
５１を出力バッファの数だけ内蔵している。ここで、各
機能ブロック５０は、それぞれ独立に機能するものであ
る。図では、機能ブロックＡと、機能ブロックＤと、機
能ブロックＦについて示しているが、これに限るもので
はない。各機能ブロックのＦ／Ｆ５１の出力は、出力バ
ッファ３０にそれぞれ接続されている。

【００３８】ここで、クロックツリーを構成するバッフ
ァの段数は、それぞれの機能ブロック５０に到達する時
間差が図２のマージンΔＴ以内になるように予め設計さ
れている。つまり、これらバッファの段数がスイッチン
グ時間決定手段に相当する。つまり、これらバッファ段
数は、それぞれの機能ブロック５０に入力されるクロッ
クの位相差がΔＴ以内になるように設計されている。別
言すれば、ＡＳＩＣの出力バッファの複数のＦ／Ｆ５１
にそれぞれ位相差が生じるように各クロックが分配され
ることになる。しかも、そのクロックの位相差はΔＴ以
内に収まるようにする。

【００３９】位相差の作り方は、例えば以下の通りであ
る。１個のバッファをクロックが通過するのに要する時
間がδｔであるものとする。そうすると、２個のバッフ
ァを通過するのに要する時間は２δｔ、３個のバッファ
を通過するのに要する時間は３δｔである。以下、同様
である。このようにして、各機能ブロックに到達する時
間に差を設け、しかも、それらの時間差が前述したマー
ジンΔＴ以内になるようにバッファの個数を調整するも
のである。

【００４０】このようにすれば、出力バッファ３０の出
力を受ける外部回路の入力特性のセットアップ／ホール
ドタイムを満足する範囲内で、各機能ブロック５０をス
イッチングさせることができる。各機能ブロック５０毎
にスイッチングする時間は微妙に異なるので、同時に出
力バッファがスイッチングすることはなくなり、スイッ
チング時に発生する過大なノイズを抑制することができ
る。

【００４１】図７は動作タイミングの説明図である。図
に示すマージンΔＴの間にそれぞれの機能ブロックのス
イッチング時間が入るように、クロックツリーのバッフ
ァ段数を決定する。例えば、ｔ１は機能ブロックＡの出
力バッファのスイッチング時間、ｔ２は機能ブロックＤ
の出力バッファのスイッチング時間、ｔ３は機能ブロッ
クＦの出力バッファのスイッチング時間という具合に、
それぞれのスイッチング時間がマージンΔＴに収まる範
囲内でスイッチング時間を調整する。

【００４２】このように構成すれば、多機能回路の後段
の回路群のセットアップ／ホールドタイムを満たす範囲
内で、スイッチング時間決定手段がそれぞれの機能ブロ
ックの出力バッファのスイッチング時間を位相を少しず
つずらしてやり、同時スイッチングする出力バッファの
数を減らすことで、スイッチングノイズを低減すること
ができ、誤動作を防止することができる。

【００４３】また、スイッチング決定手段がＡＳＩＣの
出力バッファの前段の複数の記憶素子にそれぞれ前記セ
ットアップ／ホールドタイムを満たす範囲で位相差が生
じるようにクロックの分配を行なうことで、同時スイッ
チングする出力バッファの数を減らすことで、スイッチ
ングノイズを低減することができ、誤動作を防止するこ
とができる。

【００４４】上述の実施の形態例では、多機能回路とし
てＡＳＩＣを用いたが、本発明はこれに限るのではな
く、その他の多機能回路を用いることができる。

【００４５】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下の効果が得られる。 （１）請求項１記載の発明によれば、多機能回路の出力
バッファのスイッチング時間を決定するスイッチング時
間決定手段を具備することにより、多機能回路の後段の
回路群のセットアップ／ホールドタイムを満たす範囲内
で、それぞれの機能ブロックの出力バッファのスイッチ
ング時間を位相を少しずつずらしてやり、同時スイッチ
ングする出力バッファの数を減らすことで、スイッチン
グノイズを低減することができ、誤動作を防止すること
ができる。

【００４６】（２）請求項２記載の発明によれば、前記
多機能回路としてＡＳＩＣを用い、前記スイッチング時
間決定手段は、独立した機能ブロック毎にＡＳＩＣの出
力バッファの前段の複数の記憶素子にそれぞれ位相差が
生じるように前記クロックを分配することにより、ＡＳ
ＩＣの出力バッファの前段の複数の記憶素子にそれぞれ
前記セットアップ／ホールドタイムを満たす範囲で位相
差が生じるようにクロックの分配を行なうことで、同時
スイッチングする出力バッファの数を減らすことがで
き、スイッチングノイズを低減することができ、誤動作
を防止することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】各部の動作波形を示すタイムチャートである。

【図３】ＡＳＩＣの従来構成例を示す図である。

【図４】各部の動作を示すタイムチャートである。

【図５】本発明の一実施の形態例を示す回路図である。

【図６】各部の動作波形を示すタイムチャートである。

【図７】動作タイミングの説明図である。

【図８】回路システムの構成例を示すブロック図であ
る。

【図９】出力バッファ部のスイッチングの説明図であ
る。

【図１０】出力バッファの具体的構成例を示す図であ
る。

【図１１】各部の動作波形を示す図である。

【符号の説明】

５０ 機能ブロック ５１ フリップフロップ ６０ 多機能ＡＳＩＣ ６１ バッファ ８０ 外部回路 ８１ フリップフロップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 裕之 東京都八王子市石川町2970番地 コニカ株 式会社内 Ｆターム(参考） 5J039 EE06 EE15 KK09 MM08 MM16

Claims (2)

【特許請求の範囲】
1. 【請求項１】 それぞれ独立に機能する機能ブロックを
   複数有する多機能回路と、該多機能回路を搭載し、共通
   クロックに同期して動作する複数の回路群とを有する同
   期回路システムにおいて、 前記機能ブロック毎にクロックツリーの段数を異ならし
   め、前記多機能回路の後段の回路群のセットアップ／ホ
   ールドタイムを満たすように、多機能回路の出力バッフ
   ァのスイッチング時間を決定するスイッチング時間決定
   手段を具備することを特徴とする同期回路システム。
2. 【請求項２】 前記多機能回路としてＡＳＩＣを用い、
   前記スイッチング時間決定手段は、独立した機能ブロッ
   ク毎にＡＳＩＣの出力バッファの前段の複数の記憶素子
   にそれぞれ位相差が生じるように前記クロックを分配す
   ることを特徴とする請求項１記載の同期回路システム。