JP2001124835A - タイミング発生器 - Google Patents
タイミング発生器Info
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- JP2001124835A JP2001124835A JP30810999A JP30810999A JP2001124835A JP 2001124835 A JP2001124835 A JP 2001124835A JP 30810999 A JP30810999 A JP 30810999A JP 30810999 A JP30810999 A JP 30810999A JP 2001124835 A JP2001124835 A JP 2001124835A
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- timing
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Abstract
(57)【要約】
【課題】 スイッチ動作時にのみ電流が流れるＣＭＯＳ
構造のＬＳＩでタイミング発生器を構成した場合に発生
する電源ノイズを低減する。 【解決手段】 ＣＭＯＳ回路のＬＳＩで構成された複数
の遅延発生部１２を互いに異なる位相の基準クロックＲ
ＥＦＣＫで駆動し、電源に流れる電流を異なるタイミン
グで流れるように構成し、電源ラインに突頭値が大きい
電流が流れないようにした。
構造のＬＳＩでタイミング発生器を構成した場合に発生
する電源ノイズを低減する。 【解決手段】 ＣＭＯＳ回路のＬＳＩで構成された複数
の遅延発生部１２を互いに異なる位相の基準クロックＲ
ＥＦＣＫで駆動し、電源に流れる電流を異なるタイミン
グで流れるように構成し、電源ラインに突頭値が大きい
電流が流れないようにした。
Description
【０００１】
【発明の属する技術分野】この発明は例えば、半導体集
積回路素子（ＬＳＩ）を試験するＬＳＩ試験装置に関
し、特にタイミング発生器の改良に関する。
積回路素子（ＬＳＩ）を試験するＬＳＩ試験装置に関
し、特にタイミング発生器の改良に関する。
【０００２】
【従来の技術】図６にＬＳＩ試験装置の概略の構成を示
す。図中ＴＥＳはＬＳＩ試験装置の全体を示す。ＬＳＩ
試験装置ＴＥＳは主制御器１１１と、パターン発生器１
１２、タイミング発生器１１３、波形フォーマッタ１１
４、論理比較器１１５、ドライバ１１６、アナログ比較
器１１７、不良解析メモリ１１８、論理振幅基準電圧源
１２１、比較基準電圧源１２２、デバイス電源１２３等
により構成される。
す。図中ＴＥＳはＬＳＩ試験装置の全体を示す。ＬＳＩ
試験装置ＴＥＳは主制御器１１１と、パターン発生器１
１２、タイミング発生器１１３、波形フォーマッタ１１
４、論理比較器１１５、ドライバ１１６、アナログ比較
器１１７、不良解析メモリ１１８、論理振幅基準電圧源
１２１、比較基準電圧源１２２、デバイス電源１２３等
により構成される。
【０００３】主制御器１１１は一般にコンピュータシス
テムによって構成され、利用者が作成した試験プログラ
ムに従ってパターン発生器１１２とタイミング発生器１
１３を制御し、パターン発生器１１２から試験パターン
データを発生させ、この試験パターンデータを波形フォ
ーマッタ１１４で実波形を持つ試験パターン信号に変換
し、この試験パターン信号を論理振幅基準電圧源１２１
に設定した振幅値を持った波形に電圧増幅するドライバ
１１６を通じて被試験ＬＳＩ１１９に印加し、被試験Ｌ
ＳＩ１１９がメモリの場合は、この試験パターン信号を
記憶する。
テムによって構成され、利用者が作成した試験プログラ
ムに従ってパターン発生器１１２とタイミング発生器１
１３を制御し、パターン発生器１１２から試験パターン
データを発生させ、この試験パターンデータを波形フォ
ーマッタ１１４で実波形を持つ試験パターン信号に変換
し、この試験パターン信号を論理振幅基準電圧源１２１
に設定した振幅値を持った波形に電圧増幅するドライバ
１１６を通じて被試験ＬＳＩ１１９に印加し、被試験Ｌ
ＳＩ１１９がメモリの場合は、この試験パターン信号を
記憶する。
【０００４】被試験ＬＳＩ１１９から読み出した応答信
号はアナログ比較器１１７で比較基準電圧源１２２から
与えられる基準電圧と比較し、所定の論理レベル（Ｈ論
理の電圧、Ｌ論理の電圧）を持っているか否かを判定
し、所定の論理レベルを持っていると判定した信号は論
理比較器１１５でパターン発生器１１２から出力される
期待値と比較し、期待値と不一致が発生した場合は、そ
の読み出したアドレスのメモリセルに不良があるものと
判定し、不良発生ごとに不良解析メモリ１１８に不良ア
ドレスを記憶し、試験終了時点で例えば不良セルの救済
が可能か否かを判定する。
号はアナログ比較器１１７で比較基準電圧源１２２から
与えられる基準電圧と比較し、所定の論理レベル（Ｈ論
理の電圧、Ｌ論理の電圧）を持っているか否かを判定
し、所定の論理レベルを持っていると判定した信号は論
理比較器１１５でパターン発生器１１２から出力される
期待値と比較し、期待値と不一致が発生した場合は、そ
の読み出したアドレスのメモリセルに不良があるものと
判定し、不良発生ごとに不良解析メモリ１１８に不良ア
ドレスを記憶し、試験終了時点で例えば不良セルの救済
が可能か否かを判定する。
【０００５】ここで、タイミング発生器１１３はパター
ン発生器１１２から与えられるタイミング情報に従って
被試験ＬＳＩ１１９に与える試験パターン信号の波形の
立ち上がりのタイミング及び立下りのタイミングを規定
するタイミングと、論理比較器１１５で論理比較のタイ
ミングを規定するストローブパルスのタイミング等を発
生する。
ン発生器１１２から与えられるタイミング情報に従って
被試験ＬＳＩ１１９に与える試験パターン信号の波形の
立ち上がりのタイミング及び立下りのタイミングを規定
するタイミングと、論理比較器１１５で論理比較のタイ
ミングを規定するストローブパルスのタイミング等を発
生する。
【０００６】これらの各タイミングは利用者が作成した
試験プログラムに記述され、利用者が意図したタイミン
グで被試験ＬＳＩ１１９を動作させ、またその動作が正
常か否かを試験できるように構成されている。
試験プログラムに記述され、利用者が意図したタイミン
グで被試験ＬＳＩ１１９を動作させ、またその動作が正
常か否かを試験できるように構成されている。
【０００７】図７を用いてタイミング発生器の概要を予
め説明する。図７は一般的なタイミング発生器の概略の
構成を示す。タイミング発生器１１３は大きく分けると
周期発生部１１と複数の遅延発生部１２とによって構成
される。
め説明する。図７は一般的なタイミング発生器の概略の
構成を示す。タイミング発生器１１３は大きく分けると
周期発生部１１と複数の遅延発生部１２とによって構成
される。
【０００８】周期発生部１１は、遅延発生部１２の動作
を制御する周期制御信号ＲＡＴＥを発生し、各遅延発生
部１２に周期制御信号ＲＡＴＥを供給する。遅延発生部
１２は周期発生部１１から与えられる周期制御信号ＲＡ
ＴＥの発生周期に従って遅延時間の発生の繰返が制御さ
れ、被試験ＬＳＩの各端子に与える被試験パターン信号
の立上りのタイミング及び立下りのタイミング或いはス
トローブパルスのタイミングをそれぞれ各個に決定する
動作を実行する。
を制御する周期制御信号ＲＡＴＥを発生し、各遅延発生
部１２に周期制御信号ＲＡＴＥを供給する。遅延発生部
１２は周期発生部１１から与えられる周期制御信号ＲＡ
ＴＥの発生周期に従って遅延時間の発生の繰返が制御さ
れ、被試験ＬＳＩの各端子に与える被試験パターン信号
の立上りのタイミング及び立下りのタイミング或いはス
トローブパルスのタイミングをそれぞれ各個に決定する
動作を実行する。
【０００９】この発明の理解を容易にするために、予め
周期発生部１１と遅延発生部１２の構成と動作の概要を
説明する。
周期発生部１１と遅延発生部１２の構成と動作の概要を
説明する。
【００１０】図８は周期発生部１１の構成を示す。周期
発生部１１は周期設定データメモリ１１Ａと、加算演算
部１１Ｂと、ダウンカウンタ１１Ｃと、ゼロ検出器１１
Ｄとによって構成される。
発生部１１は周期設定データメモリ１１Ａと、加算演算
部１１Ｂと、ダウンカウンタ１１Ｃと、ゼロ検出器１１
Ｄとによって構成される。
【００１１】ＴＳはパターン発生器１１２から送られて
来るタイミングセット信号を示す。このタイミングセッ
ト信号ＴＳはゼロ検出器１１Ｄが出力する周期制御信号
ＲＡＴＥに同期して送り込まれ、周期設定データメモリ
１１Ａの読出アドレスとして利用される。つまり、周期
設定データメモリ１１Ａには、例えば１６種類程度のタ
イミングデータが記憶されており、この１６種類のタイ
ミングデータがタイミングセット信号ＴＳに従って各テ
スト周期ごとに読み出される。
来るタイミングセット信号を示す。このタイミングセッ
ト信号ＴＳはゼロ検出器１１Ｄが出力する周期制御信号
ＲＡＴＥに同期して送り込まれ、周期設定データメモリ
１１Ａの読出アドレスとして利用される。つまり、周期
設定データメモリ１１Ａには、例えば１６種類程度のタ
イミングデータが記憶されており、この１６種類のタイ
ミングデータがタイミングセット信号ＴＳに従って各テ
スト周期ごとに読み出される。
【００１２】ここで、Ｄ型フリップフロップＤＦＦ1-1
〜ＤＦＦ1-6 、及びＤＦＦ2-3 〜ＤＦＦ2-5 、ＤＦＦ
3-3 〜ＤＦＦ3-5 、ＤＦＦ4-3 〜ＤＦＦ4-7 、ＤＦＦ
5-1 〜ＤＦＦ5-6 はそれぞれゼロ検出器１１Ｄが出力す
る周期制御信号ＲＡＴＥに同期してデータを順送りする
ための同期回路を構成している。これら各同期回路を構
成するＤ型フリップフロップＤＦＦ1-1 〜ＤＦＦ5-6 の
クロック入力端子ＣＫにはそれぞれに基準クロックＲＥ
ＦＣＫが入力され、更にイネーブル端子ＥＮにはゼロ検
出回路１１Ｄから帰還回路１１Ｅとアンドゲート１１Ｆ
を通じて周期制御信号ＲＡＴＥが、またクリア端子には
クリア信号ＣＬＲが与えられる。従って、周期制御信号
ＲＡＴＥがＨ論理の状態で基準クロックＲＥＦＣＫの、
例えば立ち上がりのタイミングに同期して各部のデータ
が順次、次段に送られ同期化処理が実行される。またク
リア信号ＣＬＲは試験開始時に入力されて全ての状態を
リセットさせる。
〜ＤＦＦ1-6 、及びＤＦＦ2-3 〜ＤＦＦ2-5 、ＤＦＦ
3-3 〜ＤＦＦ3-5 、ＤＦＦ4-3 〜ＤＦＦ4-7 、ＤＦＦ
5-1 〜ＤＦＦ5-6 はそれぞれゼロ検出器１１Ｄが出力す
る周期制御信号ＲＡＴＥに同期してデータを順送りする
ための同期回路を構成している。これら各同期回路を構
成するＤ型フリップフロップＤＦＦ1-1 〜ＤＦＦ5-6 の
クロック入力端子ＣＫにはそれぞれに基準クロックＲＥ
ＦＣＫが入力され、更にイネーブル端子ＥＮにはゼロ検
出回路１１Ｄから帰還回路１１Ｅとアンドゲート１１Ｆ
を通じて周期制御信号ＲＡＴＥが、またクリア端子には
クリア信号ＣＬＲが与えられる。従って、周期制御信号
ＲＡＴＥがＨ論理の状態で基準クロックＲＥＦＣＫの、
例えば立ち上がりのタイミングに同期して各部のデータ
が順次、次段に送られ同期化処理が実行される。またク
リア信号ＣＬＲは試験開始時に入力されて全ての状態を
リセットさせる。
【００１３】タイミングセット信号ＴＳは６段のラッチ
回路ＤＦＦ1-1 〜ＤＦＦ1-6 を通過して図９に示す遅延
発生部１２にタイミングセット信号ＴＳＲとして配送さ
れる。図８に示す同期発生部１１ではタイミングセット
信号ＴＳが６段のＤ型フリップフロップ回路ＤＦＦ1-1
〜ＤＦＦ1-6 を通過する間に、周期制御信号ＲＡＴＥの
発生処理が実行される。
回路ＤＦＦ1-1 〜ＤＦＦ1-6 を通過して図９に示す遅延
発生部１２にタイミングセット信号ＴＳＲとして配送さ
れる。図８に示す同期発生部１１ではタイミングセット
信号ＴＳが６段のＤ型フリップフロップ回路ＤＦＦ1-1
〜ＤＦＦ1-6 を通過する間に、周期制御信号ＲＡＴＥの
発生処理が実行される。
【００１４】つまり、タイミングセット信号ＴＳは周期
設定データメモリ１１Ａのアドレス入力端子ＡＤに入力
され、この周期設定データメモリ１１Ａから周期データ
を読み出す。周期設定データメモリ１１Ａには先にも説
明したように、１６種類程度の周期データが予め記憶さ
れており、この１６種類の周期データが各テスト周期ご
とに読み出され、各テスト周期ごとに制御信号ＲＡＴＥ
の周期が決定される。
設定データメモリ１１Ａのアドレス入力端子ＡＤに入力
され、この周期設定データメモリ１１Ａから周期データ
を読み出す。周期設定データメモリ１１Ａには先にも説
明したように、１６種類程度の周期データが予め記憶さ
れており、この１６種類の周期データが各テスト周期ご
とに読み出され、各テスト周期ごとに制御信号ＲＡＴＥ
の周期が決定される。
【００１５】周期制御信号ＲＡＴＥの周期の設定は、以
下の如く行われる。周期設定データメモリ１１Ａからは
周期制御信号ＲＡＴＥの周期を決定する周期データが読
み出される。この周期データは基準クロックＲＥＦＣＫ
の整数倍の値を持つ整数データＶＤＡＴ1 と、基準クロ
ックＲＥＦＣＫの１周期より短い値を持つ端数データＭ
ＤＡＴ1 とから構成される。上述した周期制御信号ＲＡ
ＴＥは整数データＶＤＡＴ1 のみによって周期が決定さ
れ、端数データＭＤＡＴ1 を含んでいない。つまり、こ
こで言う周期制御信号ＲＡＴＥは基準クロックＲＥＦＣ
Ｋの整数倍の周期で発生し、この周期制御信号ＲＡＴに
よって遅延発生部１２の起動・停止を制御する。
下の如く行われる。周期設定データメモリ１１Ａからは
周期制御信号ＲＡＴＥの周期を決定する周期データが読
み出される。この周期データは基準クロックＲＥＦＣＫ
の整数倍の値を持つ整数データＶＤＡＴ1 と、基準クロ
ックＲＥＦＣＫの１周期より短い値を持つ端数データＭ
ＤＡＴ1 とから構成される。上述した周期制御信号ＲＡ
ＴＥは整数データＶＤＡＴ1 のみによって周期が決定さ
れ、端数データＭＤＡＴ1 を含んでいない。つまり、こ
こで言う周期制御信号ＲＡＴＥは基準クロックＲＥＦＣ
Ｋの整数倍の周期で発生し、この周期制御信号ＲＡＴに
よって遅延発生部１２の起動・停止を制御する。
【００１６】加算演算部１１Ｂで前のテスト同期に設定
した端数値と加算し、その加算値が整数値に達すると桁
上げ信号ＣＹ1 を整数データＶＤＡＴ1 に加算し、同期
制御信号ＲＡＴＥの値を１クロック分長くなる方向に修
正する。
した端数値と加算し、その加算値が整数値に達すると桁
上げ信号ＣＹ1 を整数データＶＤＡＴ1 に加算し、同期
制御信号ＲＡＴＥの値を１クロック分長くなる方向に修
正する。
【００１７】残りの端数値は端数データＨＤＡＴとして
図７及び図９に示した各遅延発生部１２に送られる。
図７及び図９に示した各遅延発生部１２に送られる。
【００１８】また、図８に示した端数データＭＤＡＴ1
とはテスト周期に設定された端数値を指す。この端数デ
ータＭＤＡＴ1 は桁上げした残りの端数データＨＤＴＡ
として全ての遅延発生部１２に送られ、各遅延発生部１
２で各テスト周期毎に発生すべき遅延時間の端数値に加
算され、次のテスト周期の開始タイミングが決定され
る。この開始タイミングを起点として次のテスト周期が
設定される。
とはテスト周期に設定された端数値を指す。この端数デ
ータＭＤＡＴ1 は桁上げした残りの端数データＨＤＴＡ
として全ての遅延発生部１２に送られ、各遅延発生部１
２で各テスト周期毎に発生すべき遅延時間の端数値に加
算され、次のテスト周期の開始タイミングが決定され
る。この開始タイミングを起点として次のテスト周期が
設定される。
【００１９】次に遅延発生部１２の構成と動作の概略を
図９を用いて説明する。遅延発生部１２は遅延設定デー
タメモリ１２Ａと、加算処理部１２Ｂと、ダウンカウン
タ１２Ｃと、ゼロ検出器１２Ｄと、端数遅延部１２Ｅと
によって構成される。
図９を用いて説明する。遅延発生部１２は遅延設定デー
タメモリ１２Ａと、加算処理部１２Ｂと、ダウンカウン
タ１２Ｃと、ゼロ検出器１２Ｄと、端数遅延部１２Ｅと
によって構成される。
【００２０】遅延発生部１２にもＤ型フリップフロップ
ＤＦＦ1-1 〜ＤＦＦ4 、及びＤＦＦ 2-1 〜ＤＦＦ2-7 、
及びＤＦＦ3-1 〜ＤＦＦ3-6 とから成る同期回路が設け
られる。各同期回路に同期制御信号ＲＡＴＥと、タイミ
ングセット信号ＴＳＲと、端数データＨＤＡＴＡが入力
され、これらの信号が基準クロックＲＥＦＣＫに同期し
て順次次段に送られる。
ＤＦＦ1-1 〜ＤＦＦ4 、及びＤＦＦ 2-1 〜ＤＦＦ2-7 、
及びＤＦＦ3-1 〜ＤＦＦ3-6 とから成る同期回路が設け
られる。各同期回路に同期制御信号ＲＡＴＥと、タイミ
ングセット信号ＴＳＲと、端数データＨＤＡＴＡが入力
され、これらの信号が基準クロックＲＥＦＣＫに同期し
て順次次段に送られる。
【００２１】同期制御信号ＲＡＴＥはこの例では４段の
同期回路を通じてダウンカウンタ１２Ｃのロード入力端
子（書き込み入力端子）に送り込まれる。同期制御信号
ＲＡＴＥがＨ論理に立ち上がったタイミングから基準ク
ロックＲＥＦＣＫが４クロック分入力された次のクロッ
クのタイミングでダウンカウンタ１２Ｃのロード端子Ｌ
Ｄに同期制御信号ＲＡＴＥが到着し、ロード端子ＬＤに
Ｈ論理が与えられ、この状態で次の基準クロックの立ち
上がりのタイミングでデータ入力端子Ｄに入力されてい
る整数値データを読み込む。
同期回路を通じてダウンカウンタ１２Ｃのロード入力端
子（書き込み入力端子）に送り込まれる。同期制御信号
ＲＡＴＥがＨ論理に立ち上がったタイミングから基準ク
ロックＲＥＦＣＫが４クロック分入力された次のクロッ
クのタイミングでダウンカウンタ１２Ｃのロード端子Ｌ
Ｄに同期制御信号ＲＡＴＥが到着し、ロード端子ＬＤに
Ｈ論理が与えられ、この状態で次の基準クロックの立ち
上がりのタイミングでデータ入力端子Ｄに入力されてい
る整数値データを読み込む。
【００２２】同期制御信号ＲＡＴＥが遅延発生部１２に
入力されるタイミングでタイミングセット信号ＴＳＲも
遅延発生部１２に入力される。
入力されるタイミングでタイミングセット信号ＴＳＲも
遅延発生部１２に入力される。
【００２３】このタイミングセット信号ＴＳＲは基準ク
ロックＲＥＦＣの１クロック目でＤ型フリップフロップ
ＤＦＦ2-1 に読み込まれ、２クロック目で遅延設定メモ
リ１２Ａに入力される。遅延設定メモリ１２Ａはタイミ
ングセット信号ＴＳＲの値に従って読み出しアドレスが
決定され、記憶している遅延データを読み出す。読み出
された遅延データには被試験ＬＳＩの各ピンに設定する
タイミングの整数値と端数値を含んで記憶されている。
ロックＲＥＦＣの１クロック目でＤ型フリップフロップ
ＤＦＦ2-1 に読み込まれ、２クロック目で遅延設定メモ
リ１２Ａに入力される。遅延設定メモリ１２Ａはタイミ
ングセット信号ＴＳＲの値に従って読み出しアドレスが
決定され、記憶している遅延データを読み出す。読み出
された遅延データには被試験ＬＳＩの各ピンに設定する
タイミングの整数値と端数値を含んで記憶されている。
【００２４】遅延データ設定メモリ１２Ａから読み出さ
れた遅延データは加算処理部１２Ｂに送られ、この加算
処理部１２Ｂで周期発生部１１から送られてくる端数デ
ータＨＤＡＴＡを加算する。この加算結果の中から基準
クロックＲＥＦＣＫの１周期分に相当する整数値をとり
だし、その整数値のダウンカウンタ１２Ｃに送り込む。
また、残りの端数値はＤ型フリップフロップＤＦ
Ｆ3-4 、ＤＦＦ3-5 、ＤＦＦ 3-6 を通じて端数遅延部１
２Ｅに送り込まれる。
れた遅延データは加算処理部１２Ｂに送られ、この加算
処理部１２Ｂで周期発生部１１から送られてくる端数デ
ータＨＤＡＴＡを加算する。この加算結果の中から基準
クロックＲＥＦＣＫの１周期分に相当する整数値をとり
だし、その整数値のダウンカウンタ１２Ｃに送り込む。
また、残りの端数値はＤ型フリップフロップＤＦ
Ｆ3-4 、ＤＦＦ3-5 、ＤＦＦ 3-6 を通じて端数遅延部１
２Ｅに送り込まれる。
【００２５】尚、周期発生部１１から送り込まれた端数
データＨＤＡＴＡにはレジスタＲＧ１に設定されたタイ
ミング校正用の補正データＳＫＥＷ１を加算器ＡＤＤ１
で加算する。このタイミング校正用の補正データＳＫＥ
Ｗ１は被試験ＬＳＩの各ピンに与える信号の位相を揃え
るためのタイミング校正用の補正データであり、このタ
イミング校正用の補正データＳＫＥＷ１と端数データＨ
ＤＡＴＡの加算値が加算処理部１２Ｂで加算され、その
加算値が基準クロックＲＥＦＣＫの１周期を越えるとそ
の１周期分の値を差し引き整数値を＋１すると共に、そ
の残差分が端数値として端数遅延部１２Ｅに送り込まれ
る。
データＨＤＡＴＡにはレジスタＲＧ１に設定されたタイ
ミング校正用の補正データＳＫＥＷ１を加算器ＡＤＤ１
で加算する。このタイミング校正用の補正データＳＫＥ
Ｗ１は被試験ＬＳＩの各ピンに与える信号の位相を揃え
るためのタイミング校正用の補正データであり、このタ
イミング校正用の補正データＳＫＥＷ１と端数データＨ
ＤＡＴＡの加算値が加算処理部１２Ｂで加算され、その
加算値が基準クロックＲＥＦＣＫの１周期を越えるとそ
の１周期分の値を差し引き整数値を＋１すると共に、そ
の残差分が端数値として端数遅延部１２Ｅに送り込まれ
る。
【００２６】ダウンカウンタ１２Ｃはロードされた整数
値と同じ数の基準クロックＲＥＦＣＫをダウンカウント
する。ダウンカウンタ１２Ｃの出力がゼロに戻ると、ゼ
ロ検出器１２Ｄはその状態を検出し、Ｈ論理のパルスを
出力する。ゼロ検出器１２Ｄから出力されたパルスはア
ンドゲートＡＮで基準クロックＲＥＦＣＫで整時され、
端数遅延部１２に入力される。
値と同じ数の基準クロックＲＥＦＣＫをダウンカウント
する。ダウンカウンタ１２Ｃの出力がゼロに戻ると、ゼ
ロ検出器１２Ｄはその状態を検出し、Ｈ論理のパルスを
出力する。ゼロ検出器１２Ｄから出力されたパルスはア
ンドゲートＡＮで基準クロックＲＥＦＣＫで整時され、
端数遅延部１２に入力される。
【００２７】端数遅延部１２Ｅは図１０に示すように、
遅延時間が互いに異なる遅延素子ＤＬ１、ＤＬ２、ＤＬ
３・・・と、マルチプレクサＭＵ１、ＭＵ２、ＭＵ３・
・・との縦続回路によって構成され、遅延素子ＤＬ１、
ＤＬ２、ＤＬ３、・・・の中のどの遅延素子をマルチプ
レクサＭＵ１、ＭＵ２、ＭＵ３・・・によって選択する
ことによって端数遅延時間が決定される。つまり、マル
チプレクサＭＵ１、ＭＵ２、ＭＵ３・・・・の何れを入
力端子Ａに切り替えるか、入力端子Ｂに切り替えるかに
よって端数遅延時間が決定される。マルチプレクサＭＵ
１、ＭＵ２、ＭＵ３・・・の制御信号は図９に示したフ
リップフロップＤＦＦ3-6 から供給される。
遅延時間が互いに異なる遅延素子ＤＬ１、ＤＬ２、ＤＬ
３・・・と、マルチプレクサＭＵ１、ＭＵ２、ＭＵ３・
・・との縦続回路によって構成され、遅延素子ＤＬ１、
ＤＬ２、ＤＬ３、・・・の中のどの遅延素子をマルチプ
レクサＭＵ１、ＭＵ２、ＭＵ３・・・によって選択する
ことによって端数遅延時間が決定される。つまり、マル
チプレクサＭＵ１、ＭＵ２、ＭＵ３・・・・の何れを入
力端子Ａに切り替えるか、入力端子Ｂに切り替えるかに
よって端数遅延時間が決定される。マルチプレクサＭＵ
１、ＭＵ２、ＭＵ３・・・の制御信号は図９に示したフ
リップフロップＤＦＦ3-6 から供給される。
【００２８】以上により周期発生部１１と遅延発生部１
２の構成及びその動作説明を終了するが、ここでは周期
発生部１１と遅延発生部１２の大半が基準クロックＲＥ
ＦＣＫに同期して動作する回路で構成されることが理解
されれば充分である。その他の詳細な動作説明は例えば
「特願平１１−１８８５９９号」明細書を参照された
い。
２の構成及びその動作説明を終了するが、ここでは周期
発生部１１と遅延発生部１２の大半が基準クロックＲＥ
ＦＣＫに同期して動作する回路で構成されることが理解
されれば充分である。その他の詳細な動作説明は例えば
「特願平１１−１８８５９９号」明細書を参照された
い。
【００２９】
【発明が解決しようとする課題】ところで従来のＬＳＩ
試験装置では安定に高速動作させるために、図１１に示
すようなＥＣＬ形式の回路をＬＳＩ化して実用してい
る。ＥＣＬ形式の回路はスイッチ動作時にトランジスタ
Ｔｒ1 とＴｒ2 が互いに差動的に動作し、この差動動作
によって信号を取り出し、次段に送り込む構造のため、
図１２Ａに示す入力信号Ｖｉｎが入力されたとき、トラ
ンジスタＴｒ1 、Ｔｒ2 を流れる電流ＩａとＩｂは図１
２Ｂと図１２Ｃに示すように差動的に変化し、全体の電
源電流Ｉｃは一定値を維持する。
試験装置では安定に高速動作させるために、図１１に示
すようなＥＣＬ形式の回路をＬＳＩ化して実用してい
る。ＥＣＬ形式の回路はスイッチ動作時にトランジスタ
Ｔｒ1 とＴｒ2 が互いに差動的に動作し、この差動動作
によって信号を取り出し、次段に送り込む構造のため、
図１２Ａに示す入力信号Ｖｉｎが入力されたとき、トラ
ンジスタＴｒ1 、Ｔｒ2 を流れる電流ＩａとＩｂは図１
２Ｂと図１２Ｃに示すように差動的に変化し、全体の電
源電流Ｉｃは一定値を維持する。
【００３０】従って、クロックによって一斉に動作する
Ｄ型フリップフロップによる同期回路設計が基本となる
ＬＳＩにおいても、電源を流れる電流が大きく変動する
ことがなく、安定に動作させることができる。
Ｄ型フリップフロップによる同期回路設計が基本となる
ＬＳＩにおいても、電源を流れる電流が大きく変動する
ことがなく、安定に動作させることができる。
【００３１】然し乍ら、ＥＣＬ形式の回路には常時一定
の電流が流れるため、電力消費量が多く、また発熱も大
きくなる欠点がある。
の電流が流れるため、電力消費量が多く、また発熱も大
きくなる欠点がある。
【００３２】このため、ＬＳＩ試験装置の分野でも徐々
に消費電流が少ないＣＭＯＳ構造のＬＳＩを用いる傾向
が見られ、既に多くの部分がＣＭＯＳ構造のＬＳＩに置
き替えられている。
に消費電流が少ないＣＭＯＳ構造のＬＳＩを用いる傾向
が見られ、既に多くの部分がＣＭＯＳ構造のＬＳＩに置
き替えられている。
【００３３】ところで、ＣＭＯＳ構造の回路は図１３に
示すように、互いに逆極性で動作するＦＥＴ1 とＦＥＴ
2 を直列接続し、この直列接続されたＦＥＴ1 とＦＥＴ
2 の接続点に容量負荷を接続し、入力端子ＩＮにＬ論理
を与えたときＦＥＴ1 がオンに、またＦＥＴ2 がオフに
制御されてコンデンサＣを充電し、出力端子ＯＵＴにＨ
論理を出力する。入力端子ＩＮにＨ論理を与えるとＦＥ
Ｔ1 がオフ、ＦＥＴ2がオンに制御され、コンデンサＣ
の充電はＦＥＴ2 を通じて放電させる動作を実行し、コ
ンデンサＣの充放電電圧によって次段に信号を送り出す
構造とされる。更にＦＥＴ1 とＦＥＴ2 が反転する際に
瞬時ではあるがＦＥＴ1 とＦＥＴ2 が同時にオンの状態
となり、これにより貫通電流が流れ、この貫通電流によ
る電力消費も行われる。
示すように、互いに逆極性で動作するＦＥＴ1 とＦＥＴ
2 を直列接続し、この直列接続されたＦＥＴ1 とＦＥＴ
2 の接続点に容量負荷を接続し、入力端子ＩＮにＬ論理
を与えたときＦＥＴ1 がオンに、またＦＥＴ2 がオフに
制御されてコンデンサＣを充電し、出力端子ＯＵＴにＨ
論理を出力する。入力端子ＩＮにＨ論理を与えるとＦＥ
Ｔ1 がオフ、ＦＥＴ2がオンに制御され、コンデンサＣ
の充電はＦＥＴ2 を通じて放電させる動作を実行し、コ
ンデンサＣの充放電電圧によって次段に信号を送り出す
構造とされる。更にＦＥＴ1 とＦＥＴ2 が反転する際に
瞬時ではあるがＦＥＴ1 とＦＥＴ2 が同時にオンの状態
となり、これにより貫通電流が流れ、この貫通電流によ
る電力消費も行われる。
【００３４】図１４Ａは入力信号Ｖｉｎ、図１４Ｂは出
力信号Ｖｏｕｔ図１４Ｃは電源から流れ込む消費電流Ｉ
ｍの波形を示す。図１２Ｃに示すように、ＣＭＯＳ構造
の回路ではＦＥＴが反転動作する都度間欠的に消費電流
Ｉｍが流れる。
力信号Ｖｏｕｔ図１４Ｃは電源から流れ込む消費電流Ｉ
ｍの波形を示す。図１２Ｃに示すように、ＣＭＯＳ構造
の回路ではＦＥＴが反転動作する都度間欠的に消費電流
Ｉｍが流れる。
【００３５】従って、図８及び図９に示したように同期
回路構造の回路が多用されているタイミング発生器１１
３をＣＭＯＳ構造のＬＳＩに置き替えた場合、基準クロ
ックＲＥＦＣＫに同期して多くの数のＦＥＴが一度に反
転動作するため、突頭値が大きい消費電流Ｉｍが流れ
る。特に図７に示したように、遅延発生部１２は被試験
ＬＳＩ１１９の端子の数×Ｎ倍の数が設けられるため、
その数は約１００の数となり、同時に反転動作するＦＥ
Ｔの数は膨大な数になる。
回路構造の回路が多用されているタイミング発生器１１
３をＣＭＯＳ構造のＬＳＩに置き替えた場合、基準クロ
ックＲＥＦＣＫに同期して多くの数のＦＥＴが一度に反
転動作するため、突頭値が大きい消費電流Ｉｍが流れ
る。特に図７に示したように、遅延発生部１２は被試験
ＬＳＩ１１９の端子の数×Ｎ倍の数が設けられるため、
その数は約１００の数となり、同時に反転動作するＦＥ
Ｔの数は膨大な数になる。
【００３６】また、周期発生部１１を含めて複数の遅延
発生部１２を同一チップ内に格納した構造のＬＳＩとし
た場合には、そのＬＳＩに流れ込む電源電流の突頭値は
極めて大きくなり、大きな電源ノイズが発生する。この
電源ノイズが遅延発生部１２の特に後段側に配置した端
数遅延部１２Ｅ（図１０参照）に重畳することにより、
出力されるタミング出力信号ＰOUT の位相を狂わせてし
まう不都合が生じる。
発生部１２を同一チップ内に格納した構造のＬＳＩとし
た場合には、そのＬＳＩに流れ込む電源電流の突頭値は
極めて大きくなり、大きな電源ノイズが発生する。この
電源ノイズが遅延発生部１２の特に後段側に配置した端
数遅延部１２Ｅ（図１０参照）に重畳することにより、
出力されるタミング出力信号ＰOUT の位相を狂わせてし
まう不都合が生じる。
【００３７】ＬＳＩ試験装置のタイミング発生器では利
用者が意図したタイミングを正確例えば１０ｐｓ程度の
分解能で発生することが要求されているため、この欠点
は致命的欠陥となる。以上がタイミング発生器をＣＭＯ
Ｓ構造のＬＳＩに置き換えが難しい理由である。
用者が意図したタイミングを正確例えば１０ｐｓ程度の
分解能で発生することが要求されているため、この欠点
は致命的欠陥となる。以上がタイミング発生器をＣＭＯ
Ｓ構造のＬＳＩに置き換えが難しい理由である。
【００３８】この発明の目的はＤ型フリップフロップに
よる同期化回路設計が行われているタイミング発生器を
ＣＭＯＳ構造のＬＳＩで構成しても安定に動作させるこ
とができるタイミング発生器の構成を提案するものであ
る。
よる同期化回路設計が行われているタイミング発生器を
ＣＭＯＳ構造のＬＳＩで構成しても安定に動作させるこ
とができるタイミング発生器の構成を提案するものであ
る。
【００３９】
【課題を解決するための手段】この発明の請求項１で
は、周期発生部と、この周期発生部から送り込まれる制
御信号に従って動作し、被試験ＬＳＩに与える試験パタ
ーン信号の立上り、立下りのタイミング、論理比較のタ
イミング等を発生する複数の遅延発生部とを具備して構
成されるタイミング発生器において、タイミング発生器
をＣＭＯＳ構造のＬＳＩで構成する場合に、複数の遅延
発生部を位相を異ならせた基準クロックによって駆動す
るタイミング発生器を提案する。
は、周期発生部と、この周期発生部から送り込まれる制
御信号に従って動作し、被試験ＬＳＩに与える試験パタ
ーン信号の立上り、立下りのタイミング、論理比較のタ
イミング等を発生する複数の遅延発生部とを具備して構
成されるタイミング発生器において、タイミング発生器
をＣＭＯＳ構造のＬＳＩで構成する場合に、複数の遅延
発生部を位相を異ならせた基準クロックによって駆動す
るタイミング発生器を提案する。
【００４０】この発明の請求項２では請求項１記載のタ
イミング発生器において、遅延発生部は２以上のＮ個と
され、これらＮ個の遅延発生部のそれぞれにＮ相に多相
化された基準クロックを印加し、Ｎ個の遅延発生部をＮ
相の基準クロックによって駆動するタイミング発生器を
提案する。
イミング発生器において、遅延発生部は２以上のＮ個と
され、これらＮ個の遅延発生部のそれぞれにＮ相に多相
化された基準クロックを印加し、Ｎ個の遅延発生部をＮ
相の基準クロックによって駆動するタイミング発生器を
提案する。
【００４１】この発明の請求項３では、請求項１又は２
記載のタイミング発生器の何れかにおいて、遅延発生部
は、基準クロックの周期の整数倍の遅延時間を発生する
整数遅延発生部と、クロックの周期より短い遅延時間を
発生する端数遅延発生部とによって構成され、多相化さ
れた基準クロック相互の位相差によって発生するタイミ
ング出力信号の位相差を、端数遅延部に設定する遅延時
間によって相殺し、各遅延発生部から出力されるタイミ
ング出力信号の位相を合致させる遅延設定手段を設けた
タイミング発生器を提案する。
記載のタイミング発生器の何れかにおいて、遅延発生部
は、基準クロックの周期の整数倍の遅延時間を発生する
整数遅延発生部と、クロックの周期より短い遅延時間を
発生する端数遅延発生部とによって構成され、多相化さ
れた基準クロック相互の位相差によって発生するタイミ
ング出力信号の位相差を、端数遅延部に設定する遅延時
間によって相殺し、各遅延発生部から出力されるタイミ
ング出力信号の位相を合致させる遅延設定手段を設けた
タイミング発生器を提案する。
【００４２】この発明の請求項５では、請求項２記載の
タイミング発生器において、遅延設定手段に設定する遅
延時間は、基準クロックの最も遅い位相の基準クロック
の位相に合致させる遅延時間に選定したタイミング発生
器を提案する。
タイミング発生器において、遅延設定手段に設定する遅
延時間は、基準クロックの最も遅い位相の基準クロック
の位相に合致させる遅延時間に選定したタイミング発生
器を提案する。
【００４３】
【作用】この発明によるタイミング発生器の構造によれ
ば、複数の遅延発生部が互いに位相が異なるクロックに
よって動作するから、各遅延発生部で消費される消費電
流は異なるタイミングで流れ、各消費電流の突頭値を抑
制することができる。
ば、複数の遅延発生部が互いに位相が異なるクロックに
よって動作するから、各遅延発生部で消費される消費電
流は異なるタイミングで流れ、各消費電流の突頭値を抑
制することができる。
【００４４】この結果、電源ノイズの発生を抑えること
ができ、タイミング出力信号に与える影響を低減するこ
とができる利点が得られる。
ができ、タイミング出力信号に与える影響を低減するこ
とができる利点が得られる。
【００４５】
【発明の実施の形態】図１にこの発明によるタイミング
発生器の一実施例を示す。この実施例では複数の遅延発
生部１２を二つの群１２−１と１２−２に分割し、一方
の遅延発生部１２の群１２−１には基準クロックＲＥＦ
ＣＫをそのままの位相で供給すると共に、他方の遅延発
生部１２の群１２−２には基準クロックＲＥＦＣＫの周
期Ｔの約１／２の周期分遅延させた基準クロックＲＥＦ
ＣＫ´を供給する。ＤＬＹはその遅延を与える遅延素子
を示す。またＤＦＡとＤＦＢは各信号ＴＳ、ＲＡＴＥ、
ＨＤＡＴＡ等を伝送するＤ型フリップフロップを総称し
て示している。
発生器の一実施例を示す。この実施例では複数の遅延発
生部１２を二つの群１２−１と１２−２に分割し、一方
の遅延発生部１２の群１２−１には基準クロックＲＥＦ
ＣＫをそのままの位相で供給すると共に、他方の遅延発
生部１２の群１２−２には基準クロックＲＥＦＣＫの周
期Ｔの約１／２の周期分遅延させた基準クロックＲＥＦ
ＣＫ´を供給する。ＤＬＹはその遅延を与える遅延素子
を示す。またＤＦＡとＤＦＢは各信号ＴＳ、ＲＡＴＥ、
ＨＤＡＴＡ等を伝送するＤ型フリップフロップを総称し
て示している。
【００４６】遅延素子ＤＬＹは例えばケーブル等の伝送
線のように温度に対して遅延時間が安定な遅延素子によ
って構成する。遅延発生部１２を二つの群に分けた場合
には一方の群１２−１に供給する基準クロックＲＥＦＣ
Ｋの周期が図２Ａに示すＴｎｓであるものとすると、他
方の遅延発生部１２の群１２−２に与える基準クロック
ＲＥＦＣＫ´の位相は図２Ａに示す位相から約（Ｔ／
２）ｎｓ遅れた位相になるように遅延素子ＤＬＹの遅延
時間を設定する。その一例としては基準クロックＲＥＦ
ＣＫの周期が８ｎｓであった場合には、遅延素子ＤＬＹ
の遅延時間を４ｎｓに設定する。
線のように温度に対して遅延時間が安定な遅延素子によ
って構成する。遅延発生部１２を二つの群に分けた場合
には一方の群１２−１に供給する基準クロックＲＥＦＣ
Ｋの周期が図２Ａに示すＴｎｓであるものとすると、他
方の遅延発生部１２の群１２−２に与える基準クロック
ＲＥＦＣＫ´の位相は図２Ａに示す位相から約（Ｔ／
２）ｎｓ遅れた位相になるように遅延素子ＤＬＹの遅延
時間を設定する。その一例としては基準クロックＲＥＦ
ＣＫの周期が８ｎｓであった場合には、遅延素子ＤＬＹ
の遅延時間を４ｎｓに設定する。
【００４７】ところで、他方の群１２−２に与えるクロ
ックＲＥＦＣＫ´には（Ｔ／２）ｎｓの遅延時間を与え
たから、この群１２−２側の同期回路は（Ｔ／２）ｎｓ
だけ遅延して動作することになる。この結果、群１２−
１から出力されるタイミング出力信号の位相と、群１２
−２から出力されるタイミング出力信号の位相には（Ｔ
／２）ｎｓの位相差が生じることになる。
ックＲＥＦＣＫ´には（Ｔ／２）ｎｓの遅延時間を与え
たから、この群１２−２側の同期回路は（Ｔ／２）ｎｓ
だけ遅延して動作することになる。この結果、群１２−
１から出力されるタイミング出力信号の位相と、群１２
−２から出力されるタイミング出力信号の位相には（Ｔ
／２）ｎｓの位相差が生じることになる。
【００４８】この位相差を解消するために、この例では
基準クロックＣＥＦＣＫをそのままの位相で与えた群１
２−１側の各遅延発生部１２に図３に示すように、タイ
ミング校正用の補正データＳＫＥＷ１を設定したレジス
タＲＧ１（図９参照）の他に、遅延設定手段ＲＧ２を付
設し、この遅延設定手段ＲＧ２に（Ｔ／２）ｎｓ分の遅
延データＳＫＥＷ２を設定し、この遅延データＳＫＥＷ
２を加算器ＡＤＤ２でタイミング校正用の遅延補正デー
タＳＫＥＷ１に加算し、その加算結果を加算器ＡＤＤ１
で周期発生部１１から送られてくる端数データＨＤＡＴ
Ａに加え、更にその加算結果を加算処理部１２Ｂで遅延
データ設定メモリ１２Ａから読み出される端数値に加え
ることにより、従来から行われているタイミング誤差の
校正と、この発明によって発生する基準クロックＲＥＦ
ＣＫとＲＥＦＣＫの位相差によって発生する位相差を解
消することができる。
基準クロックＣＥＦＣＫをそのままの位相で与えた群１
２−１側の各遅延発生部１２に図３に示すように、タイ
ミング校正用の補正データＳＫＥＷ１を設定したレジス
タＲＧ１（図９参照）の他に、遅延設定手段ＲＧ２を付
設し、この遅延設定手段ＲＧ２に（Ｔ／２）ｎｓ分の遅
延データＳＫＥＷ２を設定し、この遅延データＳＫＥＷ
２を加算器ＡＤＤ２でタイミング校正用の遅延補正デー
タＳＫＥＷ１に加算し、その加算結果を加算器ＡＤＤ１
で周期発生部１１から送られてくる端数データＨＤＡＴ
Ａに加え、更にその加算結果を加算処理部１２Ｂで遅延
データ設定メモリ１２Ａから読み出される端数値に加え
ることにより、従来から行われているタイミング誤差の
校正と、この発明によって発生する基準クロックＲＥＦ
ＣＫとＲＥＦＣＫの位相差によって発生する位相差を解
消することができる。
【００４９】尚、図３に示す加算処理部１２Ｂでは、遅
延設定データメモリ１２Ａから読み出される遅延データ
の中に含まれる端数遅延値（この端数遅延時間は被試験
ＬＳＩの各ピンごとに設定されるタイミングの端数値）
と、周期発生部１１から送られて来るテスト周期に設定
された端数値ＨＤＡＴＡと、タイミング校正用の補正デ
ータＳＫＥＷ１と位相補正用の補正値ＳＫＥＷ２とを加
算し、その加算値が基準クロックＲＥＦＣＫの１周期分
に達した場合は、その１周期分を整数値に加算してダウ
ンカウンタ１２Ｃにロードする。残りの端数値はＤ型フ
リップフロップＤＦＦ3-4 〜ＤＦＦ3-6 を通じて端数遅
延部１２Ｅに送り込む。
延設定データメモリ１２Ａから読み出される遅延データ
の中に含まれる端数遅延値（この端数遅延時間は被試験
ＬＳＩの各ピンごとに設定されるタイミングの端数値）
と、周期発生部１１から送られて来るテスト周期に設定
された端数値ＨＤＡＴＡと、タイミング校正用の補正デ
ータＳＫＥＷ１と位相補正用の補正値ＳＫＥＷ２とを加
算し、その加算値が基準クロックＲＥＦＣＫの１周期分
に達した場合は、その１周期分を整数値に加算してダウ
ンカウンタ１２Ｃにロードする。残りの端数値はＤ型フ
リップフロップＤＦＦ3-4 〜ＤＦＦ3-6 を通じて端数遅
延部１２Ｅに送り込む。
【００５０】従って、この例では群１２−１側の遅延発
生部１２に設けた遅延設定手段ＲＧ２に位相補正データ
ＳＫＥＷ２を設定し、この位相補正データＳＫＥＷ２を
端数値データＨＤＡＴＡに加えることにより、結果的に
端数遅延部１２Ｅの遅延時間を増加方向に補正して位相
差を補正した場合を示す。
生部１２に設けた遅延設定手段ＲＧ２に位相補正データ
ＳＫＥＷ２を設定し、この位相補正データＳＫＥＷ２を
端数値データＨＤＡＴＡに加えることにより、結果的に
端数遅延部１２Ｅの遅延時間を増加方向に補正して位相
差を補正した場合を示す。
【００５１】図４は図３に示した実施例の変形実施例を
示す。この図４に示す実施例ではタイミング校正用の遅
延補正データＳＫＥＷ１と位相補正用の遅延データＳＫ
ＥＷ２を加えた遅延補正データを遅延設定手段ＲＧ２に
設定し、遅延設定手段ＲＧ２からこれらの遅延補正デー
タＳＫＥＷ１とＳＫＥＷ２を加算したデータを加算器Ａ
ＤＤ１に与え、この加算器ＡＤＤ１で端数データＨＤＡ
ＴＡに加算する構成とした場合を示す。
示す。この図４に示す実施例ではタイミング校正用の遅
延補正データＳＫＥＷ１と位相補正用の遅延データＳＫ
ＥＷ２を加えた遅延補正データを遅延設定手段ＲＧ２に
設定し、遅延設定手段ＲＧ２からこれらの遅延補正デー
タＳＫＥＷ１とＳＫＥＷ２を加算したデータを加算器Ａ
ＤＤ１に与え、この加算器ＡＤＤ１で端数データＨＤＡ
ＴＡに加算する構成とした場合を示す。
【００５２】この図４の構成によっても、図３の実施例
と同様にタイミング誤差の校正と、基準クロックＲＥＦ
ＣＫとＲＤＦＣＫ´との位相差によって発生する位相の
ずれを補正することができる。
と同様にタイミング誤差の校正と、基準クロックＲＥＦ
ＣＫとＲＤＦＣＫ´との位相差によって発生する位相の
ずれを補正することができる。
【００５３】尚、上述では遅延発生部１２を二つの群１
２−１と１２−２に分けた場合をし説明したが、二つ以
上の数に分離することも考えられる。図５は遅延発生部
１２を４つの群に分離し、この４つの群を４相の基準ク
ロックＲＥＦＣＫ１、ＲＥＦＣＫ２、ＲＥＦＣＫ３、Ｒ
ＥＦＣＫ４によって駆動するようにした場合の各基準ク
ロックの波形を示す。この場合には各群に分離した遅延
発生部１２には最も位相の遅い基準クロックＲＥＦＣＫ
４の位相に合致させる位相補正データを設定する。
２−１と１２−２に分けた場合をし説明したが、二つ以
上の数に分離することも考えられる。図５は遅延発生部
１２を４つの群に分離し、この４つの群を４相の基準ク
ロックＲＥＦＣＫ１、ＲＥＦＣＫ２、ＲＥＦＣＫ３、Ｒ
ＥＦＣＫ４によって駆動するようにした場合の各基準ク
ロックの波形を示す。この場合には各群に分離した遅延
発生部１２には最も位相の遅い基準クロックＲＥＦＣＫ
４の位相に合致させる位相補正データを設定する。
【００５４】例えば図５に示した基準クロックＲＥＦＣ
Ｋ１の遅延時間を０ｎｓ、基準クロックＲＥＦＣＫ２の
遅延時間を２ｎｓ、基準クロックＲＥＦＣＫ３の遅延時
間を４ｎｓ、ＲＥＦＣＫ４の遅延時間を６ｎｓに設定し
たとすると、これらの各基準クロックＲＥＦＣＫ１〜Ｒ
ＥＦＣＫ４が与えられる遅延発生部の群に設定する位相
補正用遅延データＳＫＥＷ２−１、ＳＫＥＷ２−２、Ｓ
ＫＥＷ２−３、ＳＫＥＷ２−４のそれぞれは、ＳＫＥＷ
２−１＝６ｎｓ、ＳＫＥＷ２−２＝４ｎｓ、ＳＫＥＷ２
−３＝２ｎｓ、ＳＫＥＷ２−４＝０ｎｓに設定すればよ
い。
Ｋ１の遅延時間を０ｎｓ、基準クロックＲＥＦＣＫ２の
遅延時間を２ｎｓ、基準クロックＲＥＦＣＫ３の遅延時
間を４ｎｓ、ＲＥＦＣＫ４の遅延時間を６ｎｓに設定し
たとすると、これらの各基準クロックＲＥＦＣＫ１〜Ｒ
ＥＦＣＫ４が与えられる遅延発生部の群に設定する位相
補正用遅延データＳＫＥＷ２−１、ＳＫＥＷ２−２、Ｓ
ＫＥＷ２−３、ＳＫＥＷ２−４のそれぞれは、ＳＫＥＷ
２−１＝６ｎｓ、ＳＫＥＷ２−２＝４ｎｓ、ＳＫＥＷ２
−３＝２ｎｓ、ＳＫＥＷ２−４＝０ｎｓに設定すればよ
い。
【００５５】このように、群に分離する数を多く採るこ
とにより更に一層電源ノイズを低減できる効果が得られ
る。
とにより更に一層電源ノイズを低減できる効果が得られ
る。
【００５６】
【発明の効果】以上説明したように、この発明によれば
同期化構造の回路が多用されたタイミング発生器１１３
をＣＭＯＳ構造のＬＳＩによって構成しても、同期化構
造の回路部分つまり、遅延発生部１２を複数の群に分離
し、この分離した各群の遅延発生部１２を位相が異なる
基準クロックＲＥＦＣＫによって駆動することにより、
電源ラインに流れる電流の突頭値を抑えることができ、
この結果として電源ノイズのレベルを低減することがで
きるから、タイミング発生器１１３から出力される各タ
イミング出力信号Ｐｏｕｔに電源ノイズが重畳して位相
がずれてしまうような不都合が発生することを阻止する
ことができる。
同期化構造の回路が多用されたタイミング発生器１１３
をＣＭＯＳ構造のＬＳＩによって構成しても、同期化構
造の回路部分つまり、遅延発生部１２を複数の群に分離
し、この分離した各群の遅延発生部１２を位相が異なる
基準クロックＲＥＦＣＫによって駆動することにより、
電源ラインに流れる電流の突頭値を抑えることができ、
この結果として電源ノイズのレベルを低減することがで
きるから、タイミング発生器１１３から出力される各タ
イミング出力信号Ｐｏｕｔに電源ノイズが重畳して位相
がずれてしまうような不都合が発生することを阻止する
ことができる。
【００５７】従って、ＣＭＯＳ化によって消費電力が少
なく、然も正確に動作するＬＳＩ試験装置を提供するこ
とができる利点が得られ、その効果は実用に供して頗る
大である。
なく、然も正確に動作するＬＳＩ試験装置を提供するこ
とができる利点が得られ、その効果は実用に供して頗る
大である。
【図１】この発明による、タイミング発生器の要部の実
施例を説明するためのブロック図。
施例を説明するためのブロック図。
【図２】図１に示した実施例の動作を説明するための波
形図。
形図。
【図３】図１に示した実施例において、位相誤差の発生
を補正する手段を説明するためのブロック図。
を補正する手段を説明するためのブロック図。
【図４】図３に示した実施例の変形実施例を説明するた
めのブロック図。
めのブロック図。
【図５】この発明の変形実施例を説明するための波形
図。
図。
【図６】ＬＳＩ試験装置の概要を説明するためのブロッ
ク図。
ク図。
【図７】図６に示したＬＳＩ試験装置に用いられている
タイミング発生器の概要を説明するためのブロック図。
タイミング発生器の概要を説明するためのブロック図。
【図８】図７に示したタイミング発生器を構成する周期
発生部の内部構造を説明するためのブロック図。
発生部の内部構造を説明するためのブロック図。
【図９】図７に示したタイミング発生器を構成する遅延
発生部の内部構造を説明するためのブロック図。
発生部の内部構造を説明するためのブロック図。
【図１０】図９に示した遅延発生部に用いられている端
数遅延部の構成を説明するためのブロック図。
数遅延部の構成を説明するためのブロック図。
【図１１】従来よりＬＳＩ試験装置の用いられているＥ
ＣＬ回路の構造を説明するための接続図。
ＣＬ回路の構造を説明するための接続図。
【図１２】図１１に示したＥＣＬ回路の動作を説明する
ための波形図。
ための波形図。
【図１３】ＣＭＯＳ回路の構造を説明するための接続
図。
図。
【図１４】図１４に示したＣＭＯＳ回路の動作を説明す
る他の波形図。
る他の波形図。
１１１ 主制御器 １１２ パターン発生器 １１３ タイミング発生器 １１４ 波形フォーマッタ １１５ 論理比較器 １１６ ドライバ １１７ アナログ比較器 １１８ 不良解析メモリ １１９ 被試験ＬＳＩ １２１ 論理振幅基準電圧源 １２２ 比較基準電圧源 １２３ デバイス電源 １１ 周期発生部 １２ 遅延発生部 １２−１ 遅延発生部の一方の群 １２−２ 遅延発生部の他方の群 ＤＬＹ 遅延素子 ＲＧ１ タイミング校正用レジスタ ＲＧ２ 遅延設定部 ＡＤＤ１、ＡＤＤ２ 加算器 ＲＡＴＥ 周期制御信号 ＲＥＦＣＫ 基準クロック
Claims (5)
- 【請求項１】 周期発生部と、この周期発生部から送り
込まれる制御信号に従って動作し、被試験ＬＳＩに与え
る試験パターン信号の立上り、立下りのタイミング、論
理比較のタイミング等を発生する複数の遅延発生部とを
具備して構成されるタイミング発生器において、 上記タイミング発生器をＣＭＯＳ構造のＬＳＩで構成す
る場合に、上記複数の遅延発生部を位相を異ならせた基
準クロックによって駆動する構成としたことを特徴とす
るタイミング発生器。 - 【請求項２】 請求項１記載のタイミング発生器におい
て、上記遅延発生部は２以上のＮ個とされ、これらＮ個
の遅延発生部のそれぞれにＮ相に多相化された基準クロ
ックを印加し、Ｎ個の遅延発生部をＮ相の基準クロック
によって駆動する構成としたことを特徴とするタイミン
グ発生器。 - 【請求項３】 請求項１又は２記載のタイミング発生器
の何れかにおいて、上記遅延発生部は、上記基準クロッ
クの周期の整数倍の遅延時間を発生する整数遅延発生部
と、上記クロックの周期より短い遅延時間を発生する端
数遅延発生部とによって構成され、上記多相化された基
準クロック相互の位相差によって発生するタイミング出
力信号の位相差を、上記端数遅延部に設定する遅延時間
によって相殺し、上記各遅延発生部から出力されるタイ
ミング出力信号の位相を合致させる遅延設定手段を設け
た構成としたことを特徴とするタイミング発生器。 - 【請求項４】 請求項１又は２記載のタイミング発生器
の何れかにおいて、上記遅延発生部は、上記基準クロッ
クの周期の整数倍の遅延時間を発生する整数遅延発生部
と、上記クロックの周期より短い遅延時間を発生する端
数遅延発生部とによって構成され、上記多相化された基
準クロック相互の位相差によって発生するタイミング出
力信号の位相差を、上記端数遅延部に設定する遅延時間
によって相殺し、上記各遅延発生部から出力されるタイ
ミング出力信号の位相を合致させる遅延設定手段と、各
遅延発生部が持つタイミング誤差を校正するタイミング
校正用の遅延データを設定する遅延データ設定手段とを
設けた構成としたことを特徴とするタイミング発生器。 - 【請求項５】 請求項２記載のタイミング発生器におい
て、上記遅延設定手段に設定する遅延時間は、上記基準
クロックの最も遅い位相の基準クロックの位相に合致さ
せる遅延時間に選定したことを特徴とするタイミング発
生器。
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