JPH0651027A

JPH0651027A - ディジタル回路装置

Info

Publication number: JPH0651027A
Application number: JP5134310A
Authority: JP
Inventors: Ritsuro Orihashi; 律郎折橋; Kousuke Inudou; 浩介犬童; Yoshihiko Hayashi; 林　　良彦
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-06-05
Filing date: 1993-06-04
Publication date: 1994-02-25
Anticipated expiration: 2021-07-19
Also published as: JP3799067B2

Abstract

(57)【要約】【目的】本発明の目的は、ディジタル回路装置におい
て、装置動作条件の変動に起因する遅延時間変動が発生
する場合にも、高精度なクロック分配が行なえるように
することである。【構成】ディジタル回路装置において、装置動作条件の
変動に伴う遅延時間変動については、位相ずれ調整用の
遅延回路１Ａ〜Ｃの遅延時間を測定する回路部１０Ａ〜
Ｃと、測定値より変動割合を演算する演算回路Ｂ（１１
Ａ〜Ｃ）と、各遅延回路毎に設けられ、変動割合から変
動量を算出する演算回路Ａ（１２Ａ〜Ｃ）により補正を
行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロックの分配供給が
なされるディジタル回路装置に係わり、特に供給クロッ
ク各々の位相関係を高精度に保つことに好適なディジタ
ル回路装置に関するものである。

【０００２】

【従来の技術】ディジタル回路装置の従来技術につい
て、ＩＣ試験装置等に見られるような、周期可変のクロ
ックの発生機能を有し、この周期可変クロックを他の回
路部へ分配供給し動作するものと、マイクロプロセッサ
等のような一定周期クロックの分配供給を受け動作する
ものとに分けて、順次説明する。

【０００３】一般に、被試験対象としてのＩＣの機能の
試験は、各基本（試験）周期内で、ＩＣ試験装置からは
被試験ＩＣに各種の試験信号が印加され、その被試験Ｉ
Ｃからの各種の応答信号各々はＩＣ試験装置内に取り込
まれ、各々についての判定タイミング下にその良否判定
が行なわれることによって、ＩＣとしての機能が正常で
あるかどうか否かが試験されるものとなっている。とこ
ろで、近年、ＩＣ類一般の高速動作化に伴い、それらＩ
Ｃ類を試験するに際しては、試験信号相互の位相差およ
び応答信号の判定タイミング相互の位相差は、高精度に
所望の関係を保つことが必要となっている。

【０００４】図１６は、このような試験に供される従来
のＩＣ試験装置の一例を示すブロック図である。本例に
よれば、タイミング発生回路Ｊ０２には、システムクロ
ックオシレータ（以下原振という）Ｊ０１よりの原振ク
ロックＪ１８が供給され、試験周期を決定する周期クロ
ック、印加試験信号のタイミングと応答信号の判定タイ
ミングを決定するエッジクロック（以下、後者を判定ス
トローブと呼ぶ）を発生する。これらエッジクロック
は、後述のエッジクロック間の位相ずれを調整するため
の遅延回路Ｂ（Ｊ０４）を経て、ピン制御部Ｊ０５へ供
給され、ピン制御部内の波形生成回路Ｊ０５ａおよび比
較判定回路Ｊ０５ｂにおいて、各々印加試験信号の生成
と応答信号の判定が基本周期毎に行なわれる。フェイル
メモリＪ０５ｃは、判定結果を保持記憶しておくもので
ある。ピンエレクトロニクス部Ｊ０６のドライバＪ０６
ａは波形生成回路Ｊ０５ａで生成された試験信号を被試
験ＩＣ（Ｊ０８）の信号レベルに合致させるためのもの
であり、コンパレータＪ０６ｂはリファレンス電源Ｊ０
６ｃより供給される基準電圧を用いて応答信号を比較判
定回路Ｊ０５ｂの信号レベルに合致させるものである。
また、被試験用ＩＣ電源Ｊ０９は被試験ＩＣ（Ｊ０８）
へ電源を供給するための可変電源であり、ＤＣ測定回路
Ｊ１０は機能試験とは別途行なわれる直流試験のために
設けられている。位相ずれ調整回路Ｊ１１は、各々の試
験信号間を所定の位相関係に保って印加し、また被試験
ＩＣ（Ｊ０８）からの応答信号各々の判定についてもそ
れら相互間で所定の位相関係で行なわれる様に、エッジ
クロックを調整するためのものである。以上の様な一連
の試験の実行制御および試験結果の解析等は、テスト制
御部Ｊ１３が、適時バスＪ１２を介して行なう。

【０００５】さらに、タイミング発生回路Ｊ０２の構成
及び位相調整の方法について、図１７〜図１９を用いて
詳細に説明する。図１７は位相調整用の遅延回路Ｂ（Ｊ
０４）と共に示したタイミング発生回路Ｊ０２の一例の
ブロック図であり、図１８はエッジクロック発生のタイ
ムチャート、図１９は位相調整の動作タイムチャートで
ある。周期クロック発生回路Ｋ０１内のカウンタ回路Ａ
（Ｋ０３）は、原振クロックＪ１８を計数した後、計数
出力クロックＫ０９を遅延回路Ａ（Ｋ０４）で遅延させ
て、サイクル毎に所望の周期Ｒ（Ｋ）、Ｒ（Ｋ＋１）を
有する周期クロックＫ１０を発生する（Ｋはサイクル
数）。この所望の周期のことを設定周期とよび、予めデ
ータ設定回路Ｋ０５内のメモリ等に設定、記憶されてお
り、必要に応じて読み出されるものである。読み出しに
必要なメモりのアドレスＡ（Ｋ）、Ａ（Ｋ＋１）は（図
１８中には図示せず）、パターン発生回路Ｊ０３から供
給される。一方、エッジクロック発生回路Ｋ０２でも同
様に原振クロックＪ１８をカウンタ回路Ｂ（Ｋ０６）で
計数し、原振の周期の整数倍の遅延量を持つ計数クロッ
クＫ１２を作成し、これを遅延回路Ａ（Ｋ０７）により
遅延させて、図１８に示すように所望の遅延量Ｅ１
（Ｋ）、Ｅ１（Ｋ＋１）を持つエッジクロックＫ１３を
発生する。このエッジクロック発生回路は複数個設けら
れるが、図１８のＥ２（Ｋ）、Ｅ２（Ｋ＋１）に示され
るように、各々には異なった遅延量が設定される場合が
ある。また、この例では、エッジクロックの遅延量が周
期クロックの設定周期を越える場合（Ｅ２（Ｋ）＞Ｒ
（Ｋ））を示している。

【０００６】また、各エッジクロックは、各々異なった
経路及び回路構成素子を経由して、波形生成回路Ｊ０５
ａ、ドライバＪ０６ａおよび比較判定回路Ｊ０５ｂに供
給されるため、生成した試験信号間の位相関係、及び各
々の応答信号の比較判定タイミングの位相関係が所望の
ものとならずに、位相ずれが発生するため、この位相ず
れをゼロとなるように遅延回路Ｂ（Ｊ０４）が位相ずれ
調整回路Ｊ１１により、試験に先だって調整される。図
１９は、この調整の様子を示したものであり、図１７に
おけるエッジクロック発生回路１〜３に同一の設定遅延
量Ｔａ、Ｔｂ、Ｔｃが設定され、エッジクロック１〜３
が発生されるが、実際には、各エッジクロック発生回路
で発生する位相ずれも含まれて、Ａ’〜Ｃ’の位置に発
生してしまう。位相ずれ調整は、このように発生された
エッジクロック１〜３を遅延回路Ｂ（Ｊ０４）にてそれ
ぞれｔａ、ｔｂ、ｔｃだけ増減することにより、Ａ〜Ｃ
の位置へ時間的に移動することで行なわれる（説明の便
宜上、図１９では、Ａ、Ｂ、Ｃで示される位置が、上述
の試験信号間及び判定タイミング間の位相ずれがゼロと
なるものとした）。

【０００７】尚、この種の装置として関連する公知例と
して、特開昭５８ー３２１７８号、特開昭６１ー８１０
２６号、特開昭６３ー２９８０７６号、特開平３ー１３
１７７８号、特開平３ー１３５７７９号の各公報記載の
ものがある。

【０００８】一方、マイクロプロセッサ等のディジタル
回路では、図２０に示すように、原振３より、一定周期
のクロックが遅延回路１Ａ，１Ｂ，１Ｃを経由して各回
路に分配供給される。分配のための回路素子（以下、分
配素子と称する）２Ａ，２Ｂ，２Ｃは駆動すべき各回路
群５Ａ，５Ｂ，５Ｃ内の各回路へクロックを分配するた
めに設けられる。この様な構成の回路装置では、論理ゲ
ートで構成される分配回路６から駆動すべき回路群５
Ａ，５Ｂ，５Ｃまでの配線長や回路構成素子の遅延時間
の違いにより、クロックが原振３から各回路ブロックに
到達するまでの遅延時間に差を生じる。さらに、駆動す
べき回路群が多数となる場合には、原振３と駆動すべき
回路群の間の分配回路での遅延時間自体と、各回路に到
達するまでの遅延時間の差（位相ずれ）も大きなものと
なり、分配に要する遅延時間そのものも大きくなるた
め、例えば位相基準としての原振３からのクロックとの
位相ずれが大きくなる。遅延回路１Ａ，１Ｂ，１Ｃは、
これらの位相ずれを調整して同一位相でクロックが回路
群５Ａ，５Ｂ，５Ｃに入力されるように設けられてい
る。尚、調整のためには前述のＩＣ試験装置のように、
位相ずれ調整回路等が必要となるが、図２０においては
省略されたものとなっている。図２１はこの調整の様子
を示したものであり、原振３から供給されるクロックと
分配されたクロックが回路群５Ａ，５Ｂ，５Ｃの入力８
Ａ，８Ｂ，８Ｃで同一位相となるように、予め調整され
る。即ち、原振３より供給された分配クロック７Ａ，７
Ｂ，７Ｃは、それぞれ異なった遅延時間Ｔ１、Ｔ３、Ｔ
５の後、遅延回路１Ａ，１Ｂ，１Ｃに到達するが、別途
設けられた位相ずれ調整回路により、遅延回路１Ａ，１
Ｂ，１Ｃにおいて各々Ｔ２、Ｔ４、Ｔ６なる遅延時間が
生じるようにデータ設定レジスタ４Ａ，４Ｂ，４Ｃか
ら、データ設定がなされ、原振クロックと同じ位相関係
として入力する。尚、この種の装置として関連するもの
には、アイイーイーイージャーナルオブソリッドス
テートサーキッツ２３巻５号１２１８頁から１
２２３頁（ＩＥＥＥＪＯＵＲＮＡＬＯＦＳＯＬＩ
ＤーＳＴＡＴＥＣＩＲＣＵＩＴＳＶＯＬ２３ＮＯ.
５ＰＰ１２１８〜１２２３）記載のものがある。

【０００９】

【発明が解決しようとする課題】従来ＩＣ試験装置にお
いては、信号伝達系の素子、経路長にもとずく各信号遅
延時間の不一致（位相ずれ）は是正された状態で、被試
験ＩＣ（Ｊ０８）に対しては各種試験が行なわれている
が、ＩＣ試験装置の動作条件や周囲環境条件に大きな変
動が生じない場合は特に問題は生じないものとなってい
る。しかしながら、例えば周囲温度や供給電源電圧等が
試験実行中あるいはその前後に大きく変動することによ
って、エッジクロック発生回路各々における遅延回路の
遅延特性が変化すれば、その遅延回路に対する設定遅延
時間もまた、一定の割合で変動することになるが、それ
ら遅延回路各々には一般に異なる遅延時間が設定されて
いることから、それら遅延回路各々での設定遅延時間か
らの遅延時間変動分は、それら遅延回路相互間では相異
なるというものである。従って、試験信号相互間での位
相関係や判定ストローブ相互間の位相関係が正確に規定
の位相差関係にはならずに位相ずれが発生し、試験を良
好に行なえないことになるが、従来のＩＣ試験装置では
この点が考慮されていないものとなっている。

【００１０】また、マイクロプロセッサ等のディジタル
回路装置においても、ＩＣ試験装置と同様に、分配クロ
ックの位相ずれの補正が行なわれているが、回路動作中
の周囲温度や供給電源電圧の変動による、遅延回路の遅
延時間または遅延特性の変動によって、分配クロック相
互および原振クロックとの位相関係を所望の関係に保つ
ことができず、装置全体の正常な動作が行なえないこと
になるが、従来のディジタル回路装置ではこの点が考慮
されていないものとなっている。

【００１１】本発明の目的は、例えばＭＯＳＬＳＩを用
いて作成される等により、装置自体の動作条件や周囲環
境条件に大きな変動が生じるた場合でも、装置本来の動
作である試験や、クロック分配および処理を停止するこ
となく、高い精度で試験を行なえるＩＣ試験装置やクロ
ック分配を行なえるディジタル回路装置を供給すること
である。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明によるディジタル回路装置は、ある遅延回路
または遅延回路で構成される発振回路での実遅延時間に
対する変動の割合を求める回路と、この変動割合にもと
ずき、遅延時間変動補正対象である遅延回路各々での設
定遅延時間を補正する回路を設けた。

【００１３】

【作用】装置動作条件等の変動に起因する位相ずれは、
遅延回路そのものまたは遅延時間変動測定用の遅延回路
での実遅延時間を測定し、ある時点での実遅延時間に対
する変動の割合を求めた上、その変動の割合にもとず
き、各々の遅延回路の設定値毎の位相ずれの補正を行な
うことで補償できる。これにより、特にＩＣ試験装置で
は、ＭＯＳの使用による回路の高集積化が可能となり装
置小形化が図れる。

【００１４】

【実施例】図１に、本発明によるディジタル回路装置を
用いたＩＣ試験装置の要部であるタイミング発生回路の
構成を示す。図１によれば、遅延回路の分解能補正のた
めに基準クロック発生回路１０１、位相一致検出回路１
０２、補正データ制御回路１０３ａ，１０３ｂが設けら
れ、装置の動作・環境条件変動による位相ずれの調整の
ために遅延時間測定回路１０５、演算回路Ｂ１０４、演
算回路Ａ１０６ａ，１０６ｂが設けられる。まず、分解
能補正について説明し、その後位相ずれに調整ついて順
次説明する。

【００１５】図１において、周期クロック発生回路Ｋ０
１は、所望設定周期に応じた周期クロックを出力端子Ｊ
１５に発生する。エッジクロック発生回路Ｋ０２ａ，Ｋ
０２ｂ内のカウンタ回路Ｂ（Ｋ０６ａ，Ｋ０６ｂ）で
は、公知の様にそれぞれの設定遅延量に応じて、原振Ｊ
０１から供給される原振クロックをディジタル計数し、
原振周期の整数倍を有する計数クロックを後段の遅延回
路Ａ（Ｋ０７ａ，Ｋ０７ｂ）へ出力するものである。カ
ウンタ回路Ｂ（Ｋ０６ａ，Ｋ０６ｂ）では得られない微
小な遅延時間は、遅延回路Ａ（Ｋ０７ａ，Ｋ０７ｂ）
で、この入力された計数クロックを、それぞれの設定遅
延量に応じて、原振周期以下の遅延量で遅延させること
により得る。このようにして、所望の設定遅延量を持つ
エッジクロックを作成し、出力端子Ｊ１６ａ，Ｊ１６ｂ
へ出力する。

【００１６】遅延回路Ａ（Ｋ０７ａ，Ｋ０７ｂ）の分解
能精度を補償するために、本実施例では、原振Ｊ０１か
らの原振クロックを入力して、基準となる高精度な分解
能を有する基準クロックを作成するための基準クロック
用カウンタ回路発生回路１０１内にはカウンタ回路およ
び基準遅延回路と、基準クロックを各遅延回路に選択的
に分配する分配回路が設けられ、基準クロックと計数ク
ロックとを選択的に遅延回路へ入力するための選択ゲー
ト１０７ａ，１０７ｂと、基準クロックが入力された遅
延回路Ａと計数クロックが入力された遅延回路Ａに接続
され、基準クロックと計数クロックとの位相一致を検出
する位相一致検出回路１０２、位相一致検出のための遅
延回路へのデータを設定し、位相一致が検出された時の
設定データを記憶するための補正データ制御回路１０３
ａ，１０３ｂが設けられる。

【００１７】図２に、補正データ制御回路１０３の構成
例を示す。この補正データ制御回路１０３は、エッジク
ロックＫ１３を計数するカウンタ２０４と、遅延回路Ａ
（Ｋ０７）の高精度分解能を保証する設定データを格納
するメモリ２０２と、このメモリのアドレスを出力する
アドレスカウンタ２０５と、カウンタ２０４またはメモ
リ２０２の出力を選択して遅延回路Ａ（Ｋ０７）へ供給
するセレクタ２０１、アドレスカウンタ２０５の出力と
演算回路Ａ１０６（データ設定回路Ｋ１０８）からの設
定データを選択してメモリ２０２のアドレスとするセレ
クタ２０３から成る。セレクタ２０１、２０３は、図示
しない制御レジスタ等によって、遅延回路の補正設定デ
ータ決定時には、各々、カウンタ２０４の出力、カウン
タ２０５の出力を選択し、実際のＩＣ試験時には各々、
メモリ２０２の出力、演算回路Ａ１０６（データ設定回
路Ｋ１０８）の出力を選択する様に切り換え制御され
る。

【００１８】以下の説明では便宜上、出力端子Ｊ１６
ａ、Ｊ１６ｂから出力されるエッジクロックの分解能を
補正する場合について述べる。基準クロック発生回路１
０１内のカウンタ回路はエッジクロック発生回路Ｋ０２
ａ内のカウンタ回路Ｂ等が出力する計数クロックと同一
周期となるように設定されており、基準遅延回路は、補
正に先だって必要とされる分解能のクロックが高精度に
作成できるように事前補正されている。

【００１９】このようにして作成された基準クロックは
分配回路に入力され、まず遅延回路Ａ（Ｋ０７ａ）には
カウンタ回路Ｂ（Ｋ０６ａ）からの計数クロックが供給
され、遅延回路Ａ（Ｋ０７ｂ）には分配回路から基準ク
ロックが供給されるように、カウンタ回路Ｂ（Ｋ０６
ｂ）の出力と分配回路出力１１１ａとが共にローレベル
に制御される。この後、補正データ制御回路１０３ａか
ら遅延回路Ａ（Ｋ０７ａ）へ一連の、例えばビットサー
チ用のデータ（図２ではエッジクロックＫ１３の計数
値）を順次供給し、位相一致検出回路１０２により計数
クロックと基準クロックとの位相一致が検出されるま
で、遅延回路Ａ（Ｋ０７ａ）による計数クロックの遅延
量を変化させ、計数クロックと基準クロックとの位相一
致が検出された時の遅延回路Ａ（Ｋ０７ａ）へのデータ
を検知し、このデータを補正データ制御回路１０３ａに
記憶する。即ち、図２の補正データ制御回路では、位相
一致信号１０８に従って、その時点のカウンタ２０４の
計数出力がメモリ２０２に格納される。これと共に、カ
ウンタ２０４が次のビットサーチ用データの生成ために
リセットされる。カウンタ２０４をリセットして再度計
数を始めるのは、後述するような低精度の遅延回路を用
いた時に、遅延回路に与える制御データの大きさと得ら
れる遅延量とは比例しないだけでなく、部分的には制御
データの増加に対して遅延量が減少するような場合も考
えられるからである。

【００２０】次に、基準クロック発生回路１０１内の基
準遅延回路の設定遅延量を補正したい分解能の量だけ増
加して設定する。その後、前述と同様に、補正データ制
御回路１０３により、遅延回路Ａ（Ｋ０７ａ）から出力
されるエッジクロックＫ１３の遅延量を変化させて、位
相一致検出回路１０２により、エッジクロックと基準ク
ロックの位相一致が検出されたときの遅延回路Ａ（Ｋ０
７ａ）に与えたデータを補正データ制御回路１０３ａに
記憶する。以降、順次同様に、基準遅延回路の設定遅延
量を所望分解能に応じて増加し、一致検出時の遅延回路
Ａ（Ｋ０７ａ）の設定データを記憶する動作を繰り返し
て行なうことにより、出力端子Ｊ１６ａより出力される
エッジクロックの分解能の補正が行なわれる。この様
に、位相一致検出時に遅延回路Ａに与えた設定データを
記憶しておき、必要時にこの設定データを用いれば正確
な分解能でクロックを出力することが可能となる。

【００２１】一方、遅延回路Ａ（Ｋ０７ｂ）の分解能補
正は、遅延回路Ａ（Ｋ０７ｂ）に計数クロックが入力さ
れ、遅延回路Ａ（Ｋ０７ａ）に基準クロックが入力され
るようにしておき、以上の説明と同様の手順で行なえば
よい。

【００２２】次にエッジクロック発生回路の構成例につ
いて、図３〜図５を用いて説明する。発生しようとする
クロックは、図４に示す周期クロックＪ１５およびエッ
ジクロックＪ１６である。これらのクロックの発生に先
だって、周期クロックＪ１５では所望の設定周期Ｒ
（Ｋ）が、エッジクロックＪ１６では周期クロックから
の設定遅延時間Ｅ（Ｋ）が決定され、設定周期Ｒ（Ｋ）
および設定遅延時間Ｅ（Ｋ）は、予めメモリＡ８０５、
メモリＢ８０９にそれぞれ格納されている（Ｋ＝１、
２、３...Ｎ...）。尚、メモリＣ８１０は、メモリＡ８
０５と同一の内容（設定周期）が格納されているもので
ある。本例では、これら設定値Ｒ（Ｋ）、Ｅ（Ｋ）を図
５に示す様に原振周期ｔの任意数倍で表し、設定されて
いるものとする。なお、本実施例を、前述の分解能補正
及び装置動作条件等の変動による位相ずれ補正の実施例
と組み合せて、遅延回路Ａ（Ｋ０７）を補正しておくこ
とができるが、以下の説明では便宜的に、遅延回路Ａ
（Ｋ０７）はこれら補正の必要のない高精度なものとす
る。

【００２３】図３に示すように本例では、原振Ｊ０１か
らの原振クロックを計数するためのカウンタ８０１が設
けられ、カウンタ出力は一致回路８０２、一致回路８１
４に入力される。一方、メモリＡ８０５では、ラッチＡ
８０４を介して設定周期が格納されてているアドレス
（図４のＡ（Ｋ））が供給され、このアドレスに従って
設定周期Ｒ（Ｋ）が、加算回路Ａ８０６、ラッチＢ８０
７で構成される演算回路へ読み出される。この演算回路
は、メモリＡ８０５から読み出される設定周期を順次加
算し、累積しておくためのものである。演算回路の出力
（ラッチＢ８０７）は遅延回路Ａ（Ｋ０４）の遅延量を
制御する。一致回路Ａ８０２では、演算回路の出力値
（図４のＣ（Ｋ））とカウンタ出力値との一致が見られ
た場合に、ゲート８０３を開き原振クロックを通過させ
ることにより、原振周期の整数倍のクロックを作成し、
遅延回路Ａ（Ｋ０４）に入力する。遅延回路Ａ（Ｋ０
４）では、原振周期以下の遅延量が設定されており、所
望の設定周期を有する周期クロックＪ１５が作成され
る。例えば、設定周期Ｒ（Ｎ）＝１.７５ｔに相当する
周期クロックを発生する場合には、演算回路の出力値Ｃ
（Ｎ）は１２.２５ｔ＝１２ｔ＋０.２５ｔであり、カウ
ンタ８０１の出力値が１２となった時に一致回路８０２
で一致が検出され、ゲート８０３よりクロックパルスが
出力される。この時、遅延回路Ａ（Ｋ０４）には、０.
２５ｔの遅延量が設定されており、この設定値に応じて
クロックパルスが遅延され、周期１.７５ｔの周期クロ
ックＪ１５が出力される。

【００２４】エッジクロックＪ１６の発生に関しては、
設定周期Ｒ（Ｋ）および設定遅延時間Ｅ（Ｋ）が格納さ
れているメモリＣ８１０、メモリＢ８０９のアドレス
が、周期クロックＪ１５に同期して先入れ・先出し（Ｆ
ＩＦＯ）メモリ８０８へ書き込まれ、エッジクロックＪ
１６が与えるタイミングで出力され、メモリＣ８１０、
メモリＢ８０９から、設定周期Ｒ（Ｋ）及び設定遅延時
間Ｅ（Ｋ）が読み出される。加算回路Ｂ８１１とラッチ
Ｃ８１２手構成される演算回路では、前述と同様にＫ−
１番目までの設定周期の加算と累積が行なわれ、この累
積値が加算回路Ｃ８１３により設定遅延時間Ｅ（Ｋ）と
加算され、その出力値Ｄ（Ｋ）が演算回路１０６、補正
データ制御回路１０３を経て、一致回路８１４にてカウ
ンタ８０１の出力値との一致が検出される。但し、前述
のように説明の便宜上、加算回路Ｃ（Ｋ０８）の出力値
Ｄ（Ｋ）は演算回路Ａ１０６、補正データ制御回路１０
３を経由してそのままＤ（Ｋ）として出力されるものと
した。ゲート８１５は一致が検出された時に開き、原振
Ｊ０１からのクロックパルスを通過させ、原振周期の整
数倍の周期を有するクロックを作成し、遅延回路Ａ（Ｋ
０７）により原振周期以下の遅延を行なって、所望のエ
ッジクロックＪ１６を得る。遅延回路Ａ（Ｋ０７）の遅
延量は、加算回路Ｃ（８１３）の出力値Ｄ（Ｋ）により
制御される。例えば、図４、図５に示す、設定周期Ｒ
（Ｎ）＝１.７５ｔに対して設定遅延時間Ｅ（Ｎ）＝２
ｔのエッジクロックを発生する場合には、加算回路Ｃ８
１３の出力値Ｄ（Ｎ）は１２.５ｔ＝１２ｔ＋０.５ｔで
あり、カウンタ８０１の出力値が１２となった時に一致
回路８１４で一致が検出され、ゲート８１５からクロッ
クパルスが出力される。この時、遅延回路（Ｋ０７）に
は、０.５ｔの遅延量が設定されており、この設定値に
応じてクロックパルスが遅延され、設定遅延時間２ｔの
エッジクロックＪ１６が出力される。また、この場合に
は、エッジクロックに同期してデータ（メモリＢ、Ｃの
アドレス）を出力する先入れ・先出しメモリ８０８を設
けたことにより、Ｎ番目のエッジクロックの設定遅延時
間Ｅ（Ｎ）を、周期クロックＪ１５のＮ番目の設定周期
Ｒ（Ｎ）よりも大きな値な値とすることができ、Ｎ＋１
番目の周期クロックよりも時間的に後ろに設定すること
が可能となっている。本例では、Ｎ番目のエッジクロッ
クの設定は、先入れ・先出しメモリの深さをＭ段とすれ
ば、Ｎ＋Ｍー１番目の周期クロックよりも後ろに設定す
ることが可能である。

【００２５】以上の説明における遅延回路は、例えば図
６に示される回路構成で実現できる。図６において、本
例による遅延回路には遅延されるべきパルスが、緩衝回
路である入力用インバータＣ０１を経て次段のインバー
タＣ０２に入力される。インバータＣ０２のＰチャネル
トランジスタ（以下、ＰーＣＨトランジスタとする）Ｃ
０２ａと電源ＶＣＣとの間には、それぞれ直列接続数が
１、２、３、および４であるＰーＣＨトランジスタ列Ｃ
０５、Ｃ０６、Ｃ０７およびＣ０８が並列に接続された
遅延制御回路と、制御入力Ｃ０９〜Ｃ１２が設けられて
いる。従って、制御入力Ｃ０９〜Ｃ１２のいずれかにロ
ーレベル論理信号を与えることにより、対応したトラン
ジスタ列毎にオン状態とし、インバータＣ０２と電源Ｖ
ＣＣ間を、ＰーＣＨトランジスタのオン抵抗を介して導
通状態とすることができ、ローレベル論理信号の与え方
により遅延制御回路内のオン抵抗の値を変えることが可
能である。一方、インバータＣ０２に入力されるパルス
の遅延時間は近似的に、インバータＣ０２のＰーＣＨト
ランジスタと遅延制御回路と出力用インバータＣ０３の
入力までで構成される回路の時定数に比例したものとな
るため、制御入力Ｃ０９〜Ｃ１２に入力するローレベル
論理信号の与え方を変えれば、異なったオン抵抗の値に
応じて、異なった遅延量を持つパルスがインバータＣ０
２より出力される。一例として、制御入力Ｃ１２にロー
レベル論理信号を与え、制御入力Ｃ０９〜Ｃ１１にハイ
レベル論理信号を与えた場合には、トランジスタ列Ｃ０
８だけがオン状態となり、１つのＰーＣＨトランジスタ
のオン抵抗をＲとおくと、インバータＣ０２と電源ＶＣ
Ｃは４Ｒの抵抗を介して接続されたことになり、インバ
ータＣ０２のＰーＣＨトランジスタと直列接続されるた
め、オン抵抗の総和は５Ｒである。これに対して、制御
入力Ｃ１１だけにローレベル論理信号を入力した場合に
は、オン抵抗の総和は３Ｒ＋Ｒ＝４Ｒとなる。従って、
この２つの場合に得られる入力パルスの遅延時間の差
は、近似的にオン抵抗の変化分で決定し、５Ｒー４Ｒ＝
Ｒに対応した遅延時間差が得られることになる。図７
に、本実施例で得られるオン抵抗の全ての組み合せにつ
いて示す。図７において、Ａはトランジスタ列Ｃ０５
を、Ｂはトランジスタ列Ｃ０６を、Ｃはトランジスタ列
Ｃ０７を、Ｄはトランジスタ列Ｃ０８を表すものであ
り、Ａ＾Ｂ＾Ｃ＾は、トランジスタ列Ｃ０５、Ｃ０６、
Ｃ０７がオン状態となり、並列に接続されたことを示
す。以上のようにして遅延された入力パルスは、出力回
路であるインバータＣ０３に入力され、正規の論理電圧
レベルを有するパルスに復元され出力される。本遅延回
路は、縦続に接続するか、あるいは遅延制御回路内の直
並列に設けたトランジスタの個数を適宜変えて、より大
きな遅延時間幅またはより小さな遅延時間差を得るもの
である。

【００２６】図６における第２出力用インバータＣ０４
は、遅延制御回路内の直列トランジスタの導通を試験す
るために設けられたものである。例えば、まず制御入力
Ｃ１１だけにローレベル論理信号を与えた後、入力Ｃ１
５にローレベル信号を与えた時に、出力Ｃ１６がハイレ
ベルとなることによりトランジスタ列Ｃ０７が導通した
ことを検知する。次に入力Ｃ１５にハイレベル論理信号
を与えて、出力Ｃ１６をローレベルとした後、次に制御
入力Ｃ０９〜Ｃ１２の全てにハイレベル論理信号を入力
し、入力Ｃ１３にローレベル論理信号を入力しても、出
力Ｃ１６がローレベルのままであることを確認した後
に、制御入力Ｃ１２にローレベル論理信号、入力Ｃ１５
にローレベル信号を順次与えて、出力Ｃ１６がハイレベ
ルとなることを検知することによりトランジスタ列Ｃ０
８の導通を試験することができる。尚、本説明中の第２
出力用インバータＣ０４は、本遅延回路が縦続に接続さ
れた際に、各遅延制御回路の導通試験を個別、並列に実
施するためのものであり、同様の試験はインバータＣ０
１〜Ｃ０３を用いても実施可能である。

【００２７】次に、装置の動作・環境条件変動等により
発生した位相ずれの調整について説明する。図１に示す
ように、本例では、各種信号相互間位相ずれ調整用遅延
回路Ｂ（Ｊ０４ａ，Ｊ０４ｂ）での遅延時間の変動割合
にもとずき、エッジクロック発生回路Ｋ０２ａ，Ｋ０２
ｂ各々におけるカウンタ回路Ｂ（Ｋ０６ａ，Ｋ０６
ｂ）、遅延回路Ａ（Ｋ０７ａ，Ｋ０７ｂ）各々に対する
設定遅延時間が補正されるものである。即ち、エッジク
ロック発生回路Ｋ０２ａからのエッジクロックＪ１６ａ
は、位相ずれ調整用の遅延回路Ｂ（Ｊ０４ａ）で遅延さ
れるが、その際での実際の遅延時間、即ち、実遅延時間
は遅延時間測定回路１０５で測定されるものとなってい
る。遅延回路Ｂ（Ｊ０４ａ）へのエッジクロックＫ１３
の出現時点と、遅延回路Ｂ（Ｊ０４ａ）からのエッジク
ロック信号Ｊ１６ａの出現時点との時間差が遅延時間測
定回路１０５で監視検出されることで、遅延回路Ｂ（Ｊ
０４ａ）での実遅延時間が測定されるものである。但
し、その際、遅延回路Ｂ（Ｊ０４ａ）への遅延時間の設
定は、既述した如く、試験開始に先だって位相ずれの調
整のために既に行なわれており、試験開始後においては
その設定遅延時間値は変更されないものとなっている。

【００２８】さて、試験中にＩＣ試験装置の動作条件、
例えば周囲温度や供給電源電圧等に変動が生じたことに
よって、遅延回路Ｂ（Ｊ０４ａ）での実遅延時間が一定
の割合で変動したとすれば、エッジクロック発生回路Ｋ
０２ａ，Ｋ０２ｂ各々における遅延回路Ａ（Ｋ０７ａ，
Ｋ０７ｂ）には相異なる遅延時間が設定されていること
から、それら遅延回路Ａ（Ｋ０７ａ，Ｋ０７ｂ）各々で
の実遅延時間の絶対的な変動量もまた、相異なることか
ら、各種信号相互間での位相ずれを調整できなくなる
が、遅延回路Ｊ０４ａでの遅延時間の変動割合にもとず
き、エッジクロック発生回路Ｋ０２ａ，Ｋ０２ｂ各々に
対する設定遅延時間が所定に補正される場合は、各種信
号相互間での位相ずれは調整できることになる。さらに
詳細に説明すれば、例えば位相ずれ調整が行なわれた時
点での遅延回路Ｂ（Ｊ０４ａ）の実遅延時間が既に遅延
時間測定回路１０５によって測定された上、演算回路Ｂ
１０４に転送記憶されているものとして、試験実行中で
のその実遅延時間１１２を測定するようにすれば、演算
回路Ｂ１０４での演算によって実遅延時間の絶体的な変
動量と遅延時間変動割合１１３が求められるものであ
る。この遅延時間変動割合１１３は全てのエッジクロッ
ク発生回路Ｋ０２ａ，Ｋ０２ｂ各々に設けられている演
算回路１０６ａ，１０６ｂに転送されるが、演算回路１
０６ａ，１０６ｂでは、遅延時間変動割合にもとずきデ
ータ設定回路Ｋ０８ａ，Ｋ０８ｂからの設定遅延データ
を補正した後、カウンタ回路Ｂ（Ｋ０６ａ，Ｋ０６ｂ）
および遅延回路Ａ（Ｋ０７ａ，Ｋ０７ｂ）へ再設定され
るものである。

【００２９】以上のように、遅延時間変動割合１１３に
もとずきデータ設定回路Ｋ０８ａ，Ｋ０８ｂからの設定
遅延時間データは補正されるが、この様子をエッジクロ
ック発生回路Ｋ０２ａ，Ｋ０２ｂを例にとって、図８に
より具体的に説明すれば以下のようである。但し、図８
には位相ずれ調整後での試験時間実行中の各エッジクロ
ックの位相関係が示されており、遅延回路Ｂ（Ｊ０４）
各々での位相ずれ調整のための設定遅延時間は図示省略
されたものとなっている。

【００３０】即ち、図８には、エッジクロック発生回路
Ｋ０２ａ，Ｋ０２ｂ各々での設定遅延時間は、各々Ｔａ
１、Ｔａ２、Ｔｂ１、Ｔｂ２として示されており、基本
周期毎にそれら設定遅延時間は異なるものとしてデータ
設定回路Ｋ０８ａ，Ｋ０８ｂより設定されるものとなっ
ている。先述の如く、それら設定遅延量はカウンタ回路
Ｂ（Ｋ０６ａ，Ｋ０６ｂ）の設定遅延時間と遅延回路Ａ
（Ｋ０７ａ，Ｋ０７ｂ）への設定遅延時間との和として
表され（基本周期Ｔｒ１内でのエッジクロックＪ１６ａ
を例にとれば、Ｔａ１＝Ｔａｃ１＋Ｔａｄ１）、このよ
うに設定されたエッジクロックＪ１６ａ，Ｊ１６ｂはそ
れぞれ本来、位置Ａ、Ｂに発生するはずであるが、動作
条件等の変動により遅延回路Ｂ（Ｊ０４ａ）への設定遅
延時間の一定割合だけ変動する結果として、例えば位置
Ａ’、Ｂ’に発生するようになっている。この場合での
変動割合をＫとすれば、エッジクロックＪ１６ａ、Ｊ１
６ｂ各々での変動量は各々、Ｋ・Ｔａｄ１、Ｋ・Ｔｂｄ
１となり、変動割合Ｋが一定であっても、それら変動量
は等しくならないことから、各種信号相互間の位相ずれ
を補正し得ないものとなる。その位相ずれを補正可能と
すべく、遅延時間測定回路１０５および演算回路Ｂ１０
４では、予め位相ずれ調整時に測定されている遅延回路
Ｊ０４ａの実遅延時間Ｔｓと、試験実行中に測定された
遅延回路Ｊ０４ａの実遅延時間Ｔｔからは実遅延時間の
変動割合Ｋが、Ｋ＝（Ｔｔ−Ｔｓ）／Ｔｓとして演算さ
れた上、エッジクロック発生回路Ｋ０２ａ内の演算回路
Ａ（１０６ａ）に転送されるものとなっている。演算回
路Ａ（１０６ａ）では、その変動割合Ｋにもとずき、デ
ータ設定回路Ｋ０８ａからの遅延回路Ａ（Ｋ０７ａ）へ
の設定遅延時間Ｔａｄ１より遅延回路Ａ（Ｋ０７ａ）で
の変動量Ｋ・Ｔａｄ１が演算された上、設定遅延時間Ｔ
ａ１は補正後の設定遅延時間（＝Ｔａ１−Ｋ・Ｔａｄ
１）に変更設定されることによって、本来の位置Ａにエ
ッジクロックＪ１６ａを発生させる。他のエッジクロッ
ク発生回路Ｋ０２ｂでも、同様な補正が行なわれること
によって、本来の位置ＢにエッジクロックＪ１６ｂが発
生されるものである。このような補正動作は基本周期が
Ｔｒ２の時でも同様であり、基本周期毎に同様な補正が
行なわれる。

【００３１】図９及び図１０は装置動作条件等の変動に
よる位相ずれの補正に関する他の実施例を示したもので
あり、以下順次説明する。

【００３２】９は、装置動作条件等の変動による位相ず
れ補正の他の例での構成を示したものである。図示のよ
うに、本例においては、遅延回路Ａ（Ｋ０７ａ，Ｋ０７
ｂ）および遅延回路Ｂ（Ｊ０４ａ，Ｊ０４ｂ）と同一遅
延特性の遅延回路５０４を少なくとも１回路以上用い構
成された発振回路５０１と、この発振回路５０１からの
発振出力の実周期を測定する発振周期測定回路５０２と
が設けられたものとなっている。試験実行に先だって、
例えば位相ずれ調整直後に、スタート制御回路より発振
回路５０１が発振起動されることで、実発振周期Ｔｓが
測定される。その後は、試験実行中に実発振周期Ｔｔが
測定されるが、演算回路Ｂ５０３ではそれら実発振周期
Ｔｓ、Ｔｔより遅延回路Ａ（Ｋ０７ａ，Ｋ０７ｂ）での
変動割合Ｋが、Ｋ＝（Ｔｔ−Ｔｓ）／Ｔｓとして求めら
れるものとなっている。このようにして求められた変動
割合Ｋは、先述の場合と同様に、エッジクロック発生回
路Ｋ０２ａ，Ｋ０２ｂにおける演算回路Ａ（１０６ａ，
１０６ｂ）に転送された上、補正処理に供されているも
のである。

【００３３】本実施例によれば、発振回路及び発振周期
測定回路が、エッジクロック発生回路等の試験に必要と
なる回路部とは別途、独立に設けられているため、試験
の実行如何に関わらず、常時、装置動作条件等の変動を
監視することができ、試験開始から補正処理を行なうこ
とが可能である。

【００３４】図１０は、装置動作条件等の変動による位
相ずれ補正の更に異なる他の例での構成を示したもので
ある。本例では、図示のように、基本周期Ｔｒ１内での
エッジクロック発生回路Ｋ０２ａからのエッジクロック
Ｋ１３の出現時点から、基本周期Ｔｒ２内でのエッジク
ロックＫ１３の出現時点までの時間（エッジクロックＫ
１３の周期）Ｔｍを測定する周期測定回路６０１と、基
本周期Ｔｒ１、Ｔｒ２各々でのエッジクロックＫ０２ａ
への設定遅延時間Ｔａ１、Ｔａ２、Ｔａｄ１、Ｔａｄ２
とから、エッジクロック発生回路Ｋ０２ａでの遅延時間
の変動割合を求める演算回路Ｂ（６０２）が設けられた
ものとなっている。詳細な説明は省略するが、演算回路
Ｂ（６０２）では、変動割合Ｋが、Ｋ＝（Ｔｍ−Ｔｒ１
＋Ｔａ１−Ｔａ２）／（Ｔａｄ２−Ｔａｄ１）として求
められているものである。このようにして求められた変
動割合Ｋは、先述の場合と同様に、エッジクロックＫ０
２ａ，Ｋ０２ｂ各々における演算回路Ａ（６０４ａ，６
０４ｂ）に転送された上、補正処理に供されているもの
である。尚、本例では、エッジクロック間時間Ｔｍは隣
接する基本周期間のものとして測定されたが、２つの基
本周期との間に１以上の基本周期を介在させるようにし
て、それら２つの基本周期間のものとして測定してもよ
い。

【００３５】以上、装置動作条件等の変動による位相ず
れ補正について説明したが、補正対象である遅延回路Ａ
および、遅延時間測定回路１０５や発振周期測定回路５
０２により変動割合が測定される遅延回路（図１の遅延
回路Ｂ（Ｊ０４ａ）、図９の遅延回路５０４）が、図１
１に示す遅延回路７０１のように、変動特性が異なる複
数の遅延回路７０２、７０３より構成されている場合に
は、それぞれの遅延回路７０２、７０３対応に遅延時間
測定回路７０４、７０５、あるいは発振回路対応に発振
周期測定回路が設けられた上、変動が個別に測定され、
補正されるものであり、本発明の本質が遅延回路の構成
等により変わるものではない。また、遅延時間測定回
路１０５や発振周期測定回路５０２、周期測定回路６０
１の個数を１回路としたものについて説明したが、複数
個設けられる場合には、それに応じて変動割合演算用の
演算回路も複数設けられることで、同様な補正が行なえ
ることは明らかである。

【００３６】図１２には、一例として、図１で説明した
分解能補正と装置の動作条件等の変動による位相ずれ補
正を行なうための各種回路部を適用した場合のＩＣ試験
装置の構成例を示す。

【００３７】次に、マイクロプロセッサ等のディジタル
回路装置における、装置の動作条件変動により発生した
分配クロックの位相ずれの調整について説明する。図１
３に本発明による実施例を、図１４に動作タイムチャー
トを示す。前述の様に、原振３より分配されたクロック
７Ａ〜Ｃは、分配によって生じる位相ずれを無くし、例
えば原振３からのクロックと同一位相となるように、遅
延回路２Ａ〜Ｃにより各々Ｔ２、Ｔ４、Ｔ６だけ遅延さ
れて、各分配素子２Ａ〜Ｃに供給されている。さて、回
路装置が動作中に周囲温度や供給電源電圧等の動作条件
の変動が生じたことにより、各遅延回路２Ａ〜Ｃでの遅
延時間が各々異なって変動すると、図１４に示すように
分配クロック８Ａ〜Ｃは、各々Ｋ１・Ｔ２、Ｋ２・Ｔ
４、Ｋ３・Ｔ６だけずれた位置に発生することになる
（但し、Ｋ１、Ｋ２、Ｋ３は変動の割合である）。この
時、各々の時間差測定回路１０Ａ〜Ｃでは遅延回路２Ａ
〜Ｃの入力クロック７Ａ〜Ｃと出力クロック８Ａ〜Ｃの
時間差（位相差）が測定されており、演算回路Ｂ１１Ａ
〜Ｃにおいて、この測定時間差と予め測定された基準と
なる時間差（例えば、上記の分配による位相ずれの調整
時に測定された時間差）を用いて演算が行なわれ、変動
割合Ｋ１、Ｋ２、Ｋ３が求められる。この変動割合は、
ＩＣ試験装置の場合と同様に、各遅延回路毎に設けられ
ている演算回路Ａ１２Ａ〜Ｃに転送され、遅延回路への
設定データが補正されて再設定され、分配クロック８Ａ
〜Ｃは、原振３からのクロックと同位相となる。

【００３８】図１５は、他の実施例を示したものであ
り、ＩＣ試験装置の場合と同様に、位相ずれ調整用遅延
回路２Ａ〜Ｃと各々同一遅延特性の遅延回路を用いた発
振回路１３Ａ〜Ｃ及び発振周期測定回路１４Ａ〜Ｃが設
けられ、例えば回路群５Ａにおいては、変動割合Ｋ１
が、分配による位相ずれの調整時に測定した発振周期Ｔ
１ｓと、装置動作中に測定される発振周期Ｔ２ｔを用い
て、演算回路Ｂ１１Ａにより演算され求められる。さら
に、演算回路Ａにおいて、この変動割合Ｋ１と遅延回路
２Ａに設定されていたデータを用いて、回路群５Ａにお
ける変動遅延量Ｋ１・Ｔ２が求められ、補正データＴ２
−Ｋ１・Ｔ２が遅延回路２Ａに再設定される。また、他
の回路群においても、各々の変動割合Ｋ２、Ｋ３が同様
に求められ、補正が行なわれ、原振３から供給されるク
ロックと同位相で分配供給される。

【００３９】本実施例によれば、マイクロプロセッサ等
のディジタル回路装置において、装置動作条件の変動に
より、原振クロック分配による位相ずれ補正のために設
けた遅延回路の遅延特性が個々に異なった変動をして、
分配クロックの位相ずれを生じた場合であっても、同一
位相で分配供給することができる。

【００４０】以上、ディジタル回路装置の動作条件等の
変動による位相ずれ補正について説明したが、ＩＣ試験
装置の場合と同様に、補正対象の遅延回路および時間測
定の遅延回路の構成、個数等により本発明の本質が変わ
るものではない。

【００４１】

【発明の効果】本発明によるディジタル回路装置によれ
ば、装置自体の動作条件や周囲環境条件に大きな変動が
生じた場合であっても、ＩＣ試験装置では高精度な試験
を、またマイクロプロセッサ等のディジタル回路装置に
おいては同一位相での原振クロック分配を行なうこと
が、装置本来の動作や処理を停止することなく可能であ
る。

【図面の簡単な説明】

【図１】本発明によるディジタル回路装置を用いたＩＣ
試験装置におけるタイミング発生回路の一実施例であ
る。

【図２】図１に示した補正データ制御回路の一実施例で
ある。

【図３】タイミング発生回路の構成例である。

【図４】タイミング発生回路の動作タイムチャートであ
る。

【図５】図４に示すタイミング発生回路における各設定
値の説明図である。

【図６】遅延回路の構成例である。

【図７】図６に示す遅延回路における各抵抗値の説明図
である

【図８】位相ずれ調整を説明するためのタイムチャート
である。

【図９】本発明によるディジタル回路装置を用いたＩＣ
試験装置におけるタイミング発生回路の他の一実施例で
ある。

【図１０】本発明によるディジタル回路装置を用いたＩ
Ｃ試験装置におけるタイミング発生回路の他の一実施例
である。

【図１１】遅延時間測定対象としての遅延回路が複数
の、変動特性が異なる遅延回路により構成されている場
合を説明するための図である。

【図１２】本発明によるディジタル回路装置を用いたＩ
Ｃ試験装置の構成例である。

【図１３】本発明による分配クロック補正回路付きディ
ジタル回路装置の実施例である。

【図１４】図１３を説明するための動作タイムチャート
である。

【図１５】本発明による分配クロック補正回路付きディ
ジタル回路装置の他の実施例である。

【図１６】従来のＩＣ試験装置の構成例のブロック図で
ある。

【図１７】従来のＩＣ試験装置におけるタイミング発生
回路の構成例ブロック図である。

【図１８】図１７に示すタイミング発生回路の動作を説
明するためのタイムチャートである。

【図１９】従来のＩＣ試験装置における位相ずれ調整を
説明するためのタイムチャートである。

【図２０】従来ディジタル回路装置のクロック分配回路
の例である。

【図２１】図２０に示すクロック分配回路の動作を説明
するためのタイムチャートである。

【符号の説明】

Ｊ０１...原振、Ｊ０２...タイミング発生回路、Ｊ０
４...遅延回路Ｂ、Ｋ０１...周期クロック発生回路、Ｋ
０２...エッジクロック発生回路、１０１...基準クロッ
ク発生回路、１０５...遅延時間測定回路、１０２...位
相一致検出回路５Ａ〜Ｃ...回路ブロック、６...分配素子、１Ａ〜
Ｃ...遅延回路

Claims

【特許請求の範囲】

【請求項１】システムクロックオシレータからの一定周
期の共通クロックを、複数の他の回路部への駆動クロッ
クとして、可変遅延することにより所望の位相関係およ
び周期を保って分配供給がなされるディジタル回路装置
において、構成要素としての遅延回路、あるいは遅延時
間変動測定用の遅延回路での実遅延時間を、該遅延回路
の入出力信号から直接間接に測定する手段と、測定した
実遅延時間の、ある時点での実遅延時間に対する変動の
割合を演算により求める手段と、該変動の割合にもとず
き、構成要素としての遅延回路での実変動時間を求め、
この変動を抑えて、分配供給される駆動クロックが高精
度に所望の位相関係あるいは周期となるべく、構成要素
としての遅延回路へ補正した上、再設定を行なう手段と
からるディジタル回路装置。
【請求項２】被試験ＩＣに印加される試験信号のための
クロックと、該被試験ＩＣからの応答信号を取り込んで
良否を比較判定するためのクロックとを作成すべく、シ
ステムクロックオシレータからの一定周期の共通クロッ
クを、独立に、計数回路および第１の遅延回路により遅
延時間可変として遅延することによって、所望周期の第
１クロックを発生する手段と、所望の設定遅延量または
周期を有する、上記試験信号用クロック及び良否比較判
定用クロックとなる複数の第２クロックを発生する手段
と、上記試験信号用クロック及び良否比較判定用クロッ
ク相互の位相あるいはタイミングを調整するための第２
の遅延回路とを備えたＩＣ試験装置において、何れかの
第２の可変遅延回路での実遅延時間を、該第２の可変遅
延回路の入出力信号から測定する遅延時間測定回路と、
該遅延時間測定回路からの実遅延時間の、ある時点での
実遅延時間に対する変動の割合を求める第１の演算回路
と、上記第１の可変遅延回路対応に設けられ、該第１の
演算回路からの遅延時間変動割合にもとづき遅延時間の
変動を抑えるべく、該第１の可変遅延回路への設定遅延
時間を補正した上、再設定するための第２の演算回路と
を少なくとも含むＩＣ試験装置。
【請求項３】被試験ＩＣに印加される試験信号のための
クロックと、該被試験ＩＣからの応答信号を取り込んで
良否を比較判定するためのクロックとを作成すべく、シ
ステムクロックオシレータからの一定周期の共通クロッ
クを、独立に、計数回路および第１の遅延回路により遅
延時間可変として遅延することによって、所望周期の第
１クロックを発生する手段と、所望の設定遅延量または
周期を有する、上記試験信号用クロック及び良否比較判
定用クロックとなる複数の第２クロックを発生する手段
と、上記試験信号用クロック及び良否比較判定用クロッ
ク相互の位相あるいはタイミングを調整するための第２
の遅延回路とを備えたＩＣ試験装置において、第１の可
変遅延回路での遅延素子と同一の遅延特性の遅延素子を
以て構成されている発振回路と、該発振回路からの発振
出力から実発振周期を測定する発振周期測定回路と、該
発振周期測定回路からの実発振周期の、ある時点での実
発振周期に対する変動の割合を求める第１の演算回路
と、上記第１の可変遅延回路対応に設けられ、該第１の
演算回路からの遅延時間変動割合にもとづき遅延時間の
変動を抑えるべく、該第１の可変遅延回路への設定遅延
時間を補正した上、再設定するための第２の演算回路と
を少なくとも含むＩＣ試験装置。
【請求項４】被試験ＩＣに印加される試験信号のための
クロックと、該被試験ＩＣからの応答信号を取り込んで
良否を比較判定するためのクロックとを作成すべく、シ
ステムクロックオシレータからの一定周期の共通クロッ
クを、独立に、計数回路および第１の遅延回路により遅
延時間可変として遅延することによって、所望周期の第
１クロックを発生する手段と、所望の設定遅延量または
周期を有する、上記試験信号用クロック及び良否比較判
定用クロックとなる複数の第２クロックを発生する手段
と、上記試験信号用クロック及び良否比較判定用クロッ
ク相互の位相あるいはタイミングを調整するための第２
の遅延回路とを備えたＩＣ試験装置において、第１クロ
ックが規定するある基本周期内での、何れかの第１の可
変遅延回路からの第２クロックの出現時点から、一定基
本周期数離れた基本周期内での上記第１の可変遅延回路
からの第２クロックの出現時点までの周期を測定する周
期測定回路と、該周期測定回路からの実クロック周期と
上記ある基本周期より一定基本周期数離れた基本周期で
の上記第１の可変遅延回路に対する設定遅延時間データ
とから、上記第１の可変遅延回路での遅延時間の変動の
割合を求める第１の演算回路と、上記複数の第１の可変
遅延回路対応に設けられ、該第１の演算回路からの遅延
時間変動割合にもとづき遅延時間の変動を抑えるべく、
該第１の可変遅延回路への設定遅延時間を補正した上、
再設定するための第２の演算回路とを少なくとも含むＩ
Ｃ試験装置。
【請求項５】一定周期のクロックを供給するシステムク
ロックオシレータと、該クロックを複数の回路部へ分配
する回路と、複数の回路部毎あるいは該クロックの分配
経路毎に設けられ、各回路部への供給クロックの位相調
整を行なうための可変遅延回路と、該可変遅延回路に所
望の遅延量を設定するための回路とを備えたディジタル
回路装置において、該可変遅延回路での実遅延時間を、
該可変遅延回路の入出力信号から測定する遅延時間測定
回路と、該遅延時間測定回路からの実遅延時間の、ある
時点での実遅延時間に対する変動の割合を求める第１の
演算回路と、上記可変遅延回路対応に設けられ、該第１
の演算回路からの遅延時間変動割合にもとづき遅延時間
の変動を抑えるべく、該第１の可変遅延回路への設定遅
延時間を補正した上、再設定するための第２の演算回路
と、を少なくとも含むディジタル回路装置。
【請求項６】一定周期のクロックを供給するシステムク
ロックオシレータと、該クロックを複数の回路部へ分配
する回路と、複数の回路部毎あるいは該クロックの分配
経路毎に設けられ、各回路部への供給クロックの位相調
整を行なうための可変遅延回路と、該可変遅延回路に所
望の遅延量を設定するための回路とを備えたディジタル
回路装置において、該可変遅延回路での遅延素子と同一
の遅延特性の遅延素子を以て構成されている発振回路
と、該発振回路からの発振出力から実発振周期を測定す
る発振周期測定回路と、該発振周期測定回路からの実発
振周期の、ある時点での実発振周期に対する変動の割合
を求める第１の演算回路と、上記可変遅延回路対応に設
けられ、該第１の演算回路からの遅延時間変動割合にも
とづき遅延時間の変動を抑えるべく、該第１の可変遅延
回路への設定遅延時間を補正した上、再設定するための
第２の演算回路と、を少なくとも含むディジタル回路装
置。