JP2001108725A - 半導体デバイス試験装置のタイミング位相校正方法・装置 - Google Patents

半導体デバイス試験装置のタイミング位相校正方法・装置

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JP2001108725A JP28816499A JP28816499A JP2001108725A JP 2001108725 A JP2001108725 A JP 2001108725A JP 28816499 A JP28816499 A JP 28816499A JP 28816499 A JP28816499 A JP 28816499A JP 2001108725 A JP2001108725 A JP 2001108725A
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Abstract

(57)【要約】 【課題】 タイミング発生用の各可変遅延回路の遅延時
間を実動作に近い条件で校正し、校正値を実動時も維持
させる。 【解決手段】 半導体デバイス試験装置のタイミング発
生器において、校正された遅延時間を持つ基準クロック
RFCLKを発生させ、この基準クロックと、被校正ク
ロックSNC1、SNC2、SNC3・・・との位相を
位相比較手段36により位相比較し、その位相比較結果
が一致を示す状態に被校正クロックの供給路に設けた可
変遅延回路VD1、VD2、VD3・・・の遅延時間を
設定する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は例えば半導体メモ
リ或いは半導体ロジックIC等の半導体デバイスを試験
する半導体デバイス試験装置のタイミング校正方法とそ
の装置に関する。
【0002】
【従来の技術】この発明に係わるタイミング校正方法を
説明する前に、半導体デバイス試験装置の概略を予め説
明する。図6に半導体デバイス試験装置の概略構成を示
す。図中TESは半導体デバイス試験装置の全体を示
す。半導体デバイス試験装置TESは、主制御器11
と、パターン発生器12、タイミング発生器13、波形
フォーマッタ14、論理比較器15、ドライバ群16、
アナログ比較器群17、不良解析メモリ18、論理振幅
基準電圧源21、比較基準電圧源22、デバイス電源2
3等により構成される。
【0003】主制御器11は一般にコンピュータシステ
ムによって構成され、利用者が作成した試験プログラム
に従って主にパターン発生器12とタイミング発生器1
3を制御し、パターン発生器12から試験パターンデー
タを発生させ、この試験パターンデータを波形フォーマ
ッタ14で実波形を持つ試験パターン信号に変換し、こ
の試験パターン信号を論理振幅基準電圧源21で設定し
た振幅値を持った波形に電圧増幅するドライバ群16を
通じて被試験半導体デバイス半導体デバイス19に印加
し記憶させる。
【0004】被試験半導体デバイス19から読み出した
応答信号はアナログ比較器17で比較基準電圧源22か
ら与えられる基準電圧と比較し、所定の論理レベル(H
論理の電圧、L論理の電圧)を持っているか否かを判定
し、所定の論理レベルを持っていると判定した信号は論
理比較器15でパターン発生器12から出力される期待
値と比較し、期待値と不一致が発生した場合は、その読
み出したアドレスのメモリセルに不良があるものと判定
し、不良発生毎に不良解析メモリ18に不良アドレスを
記憶し、試験終了時点で例えば不良セルの救済が可能か
否かを判定する。
【0005】ここで、タイミング発生器13は被試験半
導体デバイス19に与える試験パターン信号の波形の立
上がりのタイミング及び立下りのタイミングを規定する
クロックと、論理比較器15で論理比較のタイミングを
規定するストローブパルスのタイミング、被試験半導体
デバイス19の書込のタイミング、読出のタイミング等
を発生する。
【0006】これらの各タイミングは利用者が作成した
試験プログラムに記載され、利用者が意図したタイミン
グで被試験半導体デバイス19を動作させ、またその動
作が正常か否かを試験できるように構成されている。図
7にタイミング発生器13の概略の構成を示す。タイミ
ング発生器13はクロック源31と、可変遅延回路群3
2とによって構成される。可変遅延回路群32の各可変
遅延回路VD1、VD2、VD3・・・は10PS程度
の分解能で遅延時間を発生する高分解能の可変遅延回路
によって構成される。尚、図7に示した高分解能の可変
遅延回路の他に、現実にはクロックの整数倍の遅延時間
を発生する遅延回路も直列に接続されるが、この発明で
は高分解能の可変遅延回路を校正することを目的とする
ものであるから、ここでは特に整数倍の遅延時間を発生
する遅延回路については説明を省略することにする。
【0007】クロック源31から出力されるクロックを
原クロックSYNC0と称し、各可変遅延回路VD1、
VD2、VD3・・・から出力されるクロックSNC
1、SNC2、SNC3・・・を遅延クロックと称す。
これらの遅延クロックSNC1、SNC2、SNC3・
・・は原クロックSYNC0の位相を基準とし、この基
準位相から所定の遅延時間が与えられてパターン発生器
12、波形フォーマッタ14、論理比較器15、不良解
析メモリ18の各ユニットに与えられ、各ユニットで基
準タイミングクロックとして利用される。
【0008】各ユニットに供給される遅延クロックSN
C1、SNC2、SNC3・・・の遅延量は予め各ユニ
ット毎に各ユニットに到来する信号の遅延時間に関連し
て決められており、この決められているタイミングの位
相に調整する必要がある。この調整作業を一般にタイミ
ング校正と称している。図8を用いて従来のタイミング
校正方法を説明する。従来は先ずマルチプレクサ33に
より原クロックSYNC0を発生する回路を選択し、こ
の回路を帰還回路34とオアゲート35によってループ
発振回路を構成し、このループ発振回路の発振周波数を
測定して原クロックSYNC0を発生する回路の遅延時
間を計測する。つまり、ループ発振信号の周期がτ0で
あったとすると、ループの遅延時間はτ0で求められ
る。この原クロックSYNC0を発生する回路の遅延時
間τ0を基準の遅延時間とする。
【0009】次に、遅延クロックSNC1を発生する可
変遅延回路VD1をマルチプレクサ33により選択し、
この可変遅延回路VD1をループ発振回路に組み込んで
ループループ発振させ、その発振周期τ1を測定して遅
延時間τ1が予め決められた遅延時間(基準となる遅延
時間τ0からの遅延時間)に合致するように、可変遅延
回路VD1の遅延時間を設定する。
【0010】このようにして、各可変遅延回路VD1、
VD2、VD3・・・をループ発振回路に組み込んでル
ープ発振させ、各遅延時間を計測してタイミング構成を
行っている。
【0011】
【発明が解決しようとする課題】上述したように、従来
は各可変遅延回路VD1、VD2、VD3・・・をルー
プ発振回路に組み込んでその遅延時間を測定し、目的と
する遅延時間になるように校正している。然し乍らルー
プ発振の発振周期は各可変遅延回路VD1、VD2、V
D3・・・の遅延時間τ1、τ2、τ3・・・は原クロ
ックSYNC0の周期より長い。従って、校正時に可変
遅延回路VD1、VD2、VD3・・・を通過するパル
スの量と、実際に半導体デバイスを試験している状態で
可変遅延回路VD1、VD2、VD3・・・を通過する
クロックの量が異なる。つまり、図9Aは実動時に各可
変遅延回路VD1、VD2、VD3・・・を通過するク
ロックの波形、図9Bは校正モード時に各可変遅延回路
VD1、VD2、VD3・・・を通過するクロックの波
形を示す。
【0012】可変遅延回路VD1、VD2、VD3・・
・は半導体回路で構成され、パルスの通過量によって可
変遅延回路VD1、VD2、VD3・・・の温度が変化
し、この温度差によって遅延時間に差が発生し、校正時
に設定した遅延時間が実動時に再現されない不都合が生
じる。図10に各可変遅延回路VD1、VD2、VD3
・・・の構成の一例を示す。
【0013】この例では半導体集積回路で構成されたゲ
ート回路Gを遅延素子として利用した場合を示す。この
例では半導体集積回路で構成されたゲート回路Gを遅延
素子として利用した場合を示す。つまり、ゲート回路G
の直列回路と、このゲート回路Gの段間から取り出した
信号を選択して取り出すマルチプレクサMUXと、マル
チプレクサMUXの選択状態を制御するレジスタCとに
よって構成され、マルチプレクサMUXがどの段間から
信号を取り出すかをレジスタCに設定することによって
入力端子INから出力端子OUTまでの遅延時間が設定
される。
【0014】従って、図9Aに示すように入力されるパ
ルスの数が多い場合と、図9Bに示すように単位時間に
通過するパルスの量が少ない場合とを比較すると、パル
スの数が多い方が、ゲート回路Gの温度が高くなる。従
って、単位時間に通過するパルスの量が少ない状態で遅
延時間を校正したとしても、パルスの数が多い実動時に
は設定された遅延時間より長い遅延時間に変動してしま
う欠点がある。
【0015】更に、従来のようにループ発振回路を構成
して各可変遅延回路VD1、VD2、VD3・・・の遅
延時間を設定する場合、ループ発振の周期が長いのでル
ープ発振動作によるパルス列により、半導体集積回路の
温度がある一定の温度に安定するまでに時間が掛かり、
これがためにタイミング校正に時間が掛かる欠点もあ
る。
【0016】この発明の目的は校正時も実動時と同じパ
ルスの量を可変遅延回路に通過させ、熱的な条件を実動
時と同じ条件で遅延時間を校正することができるタイミ
ング校正方法と、タイミング校正装置を提案するもので
ある。
【0017】
【課題を解決するための手段】この発明の請求項1で
は、各種の遅延時間を持つ複数の可変遅延回路を具備
し、この複数の可変遅延回路から所望の位相を持つクロ
ックを発生させ、これら所望の位相を持つクロックによ
って被試験半導体デバイスに与える試験パターン信号の
立上り及び立下りのタイミング、書込、読出のタイミン
グ比較判定のタイミング等を規定する半導体デバイス試
験装置において、校正された遅延時間を持つ基準クロッ
クを発生させ、この基準クロックと、被校正クロックと
の位相を位相比較手段により位相比較し、その位相比較
出力が一致する状態に被校正クロックの供給路に設けた
可変遅延回路の遅延時間を設定する半導体デバイス試験
装置のクロック位相校正方法を提案する。
【0018】この発明の請求項2では、A、初期位相を
持つクロックを出力するクロック源と、 B、このクロック源が出力するクロックをこのクロック
のタイミングから所望の時間遅れた複数のタイミングの
クロックを発生させる複数の被校正可変遅延回路と、 C、クロック源から出力されるクロックを予め校正され
た遅延時間遅らせた基準位相を持つ基準クロックを出力
することができる基準遅延回路と、 D、この基準遅延回路で所定の時間遅延された基準クロ
ックと被校正可変遅延回路で遅延された被校正クロック
との位相を比較する位相比較手段と、 E、この位相比較手段の位相比較結果が一致か否かを判
定する判定手段と、によって校正した半導体デバイス試
験装置のタイミング校正装置を提案する。
【0019】この発明の請求項3では、請求項2に記載
した半導体デバイス試験装置のタイミング校正装置にお
いて、位相比較手段はD型フリップフロップで構成し、
D型フリップフロップの出力の状態により位相比較手段
で位相比較するクロックの位相が一致しているか否かを
判定する構成とした半導体デバイス試験装置のタイミン
グ校正装置を提案する。
【0020】
【作用】この発明によるタイミング校正方法及びこのタ
イミング校正方法を用いて動作するタイミング校正装置
によれば、位相比較手段を用いることにより実動作時と
同じパルス列のクロックを用いて各可変遅延回路の遅延
時間を校正することができる。
【0021】従って、この発明によれば短時間に然も再
現性良く、可変遅延回路の遅延時間を構成することがで
きる利点が得られる。
【0022】
【発明の実施の形態】図1にこの発明による半導体デバ
イス試験装置のタイミング校正方法を用いて動作するタ
イミング校正装置の実施例を示す。この発明では位相比
較手段36と判定手段37及び基準遅延回路38とを設
ける。基準遅延回路38は校正しようとしている可変遅
延回路VD1、VD2、VD3・・・を構成する遅延回
路と同等の遅延回路によって構成されるが、特にこの基
準遅延回路38を構成する遅延回路は予め、例えば図7
で説明したループ発振方法により、設定値と実際の遅延
時間の関係が予め測定され記憶されており、例えば図1
0に示したレジスタCにデジタル値を設定することによ
り、遅延回路は例えば10ps程度の分解能で既知の遅
延時間に設定される。
【0023】校正の手順としては先ずマルチプレクサ3
3により原クロックSYNC0を選択し、基準遅延回路
38により基準クロックRFCLKの位相を原クロック
SYNC0の位相に合わせる。この位相合わせの様子を
図2に示す。図2Aは原クロックSYNC0を示す。こ
の例では原クロックSYNC0が所定の個数ずつ出力さ
れる場合を示す。図2に示す例では5個のパルスで表示
しているが、現実には例えば256個程度の数となる。
【0024】原クロックSYNC0を位相比較手段36
を構成するD型フリップフロップのデータ入力端子Dに
入力し、クロック入力端子CKに基準クロックRFCL
Kを入力する。原クロックSYNC0から成る例えば2
56個のパルス列が出力される毎に基準遅延回路38の
遅延時間をこの例ではわずかずつ、つまり、遅延回路の
最小分解能のピッチで増加方向に変化させる。
【0025】初期状態(基準遅延回路38の遅延時間が
ほぼ0の状態)では基準クロックRFCLKの立ち上が
りのタイミングは原クロックSYNC0のH論理の期間
に存在する。その状態の原クロックSYNC0と基準ク
ロックRFCLKの位相差をτ1で(図2C)で表して
いる。基準クロックFRCLKの立ち上がりのタイミン
グが原クロックSYNC0のH論理の期間に存在してい
ることから位相比較手段36は(図2Dに示すように)
H論理を出力し、このH論理の位相比較結果を判定手段
37に入力する。
【0026】判定手段37はこの実施例ではアンドゲー
ト37Aとカウンタ37Bとによって構成した場合を示
す。アンドゲート37Aの一方の入力端子にはH論理の
位相比較結果が入力され、他方の入力端子には基準クロ
ックRFCLKが入力される。この結果この状態ではカ
ウンタ37Bは基準クロックRFCLKを計数する。カ
ウンタ37Bの計数値が例えば「256」である間は基
準クロックRFCLKの立上りのタイミングが原クロッ
クSYNC0のH論理の期間に存在することがわかる。
【0027】原クロックSYNC0から成るパルス列が
1回出力される毎に、基準遅延回路38の遅延時間を例
えば10psずつ遅れる方向に設定値を変更する。図2
の例では基準遅延回路38の遅延時間をτ1、τ2、τ
3、の順に設定変更した場合を示す。更に、パルス列が
1回出力される毎にリセットパルスRSを出力させ、こ
のリセットパルスRSにより位相比較手段36とカウン
タ37Bをリセットさせる。
【0028】基準遅延回路38の遅延時間をτ3に設定
した場合に基準クロックRFCLKの立上りのタイミン
グが原クロックSYNC0のH論理の期間から外れたと
すると、位相比較手段36はL論理を出力し続け、カウ
ンタ37Bの計数値はゼロを示す。従って、遅延時間τ
2とτ3の間に位相の一致点があることがわかるが、τ
2とτ3の間の遅延時間の差は例えば10psのように
小さい値に設定しているから、遅延時間τ3を一致点と
みなしてよい。従って遅延時間τ3を原クロックSYN
C0の位相として記憶させる。尚、原クロックSYNC
0はその供給先で立下りのタイミングを利用するユニッ
トとした場合を示す。このため、立下りのタイミングを
基準タイミングとして規定するものである。
【0029】他の遅延クロックSNC1、SNC2、S
NC3・・・は原クロックSYNC0の立下りのタイミ
ングを基準に予め測定して求めてある遅延時間に設定す
る。例えば可変遅延回路VD1の遅延時間を校正する場
合、この可変遅延回路VD1に設定すべき遅延時間を基
準遅延回路38に設定する。そして、可変遅延回路VD
1の遅延時間を遅らせていき、可変遅延回路VD1の校
正を行う。
【0030】つまり、校正すべき可変遅延回路VD1の
遅延時間を漸次遅らせ、判定手段37を校正するカウン
タ37Bが基準クロックRFCLKを計数するか、計数
しないかの変化点に設定することにより、可変遅延回路
VD1の遅延時間を基準遅延回路38に設定した遅延時
間に合致させることができる。尚、被校正クロックSN
C1の立上りと基準クロックRFCLKの立上りのタイ
ミングが一致した場合、カウンタ37Bには供給したク
ロックの数の約1/2の数値が計数され、この状態がほ
ぼ同一位相と見ることができる。
【0031】図3と図4にその校正の様子を示す。図3
の例では可変遅延回路VD1の初期状態が基準遅延回路
38の遅延時間より不足している状態の場合を示す。従
って、基準クロックRFCLKの立上りのタイミングは
校正しようとしているクロックSNC1のH論理の期間
に存在するから、この場合には図3Dに示すように初期
状態では位相比較手段36の比較結果はH論理であり、
カウンタ37Bは計数動作する。
【0032】この状態から可変遅延回路VD1の遅延時
間を漸次増加方向に設定値を少しずつ変更することによ
り、被校正クロックSNC1の位相が漸次遅れ方向に変
化させ、被校正クロックSNC1の立上りの位相が基準
クロックRFCLKの立上りのタイミングよりわずかに
遅れた状態に設定されると、カウンタ37Bの計数動作
が停止し、変化点を検出することができ、この設定状態
で可変遅延回路VD1が校正されたことになる。
【0033】図4は可変遅延回路VD1の初期遅延時間
が基準遅延回路38の遅延時間よりわずかに長い場合を
示す。この場合には基準クロックRFCLKの立上りの
タイミングが被校正クロックSNC1のL論理の区間に
存在するから、位相比較手段36の位相比較結果は図4
Dに示すように初期状態ではL論理であり、カウンタ3
7Bは計数動作をしない。
【0034】可変遅延回路VD1の遅延時間を漸次短く
する方向に設定変更し、その遅延時間が基準遅延回路3
8に設定した遅延時間よりわずかに短くなると、位相比
較手段36の位相比較結果はH論理に反転し、変化点を
検出することができる。このようにして、各可変遅延回
路VD1、VD2、VD3・・・の遅延時間を基準遅延
回路38を用いて校正する。
【0035】図5にこの発明によるタイミング校正方法
の概略の手順を示す。先ず第1のステップSP1で基準
遅延回路38を校正する。この校正は設定値に対して、
実際の遅延時間がどうであるかを計測し、設定値対実際
の遅延時間との特性を記憶する。ステップSP2では校
正された基準遅延回路38を用いて原クロックSYNC
0の位相を測定し、基準遅延回路38にその測定結果を
記憶させる。
【0036】ステップSP3では基準遅延回路38に記
憶した原クロックSYNC0の位相を基準に、各可変遅
延回路VD1、VD2、VD3・・・・の遅延時間を校
正する。以上の手順によりタイミング校正が終了する。
尚、上述の実施例では原クロックSYNC0と基準クロ
ックRFCLKの位相をちょうど逆位相の関係に校正し
た例を説明したが、同相の関係に校正する場合もある。
また、他の遅延クロックSNC1、SNC2、SNC3
・・・も、基準クロックRFCLKに対して同一の位相
に校正する場合と、逆位相の関係に校正する場合もあり
得るので、校正の基準を被校正クロックの立上り例又は
立下りの何れを採ってもよいことは容易に理解できよ
う。
【0037】また、上述では判定手段37をアンドゲー
ト37Aとカウンタ37Bによって構成した場合を説明
したが、要はパルス列が供給される毎に位相比較手段3
6の出力の状態が例えばH論理であったものがL論理に
変化するか又は、その逆に変化したかを検出できればよ
く、特に図1に示した構成に限定されないことも容易に
理解できよう。
【0038】
【発明の効果】以上説明したように、この発明によれば
基準遅延回路38と、位相比較手段36を用いて校正す
べきクロックの位相が基準クロックの位相と一致してい
るか否かにより各可変遅延回路VD1、VD2、VD3
・・・の遅延時間を校正するから、実動状態と全く同一
の条件(クロックの周波数が一致している)で校正を行
うことができる。従って、半導体集積回路で構成される
可変遅延回路(図10参照)は校正した結果を実動時に
確実に再現し、校正した状態を確実に維持することがで
き、半導体デバイス試験装置の信頼性を高めることがで
きる効果が得られる。
【図面の簡単な説明】
【図1】この発明によるタイミング校正方法を用いて動
作する半導体デバイス試験装置の一実施例を説明するた
めのブロック図。
【図2】この発明によるタイミング校正装置により原ク
ロックの位相を基準遅延回路によって測定する様子を説
明するためのタイミングチャート。
【図3】この発明によりタイミング校正装置により各可
変遅延回路の遅延時間を校正する様子を説明するための
タイミングチャート。
【図4】図3に示した校正する様子の他の例を説明する
ためのタイミングチャート。
【図5】この発明によるタイミング校正方法を説明する
ためのフローチャート。
【図6】一般によく知られている半導体デバイス試験装
置の全体の構成を説明するためのブロック図。
【図7】図6に示した半導体デバイス試験装置に用いら
れているタイミング発生器の構成を説明するためのブロ
ック図。
【図8】従来のタイミング校正方法及びタイミング校正
装置を説明するためのブロック図。
【図9】従来のタイミング校正方法の欠点を説明するた
めのタイミングチャート。
【図10】図7に示したタイミング発生器に用いられて
いる可変遅延回路の構成の一例を説明するための接続
図。
【符号の説明】
TES 半導体デバイス試験装置 11 主制御器 12 パターン発生器 13 タイミング発生器 14 波形フォーマッタ 15 論理比較器 16 ドライバ 17 アナログ比較器 18 不良解析メモリ 19 被試験半導体デバイス 21 論理振幅基準電圧源 22 比較基準電圧源 23 デバイス電源 31 クロック源 32 可変遅延回路群 VD1、 VD2、 VD3・・・ 可変遅延回路 SYNC0 原クロック SNC1、 SNC2、 SNC3・・・ 遅延クロ
ック RFCLK 基準クロック 33 マルチプレクサ 36 位相比較手段 37 判定手段 38 基準遅延回路

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 各種の遅延時間を持つ複数の可変遅延回
    路を具備し、この複数の可変遅延回路から所望の位相を
    持つクロックを発生させ、これら所望の位相を持つクロ
    ックによって被試験半導体デバイスに与える試験パター
    ン信号の立上り及び立下りのタイミング書込、読出のタ
    イミング比較判定のタイミング等を規定する半導体デバ
    イス試験装置において、 校正された遅延時間を持つ基準クロックを発生させ、こ
    の基準クロックと、被校正クロックとの位相を位相比較
    器により位相比較し、その位相比較出力が一致する状態
    に被校正クロックの供給路に設けた可変遅延回路の遅延
    時間を設定することを特徴とする半導体デバイス試験装
    置のタイミング校正方法。
  2. 【請求項2】 A、初期位相を持つクロックを出力する
    クロック源と、 B、このクロック源が出力するクロックをこのクロック
    のタイミングから所望の遅延時間遅れた複数のタイミン
    グのクロックを発生させる複数の被校正可変遅延回路
    と、 C、上記クロック源から出力されるクロックを予め校正
    された遅延時間遅らせた基準位相を持つ基準クロックを
    出力することができる基準遅延回路と、 D、この基準遅延回路で所定の時間遅延された基準クロ
    ックと上記被校正可変遅延回路で遅延された被校正クロ
    ックとの位相を比較し一致か不一致かを比較判定する位
    相比較判定手段と、 E、この位相比較手段の比較結果により上記基準クロッ
    クと遅延クロックの位相が一致したか否かを判定する判
    定手段と、 によって校正した半導体デバイス試験装置のタイミング
    校正装置。
  3. 【請求項3】 請求項2に記載した半導体デバイス試験
    装置のタイミング校正装置において、上記位相比較手段
    はD型フリップフロップで構成し、上記D型フリップフ
    ロップの出力の状態により上記位相比較手段で位相比較
    するクロックの位相が一致しているか否かを判定するこ
    とを特徴とする半導体デバイス試験装置のタイミング校
    正装置。
JP28816499A 1999-10-08 1999-10-08 半導体デバイス試験装置のタイミング位相校正方法・装置 Expired - Fee Related JP4162810B2 (ja)

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