JP3456525B2 - 遅延時間調整方法及び遅延時間調整回路 - Google Patents
遅延時間調整方法及び遅延時間調整回路Info
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- ULFUTCYGWMQVIO-PCVRPHSVSA-N [(6s,8r,9s,10r,13s,14s,17r)-17-acetyl-6,10,13-trimethyl-3-oxo-2,6,7,8,9,11,12,14,15,16-decahydro-1h-cyclopenta[a]phenanthren-17-yl] acetate;[(8r,9s,13s,14s,17s)-3-hydroxy-13-methyl-6,7,8,9,11,12,14,15,16,17-decahydrocyclopenta[a]phenanthren-17-yl] pentano Chemical compound C1CC2=CC(O)=CC=C2[C@@H]2[C@@H]1[C@@H]1CC[C@H](OC(=O)CCCC)[C@@]1(C)CC2.C([C@@]12C)CC(=O)C=C1[C@@H](C)C[C@@H]1[C@@H]2CC[C@]2(C)[C@@](OC(C)=O)(C(C)=O)CC[C@H]21 ULFUTCYGWMQVIO-PCVRPHSVSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は遅延時間の変更が可
能な可変遅延回路の遅延時間を所望の値に設定するため
の遅延時間調整方法及び遅延時間調整回路に関する。
能な可変遅延回路の遅延時間を所望の値に設定するため
の遅延時間調整方法及び遅延時間調整回路に関する。
【０００２】
【従来の技術】近年の情報処理装置等では処理の高速化
が進んでいるため、ＬＳＩ間で情報をやり取りする際の
信号遅延が問題になってきている。特に、ＬＳＩのＩ／
Ｏ回路等では、各ＬＳＩ間における信号遅延時間のばら
つきや温度変動によって伝送クロックに対する同期が確
立できなくなるおそれがある。このような信号遅延によ
る問題を解決するために、従来は各ＬＳＩにおける信号
遅延時間をより短くするための検討がなされてきた。
が進んでいるため、ＬＳＩ間で情報をやり取りする際の
信号遅延が問題になってきている。特に、ＬＳＩのＩ／
Ｏ回路等では、各ＬＳＩ間における信号遅延時間のばら
つきや温度変動によって伝送クロックに対する同期が確
立できなくなるおそれがある。このような信号遅延によ
る問題を解決するために、従来は各ＬＳＩにおける信号
遅延時間をより短くするための検討がなされてきた。
【０００３】しかしながら大型化したシステムでは各Ｌ
ＳＩが離れて配置されるため、動作サイクルを上げても
配線容量等によって信号転送に遅れが発生する。したが
って、システムを確実に動作させるためには、各ＬＳＩ
内の信号遅延時間を短くするよりも各ＬＳＩの信号遅延
時間のばらつきを少なくすることが肝要になる。
ＳＩが離れて配置されるため、動作サイクルを上げても
配線容量等によって信号転送に遅れが発生する。したが
って、システムを確実に動作させるためには、各ＬＳＩ
内の信号遅延時間を短くするよりも各ＬＳＩの信号遅延
時間のばらつきを少なくすることが肝要になる。
【０００４】通常、異なるＬＳＩでは、電源電圧変動、
温度変動、経時変化、ロットの違い等の要因によって内
部回路の遅延時間のばらつきが大きくなるが、ＬＳＩ内
の個々の回路の遅延時間のばらつきはほぼ等しい値にな
る。そこで、遅延時間の調整が可能な可変遅延回路をＬ
ＳＩ内に設け、そのＬＳＩの遅延時間を所望の値に設定
する手法が採られるようになってきた。この場合、ＬＳ
Ｉ内には可変遅延回路の遅延時間を所望の遅延量に設定
するための遅延時間調整回路が設けられる。
温度変動、経時変化、ロットの違い等の要因によって内
部回路の遅延時間のばらつきが大きくなるが、ＬＳＩ内
の個々の回路の遅延時間のばらつきはほぼ等しい値にな
る。そこで、遅延時間の調整が可能な可変遅延回路をＬ
ＳＩ内に設け、そのＬＳＩの遅延時間を所望の値に設定
する手法が採られるようになってきた。この場合、ＬＳ
Ｉ内には可変遅延回路の遅延時間を所望の遅延量に設定
するための遅延時間調整回路が設けられる。
【０００５】なお、可変遅延回路の遅延時間もＬＳＩの
内部回路と同様に温度変動等によって変化するため、遅
延時間調整回路は可変遅延回路を容易に調整可能な構成
であることが望ましく、温度変動等に対応するためにＬ
ＳＩが動作中であっても調整可能であることが望まし
い。
内部回路と同様に温度変動等によって変化するため、遅
延時間調整回路は可変遅延回路を容易に調整可能な構成
であることが望ましく、温度変動等に対応するためにＬ
ＳＩが動作中であっても調整可能であることが望まし
い。
【０００６】このような要望に応えるため、例えば、特
開平４−２６４８１０号公報では、所定のウインドウ期
間におけるパルス数をカウントして遅延時間を測定し、
その測定結果を用いて可変遅延回路の遅延時間を補正す
る遅延時間調整回路が提案されている。
開平４−２６４８１０号公報では、所定のウインドウ期
間におけるパルス数をカウントして遅延時間を測定し、
その測定結果を用いて可変遅延回路の遅延時間を補正す
る遅延時間調整回路が提案されている。
【０００７】
【発明が解決しようとする課題】しかしながら上記した
ような従来の遅延時間調整回路では、被測定対象よりも
十分に短い周期のクロックを使用しなければ遅延時間を
正確に測定することができないため、例えば、１ｎｓ程
度の分解能で遅延時間を測定するためには、少なくとも
１ＧＨｚ以上のクロックで動作する回路を構成する必要
がある。
ような従来の遅延時間調整回路では、被測定対象よりも
十分に短い周期のクロックを使用しなければ遅延時間を
正確に測定することができないため、例えば、１ｎｓ程
度の分解能で遅延時間を測定するためには、少なくとも
１ＧＨｚ以上のクロックで動作する回路を構成する必要
がある。
【０００８】通常、このような回路を簡易に構成するこ
とは困難であるため、測定用のクロック周期を十分に短
くできない場合は、遅延時間を大きな値に設定可能な可
変遅延回路をＬＳＩに内蔵する必要がある。その結果、
可変遅延回路用のゲート数が増加してしまう問題があっ
た。
とは困難であるため、測定用のクロック周期を十分に短
くできない場合は、遅延時間を大きな値に設定可能な可
変遅延回路をＬＳＩに内蔵する必要がある。その結果、
可変遅延回路用のゲート数が増加してしまう問題があっ
た。
【０００９】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、使用ゲ
ート数が少ない簡易な構成で、遅延量の調整や校正が可
能な遅延時間調整方法及び遅延時間調整回路を提供する
ことを目的とする。
る問題点を解決するためになされたものであり、使用ゲ
ート数が少ない簡易な構成で、遅延量の調整や校正が可
能な遅延時間調整方法及び遅延時間調整回路を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
本発明の遅延時間調整方法は、遅延時間の変更が可能な
可変遅延回路の遅延時間を所望の値に設定するための遅
延時間調整方法であって、周波数の異なる複数のクロッ
クを前記可変遅延回路に順次入力し、前記クロック毎
に、前記可変遅延回路の遅延時間を設定するための信号
である遅延時間選択信号を変えることで前記可変遅延回
路の遅延時間を順次増大させ、前記可変遅延回路から出
力される遅延信号と該クロックとの位相差が複数の所定
値になるときの前記遅延時間選択信号の値をそれぞれ記
録し、 前記遅延時間選択信号の値の差を前記クロック毎
に求め、前記クロックの周波数の差と前記遅延時間選択
信号の値の差から前記遅延時間選択信号に対する前記可
変遅延回路の遅延時間の線形性を示す線形係数を求め、
前記クロックの周波数と前記遅延時間選択信号の値の差
から前記可変遅延回路が有する前記遅延時間選択信号に
対するオフセット量を求め、前記所望の遅延時間を得る
のに必要な前記遅延時間選択信号の値を、該所望の遅延
時間、前記オフセット量、及び前記線形係数から求める
方法である。
本発明の遅延時間調整方法は、遅延時間の変更が可能な
可変遅延回路の遅延時間を所望の値に設定するための遅
延時間調整方法であって、周波数の異なる複数のクロッ
クを前記可変遅延回路に順次入力し、前記クロック毎
に、前記可変遅延回路の遅延時間を設定するための信号
である遅延時間選択信号を変えることで前記可変遅延回
路の遅延時間を順次増大させ、前記可変遅延回路から出
力される遅延信号と該クロックとの位相差が複数の所定
値になるときの前記遅延時間選択信号の値をそれぞれ記
録し、 前記遅延時間選択信号の値の差を前記クロック毎
に求め、前記クロックの周波数の差と前記遅延時間選択
信号の値の差から前記遅延時間選択信号に対する前記可
変遅延回路の遅延時間の線形性を示す線形係数を求め、
前記クロックの周波数と前記遅延時間選択信号の値の差
から前記可変遅延回路が有する前記遅延時間選択信号に
対するオフセット量を求め、前記所望の遅延時間を得る
のに必要な前記遅延時間選択信号の値を、該所望の遅延
時間、前記オフセット量、及び前記線形係数から求める
方法である。
【００１１】ここで、前記可変遅延回路に入力する２つ
のクロックの周波数をＣ１、Ｃ２とし、該２つのクロッ
クに対応する前記遅延時間選択信号の値の差をそれぞれ
ΔＣ１、ΔＣ２とし、前記所望の遅延時間をＴｄとした
とき、前記線形係数ｋを、 ｋ＝（Ｃ２−Ｃ１）／（ΔＣ２−ΔＣ１）で求め、 前記オフセット量Ｔoffを、 Ｔoff＝（Ｃ２・ΔＣ１−Ｃ１・ΔＣ２）／（ΔＣ２−
ΔＣ１）で求め、 前記所望の遅延時間を得るのに必要な前記遅延時間選択
信号の値Ｔｓを、Ｔｓ＝(Ｔｄ−Ｔoff)／ｋで求めても
よい。
のクロックの周波数をＣ１、Ｃ２とし、該２つのクロッ
クに対応する前記遅延時間選択信号の値の差をそれぞれ
ΔＣ１、ΔＣ２とし、前記所望の遅延時間をＴｄとした
とき、前記線形係数ｋを、 ｋ＝（Ｃ２−Ｃ１）／（ΔＣ２−ΔＣ１）で求め、 前記オフセット量Ｔoffを、 Ｔoff＝（Ｃ２・ΔＣ１−Ｃ１・ΔＣ２）／（ΔＣ２−
ΔＣ１）で求め、 前記所望の遅延時間を得るのに必要な前記遅延時間選択
信号の値Ｔｓを、Ｔｓ＝(Ｔｄ−Ｔoff)／ｋで求めても
よい。
【００１２】また、本発明の遅延時間調整回路は、遅延
時間の変更が可能な可変遅延回路の遅延時間を所望の値
に設定する遅延時間調整回路であって、発振周波数がそ
れぞれ異なる既知のクロックを出力する複数の発振器
と、前記複数の発振器から出力されるクロックのいずれ
か１つを選択して出力するクロック選択回路と、前記ク
ロック選択回路から出力されるクロックまたは被遅延信
号である基準信号のいずれか一方を選択して出力する選
択回路と、前記可変遅延回路の遅延時間を設定するため
の信号である遅延時間選択信号の差を、前記可変遅延回
路に入力される前記クロック毎に求めるための変化量検
出回路と、前記クロック選択回路、前記選択回路、及び
前記変化量検出回路をそれぞれ制御し、前記複数のクロ
ックを前記可変遅延回路に順次入力させ、前記クロック
毎に、前記遅延時間選択信号を変えることで前記可変遅
延回路の遅延時間を順次増大させ、前記可変遅延回路か
ら出力される遅延信号と前記クロックとの位相差が複数
の所定値になるときの前記遅延時間選択信号の値をそれ
ぞれ記録し、前記クロックの周波数の差と前記遅延時間
選択信号の値の差から前記遅延時間選択信号に対する前
記可変遅延回路の遅延時間の線形性を示す線形係数を求
め、前記クロックの周波数と前記遅延時間選択信号の値
の差から前記可変遅延回路が有する前記遅延時間選択信
号に対するオフセット量を求め、前記所望の遅延時間を
得るのに必要な前記遅延時間選択信号の値を、該所望の
遅延時間、前記オフセット量、及び前記線形係数から求
めるコントローラと、を有する構成である。
時間の変更が可能な可変遅延回路の遅延時間を所望の値
に設定する遅延時間調整回路であって、発振周波数がそ
れぞれ異なる既知のクロックを出力する複数の発振器
と、前記複数の発振器から出力されるクロックのいずれ
か１つを選択して出力するクロック選択回路と、前記ク
ロック選択回路から出力されるクロックまたは被遅延信
号である基準信号のいずれか一方を選択して出力する選
択回路と、前記可変遅延回路の遅延時間を設定するため
の信号である遅延時間選択信号の差を、前記可変遅延回
路に入力される前記クロック毎に求めるための変化量検
出回路と、前記クロック選択回路、前記選択回路、及び
前記変化量検出回路をそれぞれ制御し、前記複数のクロ
ックを前記可変遅延回路に順次入力させ、前記クロック
毎に、前記遅延時間選択信号を変えることで前記可変遅
延回路の遅延時間を順次増大させ、前記可変遅延回路か
ら出力される遅延信号と前記クロックとの位相差が複数
の所定値になるときの前記遅延時間選択信号の値をそれ
ぞれ記録し、前記クロックの周波数の差と前記遅延時間
選択信号の値の差から前記遅延時間選択信号に対する前
記可変遅延回路の遅延時間の線形性を示す線形係数を求
め、前記クロックの周波数と前記遅延時間選択信号の値
の差から前記可変遅延回路が有する前記遅延時間選択信
号に対するオフセット量を求め、前記所望の遅延時間を
得るのに必要な前記遅延時間選択信号の値を、該所望の
遅延時間、前記オフセット量、及び前記線形係数から求
めるコントローラと、を有する構成である。
【００１３】このとき、前記変化量検出回路は、前記可
変遅延回路から出力される遅延信号がデータ入力端子に
入力され、前記クロック選択回路から出力されるクロッ
クがクロック入力端子に入力されるＤフリップフロップ
であってもよく、前記可変遅延回路に入力される２つの
クロックの周波数をＣ１、Ｃ２とし、該２つのクロック
に対応する前記遅延時間選択信号の値の差をそれぞれΔ
Ｃ１、ΔＣ２とし、前記所望の遅延時間をＴｄとしたと
き、前記コントローラは、前記線形係数ｋを、 ｋ＝（Ｃ２−Ｃ１）／（ΔＣ２−ΔＣ１）で求め、 前記オフセット量Ｔoffを、 Ｔoff＝（Ｃ２・ΔＣ１−Ｃ１・ΔＣ２）／（ΔＣ２−
ΔＣ１）で求め、 前記所望の遅延時間を得るのに必要な前記遅延時間選択
信号の値Ｔｓを、Ｔｓ＝(Ｔｄ−Ｔoff)／ｋで求めても
よい。
変遅延回路から出力される遅延信号がデータ入力端子に
入力され、前記クロック選択回路から出力されるクロッ
クがクロック入力端子に入力されるＤフリップフロップ
であってもよく、前記可変遅延回路に入力される２つの
クロックの周波数をＣ１、Ｃ２とし、該２つのクロック
に対応する前記遅延時間選択信号の値の差をそれぞれΔ
Ｃ１、ΔＣ２とし、前記所望の遅延時間をＴｄとしたと
き、前記コントローラは、前記線形係数ｋを、 ｋ＝（Ｃ２−Ｃ１）／（ΔＣ２−ΔＣ１）で求め、 前記オフセット量Ｔoffを、 Ｔoff＝（Ｃ２・ΔＣ１−Ｃ１・ΔＣ２）／（ΔＣ２−
ΔＣ１）で求め、 前記所望の遅延時間を得るのに必要な前記遅延時間選択
信号の値Ｔｓを、Ｔｓ＝(Ｔｄ−Ｔoff)／ｋで求めても
よい。
【００１４】さらに、前記可変遅延回路に入力されるパ
ルスの立ち上がりで出力パルスが立ち上がり、前記可変
遅延回路から出力されるパルスの立ち上がりで出力パル
スがリセットされるパルス生成回路を有していてもよ
い。
ルスの立ち上がりで出力パルスが立ち上がり、前記可変
遅延回路から出力されるパルスの立ち上がりで出力パル
スがリセットされるパルス生成回路を有していてもよ
い。
【００１５】上記のような遅延時間調整方法及び遅延時
間調整回路は、周波数の異なる複数のクロックを可変遅
延回路に順次入力し、クロック毎に、可変遅延回路の遅
延時間を設定するための信号である遅延時間選択信号を
変えることで可変遅延回路の遅延時間を順次増大させ、
可変遅延回路から出力される遅延信号と該クロックとの
位相差が複数の所定値になるときの遅延時間選択信号の
値をそれぞれ記録し、遅延時間選択信号の値の差を前記
クロック毎に求め、クロックの周波数の差と遅延時間選
択信号の値の差から遅延時間選択信号に対する可変遅延
回路の遅延時間の線形性を示す線形係数を求め、クロッ
クの周波数と遅延時間選択信号の値の差から可変遅延回
路が有する遅延時間選択信号に対するオフセット量を求
め、所望の遅延時間を得るのに必要な遅延時間選択信号
の値を、該所望の遅延時間、オフセット量、及び線形係
数から求めることで、可変遅延回路の遅延時間を正確に
検出することができる。
間調整回路は、周波数の異なる複数のクロックを可変遅
延回路に順次入力し、クロック毎に、可変遅延回路の遅
延時間を設定するための信号である遅延時間選択信号を
変えることで可変遅延回路の遅延時間を順次増大させ、
可変遅延回路から出力される遅延信号と該クロックとの
位相差が複数の所定値になるときの遅延時間選択信号の
値をそれぞれ記録し、遅延時間選択信号の値の差を前記
クロック毎に求め、クロックの周波数の差と遅延時間選
択信号の値の差から遅延時間選択信号に対する可変遅延
回路の遅延時間の線形性を示す線形係数を求め、クロッ
クの周波数と遅延時間選択信号の値の差から可変遅延回
路が有する遅延時間選択信号に対するオフセット量を求
め、所望の遅延時間を得るのに必要な遅延時間選択信号
の値を、該所望の遅延時間、オフセット量、及び線形係
数から求めることで、可変遅延回路の遅延時間を正確に
検出することができる。
【００１６】また、可変遅延回路に入力されるパルスの
立ち上がりで出力パルスが立ち上がり、可変遅延回路か
ら出力されるパルスの立ち上がりで出力パルスがリセッ
トされるパルス生成回路を有することで、可変遅延回路
で設定された遅延時間と等しいパルス幅を有するパルス
信号を得ることができる。
立ち上がりで出力パルスが立ち上がり、可変遅延回路か
ら出力されるパルスの立ち上がりで出力パルスがリセッ
トされるパルス生成回路を有することで、可変遅延回路
で設定された遅延時間と等しいパルス幅を有するパルス
信号を得ることができる。
【００１７】
【発明の実施の形態】次に本発明について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１８】（第１実施例）
図１は本発明の遅延時間調整回路の第１実施例の構成を
示すブロック図である。また、図２は図１に示した可変
遅延回路の一構成例を示すブロック図である。図１にお
いて、本実施例の遅延時間調整回路１０１は、発振周波
数が既知のクロックを出力する第１の発振器１０２及び
第２の発振器１０３と、テスト用クロックとして第１の
発振器１０２から出力される第１のクロックＣＬＫ１ま
たは第２の発振器１０３から出力される第２のクロック
ＣＬＫ２のいずれか一方を選択して出力するクロック選
択回路１０４と、クロック選択回路１０４から出力され
るテスト用クロックまたは被遅延信号である基準信号の
いずれか一方を選択して出力する選択回路１０５と、可
変遅延回路１００の遅延時間を設定するための信号であ
る遅延時間選択信号の差を、可変遅延回路１００に入力
されるテスト用クロックに応じて求めるための変化量検
出回路１０６と、クロック選択回路１０４、選択回路１
０５、変化量検出回路１０６、及び可変遅延回路１００
をそれぞれ制御するコントローラ１０７とによって構成
されている。変化量検出回路１０６には、例えば、可変
遅延回路１００から出力される遅延信号がデータ入力端
子（Ｄ）に入力され、クロック選択回路１０４から出力
されるテスト用クロックがクロック入力端子（ＣＬＫ）
に入力されるＤフリップフロップ（以下、Ｄ−ＦＦと称
す）が用いられる。
示すブロック図である。また、図２は図１に示した可変
遅延回路の一構成例を示すブロック図である。図１にお
いて、本実施例の遅延時間調整回路１０１は、発振周波
数が既知のクロックを出力する第１の発振器１０２及び
第２の発振器１０３と、テスト用クロックとして第１の
発振器１０２から出力される第１のクロックＣＬＫ１ま
たは第２の発振器１０３から出力される第２のクロック
ＣＬＫ２のいずれか一方を選択して出力するクロック選
択回路１０４と、クロック選択回路１０４から出力され
るテスト用クロックまたは被遅延信号である基準信号の
いずれか一方を選択して出力する選択回路１０５と、可
変遅延回路１００の遅延時間を設定するための信号であ
る遅延時間選択信号の差を、可変遅延回路１００に入力
されるテスト用クロックに応じて求めるための変化量検
出回路１０６と、クロック選択回路１０４、選択回路１
０５、変化量検出回路１０６、及び可変遅延回路１００
をそれぞれ制御するコントローラ１０７とによって構成
されている。変化量検出回路１０６には、例えば、可変
遅延回路１００から出力される遅延信号がデータ入力端
子（Ｄ）に入力され、クロック選択回路１０４から出力
されるテスト用クロックがクロック入力端子（ＣＬＫ）
に入力されるＤフリップフロップ（以下、Ｄ−ＦＦと称
す）が用いられる。
【００１９】図２に示すように、可変遅延回路１００
は、２つのインバータから成る複数（例えば、２５６
個）の単位遅延回路１１０１〜１１０ｎが直列に接続さ
れ、各単位遅延回路１１０１〜１１０ｎの出力がそれぞ
れ遅延量選択回路１１１に入力される構成である。
は、２つのインバータから成る複数（例えば、２５６
個）の単位遅延回路１１０１〜１１０ｎが直列に接続さ
れ、各単位遅延回路１１０１〜１１０ｎの出力がそれぞ
れ遅延量選択回路１１１に入力される構成である。
【００２０】遅延量選択回路１１１は、外部から与えら
れる遅延時間選択信号にしたがって単位遅延回路１１０
１〜１１０ｎの出力信号のうちのいずれか一つを選択し
て出力する。上述したように単位遅延回路１１０１〜１
１０ｎは直列に接続されているため、可変遅延回路１０
０の遅延時間は入力端子ＩＮから出力端子ＯＵＴまでの
間に挿入される単位遅延回路の数によって決まる。な
お、図２に示すような構成の可変遅延回路１００では、
単位遅延回路１１０１〜１１０ｎを互いに近傍な位置に
配置することで、比較的良好な線形特性を得られること
が知られている。
れる遅延時間選択信号にしたがって単位遅延回路１１０
１〜１１０ｎの出力信号のうちのいずれか一つを選択し
て出力する。上述したように単位遅延回路１１０１〜１
１０ｎは直列に接続されているため、可変遅延回路１０
０の遅延時間は入力端子ＩＮから出力端子ＯＵＴまでの
間に挿入される単位遅延回路の数によって決まる。な
お、図２に示すような構成の可変遅延回路１００では、
単位遅延回路１１０１〜１１０ｎを互いに近傍な位置に
配置することで、比較的良好な線形特性を得られること
が知られている。
【００２１】次に、本実施例の遅延時間調整回路１０１
による可変遅延回路１００の遅延時間の設定動作につい
て図１及び図２を参照しつつ図３を用いて説明する。
による可変遅延回路１００の遅延時間の設定動作につい
て図１及び図２を参照しつつ図３を用いて説明する。
【００２２】図３は図１に示した遅延時間調整回路によ
る遅延時間の設定動作を示す図であり、変化量検出回路
の入出力波形の様子を示すタイミングチャートである。
る遅延時間の設定動作を示す図であり、変化量検出回路
の入出力波形の様子を示すタイミングチャートである。
【００２３】可変遅延回路１００の遅延時間を設定する
場合、クロック選択回路１０４は、まず、コントローラ
１０７からのクロック選択信号にしたがって第１の発振
器１０２から出力された第１のクロックＣＬＫ１をテス
ト用クロックとして選択し、選択回路１０５及び変化量
検出回路１０６にそれぞれ出力する。
場合、クロック選択回路１０４は、まず、コントローラ
１０７からのクロック選択信号にしたがって第１の発振
器１０２から出力された第１のクロックＣＬＫ１をテス
ト用クロックとして選択し、選択回路１０５及び変化量
検出回路１０６にそれぞれ出力する。
【００２４】また、選択回路１０５は、コントローラ１
０７からの選択信号にしたがってクロック選択回路１０
４から出力されるテスト用クロック（第１のクロックＣ
ＬＫ１）を選択し、可変遅延回路１００に出力する。な
お、変化量検出回路１０６のＤ−ＦＦは、予め、初期設
定時にコントローラ１０６から送出されるリセット信号
によってリセット状態に設定されている。
０７からの選択信号にしたがってクロック選択回路１０
４から出力されるテスト用クロック（第１のクロックＣ
ＬＫ１）を選択し、可変遅延回路１００に出力する。な
お、変化量検出回路１０６のＤ−ＦＦは、予め、初期設
定時にコントローラ１０６から送出されるリセット信号
によってリセット状態に設定されている。
【００２５】可変遅延回路１００は、コントローラ１０
７からの遅延時間選択信号にしたがって、最少の遅延時
間に相当する単位遅延回路１１０１の出力信号を選択し
て出力する。
７からの遅延時間選択信号にしたがって、最少の遅延時
間に相当する単位遅延回路１１０１の出力信号を選択し
て出力する。
【００２６】このとき、変化量検出回路１０６のＤ−Ｆ
Ｆのクロック入力端子には第１のクロックＣＬＫ１が入
力され（図３のＣＬＫ）、データ入力端子には可変遅延
回路１００によって遅延された第１のクロックＣＬＫ１
の遅延信号が入力されるため（図３のＤ１）、Ｄ−ＦＦ
の出力端子Ｑからはローレベル（Ｌ）が出力される（図
３のＱ１）。
Ｆのクロック入力端子には第１のクロックＣＬＫ１が入
力され（図３のＣＬＫ）、データ入力端子には可変遅延
回路１００によって遅延された第１のクロックＣＬＫ１
の遅延信号が入力されるため（図３のＤ１）、Ｄ−ＦＦ
の出力端子Ｑからはローレベル（Ｌ）が出力される（図
３のＱ１）。
【００２７】次に、コントローラ１０７は、Ｄ−ＦＦの
出力端子Ｑの出力レベルを監視しつつ、可変遅延回路の
１００の遅延時間が順次大きくなるように、遅延時間選
択信号を制御する。
出力端子Ｑの出力レベルを監視しつつ、可変遅延回路の
１００の遅延時間が順次大きくなるように、遅延時間選
択信号を制御する。
【００２８】可変遅延回路の１００の遅延時間が増加
し、遅延信号と第１のクロックＣＬＫ１の位相差が増大
して、その位相差Δφが１８０°に近づくと（図３のＤ
２）、それらの信号はＤ−ＦＦのホールド時間を満足す
る関係になるため、Ｄ−ＦＦの出力端子Ｑの出力レベル
はハイレベル（Ｈ）に切り換わる（図３のＱ２）。この
とき、コントローラ１０７は、Ｄ−ＦＦの出力レベルの
変化を感知し、出力レベルがハイレベル（Ｈ）に切り換
わったときの遅延時間選択信号の値をＸ１として記録す
る。
し、遅延信号と第１のクロックＣＬＫ１の位相差が増大
して、その位相差Δφが１８０°に近づくと（図３のＤ
２）、それらの信号はＤ−ＦＦのホールド時間を満足す
る関係になるため、Ｄ−ＦＦの出力端子Ｑの出力レベル
はハイレベル（Ｈ）に切り換わる（図３のＱ２）。この
とき、コントローラ１０７は、Ｄ−ＦＦの出力レベルの
変化を感知し、出力レベルがハイレベル（Ｈ）に切り換
わったときの遅延時間選択信号の値をＸ１として記録す
る。
【００２９】続いて、コントローラ１０７は、遅延時間
選択信号を制御することで可変遅延回路の１００の遅延
時間をさらに増加させていく（図３のＤ３）。可変遅延
回路１００の遅延信号と第１のクロックＣＬＫ１の位相
差がさらに増大し、その位相差Δφが３６０°に近づく
と（図３のＤ４）、それらの信号はＤ−ＦＦのセットア
ップ時間を満足しない関係になるため、Ｄ−ＦＦの出力
端子Ｑの出力レベルは再びロウレベル（Ｌ）に切り換わ
る（図３のＱ３）。
選択信号を制御することで可変遅延回路の１００の遅延
時間をさらに増加させていく（図３のＤ３）。可変遅延
回路１００の遅延信号と第１のクロックＣＬＫ１の位相
差がさらに増大し、その位相差Δφが３６０°に近づく
と（図３のＤ４）、それらの信号はＤ−ＦＦのセットア
ップ時間を満足しない関係になるため、Ｄ−ＦＦの出力
端子Ｑの出力レベルは再びロウレベル（Ｌ）に切り換わ
る（図３のＱ３）。
【００３０】可変遅延回路の１００の遅延時間をさらに
増加させていくと（図３のＤ５）、可変遅延回路１００
の遅延信号と第１のクロックＣＬＫ１の位相差がさらに
増大し、その位相差Δφが５４０°に近づくと（図３の
Ｄ６）、Ｄ−ＦＦの出力端子Ｑの出力レベルは再びハイ
レベル（Ｈ）に切り換わる（図３のＱ４）。コントロー
ラ１０７は、Ｄ−ＦＦの出力レベルの変化を感知し、出
力レベルがハイレベル（Ｈ）に切り換わったときの遅延
時間選択信号の値をＸ２として記録する。
増加させていくと（図３のＤ５）、可変遅延回路１００
の遅延信号と第１のクロックＣＬＫ１の位相差がさらに
増大し、その位相差Δφが５４０°に近づくと（図３の
Ｄ６）、Ｄ−ＦＦの出力端子Ｑの出力レベルは再びハイ
レベル（Ｈ）に切り換わる（図３のＱ４）。コントロー
ラ１０７は、Ｄ−ＦＦの出力レベルの変化を感知し、出
力レベルがハイレベル（Ｈ）に切り換わったときの遅延
時間選択信号の値をＸ２として記録する。
【００３１】第１のクロックＣＬＫ１に対するＸ１、Ｘ
２の値が確定したら、コントローラ１０７は、変化量検
出回路１０６にリセット信号を送出してＤ−ＦＦを再び
リセット状態に設定し、クロック選択信号によってクロ
ック選択回路１０４に第２のクロックＣＬＫ２をテスト
用クロックとして選択させる。そして、上述した第１の
クロックＣＬＫ１に対する処理と同様の処理を行って第
２のクロックＣＬＫ２に対するＸ３（上記Ｘ１に対
応）、Ｘ４（上記Ｘ２に対応）をそれぞれ求めて記録す
る。
２の値が確定したら、コントローラ１０７は、変化量検
出回路１０６にリセット信号を送出してＤ−ＦＦを再び
リセット状態に設定し、クロック選択信号によってクロ
ック選択回路１０４に第２のクロックＣＬＫ２をテスト
用クロックとして選択させる。そして、上述した第１の
クロックＣＬＫ１に対する処理と同様の処理を行って第
２のクロックＣＬＫ２に対するＸ３（上記Ｘ１に対
応）、Ｘ４（上記Ｘ２に対応）をそれぞれ求めて記録す
る。
【００３２】次に、コントローラ１０７は、上述した処
理で求めたＸ１〜Ｘ４を用い、以下の式（１）〜（５）
にしたがって、所望の遅延時間Ｔｄを得るために可変遅
延回路１００に対して設定する遅延時間設定量Ｔｓを算
出する。
理で求めたＸ１〜Ｘ４を用い、以下の式（１）〜（５）
にしたがって、所望の遅延時間Ｔｄを得るために可変遅
延回路１００に対して設定する遅延時間設定量Ｔｓを算
出する。
【００３３】
ΔＣ１＝Ｘ２−Ｘ１…（１）
ΔＣ２＝Ｘ４−Ｘ３…（２）
ｋ＝（Ｃ２−Ｃ１）／（ΔＣ２−ΔＣ１）
＝（Ｃ２−Ｃ１）／（Ｘ４−Ｘ３−Ｘ２＋Ｘ１）…
（３） Ｔoff＝（Ｃ２・ΔＣ１−Ｃ１・ΔＣ２）／（ΔＣ２−
ΔＣ１） ＝｛Ｃ２（Ｘ２−Ｘ１）−Ｃ１（Ｘ４−Ｘ３）｝／（Ｘ
４−Ｘ３−Ｘ２＋Ｘ１）…（４） Ｔｓ＝(Ｔｄ−Ｔoff)／ｋ…（５） 但し、ΔＣ１は第１のクロックＣＬＫ１の周期（Ｃ１と
する）に対する可変遅延回路１００の遅延時間選択信号
の差であり、ΔＣ２は第２のクロックＣＬＫ２の周期
（Ｃ２とする）に対する可変遅延回路１００の遅延時間
選択信号の差である。また、ｋは可変遅延回路１００の
遅延時間選択信号に対する遅延時間の線形性を示す線形
係数であり、Ｔoffは可変遅延回路１００が有するオフ
セット量である。コントローラ１０７は、式（５）を用
いて算出した遅延時間設定量Ｔｓに対応する遅延時間選
択信号を可変遅延回路１００に対して送出する。
（３） Ｔoff＝（Ｃ２・ΔＣ１−Ｃ１・ΔＣ２）／（ΔＣ２−
ΔＣ１） ＝｛Ｃ２（Ｘ２−Ｘ１）−Ｃ１（Ｘ４−Ｘ３）｝／（Ｘ
４−Ｘ３−Ｘ２＋Ｘ１）…（４） Ｔｓ＝(Ｔｄ−Ｔoff)／ｋ…（５） 但し、ΔＣ１は第１のクロックＣＬＫ１の周期（Ｃ１と
する）に対する可変遅延回路１００の遅延時間選択信号
の差であり、ΔＣ２は第２のクロックＣＬＫ２の周期
（Ｃ２とする）に対する可変遅延回路１００の遅延時間
選択信号の差である。また、ｋは可変遅延回路１００の
遅延時間選択信号に対する遅延時間の線形性を示す線形
係数であり、Ｔoffは可変遅延回路１００が有するオフ
セット量である。コントローラ１０７は、式（５）を用
いて算出した遅延時間設定量Ｔｓに対応する遅延時間選
択信号を可変遅延回路１００に対して送出する。
【００３４】通常動作時には、コントローラ１０７から
の選択信号にしたがって選択回路１０５は基準信号を選
択して出力し、可変遅延回路１００の遅延時間は式
（５）で算出された遅延時間設定量Ｔｓにしたがって設
定される。このようにすることで、基準信号から所望の
遅延時間Ｔｄだけ遅延した遅延信号を得ることができ
る。
の選択信号にしたがって選択回路１０５は基準信号を選
択して出力し、可変遅延回路１００の遅延時間は式
（５）で算出された遅延時間設定量Ｔｓにしたがって設
定される。このようにすることで、基準信号から所望の
遅延時間Ｔｄだけ遅延した遅延信号を得ることができ
る。
【００３５】したがって、遅延調整回路１０１によって
可変遅延回路１００の遅延時間を正確に検出することが
できるため、可変遅延回路１００の遅延時間を検出結果
にしたがって補正することが可能になり、所望の遅延時
間に正確に設定することができる。また、電源電圧変
動、温度変動、経時変動、ロットの違い等のばらつき要
因に対して、可変遅延回路１００の遅延時間の校正を行
うことができる。また、定期的に遅延時間の校正を行う
ことにより正確な遅延時間を安定して得ることができ
る。
可変遅延回路１００の遅延時間を正確に検出することが
できるため、可変遅延回路１００の遅延時間を検出結果
にしたがって補正することが可能になり、所望の遅延時
間に正確に設定することができる。また、電源電圧変
動、温度変動、経時変動、ロットの違い等のばらつき要
因に対して、可変遅延回路１００の遅延時間の校正を行
うことができる。また、定期的に遅延時間の校正を行う
ことにより正確な遅延時間を安定して得ることができ
る。
【００３６】なお、上記説明では２つのクロックを用い
て可変遅延回路１００の遅延時間設定量Ｔｓを求める方
法を示したが、周波数の異なる、より多くのクロックを
用いて可変遅延回路１００の遅延時間設定量Ｔｓを求め
てもよい。その場合、各クロックに対する可変遅延回路
１００の遅延時間選択信号の差をそれぞれ求め、式
（３）、（４）と同様に計算して得られる複数の線形係
数ｋ及びオフセット量Ｔoffのそれぞれの平均値を求め
れば、より正確な可変遅延回路１００の遅延時間設定量
Ｔｓを得ることができる。
て可変遅延回路１００の遅延時間設定量Ｔｓを求める方
法を示したが、周波数の異なる、より多くのクロックを
用いて可変遅延回路１００の遅延時間設定量Ｔｓを求め
てもよい。その場合、各クロックに対する可変遅延回路
１００の遅延時間選択信号の差をそれぞれ求め、式
（３）、（４）と同様に計算して得られる複数の線形係
数ｋ及びオフセット量Ｔoffのそれぞれの平均値を求め
れば、より正確な可変遅延回路１００の遅延時間設定量
Ｔｓを得ることができる。
【００３７】（第２実施例）次に本発明の遅延時間調整
回路の第２実施例について図面を用いて説明する。
回路の第２実施例について図面を用いて説明する。
【００３８】図４は本発明の遅延時間調整回路の第２実
施例の構成を示すブロック図である。また、図５は図４
に示したパルス生成回路の入出力波形の様子を示す図で
あり、同図（ａ）は短いパルス幅を有するパルス信号が
得られる様子を示す波形図、同図（ｂ）は長いパルス幅
を有するパルス信号が得られる様子を示す波形図であ
る。
施例の構成を示すブロック図である。また、図５は図４
に示したパルス生成回路の入出力波形の様子を示す図で
あり、同図（ａ）は短いパルス幅を有するパルス信号が
得られる様子を示す波形図、同図（ｂ）は長いパルス幅
を有するパルス信号が得られる様子を示す波形図であ
る。
【００３９】図４において、本実施例の遅延時間調整回
路２０１は、図１に示した第１実施例と同様の遅延時間
調整回路２０１に、所望のパルス幅を有するパルス信号
を出力するためのパルス生成回路２０８を追加した構成
である。パルス生成回路２０８には、例えば、Ｄフリッ
プフロップ（以下、パルス生成用Ｄ−ＦＦと称す）が用
いられ、パルス生成用Ｄ−ＦＦのデータ入力端子（Ｄ）
にはハイレベルに相当する電源電圧ＶＨが印加され、ク
ロック入力端子（ＣＬＫ）には選択回路２０５で選択さ
れた基準信号またはテスト用クロックのいずれか一方が
入力される。また、パルス生成用Ｄ−ＦＦのリセット入
力端子（ＲＳＴ）には可変遅延回路２００から出力され
る遅延信号が入力される。その他の構成は第１実施例と
同様であるため、その説明は省略する。
路２０１は、図１に示した第１実施例と同様の遅延時間
調整回路２０１に、所望のパルス幅を有するパルス信号
を出力するためのパルス生成回路２０８を追加した構成
である。パルス生成回路２０８には、例えば、Ｄフリッ
プフロップ（以下、パルス生成用Ｄ−ＦＦと称す）が用
いられ、パルス生成用Ｄ−ＦＦのデータ入力端子（Ｄ）
にはハイレベルに相当する電源電圧ＶＨが印加され、ク
ロック入力端子（ＣＬＫ）には選択回路２０５で選択さ
れた基準信号またはテスト用クロックのいずれか一方が
入力される。また、パルス生成用Ｄ−ＦＦのリセット入
力端子（ＲＳＴ）には可変遅延回路２００から出力され
る遅延信号が入力される。その他の構成は第１実施例と
同様であるため、その説明は省略する。
【００４０】図５（ａ）、（ｂ）に示すように、本実施
例の遅延時間調整回路２０１では、パルス生成回路２０
８のパルス生成用Ｄ−ＦＦのデータ入力端子（Ｄ）がハ
イレベルに固定されているため、パルス生成用Ｄ−ＦＦ
の出力信号は、選択回路２０５を通過したパルス（図５
（ａ）、（ｂ）では基準信号）の立ち上がりエッジで立
ち上がり、可変遅延回路２００から出力される遅延信号
の立ち上がりエッジでリセットされる。したがって、パ
ルス生成用Ｄ−ＦＦからは可変遅延回路２００で設定さ
れた遅延時間と等しいパルス幅を有するパルス信号が出
力される。
例の遅延時間調整回路２０１では、パルス生成回路２０
８のパルス生成用Ｄ−ＦＦのデータ入力端子（Ｄ）がハ
イレベルに固定されているため、パルス生成用Ｄ−ＦＦ
の出力信号は、選択回路２０５を通過したパルス（図５
（ａ）、（ｂ）では基準信号）の立ち上がりエッジで立
ち上がり、可変遅延回路２００から出力される遅延信号
の立ち上がりエッジでリセットされる。したがって、パ
ルス生成用Ｄ−ＦＦからは可変遅延回路２００で設定さ
れた遅延時間と等しいパルス幅を有するパルス信号が出
力される。
【００４１】よって、本実施例の遅延時間調整回路２０
１によれば、半導体チップのばらつき要因に影響されな
い所望のパルス幅を有するパルス信号を得ることができ
る。
１によれば、半導体チップのばらつき要因に影響されな
い所望のパルス幅を有するパルス信号を得ることができ
る。
【００４２】（第３実施例）次に本発明の遅延時間調整
回路の第３実施例について図面を用いて説明する。図６
は本発明の遅延時間調整回路の第３実施例の構成を示す
ブロック図である。
回路の第３実施例について図面を用いて説明する。図６
は本発明の遅延時間調整回路の第３実施例の構成を示す
ブロック図である。
【００４３】本実施例の遅延時間調整回路３０１は、第
１実施例で示した所望の遅延時間を有する遅延信号を得
るための回路と、第２実施例で示した所望のパルス幅を
有するパルス信号を得るための回路とを組み合わせた構
成である。
１実施例で示した所望の遅延時間を有する遅延信号を得
るための回路と、第２実施例で示した所望のパルス幅を
有するパルス信号を得るための回路とを組み合わせた構
成である。
【００４４】すなわち、本実施例の遅延時間調整回路３
０１は、発振周波数が既知のクロックを出力する第１の
発振器３０２及び第２の発振器３０３と、テスト用クロ
ックとして第１の発振器３０２から出力される第１のク
ロックＣＬＫ１または第２の発振器３０３から出力され
る第２のクロックＣＬＫ２のいずれか一方を出力するク
ロック選択回路３０４と、クロック選択回路３０４から
出力されるテスト用クロックまたは被遅延信号である基
準信号のいずれか一方を選択して出力する第１の選択回
路３０５1と、クロック選択回路３０４から出力される
テスト用クロックまたは第１の可変遅延回路３００1か
ら出力される遅延信号のいずれか一方を選択して出力す
る第２の選択回路３０５2と、所望のパルス幅を有する
パルス信号を生成するためのパルス生成回路３０８と、
第１の可変遅延回路３００1から出力される遅延信号ま
たは第２の可変遅延回路３００2から出力される遅延信
号のいずれか一方を出力するフリップフロップ入力選択
回路３０９と、第１の可変遅延回路３００1及び第２の
可変遅延回路３００2の遅延時間を設定するための信号
である遅延時間選択信号の差を、第１の可変遅延回路３
００1及び第２の可変遅延回路３００2に入力されるテス
ト用クロックに応じて求めるための変化量検出回路３０
６と、クロック選択回路３０４、第１の選択回路３０５
1、第２の選択回路３０５2、変化量検出回路３０６、パ
ルス生成回路３０８、フリップフロップ入力選択回路３
０９、第１の可変遅延回路３００1、及び第２の可変遅
延回路３００2をそれぞれ制御するコントローラ３０７
とを有する構成である。
０１は、発振周波数が既知のクロックを出力する第１の
発振器３０２及び第２の発振器３０３と、テスト用クロ
ックとして第１の発振器３０２から出力される第１のク
ロックＣＬＫ１または第２の発振器３０３から出力され
る第２のクロックＣＬＫ２のいずれか一方を出力するク
ロック選択回路３０４と、クロック選択回路３０４から
出力されるテスト用クロックまたは被遅延信号である基
準信号のいずれか一方を選択して出力する第１の選択回
路３０５1と、クロック選択回路３０４から出力される
テスト用クロックまたは第１の可変遅延回路３００1か
ら出力される遅延信号のいずれか一方を選択して出力す
る第２の選択回路３０５2と、所望のパルス幅を有する
パルス信号を生成するためのパルス生成回路３０８と、
第１の可変遅延回路３００1から出力される遅延信号ま
たは第２の可変遅延回路３００2から出力される遅延信
号のいずれか一方を出力するフリップフロップ入力選択
回路３０９と、第１の可変遅延回路３００1及び第２の
可変遅延回路３００2の遅延時間を設定するための信号
である遅延時間選択信号の差を、第１の可変遅延回路３
００1及び第２の可変遅延回路３００2に入力されるテス
ト用クロックに応じて求めるための変化量検出回路３０
６と、クロック選択回路３０４、第１の選択回路３０５
1、第２の選択回路３０５2、変化量検出回路３０６、パ
ルス生成回路３０８、フリップフロップ入力選択回路３
０９、第１の可変遅延回路３００1、及び第２の可変遅
延回路３００2をそれぞれ制御するコントローラ３０７
とを有する構成である。
【００４５】変化量検出回路３０６には、例えば、フリ
ップフロップ入力選択回路３０９の出力信号がデータ入
力端子（Ｄ）に入力され、クロック選択回路３０４から
出力されるテスト用クロックがクロック入力端子（ＣＬ
Ｋ）に入力されるＤ−ＦＦが用いられる。
ップフロップ入力選択回路３０９の出力信号がデータ入
力端子（Ｄ）に入力され、クロック選択回路３０４から
出力されるテスト用クロックがクロック入力端子（ＣＬ
Ｋ）に入力されるＤ−ＦＦが用いられる。
【００４６】また、パルス生成回路３０８には、例え
ば、データ入力端子（Ｄ）にハイレベルに相当する電源
電圧ＶＨが印加され、クロック入力端子（ＣＬＫ）に第
２の選択回路３０５２の出力信号が入力され、リセット
入力端子（ＲＳＴ）に第２の可変遅延回路３００２の出
力信号が入力されるパルス生成用Ｄ−ＦＦが用いられ
る。
ば、データ入力端子（Ｄ）にハイレベルに相当する電源
電圧ＶＨが印加され、クロック入力端子（ＣＬＫ）に第
２の選択回路３０５２の出力信号が入力され、リセット
入力端子（ＲＳＴ）に第２の可変遅延回路３００２の出
力信号が入力されるパルス生成用Ｄ−ＦＦが用いられ
る。
【００４７】このような構成において、本実施例の遅延
時間調整回路３０１では、第１の発振器３０２、第２の
発振器３０３、クロック選択回路３０４、第１の選択回
路３０５１、及び変化量検出回路３０６によって第１実
施例と同様の処理が行われ、第１の可変遅延回路３００
１が所望の遅延時間に設定される。
時間調整回路３０１では、第１の発振器３０２、第２の
発振器３０３、クロック選択回路３０４、第１の選択回
路３０５１、及び変化量検出回路３０６によって第１実
施例と同様の処理が行われ、第１の可変遅延回路３００
１が所望の遅延時間に設定される。
【００４８】また、第１の発振器３０２、第２の発振器
３０３、クロック選択回路３０４、第２の選択回路３０
５２、及び変化量検出回路３０６によって第２実施例と
同様に、所望のパルス幅を有するパルス信号がパルス生
成回路３０８から出力される。なお、第１の可変遅延回
路３００１の遅延時間を設定する際には、コントローラ
３０７からの入力選択信号にしたがって第１の可変遅延
回路３００１の出力信号がフリップフロップ入力選択回
路３０９によって選択され、変化量検出回路３０６に入
力される。また、第２の可変遅延回路３００２の遅延時
間を設定する際には、第２の可変遅延回路３００２の出
力信号がフリップフロップ入力選択回路３０９によって
選択され、変化量検出回路３０６に入力される。
３０３、クロック選択回路３０４、第２の選択回路３０
５２、及び変化量検出回路３０６によって第２実施例と
同様に、所望のパルス幅を有するパルス信号がパルス生
成回路３０８から出力される。なお、第１の可変遅延回
路３００１の遅延時間を設定する際には、コントローラ
３０７からの入力選択信号にしたがって第１の可変遅延
回路３００１の出力信号がフリップフロップ入力選択回
路３０９によって選択され、変化量検出回路３０６に入
力される。また、第２の可変遅延回路３００２の遅延時
間を設定する際には、第２の可変遅延回路３００２の出
力信号がフリップフロップ入力選択回路３０９によって
選択され、変化量検出回路３０６に入力される。
【００４９】したがって、パルス生成回路３０８から
は、基準信号から所望の遅延時間だけ遅れ、かつ所望の
パルス幅を有するパルス信号が出力される。
は、基準信号から所望の遅延時間だけ遅れ、かつ所望の
パルス幅を有するパルス信号が出力される。
【００５０】よって、第１実施例及び第２実施例と同様
に、電源電圧、温度変化、経時変化、ロットの違い等に
よる遅延時間のばらつきを校正することができるため、
ばらつき要因に影響されない、所望の遅延時間及びパル
ス幅を有するパルス信号を得ることができる。このと
き、本実施例の構成によれば、二つの可変遅延回路の校
正を一つの遅延時間調整回路で行うため、ゲート数の増
大が抑制される。
に、電源電圧、温度変化、経時変化、ロットの違い等に
よる遅延時間のばらつきを校正することができるため、
ばらつき要因に影響されない、所望の遅延時間及びパル
ス幅を有するパルス信号を得ることができる。このと
き、本実施例の構成によれば、二つの可変遅延回路の校
正を一つの遅延時間調整回路で行うため、ゲート数の増
大が抑制される。
【００５１】なお、本実施例では、２つの可変遅延回路
の遅延時間の設定が可能な遅延時間調整回路の構成を示
したが、図６に示した第２の可変遅延回路の後段に、選
択回路及び可変遅延回路を順次直列に接続し、フリップ
フロップ入力選択回路による選択数を増やすことで、さ
らに多くの可変遅延回路の遅延時間を設定することがで
きる。そのような構成の場合、遅延時間及びパルス幅の
異なる複数のパルス信号を得ることができる。
の遅延時間の設定が可能な遅延時間調整回路の構成を示
したが、図６に示した第２の可変遅延回路の後段に、選
択回路及び可変遅延回路を順次直列に接続し、フリップ
フロップ入力選択回路による選択数を増やすことで、さ
らに多くの可変遅延回路の遅延時間を設定することがで
きる。そのような構成の場合、遅延時間及びパルス幅の
異なる複数のパルス信号を得ることができる。
【００５２】また、本実施例では、２つの可変遅延回路
の遅延時間を一つの遅延時間調整回路で設定する構成を
示したが、半導体チップに収容可能なゲート数に十分に
余裕がある場合は、複数個の可変遅延回路の遅延時間を
複数個の遅延時間調整回路で設定する構成にしてもよい
ことは明白である。
の遅延時間を一つの遅延時間調整回路で設定する構成を
示したが、半導体チップに収容可能なゲート数に十分に
余裕がある場合は、複数個の可変遅延回路の遅延時間を
複数個の遅延時間調整回路で設定する構成にしてもよい
ことは明白である。
【００５３】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００５４】周波数の異なる複数のクロックを可変遅延
回路に順次入力し、クロック毎に、可変遅延回路の遅延
時間を設定するための信号である遅延時間選択信号を変
えることで可変遅延回路の遅延時間を順次増大させ、可
変遅延回路から出力される遅延信号と該クロックとの位
相差が複数の所定値になるときの遅延時間選択信号の値
をそれぞれ記録し、遅延時間選択信号の値の差を前記ク
ロック毎に求め、クロックの周波数の差と遅延時間選択
信号の値の差から遅延時間選択信号に対する可変遅延回
路の遅延時間の線形性を示す線形係数を求め、クロック
の周波数と遅延時間選択信号の値の差から可変遅延回路
が有する遅延時間選択信号に対するオフセット量を求
め、所望の遅延時間を得るのに必要な遅延時間選択信号
の値を、該所望の遅延時間、オフセット量、及び線形係
数から求めることで、可変遅延回路の遅延時間を正確に
検出することができる。
回路に順次入力し、クロック毎に、可変遅延回路の遅延
時間を設定するための信号である遅延時間選択信号を変
えることで可変遅延回路の遅延時間を順次増大させ、可
変遅延回路から出力される遅延信号と該クロックとの位
相差が複数の所定値になるときの遅延時間選択信号の値
をそれぞれ記録し、遅延時間選択信号の値の差を前記ク
ロック毎に求め、クロックの周波数の差と遅延時間選択
信号の値の差から遅延時間選択信号に対する可変遅延回
路の遅延時間の線形性を示す線形係数を求め、クロック
の周波数と遅延時間選択信号の値の差から可変遅延回路
が有する遅延時間選択信号に対するオフセット量を求
め、所望の遅延時間を得るのに必要な遅延時間選択信号
の値を、該所望の遅延時間、オフセット量、及び線形係
数から求めることで、可変遅延回路の遅延時間を正確に
検出することができる。
【００５５】したがって、可変遅延回路の遅延時間を検
出結果にしたがって補正することが可能になるため、所
望の遅延時間に正確に設定することができる。また、電
源電圧変動、温度変動、経時変動、ロットの違い等のば
らつき要因に対して、可変遅延回路の遅延時間の校正を
行うことができる。また、定期的に遅延時間の校正を行
うことにより正確な遅延時間を安定して得ることができ
る。
出結果にしたがって補正することが可能になるため、所
望の遅延時間に正確に設定することができる。また、電
源電圧変動、温度変動、経時変動、ロットの違い等のば
らつき要因に対して、可変遅延回路の遅延時間の校正を
行うことができる。また、定期的に遅延時間の校正を行
うことにより正確な遅延時間を安定して得ることができ
る。
【００５６】さらに、可変遅延回路に入力されるパルス
の立ち上がりで出力パルスが立ち上がり、可変遅延回路
から出力されるパルスの立ち上がりで出力パルスがリセ
ットされるパルス生成回路を有することで、可変遅延回
路で設定された遅延時間と等しいパルス幅を有するパル
ス信号を出力させることができる。したがって、半導体
チップのばらつき要因に影響されない所望のパルス幅を
有するパルス信号が得られる。
の立ち上がりで出力パルスが立ち上がり、可変遅延回路
から出力されるパルスの立ち上がりで出力パルスがリセ
ットされるパルス生成回路を有することで、可変遅延回
路で設定された遅延時間と等しいパルス幅を有するパル
ス信号を出力させることができる。したがって、半導体
チップのばらつき要因に影響されない所望のパルス幅を
有するパルス信号が得られる。
【図１】本発明の遅延時間調整回路の第１実施例の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１に示した可変遅延回路の一構成例を示すブ
ロック図である。
ロック図である。
【図３】図１に示した遅延時間調整回路による遅延時間
の設定動作を示す図であり、変化量検出回路の入出力波
形の様子を示すタイミングチャートである。
の設定動作を示す図であり、変化量検出回路の入出力波
形の様子を示すタイミングチャートである。
【図４】本発明の遅延時間調整回路の第２実施例の構成
を示すブロック図である。
を示すブロック図である。
【図５】図４に示したパルス生成回路の入出力波形の様
子を示す図であり、同図（ａ）は短いパルス幅を有する
パルス信号が得られる様子を示す波形図、同図（ｂ）は
長いパルス幅を有するパルス信号が得られる様子を示す
波形図である。
子を示す図であり、同図（ａ）は短いパルス幅を有する
パルス信号が得られる様子を示す波形図、同図（ｂ）は
長いパルス幅を有するパルス信号が得られる様子を示す
波形図である。
【図６】本発明の遅延時間調整回路の第３実施例の構成
を示すブロック図である。
を示すブロック図である。
１００、２００ 可変遅延回路
１０１、２０１、３０１ 遅延時間調整回路
１０２、３０２ 第１の発振器
１０３、３０３ 第２の発振器
１０４、３０４ クロック選択回路
１０５、２０５ 選択回路
１０６、３０６ 変化量検出回路
１０７、３０７ コントローラ
１１０１〜１１０ｎ 単位遅延回路
１１１ 遅延量選択回路
２０８、３０８ パルス生成回路
３００１ 第１の可変遅延回路
３００２ 第２の可変遅延回路
３０５１ 第１の選択回路
３０５２ 第２の選択回路
Claims (6)
- 【請求項１】 遅延時間の変更が可能な可変遅延回路の
遅延時間を所望の値に設定するための遅延時間調整方法
であって、 周波数の異なる複数のクロックを前記可変遅延回路に順
次入力し、前記クロック毎に、前記可変遅延回路の遅延時間を設定
するための信号である遅延時間選択信号を変えることで
前記可変遅延回路の遅延時間を順次増大させ、前記可変
遅延回路から出力される遅延信号と該クロックとの位相
差が複数の所定値になるときの前記遅延時間選択信号の
値をそれぞれ記録し、 前記遅延時間選択信号の値の差を前記クロック毎に求
め、 前記クロックの周波数の差と前記遅延時間選択信号の値
の差から前記遅延時間選択信号に対する前記可変遅延回
路の遅延時間の線形性を示す線形係数を求め、 前記クロックの周波数と前記遅延時間選択信号の値の差
から前記可変遅延回路が有する前記遅延時間選択信号に
対するオフセット量を求め、前記所望の遅延時間を得るのに必要な前記遅延時間選択
信号の値を、該所望の遅延時間、前記オフセット量、及
び前記線形係数から求める 遅延時間調整方法。 - 【請求項２】 前記可変遅延回路に入力する２つのクロ
ックの周波数をＣ１、Ｃ２とし、該２つのクロックに対
応する前記遅延時間選択信号の値の差をそれぞれΔＣ
１、ΔＣ２とし、前記所望の遅延時間をＴｄとしたと
き、 前記線形係数ｋを、 ｋ＝（Ｃ２−Ｃ１）／（ΔＣ２−ΔＣ１）で求め、 前記オフセット量Ｔoffを、 Ｔoff＝（Ｃ２・ΔＣ１−Ｃ１・ΔＣ２）／（ΔＣ２−
ΔＣ１）で求め、 前記所望の遅延時間を得るのに必要な前記遅延時間選択
信号の値Ｔｓを、 Ｔｓ＝(Ｔｄ−Ｔoff)／ｋで求める請求項１記載の遅延
時間調整方法。 - 【請求項３】 遅延時間の変更が可能な可変遅延回路の
遅延時間を所望の値に設定する遅延時間調整回路であっ
て、 発振周波数がそれぞれ異なる既知のクロックを出力する
複数の発振器と、 前記複数の発振器から出力されるクロックのいずれか１
つを選択して出力するクロック選択回路と、 前記クロック選択回路から出力されるクロックまたは被
遅延信号である基準信号のいずれか一方を選択して出力
する選択回路と、 前記可変遅延回路の遅延時間を設定するための信号であ
る遅延時間選択信号の差を、前記可変遅延回路に入力さ
れる前記クロック毎に求めるための変化量検出回路と、 前記クロック選択回路、前記選択回路、及び前記変化量
検出回路をそれぞれ制御し、前記複数のクロックを前記
可変遅延回路に順次入力させ、前記クロック毎に、前記
遅延時間選択信号を変えることで前記可変遅延回路の遅
延時間を順次増大させ、前記可変遅延回路から出力され
る遅延信号と前記クロックとの位相差が複数の所定値に
なるときの前記遅延時間選択信号の値をそれぞれ記録
し、前記クロックの周波数の差と前記遅延時間選択信号
の値の差から前記遅延時間選択信号に対する前記可変遅
延回路の遅延時間の線形性を示す線形係数を求め、前記
クロックの周波数と前記遅延時間選択信号の値の差から
前記可変遅延回路が有する前記遅延時間選択信号に対す
るオフセット量を求め、前記所望の遅延時間を得るのに
必要な前記遅延時間選択信号の値を、該所望の遅延時
間、前記オフセット量、及び前記線形係数から求めるコ
ントローラと、を有する遅延時間調整回路。 - 【請求項４】 前記変化量検出回路は、 前記可変遅延回路から出力される遅延信号がデータ入力
端子に入力され、前記クロック選択回路から出力される
クロックがクロック入力端子に入力されるＤフリップフ
ロップである請求項３記載の遅延時間調整回路。 - 【請求項５】 前記可変遅延回路に入力される２つのク
ロックの周波数をＣ １、Ｃ２とし、該２つのクロックに対応する前記遅延時
間選択信号の値の差をそれぞれΔＣ１、ΔＣ２とし、前
記所望の遅延時間をＴｄとしたとき、 前記コントローラは、 前記線形係数ｋを、 ｋ＝（Ｃ２−Ｃ１）／（ΔＣ２−ΔＣ１）で求め、 前記オフセット量Ｔoffを、 Ｔoff＝（Ｃ２・ΔＣ１−Ｃ１・ΔＣ２）／（ΔＣ２−
ΔＣ１）で求め、 前記所望の遅延時間を得るのに必要な前記遅延時間選択
信号の値Ｔｓを、 Ｔｓ＝(Ｔｄ−Ｔoff)／ｋで求める請求項３または４記
載の遅延時間調整回路。 - 【請求項６】 前記可変遅延回路に入力されるパルスの
立ち上がりで出力パルスが立ち上がり、前記可変遅延回
路から出力されるパルスの立ち上がりで出力パルスがリ
セットされるパルス生成回路を有する請求項３乃至５の
いずれか１項記載の遅延時間調整回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14157599A JP3456525B2 (ja) | 1999-05-21 | 1999-05-21 | 遅延時間調整方法及び遅延時間調整回路 |
| US09/573,612 US6373313B1 (en) | 1999-05-21 | 2000-05-19 | Delay time regulation method and delay time regulation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14157599A JP3456525B2 (ja) | 1999-05-21 | 1999-05-21 | 遅延時間調整方法及び遅延時間調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000332584A JP2000332584A (ja) | 2000-11-30 |
| JP3456525B2 true JP3456525B2 (ja) | 2003-10-14 |
Family
ID=15295178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14157599A Expired - Fee Related JP3456525B2 (ja) | 1999-05-21 | 1999-05-21 | 遅延時間調整方法及び遅延時間調整回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6373313B1 (ja) |
| JP (1) | JP3456525B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6735137B2 (en) * | 2001-12-12 | 2004-05-11 | Hynix Semiconductor Inc. | Semiconductor memory device employing temperature detection circuit |
| US6791360B2 (en) * | 2002-09-11 | 2004-09-14 | Sun Microsystems, Inc. | Source synchronous interface using variable digital data delay lines |
| EP1538752A1 (en) * | 2003-11-28 | 2005-06-08 | Freescale Semiconductor, Inc. | Clock pulse generator apparatus with reduced jitter clock phase |
| US20080007313A1 (en) * | 2006-05-08 | 2008-01-10 | Kevin Chiang | Digital clock generator |
| JP2014186598A (ja) * | 2013-03-25 | 2014-10-02 | Micron Technology Inc | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237224A (en) | 1990-10-11 | 1993-08-17 | International Business Machines Corporation | Variable self-correcting digital delay circuit |
| JPH04373009A (ja) * | 1991-06-21 | 1992-12-25 | Hitachi Ltd | クロック信号の位相調整方法及び電子装置 |
| JPH06268490A (ja) | 1993-03-16 | 1994-09-22 | Fujitsu Ltd | 遅延時間発生装置 |
| JPH07248847A (ja) | 1994-03-11 | 1995-09-26 | Fujitsu Ltd | クロック信号調整方法および装置 |
| JPH07321619A (ja) | 1994-05-30 | 1995-12-08 | Sony Tektronix Corp | パルス信号発生器 |
| JP3850932B2 (ja) | 1996-10-02 | 2006-11-29 | 富士写真フイルム株式会社 | 固体撮像デバイス用の出力回路 |
| DE69802178T2 (de) * | 1998-07-13 | 2006-08-10 | Agilent Technologies, Inc. (n.d.Ges.d.Staates Delaware), Palo Alto | Frequenzgenerierungsschaltung |
-
1999
- 1999-05-21 JP JP14157599A patent/JP3456525B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-19 US US09/573,612 patent/US6373313B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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