JP2000332583A - 遅延信号生成装置および半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 正確な遅延時間を有する遅延信号を生成する
遅延信号生成装置を提供する。 【解決手段】 本発明による遅延信号生成装置１００
が、位相シフト装置７０、シフト信号選択器８０および
選択制御信号供給部９０を備える。位相シフト装置７０
は、複数の位相シフト器（７０ａ、７０ｂ・・・７０
ｎ）を有する。基準信号５４が、複数の位相シフト器
（７０ａ〜７０ｎ）のそれぞれに並列に入力される。複
数の位相シフト器（７０ａ〜７０ｎ）は、基準信号５４
の位相をそれぞれ異なるシフト量だけシフトすることに
より、複数のシフト信号（７２ａ〜７２ｎ）のそれぞれ
を独立して出力することができる。選択制御信号供給部
９０が、複数のシフト信号（７２ａ〜７２ｎ）のうち、
所定のシフト量だけシフトしたシフト信号をシフト信号
選択器８０に選択させる選択制御信号９２を、シフト信
号選択器８０に供給する。シフト信号選択器８０は、選
択制御信号９２に基づいて、所定のシフト量だけ位相が
シフトした特定のシフト信号を選択し、遅延信号７４と
して出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、遅延信号を生成す
る遅延信号生成装置に関し、特に、半導体試験装置にお
いて用いられる遅延信号生成装置に関する。

【０００２】

【従来の技術】近年、高速で動作する半導体デバイスの
開発が盛んに進められている。それに伴い、高速デバイ
スを試験する半導体試験装置に、非常に厳しい動作タイ
ミングの制御が要求されるようになってきている。特
に、被試験デバイスに入力パターン信号を入力するタイ
ミングは、被試験デバイスの入力特性に応じて、基準信
号に対して正確に遅延される必要がある。

【０００３】図１は、基準信号５４を遅延して、所定の
遅延時間を有する遅延信号７４を生成する従来の可変遅
延回路１０を示すブロック図である。可変遅延回路１０
は、微小可変遅延部１２、ゲート段数切替部１４、リニ
アライズメモリ１６、入力端子１８および出力端子２０
を備える。微小可変遅延部１２は、微小遅延素子である
複数の微小可変遅延セル（１２ａ、１２ｂ・・・１２
ｎ）を有し、ゲート段数切替部１４は、遅延量を段階的
に有する遅延素子である複数の可変遅延部（１４ａ、１
４ｂ、１４ｃ・・・１４ｍ）を有する。可変遅延部（１
４ａ、１４ｂ、１４ｃ・・・１４ｍ）のそれぞれは、一
段または複数段のゲート回路およびセレクタを有する。
従来の可変遅延回路１０において、基準信号５４が入力
端子１８より入力され、所定の時間遅延された遅延信号
７４が出力端子２０より出力される。

【０００４】ゲート段数切替部１４は、信号が通過する
ゲートの数を変化することによって、遅延時間を変える
ことができる。各可変遅延部（１４ａ、１４ｂ、１４ｃ
・・・１４ｍ）は、２００ｐｓ（ピコ秒）以上の遅延設
定分解能を有するのが一般的である。微小可変遅延部１
２は、ゲート段数切替部１４におけるゲート一段分の遅
延時間よりもさらに小さな遅延設定分解能を得るために
設けられる。

【０００５】リニアライズメモリ１６は、所定の遅延量
（遅延時間）を生成する遅延素子の組み合わせの遅延デ
ータを、所定のアドレスに格納している。例えば、所定
の遅延時間を生成するために、微小可変遅延セル（１２
ａ、１２ｂ・・・１２ｎ）および可変遅延部（１４ａ、
１４ｂ、１４ｃ・・・１４ｍ）のいくつかを使用する場
合には、リニアライズメモリ１６の対応するビットに”
１”が設定され、使用しない場合にはビットに”０”が
設定される。微小可変遅延セル（１２ａ、１２ｂ・・・
１２ｎ）および可変遅延部（１４ａ、１４ｂ、１４ｃ・
・・１４ｍ）のそれぞれは、リニアライズメモリ１６か
ら送られる遅延データに基づいて、入力された信号を遅
延するか否かを選択する。

【０００６】図２（ａ）は、駆動インピーダンス可変型
の微小可変遅延セル１２ａの回路図である。図中、Ｖ
_ｄｄは正の電源電圧であり、Ｖ_ｓｓは負の電源電圧であ
る。このうち、いずれか一方の電源電圧が、接地電位で
あってもよい。遅延データ端子２６に、リニアライズメ
モリ１６（図１参照）から、遅延データが供給される。
この微小可変遅延セル１２ａは、遅延データの論理値に
よって、入力信号の遅延時間を変えることができる。遅
延データが論理値”０”であれば、駆動インピーダンス
は低く設定され、遅延データが論理値”１”であれば、
駆動インピーダンスは高く設定される。そのため、遅延
データが論理値”１”であるとき、入力端子２２に入力
される入力信号は、遅延データが論理値”０”であると
きよりも僅かに遅らされて、出力端子２４から出力され
る。図１に示された可変遅延回路１０は、このような微
小可変遅延部１２およびゲート段数切替部１４を設ける
ことによって、おおよそ１０ｐｓから１００ｐｓの遅延
設定分解能を得ている。

【０００７】図２（ｂ）は、負荷容量可変型の微小可変
遅延セル１２ａの回路図である。遅延データ端子２６
に、リニアライズメモリ１６（図１参照）から、遅延デ
ータが供給される。この微小可変遅延セル１２ａは、遅
延データの論理値によって、入力信号の遅延時間を変え
ることができる。遅延データが論理値”１”であれば、
負荷容量が設定される。そのため、遅延データが論理
値”１”であるとき、入力端子２２に入力される入力信
号は、遅延データが論理値”０”であるときよりも僅か
に遅らされて、出力端子２４から出力される。図１に示
された可変遅延回路１０は、このような微小可変遅延部
１２およびゲート段数切替部１４を設けることによっ
て、おおよそ１０ｐｓから１００ｐｓの遅延設定分解能
を得ている。

【０００８】

【発明が解決しようとする課題】図１に示された従来の
可変遅延回路１０は、１０ｐｓ以下の遅延設定分解能お
よび数ｎｓ（ナノ秒）の遅延時間可変範囲を有するよう
に構成されることが可能である。しかしながら、現実に
は、遅延素子の素子特性のばらつきや、遅延素子の自己
発熱量の変動、周囲温度の変動、さらには電源電圧の変
動などによって、遅延素子により実際に与えられる遅延
時間と設計した遅延時間との間に誤差が生じる場合があ
る。

【０００９】図３は、可変遅延回路１０の遅延特性の一
例を示すグラフである。横軸は、可変遅延回路１０にお
いて設定された遅延設定値を表し、縦軸は、可変遅延回
路より得られる実際の遅延量を表す。ライン３０は、可
変遅延回路１０の理想的な遅延特性直線を示す。理想的
な遅延特性直線では、遅延設定値と実際の遅延量とが等
しい。これに対して、ライン３２は、遅延素子の伝搬時
間が過剰な場合の遅延特性直線を示し、ライン３４は、
遅延素子の伝搬時間が過小な場合の遅延特性直線を示
す。

【００１０】ライン３２および３４は、ライン３０に対
して誤差を生じている。この誤差の一つとして、直線の
傾き（ゲイン）誤差がある。さらに、グラフから明らか
なように、ライン３２および３４は、非直線性誤差であ
る不連続部分を有している。これは、可変遅延回路１０
において複数の異なる方式の可変遅延素子が存在してお
り、各方式によって素子特性のばらつきや温度条件の変
化等が結果に与える影響度が必ずしも一致しないからで
ある。

【００１１】このような遅延特性の非直線性を補償する
ために、例えば、全ての遅延素子の設定組合わせにおけ
る遅延時間を予め測定しておき、所望の遅延特性になる
ように遅延素子の並べ替えを行う方法が採られる。測定
されたデータは、リニアライズメモリ１６（図１参照）
に格納され、半導体デバイス（被試験デバイス）の試験
を行う際に利用される。

【００１２】このとき、素子特性のばらつき、温度およ
び電源電圧の変動などの誤差要因を考慮して、あらかじ
め冗長な遅延回路を用意する必要がある。全ての誤差要
因を考慮した場合、通常の半導体素子の特性ばらつきは
±３０％程度生じるので、半導体素子のうちで最も短い
遅延時間と、最も長い遅延時間の比は、１．８６（１３
０／７０）と、ほぼ２倍近い値になる。このため、全て
の条件下で、所定の分解能および可変幅を有する可変遅
延回路１０を構成するためには、多数の冗長回路を用意
する必要があるので、全体として回路量の増加が著しく
なる。さらに、温度、電源電圧の変動によってタイミン
グドリフトが生じるので、タイミング精度の悪化を招
く。

【００１３】そこで本発明は、上記課題を解決すること
のできる遅延信号生成装置を提供することを目的とす
る。この目的は特許請求の範囲における独立項に記載の
特徴の組み合わせにより達成される。また従属項は本発
明の更なる有利な具体例を規定する。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の形態は、基準信号を遅延した遅延信
号を出力する遅延信号生成装置であって、前記基準信号
の位相から、それぞれ異なるシフト量だけ位相がシフト
した複数のシフト信号を出力する位相シフト装置と、複
数の前記シフト信号のうち、所定のシフト量だけ位相が
シフトした前記シフト信号を選択して、前記遅延信号を
出力するシフト信号選択器とを備えることを特徴とする
遅延信号生成装置を提供する。第１の形態による遅延信
号生成装置は、複数のシフト信号から所定のシフト信号
を選択することによって、所定の遅延時間を有する遅延
信号を出力することができる。

【００１５】第１の形態の一つの態様において、遅延信
号生成装置が、複数の前記シフト信号選択器を備え、複
数の前記シフト信号選択器は、複数の前記シフト信号の
うち前記シフト量の異なる複数の前記シフト信号をそれ
ぞれ選択して、異なる遅延時間を有する複数の前記遅延
信号をそれぞれ出力することができる。

【００１６】第１の形態の別の態様において、前記位相
シフト装置は、複数の前記シフト信号選択器毎に設けら
れていてもよい。

【００１７】第１の形態の更に別の態様において、前記
位相シフト装置は、前記基準信号の位相をそれぞれ異な
るシフト量だけシフトすることにより、複数の前記シフ
ト信号のそれぞれを独立して出力する複数の位相シフト
器を有するのが好ましい。

【００１８】第１の形態の更に別の態様において、遅延
信号生成装置が、前記複数のシフト信号のうち、前記所
定のシフト量だけシフトした前記シフト信号を前記シフ
ト信号選択器に選択させる選択制御信号を、前記シフト
信号選択器に供給する選択制御信号供給部を更に備えて
もよい。

【００１９】第１の形態の更に別の態様において、遅延
信号生成装置が、前記複数の位相シフト器のそれぞれが
出力する前記シフト信号の前記シフト量を設定するシフ
ト量設定部を更に前記位相シフト器毎に備えてもよい。

【００２０】第１の形態の更に別の態様において、前記
シフト信号選択器が、前記選択制御信号に基づいて、前
記所定のシフト量だけ位相をシフトした前記シフト信号
を選択するマルチプレクサと、前記マルチプレクサの出
力に基づいて、前記遅延信号を出力するドライバと、前
記マルチプレクサの出力に対して、前記ドライバに供給
される２つの電源電圧Ｖ_ｄｄおよびＶ_ｓｓ（Ｖ_ｄｄ＞Ｖ
_ｓｓ）のほぼ中点の電圧を印加する付加回路を有しても
よい。

【００２１】第１の形態の更に別の態様において、前記
シフト信号選択器が、複数の前記シフト信号のそれぞれ
が入力される複数の伝達ゲートと前記伝達ゲートの出力
を一点に集束する集束部とを含むマルチプレクサと、前
記マルチプレクサの集束部に対して、前記集束部に供給
される２つの電源電圧Ｖ_ｄｄおよびＶ_ｓｓ（Ｖ_ｄｄ＞Ｖ
_ｓｓ）のほぼ中点の電圧を印加する付加回路を有し、前
記マルチプレクサが、前記選択制御信号に基づいて、前
記複数の伝達ゲートの一つだけを導通状態にすることに
よって、前記所定のシフト量だけ位相をシフトした前記
シフト信号を選択してもよい。

【００２２】第１の形態の別の態様において、複数の前
記位相シフト器の出力のそれぞれに対して、２つの電源
電圧Ｖ_ｄｄおよびＶ_ｓｓ（Ｖ_ｄｄ＞Ｖ_ｓｓ）のほぼ中点
の電圧を印加する付加回路が設けられてもよい。

【００２３】第１の形態の更に別の態様において、遅延
信号生成装置が、前記基準信号を所定の時間遅延した基
準遅延信号を出力する基準位相シフト器と、前記遅延信
号のエッジと前記基準遅延信号のエッジのタイミングを
比較して、比較結果を論理値”０”または”１”として
出力するタイミング比較部と、前記タイミング比較部に
おける比較結果に基づいて、前記遅延信号の遅延時間を
測定する測定部とを更に備えてもよい。

【００２４】第１の形態の更に別の態様において、前記
測定部が、所定の周期で、前記タイミング比較部から出
力される前記論理値を平均化した平均値を出力する平均
部と、前記平均値に基づいて、前記遅延信号の遅延時間
と前記基準遅延信号の遅延時間とが等しいか否かを判定
する判定部とを有してもよい。

【００２５】第１の形態の更に別の態様において、前記
判定部は、論理値の前記平均値がほぼ０．５であると
き、前記遅延信号の遅延時間と前記基準遅延信号の遅延
時間とが等しいことを判定してもよい。

【００２６】第１の形態の更に別の態様において、遅延
信号生成装置が、前記判定部における判定結果に基づい
て、前記複数の位相シフト器のそれぞれが出力する前記
シフト信号の前記シフト量を調整するシフト量調整部を
更に前記位相シフト器毎に備えてもよい。

【００２７】第１の形態の更に別の態様において、前記
位相シフト装置が、前記基準信号と同一周期の発振信号
を発振する発振器と、前縁および後縁の少なくとも一方
が前記発振信号の前縁または後縁に同期した参照発振信
号に挿入する挿入パルスを生成して、前記参照発振信号
に挿入するパルス挿入部と、前記基準信号に同期し且つ
前記参照発振信号と同一周期の参照基準信号と、前記挿
入パルスを挿入された前記参照発振信号とに基づいて、
前記発振器において発振される前記発振信号の位相を前
記基準信号の位相から、所定のシフト量だけ位相がシフ
トした前記シフト信号を生成させる遅延位相ロック部と
を有してもよい。

【００２８】第１の形態の更に別の態様において、前記
位相シフト装置が、前記発振信号に同期した同期発振信
号と、前記基準信号に同期し且つ前記同期発振信号と同
一周期の同期基準信号との位相差に基づいて、前記参照
基準信号と前記参照発振信号を出力する位相比較部を更
に有してもよい。

【００２９】また、本発明の第２の形態は、被試験デバ
イスを試験する半導体試験装置であって、前記被試験デ
バイスに入力する入力パターン信号と、前記入力パター
ン信号に基づいて前記被試験デバイスが出力するべき期
待値パターン信号とを、基準信号に同期して発生するパ
ターン発生器と、前記被試験デバイスの入力特性に合わ
せて、前記基準信号の位相から前記入力パターン信号を
所定の時間遅延させた遅延パターン信号を生成する遅延
パターン信号生成器と、前記遅延パターン信号に基づい
て前記被試験デバイスから出力される出力パターン信号
と前記期待値パターン信号とを比較する比較器とを備
え、前記遅延パターン信号生成器が、前記基準信号の位
相から、位相をそれぞれ異なるシフト量だけシフトした
複数のシフト信号を出力する位相シフト装置と、前記複
数のシフト信号のうち、所定のシフト量だけ位相をシフ
トした前記シフト信号を選択して、前記基準信号を遅延
した遅延信号を出力するシフト信号選択器と、前記遅延
信号に基づいて、前記入力パターン信号を前記所定の時
間遅延させた前記遅延パターン信号を出力する遅延パタ
ーン信号出力部とを有することを特徴とする半導体試験
装置を提供する。第２の形態による半導体試験装置は、
正確な遅延時間を有する遅延信号に基づいて遅延パター
ン信号を出力することによって、被試験デバイスを時間
的に高精度に試験することが可能となる。

【００３０】なお上記の発明の概要は、本発明の必要な
特徴の全てを列挙したものではなく、これらの特徴群の
サブコンビネーションも又発明となりうる。

【００３１】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態は特許請求の範囲
にかかる発明を限定するものではなく、又実施形態の中
で説明されている特徴の組み合わせの全てが発明の解決
手段に必須であるとは限らない。

【００３２】図４は、被試験デバイス５０を試験する半
導体試験装置４０のブロック図である。半導体試験装置
４０は、パターン発生器４２、遅延パターン信号生成器
４４、デバイス差込部４６および比較器４８を備える。
試験中、試験対象である被試験デバイス５０は、デバイ
ス差込部４６に差し込まれる。

【００３３】パターン発生器４２が、被試験デバイス５
０に入力する入力パターン信号５２および基準信号５４
を発生して、遅延パターン信号生成器４４に供給する。
入力パターン信号５２は、基準信号５４に同期して発生
される。例えば、被試験デバイス５０がメモリデバイス
であるとき、入力パターン信号５２には、アドレス信
号、データ信号および制御信号などが含まれる。

【００３４】遅延パターン信号生成器４４は、被試験デ
バイス５０の入力特性に合わせて、基準信号５４の位相
から入力パターン信号５２を所定の時間遅延させた遅延
パターン信号５６を生成する。例えば、入力パターン信
号５２にアドレス信号、データ信号および制御信号など
が含まれている場合には、遅延パターン信号生成器４４
が、入力パターン信号５２に含まれるそれぞれの信号
を、それぞれ被試験デバイス５０が要求する所望の時間
だけ遅延する。遅延パターン信号５６は、デバイス差込
部４６を介して、被試験デバイス５０に供給される。

【００３５】被試験デバイス５０は、遅延パターン信号
５６に基づいて、出力パターン信号５８を出力する。被
試験デバイス５０がメモリデバイスであるとき、遅延パ
ターン信号５６に基づいて格納されたデータが出力パタ
ーン信号５８として出力される。また、被試験デバイス
５０が演算装置であれば、遅延パターン信号５６に基づ
いて演算された演算結果が出力パターン信号５８として
出力される。出力パターン信号５８は、比較器４８に入
力される。

【００３６】パターン発生器４２は、入力パターン信号
５２（遅延パターン信号５６）に基づいて被試験デバイ
ス５０が出力するべき期待値パターン信号６０を、基準
信号５４に同期して発生する。この期待値パターン信号
６０は、正常な被試験デバイス５０に出力応答として期
待される信号である。期待値パターン信号６０は、比較
器４８に入力される。

【００３７】比較器４８は、出力パターン信号５８と期
待値パターン信号６０を比較して、被試験デバイス５０
の良否を判定する。具体的には、出力パターン信号５８
と期待値パターン信号６０とが一致していなければ、比
較器４８は、被試験デバイス５０が不良であることを判
定する。

【００３８】図５は、本発明による遅延パターン信号生
成器４４の一実施形態であるブロック図を示す。遅延パ
ターン信号生成器４４は、遅延信号生成装置１００およ
び遅延パターン信号出力部７６を備える。遅延信号生成
装置１００は、位相シフト装置７０およびシフト信号選
択器８０を有する。

【００３９】パターン発生器４２（図示せず）が、入力
パターン信号５２および基準信号５４を発生する。基準
信号５４は、位相シフト装置７０に入力される。位相シ
フト装置７０は、基準信号５４の位相から、位相をそれ
ぞれ異なるシフト量だけシフトした複数のシフト信号
（７２ａ、７２ｂ・・・７２ｎ）をシフト信号選択器８
０に出力する。位相シフト装置７０は、複数のシフト信
号（７２ａ、７２ｂ・・・７２ｎ）を独立して発生する
ことが望ましい。基準信号５４とシフト信号（７２ａ、
７２ｂ・・・７２ｎ）の周期は等しい。シフト信号選択
器８０は、複数のシフト信号（７２ａ、７２ｂ・・・７
２ｎ）のうち、所定のシフト量だけ位相をシフトしたシ
フト信号を選択して、選択したシフト信号を、基準信号
５４を所定の時間遅延した遅延信号７４として出力す
る。この所定のシフト量は、被試験デバイス５０の入力
特性に基づいて、予め設定される。遅延信号７４は、遅
延パターン信号出力部７６に供給される。

【００４０】遅延パターン信号出力部７６は、遅延信号
７４に基づいて、入力パターン信号５２を所定の時間遅
延させた遅延パターン信号５６を出力する。すなわち、
遅延パターン信号出力部７６は、遅延信号７４のタイミ
ングで、入力パターン信号５２を遅延した遅延パターン
信号５６を出力する。この遅延パターン信号５６は、図
４に関して説明したとおり、被試験デバイス５０（図示
せず）に入力される。被試験デバイス５０の試験におい
て、遅延パターン信号生成器４４は、被試験デバイス５
０の入力ピンの数だけ、遅延信号生成装置１００および
遅延パターン信号出力部７６を有するのが好ましい。

【００４１】図６は、基準信号５４を遅延した遅延信号
７４を出力する本発明による遅延信号生成装置１００の
第１実施形態であるブロック図を示す。遅延信号生成装
置１００は、位相シフト装置７０、シフト信号選択器８
０および選択制御信号供給部９０を備える。位相シフト
装置７０は、複数の位相シフト器（７０ａ、７０ｂ・・
・７０ｎ）を有する。複数の位相シフト器（７０ａ、７
０ｂ・・・７０ｎ）は、それぞれ並列に設けられてい
る。

【００４２】基準信号５４が、複数の位相シフト器（７
０ａ〜７０ｎ）のそれぞれに並列に入力される。複数の
位相シフト器（７０ａ〜７０ｎ）は、基準信号５４の位
相をそれぞれ異なるシフト量だけシフトすることによ
り、複数のシフト信号（７２ａ〜７２ｎ）のそれぞれを
独立して出力することができる。位相シフト装置７０
が、基準信号５４のクロック間隔を等間隔に分割した複
数のシフト信号（７２ａ〜７２ｎ）を出力する場合、基
準信号５４の周期をＴ、分解能をΔｔとすると、必要と
される位相シフト器（７０ａ〜７０ｎ）の数（ｋ）は、

【００４３】ｋ＝（Ｔ／Δｔ）＋１ となる。すなわち、少なくともｋ個の位相シフト器（７
０ａ〜７０ｎ）を用意すれば、分解能Δｔのｋ相のシフ
ト信号（７２ａ〜７２ｎ）を生成することが可能とな
る。ｋ相のシフト信号（７２ａ〜７２ｎ）がシフト信号
選択器８０に入力される。

【００４４】選択制御信号供給部９０が、複数（ｋ相）
のシフト信号（７２ａ〜７２ｎ）のうち、所定のシフト
量だけシフトしたシフト信号をシフト信号選択器８０に
選択させる選択制御信号９２を、シフト信号選択器８０
に供給する。遅延信号生成装置１００が半導体試験装置
４０（図４を参照）において用いられる場合、選択制御
信号供給部９０は、被試験デバイス５０に入力パターン
信号５２を供給するタイミングに基づいて、選択制御信
号９２を出力する。シフト信号選択器８０は、選択制御
信号９２に基づいて、所定のシフト量だけ位相がシフト
した特定のシフト信号を選択し、遅延信号７４として出
力する。

【００４５】図７は、基準信号５４とｋ相シフト信号
（７２ａ〜７２ｎ）とのタイミングを示すタイミングチ
ャートである。基準信号５４の周期は、Ｔであり、基準
信号５４とｋ相シフト信号（７２ａ〜７２ｎ）との周期
は同一である。図６を参照して、この例においては、位
相シフト器７０ａは、基準信号５４と同期したシフト信
号７２ａを出力する。また、位相シフト器７０ｂは、基
準信号５４（シフト信号７２ａ）の位相からΔｔだけ位
相が遅れた（シフトした）シフト信号７２ｂを出力す
る。図示されるように、位相シフト信号７２ｃは、基準
信号５４の位相からΔ２ｔだけ位相が遅れた信号であ
り、位相シフト信号７２ｄは、基準信号５４の位相から
Δ３ｔだけ位相が遅れた信号である。位相比較器７０ｎ
が出力する位相シフト信号７２ｎは、基準信号５４の位
相から（ｋ−１）Δｔだけ位相が遅れた信号である。以
上のように、位相シフト装置７０は、基準信号５４を所
定の分解能ずつ等間隔に遅らせたｋ相のシフト信号（７
２ａ〜７２ｎ）を出力することができる。

【００４６】図６および７において、位相シフト装置７
０が、ｋ相のシフト信号（７２ａ〜７２ｎ）を出力する
例について説明したが、位相シフト装置７０は、任意の
遅延時間を有するシフト信号（７２ａ〜７２ｎ）を出力
することも可能である。

【００４７】図８は、基準信号５４の位相から、所定の
シフト量だけ位相がシフトしたシフト信号７２ａを出力
する位相シフト器７０ａの一実施例を示すブロック図で
ある。図６において、複数の位相シフト器（７０ａ〜７
０ｎ）が示されているが、図８においては、複数の位相
シフト器（７０ａ〜７０ｎ）を代表して、位相シフト器
７０ａについて説明する。図７においては、位相シフト
器７０ａが基準信号５４と同期したシフト信号７２ａを
出力しているが、以下の実施例においては、位相シフト
器７０ａが、任意のシフト量を有するシフト信号７２ａ
を発生することができる。位相シフト器７０ａは、発振
器１１０、位相比較部１１２、パルス挿入部１１４、位
相制御部１１６、および遅延位相ロック部１１８を備
え、遅延位相ロック部１１８は、減算回路１２０および
位相シフト部１２２を有する。

【００４８】基準信号５４が、位相比較部１１２および
位相制御部１１６に入力される。発振器１１０は、基準
信号５４と同一周期の発振信号１２６を発振することが
できる。位相比較部１１２は、基準信号５４と発振信号
１２６の位相を比較し、基準信号５４と発振信号１２６
の位相差に基づいて、参照基準信号１２４および参照発
振信号１２８をそれぞれ出力する。参照基準信号１２４
は、基準信号５４に同期し且つ参照発振信号１２８と同
一の周期を有する。参照発振信号１２８は、その前縁お
よび後縁の少なくとも一方が、発振信号１２６の前縁ま
たは後縁に同期している。参照発振信号１２８は、パル
ス挿入部１１４に供給される。

【００４９】位相制御部１１６は、基準信号５４を受け
取って、挿入パルスを、参照発振信号１２８の複数サイ
クル中のどのサイクルに挿入するかを定める位相制御信
号１３８を生成する。位相制御部１１６は、挿入パルス
を、参照発振信号１２８の複数サイクル中に時系列に拡
散して挿入するように位相制御信号１３８を生成するこ
とが望ましい。パルス挿入部１１４は、参照発振信号１
２８に挿入する挿入パルスを生成して、位相制御信号１
３８により定められた参照発振信号１２８のサイクルに
挿入パルスを挿入する。この挿入パルスは、参照発振信
号１２８の後縁から次の参照発振信号１２８の前縁の間
に挿入される。

【００５０】遅延位相ロック部１１８は、参照基準信号
１２４と、挿入パルスを挿入された参照発振信号１３０
とに基づいて、発振器１１０において発振される発振信
号１２６の位相を基準信号５４の位相に対して遅らせ
て、基準信号５４を所定時間だけ遅延したシフト信号７
２ａを発振器１１０で生成させる。具体的には、遅延位
相ロック部１１８は、参照発振信号１２８の複数サイク
ル中に挿入パルスが挿入された挿入数と、挿入パルスの
パルス幅に基づいて、発振器１１０において発振される
発振信号１２６の位相を遅延させることができる。その
ための構成として、この実施例においては、遅延位相ロ
ック部１１８は、減算回路１２０および位相シフト部１
２２を有する。減算回路１２０は、基準信号５４のパル
ス列の電位から、挿入パルスを挿入された参照発振信号
１３０のパルス列の電位を減算して平均した減算結果１
３４を出力することができる。

【００５１】平均した減算結果１３４が０であれば、発
振器１１０の発振する発振信号１２６が、基準信号５４
に対して所定（所望）の時間遅延したシフト信号７２ａ
であることが示され、一方、減算結果１３４が０でなけ
れば、発振信号１２６が、基準信号５４に対して未だ所
定の遅延時間を有していないことが示される。位相シフ
ト部１２２は、減算回路１２０の減算結果が０となるよ
うに、発振器１１０の発振周波数を調整する。すなわ
ち、位相シフト部１２２は、発振器１１０の発振周波数
を調整することによって、減算回路１２０の減算結果１
３４が０になるまで、発振信号１２６の位相をシフトさ
せ、参照発振信号１３０のパルス幅を調整する。

【００５２】発振器１１０が電源電圧に応じて発振周波
数を変化させるとき、位相シフト部１２２は、減算回路
１２０の減算結果１３４の平均値に基づいて、発振器１
１０の電源電圧を調整する制御遅延信号１３６を出力し
て、発振信号１２６の位相シフト量を発振器１１０に調
整させることができる。発振器１１０が、複数の電子回
路とともに単一チップ上に構成されているとき、減算結
果１３４の平均値に基づいて調整された電源電圧を、複
数の電子回路にも供給する電源電圧供給部（図示せず）
が設けられるのが好ましい。調整された電源電圧を同一
チップ上の他の電子回路にも供給することによって、全
体の温度ドリフト、電源変動によるタイミング誤差を補
償することが可能となる。

【００５３】また、発振器１１０は、制御電圧に応じて
発振周波数が変化する電圧制御型発振器であってもよ
い。例えば、発振器１１０は、複数の電圧制御型可変遅
延セルをリング状に接続したリング発振器であってよ
い。このとき、位相シフト部１２２は、減算回路１２０
における減算結果１３４の平均値に基づいて、発振器１
１０の制御電圧を調整する制御遅延信号１３６を出力し
て、発振信号１２６の位相シフト量を発振器１１０に調
整させることができる。

【００５４】以上のように、図８に示される位相シフト
器７０ａにおいて、減算回路１２０の減算結果１３４が
０になるとき、すなわち、所定サイクル中の基準信号５
４のパルス幅の長さの和と、パルスを挿入された参照発
振信号１３０のパルス幅の長さの和とが等しくなったと
き、発振器１１０が所定の遅延時間を有するシフト信号
７２ａを発振する。このときの各構成の状態をロックす
ることによって、発振器１１０は、所定の遅延時間を有
するシフト信号７２ａを発振し続けることが可能とな
る。

【００５５】図９は、基準信号５４の位相から、所定の
シフト量だけ位相がシフトしたシフト信号７２ａを出力
する位相シフト器７０ａの一実施例を示す回路構成図で
あり、図８におけるブロック図を回路的に示す。図９に
おいて、図８における符号と同一の符号を付した構成
は、図８において対応する構成と同一または同様の機能
および動作を実現する。図９に示される位相シフト器７
０ａは、発振器１１０、位相比較部１１２、パルス挿入
部１１４、位相制御部１１６、遅延位相ロック部１１
８、制御電圧供給部２００、同期基準信号生成部１４
０、同期発振信号生成部１４２、ＯＲゲート１７２およ
びドライバ２０２、２０４を備える。本実施例におい
て、発振器１１０は、複数の電圧制御型可変遅延セルを
リング状に接続したリング発振器であり、基準信号５４
と同一周期の発振信号１２６を発振することができる。

【００５６】同期基準信号生成部１４０は、入力される
基準信号５４に基づいて、基準信号５４に同期した同期
基準信号１８２を出力する。同様に、同期発振信号生成
部１４２は、発振信号１２６に基づいて、発振信号１２
６に同期した同期発振信号１８６を出力する。同期基準
信号１８２および同期発振信号１８６は、同一の周期を
有する。本実施例においては、同期基準信号生成部１４
０および同期発振信号生成部１４２は、ともに入力信号
を１／８分周する８分周器である。しかしながら、同期
基準信号生成部１４０および同期発振信号生成部１４２
は、８分周器に限られず、１／４分周する４分周器、１
／２分周する２分周器、さらには１／１分周する１分周
器などであってもよい。１分周器は、バッファであって
もよい。ここで、同期発振信号生成部１４２は、後に挿
入パルス１９４を、参照発振信号１９０の後縁と次の前
縁の間の時間、すなわち、参照発振信号１９０の論理
値”０”の時間に挿入するために、論理値”０”の時間
幅を広げるために設けられる。したがって、発振信号１
２６の論理値”０”の時間幅に挿入パルス１９４を挿入
することが可能であれば、同期発振信号生成部１４２
は、単なるバッファであってよく、また、設けられなく
てもよい。

【００５７】位相比較部１１２は、ＦＦ（フリップフロ
ップ）１４４、１４６を有し、パルス挿入部１１４は、
ＦＦ（フリップフロップ）１６４、１６６、ＡＮＤゲー
ト１６８およびＯＲゲート１７０を有する。ここで、発
振器１１０は、位相比較部１１２およびパルス挿入部１
１４などの複数の電子回路とともに、単一チップ上に構
成されてもよい。

【００５８】位相制御部１１６は、パルス挿入設定レジ
スタ１４８、カウンタ１５０、複数の変化点検出部１５
２、複数のＡＮＤゲート１５８、ＯＲゲート１６０、お
よびＦＦ（フリップフロップ）１６２を有する。カウン
タ１５０は、Ｍビット（Ｍは自然数）のカウンタであ
り、この実施例においては最下位ビットＣＯＵＮＴ０か
ら最上位ビットＣＯＵＮＴ１１までの１２ビットのカウ
ンタである。一方、パルス挿入設定レジスタ１４８は、
パルス挿入部１１４において挿入される挿入パルスの挿
入数を記憶する（Ｍ＋１）ビットのレジスタであり、こ
の実施例においては最下位ビットＲＥＧ０から最上位ビ
ットＲＥＧ１２までの１３ビットのレジスタである。

【００５９】変化点検出部１５２は、ＦＦ（フリップフ
ロップ）１５４とＡＮＤゲート１５６を有し、カウンタ
１５０のビットの変化点を検出することができる。この
実施例においては、変化点検出部１５２は、カウンタ１
５０のＣＯＵＮＴ１からＣＯＵＮＴ１１までのビットに
設けられている。ＡＮＤゲート１５８は、パルス挿入レ
ジスタ１４８の（Ｍ−ｎ＋１）（ｎは自然数）番目のビ
ットに対応するレジスタ値と、カウンタ１５０のｎ番目
のビットに対応する変化点検出部１５２の出力値との論
理積をとる。ＣＯＵＮＴ０のビットについては、変化点
検出部１５２が設けられていないので、対応するＡＮＤ
ゲート１５８は、ＣＯＵＮＴ０の出力値とＲＥＧ１１の
レジスタ値との論理積をとる。

【００６０】すなわち、図示される構成においては、Ｒ
ＥＧ０とＣＯＵＮＴ１１、ＲＥＧ１とＣＯＵＮＴ１０、
ＲＥＧ２とＣＯＵＮＴ９、ＲＥＧ３とＣＯＵＮＴ８、Ｒ
ＥＧ４とＣＯＵＮＴ７、ＲＥＧ５とＣＯＵＮＴ６、ＲＥ
Ｇ６とＣＯＵＮＴ５、ＲＥＧ７とＣＯＵＮＴ４、ＲＥＧ
８とＣＯＵＮＴ３、ＲＥＧ９とＣＯＵＮＴ２、ＲＥＧ１
０とＣＯＵＮＴ１、およびＲＥＧ１１とＣＯＵＮＴ０の
ビットとが、それぞれ対応づけられる。ＯＲゲート１６
０は、複数のＡＮＤゲート１５８の出力値と、ＲＥＧ１
２のビットの論理和をとる。ＯＲゲート１６０の出力は
ＦＦ１６２に供給され、ＦＦ１６２は、挿入パルスを挿
入するタイミングを定める位相制御信号１３８を、パル
ス挿入部１１４に供給する。

【００６１】遅延位相ロック部１１８は、減算回路１２
０および位相シフト部１２２を有し、減算回路１２０
は、減算部１７８およびフィルタ１８０を有する。減算
部１７８は、２つの入力の減算演算を行い、フィルタ１
８０は、減算結果を平均化した電圧値を位相シフト部１
２２に供給する。位相シフト部１２２は、制御電圧供給
部２００の制御電圧を調整することによって、発振信号
１２６の位相を調整する。

【００６２】以下に、シフト信号７２ａを生成する各構
成の動作について説明する。

【００６３】基準信号５４が同期基準信号生成部１４０
で１／８分周され、基準信号５４に同期し且つ１／８分
周された同期基準信号１８２が、ＦＦ１４４のクロック
入力に入力される。一方、発振器１１０が、基準信号５
４と同一周期の発振信号１２６を発振する。発振信号１
２６は、同期発振信号生成部１４２で１／８分周され、
発振信号１２６に同期し且つ１／８分周された同期発振
信号１８６が、ＦＦ１４６のクロック入力に入力され
る。同期基準信号１８２および同期発振信号１８６は、
同一の周期を有する。

【００６４】この実施例においては、基準信号５４およ
び発振信号１２６のそれぞれが、同期基準信号生成部１
４０および９４により１／８分周されているが、他の実
施例においては、他の分周比で分周されてもよく、ま
た、分周されなくてもよい。本実施例において、「同期
基準信号」とは、その前縁が基準信号５４の前縁に同期
したクロックを意味し、「同期発振信号」とは、その前
縁が発振信号１２６の前縁に同期したクロックを意味す
る。例えば、同期基準信号生成部１４０および９４を設
けない他の実施例においては、同期基準信号１８２は、
基準信号５４そのものであってもよく、また、同期発振
信号１８６は、発振信号１２６そのものであってもよ
い。

【００６５】同期基準信号１８２を反転した反転同期基
準信号１８４が、ＦＦ１４４およびＦＦ１４６のＲ（リ
セット）入力に入力される。ＦＦ１４４およびＦＦ１４
６は、反転同期基準信号１８４の前縁により（すなわ
ち、同期基準信号１８２の後縁のタイミングで）リセッ
トされる。そのため、同期発振信号１８６と同期基準信
号１８２の後縁が合わせられる。このように、位相比較
部１１２が、同期発振信号１８６と同期基準信号１８２
の位相差に基づいて、後縁を合わされた参照基準信号１
８８と参照発振信号１９０を出力する。具体的には、Ｆ
Ｆ１４４は、参照基準信号１８８を出力し、ＦＦ１４６
は、同期基準信号１８２と同期発振信号１８６の位相差
に応じてパルス幅を短くされた参照発振信号１９０を出
力する。この例において、同期基準信号１８２と参照基
準信号１８８とは、同じパルス列である。

【００６６】別の実施例においては、同期発振信号１８
６と同期基準信号１８２の後縁は、同期基準信号１８２
の後縁のタイミングとは異なる別のタイミングで合わさ
れてもよい。いずれにしても、位相比較部１１２は、同
期発振信号１８６と同期基準信号１８２の位相差に基づ
いて、後縁を合わされた参照基準信号１８８と参照発振
信号１９０を出力するのが好ましい。

【００６７】パルス挿入設定レジスタ１４８は、パルス
挿入部１１４において挿入する挿入パルスの挿入数を記
憶する。すなわち、パルス挿入設定レジスタ１４８は、
４０９６サイクル（１２ビット）の参照発振信号１９０
に挿入パルスをいくつ挿入するかを予め格納しておく。
後述するが、パルス挿入設定レジスタ１４８に格納され
た挿入パルスの挿入数によって、基準信号５４の位相に
対するシフト信号７２ａの位相のシフト量が設定され
る。

【００６８】カウンタ１５０は、１２ビットカウンタで
あり、１／８分周された同期基準信号１８２に基づい
て、出力値を増加させる。ＣＯＵＮＴ１からＣＯＵＮＴ
１１の出力は、それぞれに設けられる変化点検出部１５
２（図９においては、ＣＯＵＮＴ１１に対して設けられ
た変化点検出部１５２のみを図示している）に供給され
る。この実施例において、変化点検出部１５２は、ＣＯ
ＵＮＴ０の出力の後段には設けられていないが、別の実
施例では設けられてもよい。

【００６９】変化点検出部１５２は、カウンタ１５０の
ビットの変化点を検出することができる。変化点検出部
１５２は、前述したとおりＣＯＵＮＴ１からＣＯＵＮＴ
１１の後段にそれぞれ設けられており、代表してＣＯＵ
ＮＴ１１の後段に設けられた変化点検出部１５２の動作
について説明する。

【００７０】ＣＯＵＮＴ１１の出力が、ＦＦ１５４のデ
ータ入力に入力される。ＦＦ１５４のクロック入力に
は、１／８分周された同期基準信号１８２が入力され
る。ＦＦ１５４の出力は、反転されてＡＮＤゲート１５
６の一方の入力端子に入力される。ＡＮＤゲートの他方
の入力端子には、ＣＯＵＮＴ１１の出力が入力される。
したがって、同期基準信号１８２に基づいてＣＯＵＮＴ
１１の出力が論理値”０”から論理値”１”に変化する
とき、ＡＮＤゲート１５６は、論理値”１”を出力す
る。ＣＯＵＮＴ１からＣＯＵＮＴ１０の後段に設けられ
る変化点検出部１５２についても、上記と同様の動作を
行う。

【００７１】図示される位相制御部１１６の構成におい
ては、ＣＯＵＮＴ０の後段に変化点検出部１５２が設け
られていない。これは、変化点検出部１５２が、カウン
タ１５０のビットの出力値が切り替わった変化点のみを
検出するので、論理値”０”と”１”とが交互に出力と
して現れるＣＯＵＮＴ０に対して、変化点検出部を敢え
て構成として設ける必要がないからである。したがっ
て、ＣＯＵＮＴ０の後段には、既に変化点検出部が設け
られていると言うことも可能である。しかしながら、Ｃ
ＯＵＮＴ１からＣＯＵＮＴ１１と同様に、ＣＯＵＮＴ０
の後段にも、変化点検出部１５２を物理的な構成として
設けてもよい。

【００７２】パルス挿入部１１４において挿入パルスを
複数サイクル（本実施例では、４０９６サイクル（１２
ビット））中にまとめて挿入すると、電源および出力信
号に低周波のリップルが生じることがある。そのため、
挿入パルスは、参照発振信号１９０の複数サイクル中に
時系列に拡散して挿入されることが望ましい。

【００７３】挿入パルスを参照発振信号１９０の複数サ
イクル中に時系列に拡散して挿入するために、前述した
ように、位相制御部１１６においてＡＮＤゲート１５８
は、パルス挿入レジスタ１４８の（Ｍ−ｎ＋１）（ｎは
自然数）番目のビットに対応するレジスタ値と、カウン
タ１５０のｎ番目のビットに対応する変化点検出部１５
２の出力値との論理積をとる。すなわち、各ＡＮＤゲー
ト１５８の一方の入力には、パルス挿入設定レジスタ１
４８のＲＥＧ（１２−ｎ）（ｎ：１≦ｎ≦１２）の出力
が入力され、他方の入力には、カウンタ１５０のＣＯＵ
ＮＴ（ｎ−１）に対応する変化点検出部１５２の出力、
またはＣＯＵＮＴ０の出力が入力される。ＲＥＧ（１２
−ｎ）の出力、およびＣＯＵＮＴ（ｎ−１）に対応する
変化点検出部１５２の出力またはＣＯＵＮＴ０の出力が
それぞれ論理値”１”をとれば、対応するのＡＮＤゲー
ト１５８は、論理値”１”を出力する。

【００７４】全てのＡＮＤゲート１５８の出力は、ＯＲ
ゲート１６０に入力される。また、ＲＥＧ１２のビット
の出力は、ＯＲゲート１６０に入力される。この実施例
において、４０９６サイクル中に４０９６個（#1000000
000000）の挿入パルスを挿入するときには、ＲＥＧ１２
のレジスタ値は”１”となる。ＯＲゲート１６０は、全
てのＡＮＤゲート１５８の出力とＲＥＧ１２のレジスタ
値との論理和をとり、その論理和を、後段のＦＦ１６２
のデータ入力に出力する。この構成により定められる挿
入パルスを挿入するタイミングについては、図１３に関
連して詳述する。

【００７５】ＦＦ１６２のクロック入力には、１／８分
周された同期基準信号１８２が入力される。また、ＦＦ
１６２のＲ（リセット）入力には、同期基準信号１８２
を反転した反転同期基準信号１８４が入力される。ＦＦ
１６２は、同期基準信号１８２、反転同期基準信号１８
４およびＯＲゲート１６０の出力に基づいて、挿入パル
スを挿入する参照発振信号１９０のサイクルを定める位
相制御信号１３８をパルス挿入部１１４に出力する。

【００７６】位相制御信号１３８は、ＦＦ１６４のデー
タ入力に入力され、ＦＦ１６４により出力されるデータ
は、ＦＦ１６６のデータ入力に入力される。ＦＦ１６４
およびＦＦ１６６のクロック入力には、２６６ＭＨｚの
基準信号５４が入力され、ＦＦ１６４およびＦＦ１６６
はともに、基準信号５４により動作される。ＦＦ１６６
により出力されるデータは、ＡＮＤゲート１６８の一方
の入力端子に入力される。ＡＮＤゲート１６８の他方の
入力端子には、反転された位相制御信号１３８が入力さ
れる。

【００７７】ＡＮＤゲート１６８は、反転された位相制
御信号１３８と、ＦＦ１６６の出力データとの論理積を
とり、挿入パルス１９４を出力する。パルス挿入部１１
４が以上の構成をとることにより、挿入パルス１９４
は、参照発振信号１９０の後縁から参照発振信号の次の
前縁の間に挿入されることが可能となる。具体的には、
ＡＮＤゲート１６８は、参照発振信号１９０の後縁のタ
イミングで立上がり、２６６ＭＨｚの基準信号５４の２
周期分だけ論理値”１”を維持してそれから立ち下がる
挿入パルス１９４を出力する。

【００７８】ＯＲゲート１７０は、参照発振信号１９０
と挿入パルス１９４の論理和をとり、参照発振信号１９
０に挿入パルス１９４を挿入する。ＯＲゲート１７０
は、挿入パルス１９４が挿入された参照発振信号１９６
をドライバ２０４に出力する。ドライバ２０４は、参照
発振信号１９６を差動で減算部１７８に出力する。同様
に、参照基準信号１８８が、ＯＲゲート１７２に供給さ
れ、ＯＲゲート１７２は、参照基準信号１９２をドライ
バ２０２に出力する。ここで、参照基準信号１８８と参
照基準信号１９２とは、同じパルス列である。ドライバ
２０２は、参照基準信号１９２を差動で減算部１７８に
出力する。

【００７９】減算部１７８は、参照基準信号１９２のパ
ルス列の電位から、挿入パルス１９４を挿入された参照
発振信号１９６のパルス列の電位を減算する。減算した
減算結果１９８は、フィルタ１８０でフィルタ処理さ
れ、平均化される。フィルタ１８０は、平均化された減
算結果１３４を位相シフト部１２２に出力する。平均化
された減算結果１３４の値は、基準信号５４と発振信号
１２６との位相差、挿入パルス１９４のパルス幅および
挿入数に関連する。

【００８０】減算結果１３４が０であることは、基準信
号５４の位相に対して、シフト信号７２ａ（発振信号１
２６）の位相が所望（所定）のシフト量を有することを
示す。すなわち、シフト信号７２ａが、基準信号５４か
ら所定時間遅延していることが示される。一方、減算結
果１３４が０でなければ、シフト信号７２ａは所望の遅
延時間を有しておらず、発振器１１０の発振周波数を変
更して、発振信号１９６のシフト量を調整する必要があ
る。位相シフト部１２２は、減算結果１３４に基づい
て、制御電圧供給部２００の制御電圧を調整する制御遅
延信号１３６を生成する。制御電圧供給部２００は、制
御遅延信号１３６に基づいて、発振器１１０に供給する
制御電圧を調整し、発振信号１２６の周波数を調整す
る。遅延位相ロック部１１８は、減算結果１３４が０に
なるまで制御電圧の調整を行い、減算結果１３４が０に
なったときの各構成の状態をロックする。このようにし
て、所定の遅延時間を有するシフト信号７２ａを生成す
ることが可能となる。

【００８１】図１０（ａ）は、電圧制御型の発振器１１
０を構成する電圧制御型可変遅延セル１１０ａを示す。
電圧制御型可変遅延セル１１０ａは、入力端子２６０、
出力端子２６２、制御端子２６４および２６６を備え
る。

【００８２】図１０（ｂ）は、電圧制御型の発振器１１
０を構成する電圧制御型可変遅延セル１１０ａの一例を
示す。図中、Ｖ_ｄｄは、正の電源電圧であり、Ｖ
_ｓｓは、負の電源電圧である。制御端子２６４には、遅
延制御信号１３６ｂが入力され、制御端子２６６には、
遅延制御信号１３６ａが入力される。遅延制御信号１３
６ａおよび１３６ｂは、図９において示された遅延制御
信号１３６に相当する。遅延制御信号１３６ｂは、制御
電圧Ｖｐを有し、遅延制御信号１３６ａは、制御電圧Ｖ
ｎを有する。

【００８３】電圧制御型可変遅延セル１１０ａは、遅延
制御信号１３６ａによる制御電圧Ｖｎおよび遅延制御信
号１３６ｂによる制御電圧Ｖｐに基づいて、遅延量を変
化させる。制御電圧Ｖｎが大きい正電圧であり、制御電
圧Ｖｐが大きい負電圧である場合には、電圧制御型可変
遅延セル１１０ａを通過する信号の遅延時間は短くな
る、逆に、制御電圧Ｖｎが小さい正電圧であり、制御電
圧Ｖｐが小さい負電圧である場合には、電圧制御型可変
遅延セル１１０ａを通過する信号の遅延時間は長くな
る。

【００８４】図１０（ｃ）は、電圧制御型の発振器１１
０を構成する電圧制御型可変遅延セル１１０ｂの別の例
を示す。図中、Ｖ_ｄｄは、正の電源電圧であり、Ｖ_ｓｓ
は、負の電源電圧である。制御端子２６４には、遅延制
御信号１３６ｂが入力され、制御端子２６６には、遅延
制御信号１３６ａが入力される。遅延制御信号１３６ｂ
は、制御電圧Ｖｐを有し、遅延制御信号１３６ａは、制
御電圧Ｖｎを有する。

【００８５】電圧制御型可変遅延セル１１０ｂは、遅延
制御信号１３６ａによる制御電圧Ｖｎおよび遅延制御信
号１３６ｂによる制御電圧Ｖｐに基づいて、遅延量を変
化させる。制御電圧Ｖｎが大きい正電圧であり、制御電
圧Ｖｐが大きい負電圧である場合には、電圧制御型可変
遅延セル１１０ｂを通過する信号の遅延時間は短くな
る。逆に、制御電圧Ｖｎが小さい正電圧であり、制御電
圧Ｖｐが小さい負電圧である場合には、電圧制御型可変
遅延セル１１０ｂを通過する信号の遅延時間は長くな
る。

【００８６】図１１（ａ）は、図９に示された位相シフ
ト器７０ａの一部の構成の他の実施例を示す。図中、位
相比較部１１２、パルス挿入部１１４、減算回路１２０
および位相シフト部１２２が示されている。位相比較部
１１２は、ＦＦ２７０、２７２、ＡＮＤゲート２７４お
よび遅延素子２７６を有し、減算回路１２０は、ＦＥＴ
２７８、２８０およびコンデンサ２８２を有する。位相
シフト部１２２は、差動増幅器２８４、２８６および電
圧制御型可変遅延セル２８８を有する。図中、Ｖ_ｄｄは
正の電源電圧であり、Ｖ_ｓｓは負の電源電圧である。ま
た、Ｖ_ｃはＶ_{ｄ ｄ}とＶ_ｓｓの中点電圧である。

【００８７】同期基準信号１８２が、ＦＦ２７０のクロ
ック入力に入力され、同期発振信号１８６が、ＦＦ２７
２のクロック入力に入力される。ＦＦ２７０は、同期基
準信号１８２の前縁を受けると、同期基準信号１８２の
前縁に同期した参照基準信号１８８を出力Ｑから出力
し、同様に、ＦＦ２７２は、同期発振信号１８６の前縁
を受けると、同期発振信号１８６の前縁に同期した参照
発振信号１９０を出力Ｑから出力する。参照基準信号１
８８および参照発振信号１９０は、ＡＮＤゲート２７４
に入力され、参照基準信号１８８および参照発振信号１
９０の論理値がともに”１”になったとき、ＡＮＤゲー
ト２７４が論理値”１”のリセット信号２７５を出力す
る。リセット信号２７５は、遅延素子２７６で所定時間
遅延され、ＦＦ２７０および２７２のＲ（リセット）入
力に入力される。ＦＦ２７０および２７２は、リセット
信号２７５を受けると、参照基準信号１８８および参照
発振信号１９０の論理値を”０”に切り換える。このよ
うにして、参照基準信号１８８および参照発振信号１９
０の後縁が、合わせられる。

【００８８】ＦＦ２７０は、参照基準信号１８８を反転
した反転参照基準信号１８９を、反転出力ＱからＦＥＴ
２７８に出力する。また、後縁を合わせられた参照発振
信号１９０が、パルス挿入部１１４に入力される。パル
ス挿入部１１４は、図９に関連して説明したように、参
照発振信号１９０に挿入パルスを挿入する。パルス挿入
部１１４は、挿入パルスが挿入された参照発振信号１９
６を、ＦＥＴ２８０に出力する。

【００８９】ＦＥＴ２７８は、反転参照基準信号１８９
の論理値”０”でゲートを開き、正電位Ｖ_ｄｄをコンデ
ンサ２８２に供給する。また、ＦＥＴ２８０は、挿入パ
ルスが挿入された参照発振信号１９６の論理値”１”で
ゲートを開き、負電位Ｖ_ｓｓをコンデンサ２８２に供給
する。コンデンサ２８２は、電源電圧Ｖ_ｄｄおよびＶ
_ｓｓに基づいて供給される電荷を平均化する。

【００９０】参照発振信号１９６のパルス幅が、参照基
準信号１８８のパルス幅（すなわち、反転参照基準信号
１８９の論理値”０”の期間）よりも長いとき、コンデ
ンサ２８２には、負電荷が蓄えられる。差動増幅器２８
４は、コンデンサ２８２において平均化された平均電位
と、中点電圧Ｖ_ｃの差を増幅し、制御電圧Ｖｎである遅
延制御信号１３６ａを出力する。

【００９１】電圧制御型可変遅延セル２８８および差動
増幅器２８６は、コンデンサ２８２の平均電位を反転し
た反転平均電位を生成する。電圧制御型可変遅延セル２
８８は、図１０に示された電圧制御型可変遅延セル１１
０ａであってもよい。ＶｐとＶｎが与えられた電圧制御
型可変遅延セル２８８の論理的閾値Ｖ'_ｃは、差動増幅
器２８６に供給され、差動増幅器は、論理的閾値Ｖ'_ｃ
と、中点電圧Ｖ_ｃの差を増幅し、制御電圧Ｖｐである遅
延制御信号１３６ｂを出力する。

【００９２】電圧制御型可変遅延セル２８８は、論理的
閾値を保ったまま、制御電圧ＶｐおよびＶｎを対称的に
発生することができる。この実施例では、電源電圧Ｖ
_ｄｄおよびＶ_ｓｓの中点を参照して、中点電圧Ｖ_ｃに論
理的閾値Ｖ'_ｃを合わせるようにしている。

【００９３】遅延制御信号１３６ａおよび１３６ｂは、
発振器１１０を構成する電圧制御型可変遅延セル１１０
ａに供給される。図９を参照して、発振器１１０は、遅
延制御信号１３６ａおよび１３６ｂ（すなわち、制御電
圧ＶｎおよびＶｐ）に基づいて、発振周波数を調整す
る。

【００９４】図１１（ｂ）は、図１１（ａ）に示された
位相シフト器１７０ａの一部の構成の変形実施例を示
す。図中、位相比較部１１２および位相シフト部１２２
は、図１１（ａ）に示された構成と同一の構成を有す
る。この変形実施例においては、パルス挿入部１１４が
設けられる代わりに、減算回路１２０が、遅延設定部２
９０を有している。遅延設定部２９０は、ＤＡＣ（ディ
ジタル／アナログコンバータ）および電流源を有する。

【００９５】遅延設定部２９０は、入力される遅延設定
データに基づいて、要求されるシフト量に対応する電圧
値をコンデンサ２８２に供給する。この実施例では、Ｄ
ＡＣが電流源の電流を制御し、コンデンサ２８２の電位
が電流によって調整される。コンデンサ２８２の電位
は、後段の位相シフト部１２２に供給される。図１１
（ａ）に関連して説明したように、位相シフト部１２２
は、発振器１１０を制御する遅延制御信号１３６ａおよ
び１３６ｂを出力する。

【００９６】図１２は、挿入パルス１９４を参照発振信
号１９０に挿入する挿入方法を説明するための図であ
る。図１２（ａ）および（ｃ）において、説明を簡単に
するために、参照発振信号１９０のパルスは示さず、挿
入パルス１９４のパルスのみを示している。

【００９７】図１２（ａ）は、挿入パルス１９４を参照
発振信号１９０にまとめて挿入した状態を示す。図１２
（ｂ）は、挿入パルス１９４を参照発振信号１９０にま
とめて挿入したことにより電源に生じる低周波のリップ
ルを示す。電源にリップルが生じることにより、電源電
圧は変動し、安定した電圧の供給が困難となる。このよ
うなリップルは、正確な遅延時間を有する遅延信号の生
成には好ましくない。

【００９８】図１２（ｃ）は、挿入パルス１９４を時系
列に拡散して参照発振信号１９０に挿入した状態を示
す。挿入パルス１９４をばらけて挿入することによっ
て、図１２（ｂ）に示されるリップルは生じず、安定し
た電圧の供給を実現することが可能となる。したがっ
て、正確な遅延時間を有する遅延信号を生成するために
は、挿入パルス１９４をばらけて挿入することが好まし
い。

【００９９】図１３は、図９に示された位相制御部１１
６の構成により生成される位相制御信号１３８に基づい
て複数サイクル中に挿入パルス１９４を挿入するサイク
ルの一例を示す図である。この例では、説明を単純化す
るために、１６サイクルの参照発振信号１９０に挿入パ
ルス１９４を挿入するタイミングについて説明する。す
なわち、この例においては、パルス挿入設定レジスタ１
４８は、最下位ビットＲＥＧ０から最上位ビットＲＥＧ
４を有する５ビットのレジスタであり、また、カウンタ
１５０は、最下位ビットＣＯＵＮＴ０から最上位ビット
ＣＯＵＮＴ３を有する４ビットのカウンタである。この
場合、図９に関連して説明したように、ＲＥＧ０とＣＯ
ＵＮＴ３、ＲＥＧ１とＣＯＵＮＴ２、ＲＥＧ２とＣＯＵ
ＮＴ１、ＲＥＧ３とＣＯＵＮＴ０とが、それぞれ対応づ
けられている。

【０１００】図１３において、縦軸は、挿入パルスの挿
入数を、横軸は、時系列（サイクル）を示し、○は、そ
のサイクルに挿入パルスを挿入することを示す。図示さ
れるとおり、本実施例における位相制御部１１６による
と、挿入パルス１９４を時系列に拡散して挿入すること
が可能となる。１６サイクル中全てのサイクルに挿入パ
ルスを挿入する場合、すなわち、パルス挿入数を１６
（＃１００００）に設定したときには、ＲＥＧ４に”
１”が格納され、参照発振信号１９０に常に挿入パルス
１９４が挿入されることになる。このように、挿入パル
ス１９４を全てのサイクル中に挿入するために、パルス
挿入設定レジスタ１４８のビット数は、カウンタ１５０
のビット数よりも１多いのが好ましい。

【０１０１】図１４は、図１３に示されたサイクルで挿
入パルス１９４が挿入された参照発振信号１９０を示
す。図１４（ａ）は、パルス挿入数を３に設定したとき
の、３個の挿入パルス１９４が挿入された１６サイクル
の参照発振信号１９０を示す。図中、挿入パルス１９４
は斜線でハッチングされて示されており、１６サイクル
中、第４、第８および第１２サイクルに挿入パルス１９
４が挿入されているのが示される。図１４（ｂ）は、パ
ルス挿入数を７に設定したときの、７個の挿入パルス１
９４が挿入された１６サイクルの参照発振信号１９０を
示す。このとき、第２、第４、第６、第８、第１０、第
１２および第１４サイクルに挿入パルス１９４が挿入さ
れる。

【０１０２】図１５は、図９に示された各信号のタイミ
ングチャートである。以下に、図９および図１５に関連
して、図９に示された各構成の動作を詳細に説明する。

【０１０３】基準信号５４が、同期基準信号生成部１４
０に入力される。この実施例において、基準信号５４の
周波数は、２５０ＭＨｚ（周期４．０ｎｓ）とする。一
方、発振器１１０が、基準信号５４と同一周期の発振信
号１２６を発振する。図１５に示される例においては、
発振信号１２６は、基準信号５４からτだけ遅れてい
る。基準信号５４および発振信号１２６は、それぞれ同
期基準信号生成部１４０および同期発振信号生成部１４
２に入力され、１／８分周される。１／８分周された同
期基準信号１８２および同期発振信号１８６の周期は、
３２．０ｎｓ（半周期１６．０ｎｓ）となる。

【０１０４】同期基準信号１８２および同期発振信号１
８６は、位相比較部１１２に入力され、同期発振信号１
８６の後縁が、同期基準信号１８２の後縁に合わせられ
る。位相比較部１１２より出力される参照発振信号１９
０は、参照基準信号１８８に対して、１周期中、論理
値”１”の期間がτだけ短いパルスとなる。参照基準信
号１８８は、ＯＲゲート１７２を介して参照基準信号１
９２としてドライバ２０２に出力され、参照基準信号１
９２は、ドライバ２０２から減算部１７８に供給され
る。

【０１０５】パルス挿入部１１４が、基準信号５４に基
づいて挿入パルス１９４を生成する。挿入パルス１９４
は、論理値”１”の期間が基準信号５４の２周期（８．
０ｎｓ）分の長さであるパルスである。後縁を合わされ
た参照発振信号１９０と挿入パルス１９４は、ＯＲゲー
ト１７０に入力され、論理和をとられる。挿入パルス１
９４は、参照発振信号１９０の後縁と、次の前縁の間に
挿入され、ＯＲゲート１７０は、挿入パルス１９４を挿
入された参照発振信号１９６をドライバ２０４に出力す
る。参照発振信号１９６のパルス列でハッチングにより
示される部分は、挿入された挿入パルス１９４を表現す
る。参照発振信号１９６は、ドライバ２０４から減算部
１７８に供給される。

【０１０６】減算部１７８において、参照基準信号１９
２と参照発振信号１９６とが減算される。減算部１７８
は、減算結果１９８をフィルタ１８０に出力する。フィ
ルタ１８０は、この減算結果を平均化して、平均化され
た減算結果１３４を位相シフト部１２２に出力する。位
相シフト部１２２は、減算結果１３４が０となるよう
に、発振器１１０の制御電圧を調整して、発振器１１０
の発振周波数を調整する。

【０１０７】減算結果１９８のタイミングチャートに示
されるように、基準信号５４と発振信号１２６の位相差
に基づくパルス幅をｗ１、挿入パルスのパルス幅をｗ２
とする。ここで、ｗ１は、τであり、ｗ２は、８．０ｎ
ｓである。この例において、挿入パルス１９４の挿入数
がＮ回に設定されたとすると、フィルタ１８０の出力
は、

【０１０８】 （ｗ１×４０９６（サイクル数））−（ｗ２×Ｎ（挿入数））・・・（１） に比例する。すなわち、位相シフト部１２２は、ｗ１の
パルス幅を変更して、式（１）の値が０となるように発
振器１１０の発振周波数を調整し、その結果、発振信号
１２６に所望（所定）の遅延量をもたせて、発振器１１
０にシフト信号７２ａを生成させる。

【０１０９】この実施例において、参照発振信号１９０
の全てのサイクル（４０９６サイクル）に挿入パルス１
９４ａを挿入して、最大位相差を設定する場合について
説明する。

【０１１０】このとき、参照発振信号１９０に挿入パル
ス１９４ａを挿入する。挿入パルス１９４ａは、参照発
振信号１９０が論理値”０”をとる全ての時間に生成さ
れる。参照発振信号１９０と挿入パルス１９４ａは、Ｏ
Ｒゲート１７０において論理和をとられ、ＯＲゲート１
７０は、挿入パルス１９４ａを挿入された参照発振信号
１９６ａをドライバ２０４に出力する。参照基準信号１
９２と参照発振信号１９６ａとが、減算部１７８におい
て減算され、減算部１７８は、減算結果１９８ａを出力
する。

【０１１１】式（１）を参照すると、このときのｗ２
は、８．０ｎｓであり、Ｎは、４０９６である。位相シ
フト部１２２は、減算結果１９８ａを平均した減算結果
１３４が０となるように、発振器１１０の発振周波数を
調整する。後に、減算部１７８が、パルス幅ｗ１が８．
０ｎｓとなるパルス列である減算結果１９８ａ’を出力
するとき、平均した減算結果１３４は０となる。このと
き、発振器１１０は、８．０ｎｓの遅延時間（最大位相
差）を有する同期発振信号１８６ａを発振している。

【０１１２】以上のように、本実施例による位相シフト
器７０ａは、所定サイクル（４０９６サイクル）中に挿
入パルスを挿入した数によって、基準信号５４の位相に
対して所定のシフト量だけ位相がシフトしたシフト信号
７２ａを精度良く正確に生成することが可能となる。本
実施例において、挿入パルス１９４は、全て等しいパル
ス幅を有しているが、挿入パルス１９４のパルス幅を調
整することによって、所定のシフト量（遅延時間）を有
するシフト信号７２ａを生成することも可能である。例
えば、所望の遅延時間に等しいパルス幅をもつ挿入パル
ス１９４を、参照発振信号１９０の全サイクルに挿入す
ることによって、所定（所望）のシフト量を有するシフ
ト信号７２ａを生成することも可能である。

【０１１３】図１６は、基準信号５４を遅延した遅延信
号７４を出力する本発明による遅延信号生成装置１００
の第２実施形態であるブロック図を示す。遅延信号生成
装置１００は、位相シフト装置７０、シフト信号選択器
８０、選択制御信号供給部９０およびシフト量設定装置
２１０を備える。位相シフト装置７０は、複数の位相シ
フト器（７０ａ、７０ｂ・・・７０ｎ）を有し、シフト
量設定装置２１０は、複数のシフト量設定部（２１０ａ
〜２１０ｎ）を有する。また、シフト信号選択器８０
が、マルチプレクサ２１２、付加回路２１４およびドラ
イバ２１６を有する。図６において付された符号と同一
の符号で示される構成は、図６において対応する構成と
同一または同様の機能を有する。また、位相シフト器７
０（７０ａ〜７０ｎ）は、図７から図１５に示された構
成と同一または同様の構成を有してよい。

【０１１４】基準信号５４が、複数の位相シフト器（７
０ａ〜７０ｎ）のそれぞれに入力される。シフト量設定
部（２１０ａ〜２１０ｎ）は、位相シフト器（７０ａ〜
７０ｎ）のそれぞれが出力するシフト信号（７２ａ〜７
２ｎ）のシフト量をそれぞれ設定するシフト量設定信号
（２１１ａ〜２１１ｎ）を出力する。位相シフト器（７
０ａ〜７０ｎ）が、図７から図１５に関連して説明した
パルス挿入型のシフト信号発生器であるとき、シフト量
設定部（２１０ａ〜２１０ｎ）は、図９に示されたパル
ス挿入設定レジスタ１４８に設定するパルス挿入数を、
シフト量設定信号（２１１ａ〜２１１ｎ）として、位相
シフト器（７０ａ〜７０ｎ）に出力してもよい。

【０１１５】複数の位相シフト器（７０ａ〜７０ｎ）の
それぞれは、基準信号５４の位相をシフト量設定部（２
１０ａ〜２１０ｎ）より設定されたシフト量だけシフト
することにより、シフト信号（７２ａ〜７０ｎ）のそれ
ぞれを独立して出力する。位相シフト装置７０が、基準
信号５４のクロック間隔（周期）を等間隔に分割した所
定の分解能を有する複数のシフト信号（７２ａ〜７２
ｎ）を出力する場合、シフト量設定部（２１０ａ〜２１
０ｎ）は、分解能に基づいて、シフト量設定信号（２１
１ａ〜２１１ｎ）を出力する。また、遅延信号生成装置
１００が半導体試験装置４０（図４を参照）において用
いられる場合、入力パターン信号５２が、特定の時間遅
延させる必要があることが予め分かっているので、シフ
ト量設定部（２１０ａ〜２１０ｎ）は、必要なシフト量
だけを設定してもよい。

【０１１６】シフト信号（７２ａ〜７２ｎ）が、マルチ
プレクサ２１２に入力される。選択制御信号供給部９０
が、選択制御信号９２を、マルチプレクサ２１２に供給
する。遅延信号生成装置１００が半導体試験装置４０
（図５参照）において用いられる場合、選択制御信号供
給部９０は、被試験デバイス５０に入力パターン信号５
２を供給するタイミングに基づいて、選択制御信号９２
を出力する。マルチプレクサ２１２は、選択制御信号９
２に基づいて、特定のシフト信号を選択し、選択シフト
信号２１８として出力する。

【０１１７】付加回路２１４は、インバータと、インバ
ータの入力端子と出力端子を接続した帰還回路を有す
る。この付加回路２１４は、マルチプレクサ２１２の出
力に対して、ドライバ２１６に供給される２つの電源電
圧Ｖ_ｄｄおよびＶ_ｓｓ（Ｖ_ｄｄ＞Ｖ_ｓｓ）のほぼ中点の
電圧Ｖ_ｃを印加することができる。ドライバ２１６は、
入力される信号の電位が中点電圧Ｖ_ｃをわずかに横切る
と直ちに応答するので、付加回路２１４を設けることに
よって、高速信号の伝送を容易に行うことができるよう
になる。ドライバ２１６は、マルチプレクサ２１２の出
力に基づいて、遅延信号７４を出力する。

【０１１８】別の実施例において、図示していないが、
マルチプレクサ２１２が、複数のシフト信号（７２ａ〜
７２ｎ）のそれぞれが入力される複数の伝達ゲートと、
伝達ゲートの出力を一点に集束する集束部とを含んでよ
い。例えば、伝達ゲートが、ＡＮＤゲートにより構成さ
れ、集束部が、ＯＲゲートにより構成されてもよい。伝
達ゲートは、少なくともシフト信号の数だけ設けられ
る。また、集束部に対して、集束部に供給される２つの
電源電圧Ｖ_ｄｄおよびＶ_ｓｓ（Ｖ_ｄｄ＞Ｖ_ｓｓ）のほぼ
中点の電圧を印加する付加回路を有してもよい。マルチ
プレクサ２１２は、選択制御信号９２に基づいて、複数
の伝達ゲートの一つだけを導通状態にすることによっ
て、所定のシフト量だけ位相をシフトしたシフト信号を
選択し、選択シフト信号２１８として出力する。

【０１１９】図１７は、基準信号５４を遅延した遅延信
号７４を出力する本発明による遅延信号生成装置１００
の第３実施形態であるブロック図を示す。遅延信号生成
装置１００は、位相シフト装置７０、シフト信号選択器
８０、選択制御信号供給部９０、シフト量設定装置２１
０、基準位相シフト器２２０、タイミング比較部２２
２、測定部２２４、およびシフト量調整装置２３０を備
える。位相シフト装置７０は、複数の位相シフト器（７
０ａ、７０ｂ・・・７０ｎ）を有し、シフト量設定装置
２１０は、複数のシフト量設定部（２１０ａ、２１０ｂ
・・・２１０ｎ）を有する。さらに、シフト量調整装置
２３０は、複数のシフト量調整部（２３０ａ、２３０ｂ
・・・２３０ｎ）を有する。測定部２２４は、平均部２
２６および判定部２２８を有する。図６において付され
た符号と同一の符号で示される構成は、図６において対
応する構成と同一または同様の機能を有する。また、位
相シフト器７０（７０ａ〜７０ｎ）は、図７から図１５
に示された構成と同一または同様の構成を有してよい。
シフト信号選択器８０は、図１６において示された構成
と同一または同様の構成を有してよい。

【０１２０】図６および１６に関連して説明したよう
に、本発明による遅延信号生成装置１００は、それぞれ
異なるシフト量を有する複数のシフト信号（７２ａ〜７
２ｎ）を生成することが可能となる。しかしながら、シ
フト信号選択器８０におけるマルチプレクサ（図１６参
照）でシフト信号を選択する際に、マルチプレクサの各
選択入力に存在するスキューにより、マルチプレクサの
出力は、所定のシフト量（遅延時間）から少しずれる場
合がある。この非直線性誤差を避けるために、本発明に
よる遅延信号生成装置１００の第３実施形態において
は、図１６に示された構成に加えて、シフト量調整装置
２３０、基準位相シフト器２２０、タイミング比較部２
２２および測定部２２４が設けられている。基準位相シ
フト器２２０は、位相シフト装置７０における位相シフ
ト器（７０ａ〜７０ｎ）と同一の構成を有してよい。

【０１２１】基準位相シフト器２２０は、基準信号５４
を受け取って、基準信号５４を所定の時間遅延した基準
遅延信号２３１を出力する。基準遅延信号２３１は、基
準信号５４と同一の周波数を有していてもよいが、基準
信号５４を分周した周波数を有していてもよい。選択制
御信号生成部９０は、基準信号５４を所定の時間遅延し
たシフト信号を選択させる選択制御信号９２をシフト信
号選択器８０に出力する。シフト信号選択器８０は、選
択制御信号９２に基づいて、複数のシフト信号（７２ａ
〜７２ｎ）から特定のシフト信号を選択して、遅延信号
７４として出力する。

【０１２２】基準遅延信号２３１と遅延信号７４は、タ
イミング比較部２２２に入力される。タイミング比較部
２２２は、遅延信号７４のエッジと、基準遅延信号２３
１のエッジのタイミングを比較する。この実施形態にお
いては、タイミング比較部２２２は、フリップフロップ
２３４であり、基準遅延信号２３１が、フリップフロッ
プ２３４のクロック入力に入力され、遅延信号７４が、
フリップフロップ２３４のデータ入力に入力されてい
る。別の実施例においては、基準遅延信号２３１がデー
タ入力に入力され、遅延信号７４がクロック入力に入力
されてもよい。タイミング比較部２２２は、比較結果２
３２を、論理値”０”または”１”として出力する。こ
の場合、フリップフロップ２３４に基準遅延信号２３１
の立上がりエッジが入力されるとき、そのときの遅延信
号７４の論理値が、フリップフロップ２３４から比較結
果２３２として出力される。

【０１２３】比較結果２３２は、測定部２２４に入力さ
れる。測定部２２４は、比較結果２３２に基づいて、遅
延信号７０の遅延時間を測定することができる。以下
に、その測定方法について説明する。

【０１２４】比較結果２３２は、測定部２２４における
平均部２２６に入力され、所定の周期で平均化される。
例えば、タイミング比較部２２２が、基準遅延信号２３
１の立上がりエッジを１００回受けて、論理値”１”を
７０回出力し、論理値”０”を３０回出力したとき、平
均部２２６において平均化された平均論理値は０．７と
なる。平均部２２６は、所定の周期で、タイミング比較
部２２２から出力される論理値を平均化した平均値を出
力する。論理値の平均値は、平均結果２３６として判定
部２２８に送られる。判定部２２８は、平均結果２３６
に基づいて、遅延信号７４の遅延時間と基準遅延信号２
３１の遅延時間とが等しいか否かを判定する。

【０１２５】シフト量調整装置２３０は、判定部２２８
における判定結果に基づいて、位相シフト器（７０ａ〜
７０ｎ）が出力するシフト信号（７２ａ〜７２ｎ）のシ
フト量を調整する。シフト量調整装置２３０は、複数の
シフト量調整部（２３０ａ〜２３０ｎ）を、位相シフト
器（７０ａ〜７０ｎ）毎に有している。判定部２２８
が、遅延信号７４の遅延時間と基準遅延信号２３１の遅
延時間とが等しくないことを判定すると、対応するシフ
ト量調整部（２３０ａ〜２３０ｎ）は、対応する位相シ
フト器（７０ａ〜７０ｎ）が出力するシフト信号のシフ
ト量を調整する。

【０１２６】位相シフト器（７０ａ〜７０ｎ）が、図７
から図１５に関連して説明したパルス挿入型のシフト信
号発生器であるとき、シフト量調整部（２３０ａ〜２３
０ｎ）は、シフト量設定部（２１０ａ〜２１０ｎ）で設
定される挿入パルス数を調整してもよい。各シフト量調
整部（２３０ａ〜２３０ｎ）が、判定部２２８における
判定結果に基づいて、対応するシフト量設定部（２１０
ａ〜２１０ｎ）で設定される挿入パルス数を増減するこ
とによって、対応するシフト信号（７２ａ〜７２ｎ）の
位相シフト量を調整することが可能となる。

【０１２７】基準位相シフト器２２０は、各位相シフト
器（７０ａ〜７０ｎ）が出力するべきシフト信号（７２
ａ〜７２ｎ）の基準となる基準遅延信号２３１を順次出
力する。例えば、位相シフト装置７０が、基準信号５４
を所定の分解能ずつ等間隔に遅らせたｋ相のシフト信号
（７２ａ〜７２ｎ）を出力する場合、基準位相シフト器
２２０は、同一のｋ相の基準遅延信号２３１を順次出力
する。各シフト信号（７２ａ〜７２ｎ）が、タイミング
比較部２２２で、対応する基準遅延信号２３１とエッジ
のタイミングを比較され、判定部２２８で基準遅延信号
２３１の遅延時間と等しいか否かを判定され、等しくな
い場合には、対応するシフト量調整部（２３０ａ〜２３
０ｎ）でシフト量を調整される。

【０１２８】図１７に示された本発明による遅延信号生
成装置１００の第３実施形態によると、シフト信号選択
器８０から出力される遅延信号７４が、所定の正確な遅
延時間を有する。すなわち、第３実施形態によると、シ
フト信号選択器（８０ａ〜８０ｎ）の入力部に存在する
スキューによる非直線性誤差を解消することが可能とな
る。

【０１２９】図１８は、基準遅延信号２３１と、タイミ
ング比較部２２２のデータ入力に入力される遅延信号７
４（Ａ）、７４（Ｂ）、および７４（Ｃ）のタイミング
を示すタイミングチャートである。この例において、基
準遅延信号２３１と、各遅延信号７４（Ａ）、７４
（Ｂ）、および７４（Ｃ）の周期は同一である。基準遅
延信号２３１の前縁は、時刻ｔで、タイミング比較部２
２２のクロック入力に入力される。

【０１３０】遅延信号７４（Ａ）は、時刻ｔで論理値”
１”をとる。基準遅延信号２３１は、遅延信号７４
（Ａ）と同一の周期を有する。従って、遅延信号７４
（Ａ）は、基準遅延信号２３１の前縁が生じるときに
は、常に論理値”１”をとり、タイミング比較部２２２
における比較結果２３２は、常に論理値”１”となる。
このとき、図１７に示される平均部２２６で平均化され
る論理値の平均値は、”１”となる。この実施例では、
基準遅延信号２３１と遅延信号７４（Ａ）とが同一の周
期を有しているが、基準遅延信号２３１が遅延信号７４
（Ａ）の整数倍の周期を有している場合であっても、基
準遅延信号２３１の前縁が生じるときには、遅延信号７
４（Ａ）がとる論理値は、常に”１”となる。

【０１３１】また、遅延信号７４（Ｂ）は、時刻ｔで論
理値”０”をとる。遅延信号７４（Ａ）に関して説明し
たように、基準遅延信号２３１と遅延信号７４（Ａ）と
は同一の周期を有しているので、遅延信号７４（Ｂ）
は、基準遅延信号２３１の次の前縁が生じるタイミング
においても、論理値”０”をとる。従って、基準遅延信
号２３１の前縁が生じるときには、遅延信号７４（Ｂ）
は、常に論理値”０”をとり、タイミング比較部２２２
の出力は、常に論理値”０”となる。このとき、平均部
２２６で平均化される論理値の平均値は、”０”とな
る。

【０１３２】一方、遅延信号７４（Ｃ）は、時刻ｔで論
理値”０”または”１”のいずれかをとる。遅延信号７
４（Ｃ）の前縁が立上がり始めてから立上がり終わるま
での立上がり時間の間に、基準遅延信号２３１の前縁が
タイミング比較部２２２に入力されるので、タイミング
比較部２２２における比較結果２３２は、”１”また
は”０”のいずれであるかが不定であり、常に”１”ま
たは”０”となることはない。したがって、このとき、
タイミング比較部２２２の比較結果２３２の平均値は、
０から１の間の値をとる。平均部２２６において平均化
された出力論理値の平均値が０から１の間の値をとると
き、判定部２２８が、基準遅延信号２３１の遅延時間
と、特定のシフト信号の遅延時間とがほぼ等しいことを
判定する。この場合、タイミング比較部２２２の出力論
理値の平均値が０．３から０．７の値をとるのが好まし
く、また、平均値がほぼ０．５であるのが好ましい。所
定の期間中、タイミング比較部２２２が、論理値”１”
または”０”を同数出力するとき、タイミング比較部２
２２の出力論理値の平均値は０．５となり、判定部２２
８において、特定のシフト信号の遅延時間が、基準遅延
信号２３１の所定の遅延時間に等しいことが判定され
る。

【０１３３】前述したように、遅延信号７４（Ａ）がタ
イミング比較部２２２に入力されると、タイミング比較
部２２２の出力論理値の平均値は、常に”１”となり、
遅延信号７４（Ｂ）がタイミング比較部２２２に入力さ
れると、タイミング比較部２２２の出力論理値の平均値
は、常に”０”となる。平均値が”１”または”０”と
なることは、特定のシフト信号の遅延時間が、基準遅延
信号２３１の所定の遅延時間に等しくないことを示す。
そのため、これらの場合には、タイミング比較部２２２
における平均値が０から１の間の値（好適には、０．
５）をとるように、シフト量調整装置２３０が、シフト
信号のシフト量を調整する。

【０１３４】図１７および１８に関連して説明したよう
に、本発明における第３の実施形態による遅延クロック
生成装置１００を用いると、基準遅延信号２３１を用い
て、シフト信号の正確な遅延時間を調整することが可能
となる。

【０１３５】図１９は、基準信号５４を遅延した複数
（Ｍビット）の遅延信号（７４ａ〜７４ｈ）を出力する
本発明による遅延信号生成装置１００の第４実施形態で
あるブロック図を示す。遅延信号生成装置１００は、位
相シフト装置７０、複数のシフト信号選択器（８０ａ〜
８０ｈ）、複数の選択制御信号供給部（９０ａ〜９０
ｈ）、シフト量設定装置２１０、基準位相シフト器２２
０、複数のタイミング比較部（２２２ａ〜２２２ｈ）、
測定部２２４、シフト量調整装置２３０、複数のドライ
バ２４０、および複数の付加回路２９２を備える。位相
シフト装置７０は、複数の位相シフト器（７０ａ、７０
ｂ・・・７０ｎ）を有し、シフト量設定装置２１０は、
複数のシフト量設定部（２１０ａ、２１０ｂ・・・２１
０ｎ）を有する。さらに、シフト量調整装置２３０は、
複数のシフト量調整部（２３０ａ、２３０ｂ・・・２３
０ｎ）を有する。測定部２２４は、平均部２２６および
判定部２２８を有する。遅延信号生成装置１００の全て
の構成は、１チップ上に形成されるのが好ましい。

【０１３６】図６、１６および１７において付された符
号と同一の符号で示される構成は、図６、１６および１
７において対応する構成と同一または同様の機能を有す
る。また、位相シフト器７０（７０ａ〜７０ｎ）は、図
７から図１５に示された構成と同一または同様の構成を
有してよい。

【０１３７】本発明の第４の実施形態においては、複数
のシフト信号選択器（８０ａ〜８０ｈ）が、複数のシフ
ト信号（７２ａ〜７２ｎ）のうち、シフト量の異なる複
数のシフト信号をそれぞれ選択して、異なる遅延時間を
有する複数の遅延信号（７４ａ〜７４ｈ）をそれぞれ出
力することができる。Ｍ個の出力端子（Ｔ１〜Ｔｍ）か
らＭビットの遅延信号（７４ａ〜７４ｈ）を出力すると
き、シフト信号選択器（８０ａ〜８０ｈ）は、Ｍ個設け
られるのが好ましい。また、各シフト信号選択器（８０
ａ〜８０ｈ）の出力を制御するために、シフト信号選択
器（８０ａ〜８０ｈ）のそれぞれに対して、選択制御信
号供給部（９０ａ〜９０ｈ）が設けられるのが好まし
い。さらに、シフト信号（７２ａ〜７２ｎ）を増幅する
ために、位相シフト器（７０ａ〜７０ｎ）と各シフト信
号選択器（８０ａ〜８０ｎ）の間に、ドライバ２４０が
設けられるのが好ましい。また、高速化を図るために、
位相シフト器（７０ａ〜７０ｎ）の出力のそれぞれに対
して、２つの電源電圧Ｖ_ｄｄおよびＶ_ｓｓ（Ｖ_ｄｄ＞Ｖ
_ｓｓ）のほぼ中点の電圧を印加する付加回路２９２が設
けられるのが好ましい。

【０１３８】シフト信号選択器（８０ａ〜８０ｎ）は、
同一チップ上に形成されることが可能である。シフト信
号選択器（８０ａ〜８０ｎ）を同一チップ上に形成する
ことによって、シフト信号選択器（８０ａ〜８０ｎ）の
入力部に存在するスキューは、互いにほぼ等しくなる。
また、図１７に関連して説明したように、基準位相シフ
ト器２２０、タイミング比較部（２２２ａ〜２２２
ｈ）、測定部２２４、およびシフト量調整装置２３０を
用いることによって、遅延信号（７４ａ〜７４ｈ）間の
スキューをそろえることも可能である。

【０１３９】遅延信号生成装置１００が半導体デバイス
の試験において用いられる場合、半導体デバイスのピン
数分、シフト信号選択器（８０ａ〜８０ｈ）が設けられ
るのが好ましい。また、別の例として、半導体デバイス
に入力される入力パターン信号５２に含まれる信号（例
えば、データ信号、制御信号、アドレス信号など）の種
類の数だけ、シフト信号選択器（８０ａ〜８０ｈ）が設
けられてもよい。半導体デバイスにはデータ信号、制御
信号などの特定のタイミング特性を有する信号が入力さ
れるので、それぞれの信号に要求されるタイミング信号
（遅延信号）を出力するシフト信号選択器（８０ａ〜８
０ｈ）だけが設けられてもよい。

【０１４０】図２０は、基準信号５４を遅延した複数
（Ｍビット）の遅延信号（７４ａ〜７４ｈ）を出力する
本発明による遅延信号生成装置１００の第５実施形態で
あるブロック図を示す。遅延信号生成装置１００は、複
数の位相シフト装置７０、複数のシフト信号選択器（８
０ａ〜８０ｈ）、複数の選択制御信号供給部（９０ａ〜
９０ｈ）、複数のシフト量設定装置２１０、基準位相シ
フト器２２０、複数のタイミング比較部（２２２ａ〜２
２２ｈ）、測定部２２４、複数のシフト量調整装置２３
０、および基準信号生成部２５０を備える。位相シフト
装置７０は、複数の位相シフト器（７０ａ、７０ｂ・・
・７０ｎ）を有し、シフト量設定装置２１０は、複数の
シフト量設定部（２１０ａ、２１０ｂ・・・２１０ｎ）
を有する。さらに、シフト量調整装置２３０は、複数の
シフト量調整部（２３０ａ、２３０ｂ・・・２３０ｎ）
を有する。本発明の第５の実施形態においては、出力端
子（Ｔ１〜Ｔｍ）の各々に対して、位相シフト装置７
０、シフト量設定装置２１０、シフト量調整装置２３
０、選択制御信号供給部９０、シフト信号選択器８０、
およびタイミング比較部２２２がそれぞれ設けられてい
ることを特徴とする。遅延信号生成装置１００の全ての
構成は、１チップ上に形成されるのが好ましい。

【０１４１】図６、１６、１７および１９において付さ
れた符号と同一の符号で示される構成は、図６、１６、
１７および１９において対応する構成と同一または同様
の機能を有する。また、位相シフト器７０（７０ａ〜７
０ｎ）は、図７から図１５に示された構成と同一または
同様の構成を有してよい。

【０１４２】基準信号生成部２５０は、入力クロック２
５２に基づいて、所定の周波数を有する基準信号５４を
生成することができる。例えば、基準信号生成部２５０
は、１オクターブ（２倍）の範囲で周波数を可変可能な
周波数源である１オクターブ可変ＰＬＬ発振器であって
もよい。１オクターブ可変ＰＬＬ発振器は、任意の周期
を有する基準信号５４を発振することができる。したが
って、シフトクロック生成装置１００は、任意の周期を
有する遅延信号７４を生成することができる。また、基
準信号生成部２５０の代わりに、所定の周期を有する基
準信号５４を発生することができる周期発生器が設けら
れてもよい。

【０１４３】複数のシフト信号選択器（８０ａ〜８０
ｈ）が、複数のシフト信号（７２ａ〜７２ｎ）のうち、
シフト量の異なる複数のシフト信号をそれぞれ選択し
て、異なる遅延時間を有する複数の遅延信号（７４ａ〜
７４ｈ）をそれぞれ出力することができる。Ｍ個の出力
端子（Ｔ１〜Ｔｍ）からＭビットの遅延信号（７４ａ〜
７４ｈ）を出力するとき、シフト信号選択器（８０ａ〜
８０ｈ）は、Ｍ個設けられるのが好ましい。また、各シ
フト信号選択器（８０ａ〜８０ｈ）の出力を制御するた
めに、シフト信号選択器（８０ａ〜８０ｈ）のそれぞれ
に対して、選択制御信号供給部（９０ａ〜９０ｈ）が設
けられるのが好ましい。

【０１４４】遅延信号生成装置１００が半導体デバイス
の試験において用いられる場合、半導体デバイスのピン
数分、シフト信号選択器（８０ａ〜８０ｈ）が設けられ
るのが好ましい。また、別の実施例においては、入力パ
ターン信号５２に含まれる信号（例えば、データ信号、
制御信号、アドレス信号など）の種類の数だけ、シフト
信号選択器（８０ａ〜８０ｈ）が設けられてもよい。

【０１４５】複数の位相シフト装置７０は、複数のシフ
ト信号選択器（８０ａ〜８０ｎ）毎に設けられる。各位
相シフト装置７０におけるシフト量を設定および調整す
るために、シフト量設定装置２１０およびシフト量調整
装置２３０が、位相シフト装置７０のそれぞれに対して
設けられる。各位相シフト装置７０は、互いに独立し
て、複数のシフト信号（７２ａ〜７２ｎ）を出力するこ
とができる。各位相シフト装置７０は、それぞれ同数の
位相シフト器（７０ａ〜７０ｈ）を有してもよいが、異
なる数の位相シフト器を有してもよい。同様に、シフト
量設定装置２１０は、それぞれ同数のシフト量設定部
（２１０ａ〜２１０ｎ）を有してもよいが、異なる数の
シフト量設定部を有してもよい。また、同様に、シフト
量調整装置２３０は、それぞれ同数のシフト量調整部
（２３０ａ〜２３０ｎ）を有してもよいが、異なる数の
シフト量調整部を有してもよい。

【０１４６】また、シフト信号（７２ａ〜７２ｎ）の遅
延時間を調整する場合、シフト量調整装置２３０が位相
シフト装置７０毎に設けられているので、基準遅延信号
２３１に基づいて、位相シフト装置７０毎に、シフト信
号（７２ａ〜７２ｎ）の遅延時間を調整することが可能
となる。

【０１４７】上記説明から明らかなように、本発明によ
れば、精度の高い遅延信号を生成する遅延信号生成装置
を提供することができる。以上、本発明を実施の形態を
用いて説明したが、本発明の技術的範囲は上記実施の形
態に記載の範囲には限定されない。上記実施形態に、多
様な変更又は改良を加えることができることが当業者に
明らかである。その様な変更又は改良を加えた形態も本
発明の技術的範囲に含まれることが、特許請求の範囲の
記載から明らかである。

【０１４８】

【発明の効果】本発明による遅延信号生成装置は、精度
の高い遅延信号を確実に生成することができる、という
効果を奏する。

【図面の簡単な説明】

【図１】基準信号５４を遅延して、所定の遅延時間を有
する遅延信号７４を生成する従来の可変遅延回路１０を
示すブロック図である。

【図２】（ａ）は、駆動インピーダンス可変型の微小可
変遅延セル１２ａの回路図であり、（ｂ）は、負荷容量
可変型の微小可変遅延セル１２ａの回路図である。

【図３】可変遅延回路１０の遅延特性の一例を示すグラ
フである。

【図４】被試験デバイス５０を試験する半導体試験装置
４０のブロック図である。

【図５】本発明による遅延パターン信号生成器４４の一
実施形態であるブロック図を示す。

【図６】基準信号５４を遅延した遅延信号７４を出力す
る本発明による遅延信号生成装置１００の第１実施形態
であるブロック図を示す。

【図７】基準信号５４とｋ相シフト信号（７２ａ〜７２
ｎ）とのタイミングを示すタイミングチャートである。

【図８】基準信号５４の位相から、所定のシフト量だけ
位相がシフトしたシフト信号７２ａを出力する位相シフ
ト器７０ａの一実施例を示すブロック図である。

【図９】基準信号５４の位相から、所定のシフト量だけ
位相がシフトしたシフト信号７２ａを出力する位相シフ
ト器７０ａの一実施例を示す回路構成図であり、図８に
おけるブロック図を回路的に示す。

【図１０】（ａ）は、電圧制御型の発振器１１０を構成
する電圧制御型可変遅延セル１１０ａを示し、（ｂ）
は、電圧制御型の発振器１１０を構成する電圧制御型可
変遅延セル１１０ａの一例を示し、（ｃ）は、電圧制御
型の発振器１１０を構成する電圧制御型可変遅延セル１
１０ｂの別の例を示す。

【図１１】（ａ）は、図９に示された位相シフト器１７
０ａの一部の構成の実施例を示し、（ｂ）は、図１１
（ａ）に示された位相シフト器１７０ａの一部の構成の
変形実施例を示す。

【図１２】（ａ）は、挿入パルス１９４を参照発振信号
１９０にまとめて挿入した状態を示し、（ｂ）は、挿入
パルス１９４を参照発振信号１９０にまとめて挿入した
ことにより電源に生じる低周波のリップルを示し、
（ｃ）は、挿入パルス１９４を時系列に拡散して参照発
振信号１９０に挿入した状態を示す。

【図１３】図９に示された位相制御部１１６の構成によ
り生成される位相制御信号１３８に基づいて複数サイク
ル中に挿入パルス１９４を挿入するサイクルの一例を示
す図である。

【図１４】（ａ）は、パルス挿入数を３に設定したとき
の、３個の挿入パルス１９４が挿入された１６サイクル
の参照発振信号１９０を示し、（ｂ）は、パルス挿入数
を７に設定したときの、７個の挿入パルス１９４が挿入
された１６サイクルの参照発振信号１９０を示す。

【図１５】図９に示された各信号のタイミングチャート
である。

【図１６】基準信号５４を遅延した遅延信号７４を出力
する本発明による遅延信号生成装置１００の第２実施形
態であるブロック図を示す。

【図１７】基準信号５４を遅延した遅延信号７４を出力
する本発明による遅延信号生成装置１００の第３実施形
態であるブロック図を示す。

【図１８】基準遅延信号２３１と、タイミング比較部２
２２のデータ入力に入力される遅延信号７４（Ａ）、７
４（Ｂ）、および７４（Ｃ）のタイミングを示すタイミ
ングチャートである。

【図１９】基準信号５４を遅延した複数（Ｍビット）の
遅延信号（７４ａ〜７４ｈ）を出力する本発明による遅
延信号生成装置１００の第４実施形態であるブロック図
を示す。

【図２０】基準信号５４を遅延した複数（Ｍビット）の
遅延信号（７４ａ〜７４ｈ）を出力する本発明による遅
延信号生成装置１００の第５実施形態であるブロック図
を示す。

【符号の説明】

１０・・・可変遅延回路、１２・・・微小可変遅延部、
１２ａ、１２ｂ、１２ｎ・・・微小可変遅延セル、１４
・・・ゲート段数切替部、１４ａ、１４ｂ、１４ｃ、１
４ｍ・・・可変遅延部、１６・・・リニアライズメモ
リ、１８、２２・・・入力端子、２０、２４・・・出力
端子、２６・・・遅延データ端子、３０、３２、３４・
・・ライン、４０・・・半導体試験装置、４２・・・パ
ターン発生器、４４・・・遅延パターン信号生成器、４
６・・・デバイス差込部、４８・・・比較器、５０・・
・被試験デバイス、５２・・・入力パターン信号、５４
・・・基準信号、５６・・・遅延パターン信号、５８・
・・出力パターン信号、６０・・・期待値パターン信
号、７０・・・位相シフト装置、７０ａ、７０ｂ、７０
ｎ・・・位相シフト器、７２ａ、７２ｂ、７２ｃ、７２
ｄ、７２ｍ、７２ｎ・・・シフト信号、７４・・・遅延
信号、７６・・・遅延パターン信号出力部、８０・・・
シフト信号選択器、９０・・・選択制御信号供給部、９
２・・・選択制御信号、１００・・・遅延信号生成装
置、１１０・・・発振器、１１０ａ・・・電圧制御型可
変遅延セル、１１２・・・位相比較部、１１４・・・パ
ルス挿入部、１１６・・・位相制御部、１１８・・・遅
延位相ロック部、１２０・・・遅延位相ロック部、１２
０・・・減算回路、１２２・・・位相シフト部、１２４
・・・参照基準信号、１２６・・・発振信号、１２８、
１３０・・・参照発振信号、１３４・・・減算結果、１
３６、１３６ａ、１３６ｂ・・・制御遅延信号、１３８
・・・位相制御信号、１４０・・・同期基準信号生成
部、１４２・・・同期発振信号生成部、１４４、１４６
・・・ＦＦ（フリップフロップ）、１４８・・・パルス
挿入設定レジスタ、１５０・・・カウンタ、１５２・・
・変化点検出部、１５８・・・ＡＮＤゲート、１６０・
・・ＯＲゲート、１６２、１６４、１６６・・・ＦＦ
（フリップフロップ）、１６８・・・ＡＮＤゲート、１
７０、１７２・・・ＯＲゲート、１７８・・・減算部、
１８０・・・フィルタ、１８２・・・同期基準信号、１
８４・・・反転同期基準信号、１８６・・・同期発振信
号、１８８、１９２・・・参照基準信号、１８９・・・
反転参照基準信号、１９０、１９６・・・参照発振信
号、１９４・・・挿入パルス、１９８・・・減算結果、
２００・・・制御電圧供給部、２０２、２０４・・・ド
ライバ、２１０・・・シフト量設定装置、２１０ａ、２
１０ｂ、２１０ｎ・・・シフト量設定部、２１１ａ、２
１１ｂ、２１１ｎ・・・シフト量設定信号、２１２・・
・マルチプレクサ、２１４・・・付加回路、２１６・・
・ドライバ、２１８・・・選択シフト信号、２２０・・
・基準位相シフト器、２２２・・・タイミング比較部、
２２４・・・測定部、２２６・・・平均部、２２８・・
・判定部、２３０・・・シフト量調整装置、２３０ａ、
２３０ｂ、２３０ｎ・・・シフト量調整部、２３１・・
・基準遅延信号、２３２・・・比較結果、２３４・・・
ＦＦ、２３６・・・平均結果、２４０・・・ドライバ、
２５０・・・基準信号生成部、２５２・・・入力クロッ
ク、２６０・・・入力端子、２６２・・・出力端子、２
６４、２６６・・・制御端子、２７０、２７２・・・Ｆ
Ｆ、２７４・・・ＡＮＤゲート、２７５・・・リセット
信号、２７６・・・遅延素子、２７８、２８０・・・Ｆ
ＥＴ、２８２・・・コンデンサ、２８６、２８６・・・
差動増幅器、２８８・・・電圧制御型可変遅延セル、２
９０・・・遅延設定部、２９２・・・付加回路

フロントページの続き Ｆターム(参考） 2G032 AC03 AD04 AD05 AD06 AE08 AG07 5J001 AA05 BB00 BB02 BB05 BB08 BB09 BB12 BB14 BB15 BB20 BB21 BB23 BB24 CC00 DD02 DD03 DD06 DD09 5J106 AA03 CC01 CC15 CC21 CC38 CC58 DD05 DD09 DD13 DD22 DD25 DD35 DD42 DD43 DD46 DD48 KK05 5L106 DD22 GG03 9A001 BB02 BB03 BB04 EE05 HH34 KK31 KK37 LL02 LL05

Claims (16)

【特許請求の範囲】
1. 【請求項１】 基準信号を遅延した遅延信号を出力する
   遅延信号生成装置であって、 前記基準信号の位相から、それぞれ異なるシフト量だけ
   位相がシフトした複数のシフト信号を出力する位相シフ
   ト装置と、 複数の前記シフト信号のうち、所定のシフト量だけ位相
   がシフトした前記シフト信号を選択して、前記遅延信号
   を出力するシフト信号選択器とを備えることを特徴とす
   る遅延信号生成装置。
2. 【請求項２】 複数の前記シフト信号選択器を備え、 複数の前記シフト信号選択器は、複数の前記シフト信号
   のうち前記シフト量の異なる複数の前記シフト信号をそ
   れぞれ選択して、異なる遅延時間を有する複数の前記遅
   延信号をそれぞれ出力することを特徴とする請求項１ま
   たは２に記載の遅延信号生成装置。
3. 【請求項３】 前記位相シフト装置は、複数の前記シフ
   ト信号選択器毎に設けられていることを特徴とする請求
   項２に記載の遅延信号生成装置。
4. 【請求項４】 前記位相シフト装置は、前記基準信号の
   位相をそれぞれ異なるシフト量だけシフトすることによ
   り、複数の前記シフト信号のそれぞれを独立して出力す
   る複数の位相シフト器を有することを特徴とする請求項
   １から３のいずれかに記載の遅延信号生成装置。
5. 【請求項５】 前記複数のシフト信号のうち、前記所定
   のシフト量だけシフトした前記シフト信号を前記シフト
   信号選択器に選択させる選択制御信号を、前記シフト信
   号選択器に供給する選択制御信号供給部を更に備えるこ
   とを特徴とする請求項４に記載の遅延信号生成装置。
6. 【請求項６】 前記複数の位相シフト器のそれぞれが出
   力する前記シフト信号の前記シフト量を設定するシフト
   量設定部を更に前記位相シフト器毎に備えることを特徴
   とする請求項５に記載の遅延信号生成装置。
7. 【請求項７】 前記シフト信号選択器が、 前記選択制御信号に基づいて、前記所定のシフト量だけ
   位相をシフトした前記シフト信号を選択するマルチプレ
   クサと、 前記マルチプレクサの出力に基づいて、前記遅延信号を
   出力するドライバと、 前記マルチプレクサの出力に対して、前記ドライバに供
   給される２つの電源電圧Ｖ_ｄｄおよびＶ_ｓｓ（Ｖ_ｄｄ＞
   Ｖ_ｓｓ）のほぼ中点の電圧を印加する付加回路を有する
   ことを特徴とする請求項６に記載の遅延信号生成装置。
8. 【請求項８】 前記シフト信号選択器が、 複数の前記シフト信号のそれぞれが入力される複数の伝
   達ゲートと、前記伝達ゲートの出力を一点に集束する集
   束部とを含むマルチプレクサと、 前記マルチプレクサの集束部に対して、前記集束部に供
   給される２つの電源電圧Ｖ_ｄｄおよびＶ_ｓｓ（Ｖ_ｄｄ＞
   Ｖ_ｓｓ）のほぼ中点の電圧を印加する付加回路を有し、 前記マルチプレクサは、前記選択制御信号に基づいて、
   前記複数の伝達ゲートの一つだけを導通状態にすること
   によって、前記所定のシフト量だけ位相をシフトした前
   記シフト信号を選択することを特徴とする請求項６に記
   載の遅延信号生成装置。
9. 【請求項９】 複数の前記位相シフト器の出力のそれぞ
   れに対して、２つの電源電圧Ｖ_ｄｄおよびＶ_ｓｓ（Ｖ
   _ｄｄ＞Ｖ_ｓｓ）のほぼ中点の電圧を印加する付加回路を
   設けることを特徴とする請求項４から８のいずれかに記
   載の遅延信号生成装置。
10. 【請求項１０】 前記基準信号を所定の時間遅延した基
    準遅延信号を出力する基準位相シフト器と、 前記遅延信号のエッジと前記基準遅延信号のエッジのタ
    イミングを比較して、比較結果を論理値”０”または”
    １”として出力するタイミング比較部と、 前記タイミング比較部における比較結果に基づいて、前
    記遅延信号の遅延時間を測定する測定部とを更に備える
    ことを特徴とする請求項１から９のいずれかに記載の遅
    延信号生成装置。
11. 【請求項１１】 前記測定部が、 所定の周期で、前記タイミング比較部から出力される前
    記論理値を平均化した平均値を出力する平均部と、 前記平均値に基づいて、前記遅延信号の遅延時間と前記
    基準遅延信号の遅延時間とが等しいか否かを判定する判
    定部とを有することを特徴とする請求項１０に記載の遅
    延信号生成装置。
12. 【請求項１２】 前記判定部は、論理値の前記平均値が
    ほぼ０．５であるとき、前記遅延信号の遅延時間と前記
    基準遅延信号の遅延時間とが等しいことを判定すること
    を特徴とする請求項１１に記載の遅延信号生成装置。
13. 【請求項１３】 前記判定部における判定結果に基づい
    て、前記複数の位相シフト器のそれぞれが出力する前記
    シフト信号の前記シフト量を調整するシフト量調整部を
    更に前記位相シフト器毎に備えることを特徴とする請求
    項１１または１２に記載の遅延信号生成装置。
14. 【請求項１４】 前記位相シフト装置が、 前記基準信号と同一周期の発振信号を発振する発振器
    と、 前縁および後縁の少なくとも一方が前記発振信号の前縁
    または後縁に同期した参照発振信号に挿入する挿入パル
    スを生成して、前記参照発振信号に挿入するパルス挿入
    部と、 前記基準信号に同期し且つ前記参照発振信号と同一周期
    の参照基準信号と、前記挿入パルスを挿入された前記参
    照発振信号とに基づいて、前記発振器において発振され
    る前記発振信号の位相を前記基準信号の位相から、所定
    のシフト量だけ位相がシフトした前記シフト信号を生成
    させる遅延位相ロック部とを有することを特徴とする請
    求項１から１３のいずれかに記載の遅延信号生成装置。
15. 【請求項１５】 前記位相シフト装置が、 前記発振信号に同期した同期発振信号と、前記基準信号
    に同期し且つ前記同期発振信号と同一周期の同期基準信
    号との位相差に基づいて、前記参照基準信号と前記参照
    発振信号を出力する位相比較部を更に有することを特徴
    とする請求項１４に記載の遅延信号生成装置。
16. 【請求項１６】 被試験デバイスを試験する半導体試験
    装置であって、 前記被試験デバイスに入力する入力パターン信号と、前
    記入力パターン信号に基づいて前記被試験デバイスが出
    力するべき期待値パターン信号とを、基準信号に同期し
    て発生するパターン発生器と、 前記被試験デバイスの入力特性に合わせて、前記基準信
    号の位相から前記入力パターン信号を所定の時間遅延さ
    せた遅延パターン信号を生成する遅延パターン信号生成
    器と、 前記遅延パターン信号に基づいて前記被試験デバイスか
    ら出力される出力パターン信号と前記期待値パターン信
    号とを比較する比較器とを備え、 前記遅延パターン信号生成器が、 前記基準信号の位相から、位相をそれぞれ異なるシフト
    量だけシフトした複数のシフト信号を出力する位相シフ
    ト装置と、 前記複数のシフト信号のうち、所定のシフト量だけ位相
    をシフトした前記シフト信号を選択して、前記基準信号
    を遅延した遅延信号を出力するシフト信号選択器と、 前記遅延信号に基づいて、前記入力パターン信号を前記
    所定の時間遅延させた前記遅延パターン信号を出力する
    遅延パターン信号出力部とを有することを特徴とする半
    導体試験装置。