JP2013046271A - 多相クロック発生回路、及び多相クロック発生方法 - Google Patents
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Abstract
【解決手段】多相クロック発生回路は、位相の異なる複数のリファレンスクロック信号が入力され、該リファレンスクロック信号が取り得る複数の周波数ごとに設けられた遅延パスであって該リファレンスクロック信号に対して予め定められた位相差を生じさせる複数の遅延パスと、リファレンスクロック信号の周波数に基づいて、複数の遅延パスのうち、リファレンスクロック信号の周波数に対応する遅延パスを選択するスイッチ部と、スイッチ部が選択した遅延パスにより、位相差が変更された複数のリファレンスクロック信号から所定の位相差を有する複数のクロック出力信号を生成する位相補間回路とを備える。
【選択図】図2
Description
図11は、CDR回路に設けられる多相クロック発生回路9の構成例を示す回路図である。同図に示すように、多相クロック発生回路9は、4相−8相変換回路91と、位相選択回路92と、CDR制御回路93とを具備している。
CDR制御回路93は、CDR回路において、サンプリングされたエッジサンプルとデータサンプルとに基づいて、位相選択回路92が出力するクロック信号CLK00〜CLK315の位相を制御する制御信号SELC、SELPを位相選択回路92に出力する。
これらの位相補間回路では、入力される2つのクロック信号を合成して中間的な位相を有するクロック信号を生成しているため、位相補間回路を設計する際に定めた動作周波数に応じて、位相補間回路を構成するトランジスタのサイズ(幅(W)/長さ(L))と、位相補間回路に入力するクロック信号の立ち上がり及び立ち下がりに要する時間を最適化する必要があった。このため、一つの位相補間回路で複数の動作周波数に対応することが困難であった。
図12は、複数の動作周波数に対応した多相クロック発生回路9Aの構成例を示す回路図である。同図に示すように、多相クロック発生回路9Aは、多相クロック発生回路9の後段に1/2分周回路94を設けた構成になっている。
また、位相補間回路の特徴として、一般的に、設計値の動作周波数に対して、入力するクロック信号の周波数を下げてしまうと、入力される2つのクロック信号の位相差が大きくなるために出力波形の歪みが大きくなり、最悪の場合、出力波形に段が生じジッタ特性が低下するなどの問題がある。
図13(A)では、fout=1.25[GHz]とした場合に、信号変化の途中に段が生じていることが分かる。また、図13(B)では、信号変化の途中に生じる段を低減させるために信号の波形をなまらせているが、段は残りジッタ特性を低下させてしまっている。
多相クロック発生回路11は、CDR制御回路13から入力される制御信号と、4相のリファレンスクロック信号と、周波数切替信号とに基づいて、4相のデータクロック信号及び4相のエッジクロック信号としての8相のクロック出力信号を生成する。
サンプラー回路12は、多相クロック発生回路11が生成された8相のクロック出力信号(リカバリクロック信号)を用いて、受信したシリアルデータをサンプリングし、エッジサンプルとデータサンプルとを出力する。データサンプルは、リカバリデータとして外部に出力される。
CDR制御回路13は、サンプラー回路12が出力するエッジサンプルとデータサンプルとに基づいて、シリアルデータをサンプリングするための最適なリカバリクロック信号の位相を決定する。また、CDR制御回路13は、決定した位相に一致するリカバリクロック信号が多相クロック発生回路11において生成されるように、制御信号を多相クロック発生回路11に出力する。
4相−8相変換回路110は、バッファ111−1〜111−4と、遅延バッファ112−1〜112−10と、スイッチ113−1〜113−6と、位相補間回路114−1〜114−4とを有している。なお、スイッチ113−1〜113−6は、P型チャネルMOSトランジスタを用いて構成したパススイッチであり、スイッチ部を構成している。
バッファ111−2、遅延バッファ112−1、遅延バッファ112−2を経由して位相補間回路114−1及び位相補間回路114−2に到達する遅延パスは、2.5[GHz]の動作周波数に対して45°の位相に相当する遅延を、クロック信号IN000、IN180に加える。
バッファ111−2、遅延バッファ112−1、遅延バッファ112−3〜112−5を経由して位相補間回路114−1及び位相補間回路114−2に到達する遅延パスは、1.25[GHz]の動作周波数に対して45°の位相に相当する遅延を、クロック信号IN000、IN180に加える。
バッファ111−4、遅延バッファ112−6、遅延バッファ112−8〜112−10を経由して位相補間回路114−3及び位相補間回路114−4に到達する遅延パスは、1.25[GHz]の動作周波数に対して45°の位相に相当する遅延を、クロック信号IN090、IN270に加える。
位相補間回路114−1は、クロック信号IN000と、45°の遅延を加えられたクロック信号IN000とを合成し、クロック信号OUT0として出力する。また、位相補間回路114−1は、クロック信号IN180と、45°の遅延を加えられたクロック信号IN180とを合成し、クロック信号OUT4として出力する。
位相補間回路114−2は、45°の遅延を加えられたクロック信号IN000と、クロック信号IN090とを合成し、クロック信号OUT1として出力する。また、位相補間回路114−2は、45°の遅延を加えられたクロック信号IN180と、クロック信号IN270とを合成し、クロック信号OUT5として出力する。
位相補間回路114−3は、クロック信号IN90と、45°の遅延を加えられたクロック信号IN090とを合成し、クロック信号OUT2として出力する。また、位相補間回路114−3は、クロック信号IN270と、45°の遅延を加えられたクロック信号IN270とを合成し、クロック信号OUT6として出力する。
位相補間回路114−4は、45°の遅延を加えられたクロック信号IN090と、クロック信号IN180とを合成し、クロック信号OUT3として出力する。また、位相補間回路114−4は、45°の遅延を加えられたクロック信号IN270と、クロック信号IN000とを合成し、クロック信号OUT7として出力する。
MOSトランジスタT1、T3は、それぞれのドレインが共通に接続されて、抵抗R1を介して電源電位VDDに接続されている。MOSトランジスタT2、T4は、それぞれのドレインが共通に接続されて、抵抗R2を介して電源電位VDDに接続されている。
MOSトランジスタT1、T2は、それぞれのソースが共通に接続されて、電流源Iaを介して接地されている。MOSトランジスタT3、T4は、それぞれのソースが共通に接続されて、電流源Ibを介して接地されている。
MOSトランジスタT1、T3の共通接続されたドレインと抵抗R1との間に出力端子OUTBが接続されている。MOSトランジスタT2、T4の共通接続されたドレインと抵抗R2との間に出力端子OUTが接続されている。
位相選択回路150は、CDR制御回路13から入力される制御信号に基づいて、4相−8相変換回路110が出力するクロック信号OUT0〜OUT8からクロック出力信号CLK000〜CLK315を生成する。また、位相選択回路150は、セレクタ回路151と、位相補間回路152−1〜152−4とを有している。ここで、CDR制御回路13から入力される制御信号は、位相選択回路150を制御する信号SELCと、位相補間回路152−1〜152−4を制御する信号SELPとを含んでいる。
すなわち、セレクタ回路151は、クロック信号OUT0、OUT4と、クロック信号OUT1、OUT5と、クロック信号OUT2、OUT6と、クロック信号OUT3、OUT7とから順に異なる4つのクロック信号の組合せを、信号SELCに基づいて選択し、選択した組合せを各位相補間回路152−1〜152−4に出力する。
図4は、本実施形態における位相補間回路152−1〜152−4のブロック図及び入出力波形図である。図4(a)は、位相補間回路152−1〜152−4(以下、位相補間回路152という)を示すブロック図である。位相補間回路152は、2系統の位相の異なるクロック信号を入力し、入力されたクロック信号を補完し、中間の位相を作り出す回路である。図4(b)は、位相補間回路152の入力波形と出力波形との概要を示す図である。同図に示すように、位相補間回路152は、信号SELPの示す値に応じた比で、入力された信号Aと信号Bとを補完して、中間の位相の信号を作り出す。例えば、信号SELP[15:0]が(0/16)を示すとき、信号Aと信号Bとを1:0の比で合成する。すなわち、信号Aを出力する。また、信号SELP[15:0]が(7/16)を示すとき、信号Aと信号Bとを1:1の比で合成する。
位相補間回路152には、位相が45°異なるクロック信号を入力端子A(AB)と入力端子B(BB)とに入力し、信号SELP[15:0]から生成される制御ビット(SA、SB)により、選択された位相の信号が出力端子OUT(OUTB)から出力される。
MOSトランジスタM1、M3は、それぞれのドレインが共通に接続されて、抵抗R3を介して電源電位VDDに接続されている。MOSトランジスタM2、M4は、それぞれのドレインが共通に接続されて、抵抗R4を介して電源電位VDDに接続されている。
MOSトランジスタM1、M2は、それぞれのソースが共通に接続されて、電流源aを介して接地されている。MOSトランジスタM3、M4は、それぞれのソースが共通に接続されて、電流源bを介して接地されている。
MOSトランジスタM1、M3の共通接続されたドレインと抵抗R3との間に出力端子OUTBが接続されている。MOSトランジスタM2、M4の共通接続されたドレインと抵抗R4との間に出力端子OUTが接続されている。
電流源bは、電流源aと同様の構成を有しており、16個の単位電流源からなる定電流源Ubと、定電流源Ubが有する単位電流源のオン・オフを切り替える16個の電流スイッチからなる電流スイッチ群SWbとで構成されている。電流スイッチ群SWbの各電流スイッチと、制御ビットSA[15:0]の各ビットとは一対一に対応しており、それぞれの電流スイッチは対応する制御ビットの値が1のときにオンし、0のときにオフする。
ここで、本実施形態における信号SELP(制御ビットSA、SB)には、16ビットのサーモメータコードを用いる。これにより、電流スイッチ群SWaと電流スイッチ群SWbとにおいてオンになるスイッチの比で出力するクロック信号の位相を16段階で切り替えることができる。
図6は、本実施形態における多相クロック発生回路11が動作周波数2.5[GHz]において動作するときの状態を示す概略図である。同図に示すように、多相クロック発生回路11には、基準のクロック信号IN000と、クロック信号IN000に対して90°、180°、270°の位相差を有するクロック信号IN090、IN180、IN270との4つのリファレンスクロック信号が入力される。このとき、図6に示すように、2.5[GHz]で動作させる場合、周波数切替信号によりスイッチ113−1、113−2、113−4、113−5をオンにし、スイッチ113−3、113−6をオフにする。
これにより、4相−8相変換回路110において、入力されたクロック信号IN000に対して、45°、135°、225°、315°の位相差を有するクロック信号が生成される。すなわち、4相のクロック信号から8相のクロック信号が生成される。
クロック信号OUT0を基準とした場合、入力されたリファレンスクロック信号において基準となるクロック信号IN000に対して、Δtの遅延を加えられたクロック信号OUT0が出力される。このクロック信号OUT0に対し、8分の1周期(T/8)ずつずれたクロック信号OUT1〜OUT7が出力される。
このとき、CDR制御回路13から出力される制御信号(信号SELC、信号SELP)は、図8に示すように変化する。図8は、本実施形態における制御信号(信号SELC、信号SELP)の組合せを示す図である。
これにより、セレクタ回路151は、クロック信号OUT1、OUT5、OUT2、OUT6の組合せを位相補間回路152−1に出力し、クロック信号OUT2、OUT6、OUT3、OUT7の組合せを位相補間回路152−2に出力し、クロック信号OUT3、OUT7、OUT4、OUT0の組合せを位相補間回路152−3に出力し、クロック信号OUT4、OUT0、OUT5、OUT1の組合せを位相補間回路152−4に出力する。
また、出力クロックの位相を360°に亘って、2.8125°刻みで切り替える際、信号SELCと信号SELPとは、図8に示した組合せパターンで順に遷移する。
また、多相クロック発生回路11は、設計の際に定めた位相差を有するクロック信号を位相補間回路114及び位相補間回路152に入力することができ、位相補間回路114及び位相補間回路152の出力波形に段を生じさせることなく、複数の周波数に対応した動作を行うことができる。
このように、本実施形態の多相クロック発生回路11を用いることにより、位相補間回路を利用したクロック・データ・リカバリ回路に対する高速化及び幅広い動作周波数への対応の要求や、低消費電力や、面積増加の抑制などの要求を満たすことができる。
また、多相クロック発生回路11を具備したCDR回路1は、動作速度に応じた位相差を有する複数のサンプリングクロック信号(クロック出力信号)を用いることができ、SERDESなどの高速インターフェース回路の精度(速度)向上を図ることができる。
また、本実施形態において、4相−8相変換回路110には、2つの周波数に合わせて最適化した遅延パスを設ける構成について説明したが、3つ以上の周波数に合わせて最適化した遅延パスを設けるようにしてもよい。
2…PLL回路
9,9A,11…多相クロック発生回路
12…サンプラー回路
13…CDR制御回路
91,110…4相−8相変換回路
92,150…位相選択回路
93,93A…CDR制御回路
111−1,111−2,111−3,111−4,911−1,911−2,911−3,911−4…バッファ
112−1,112−2,112−3,112−4,112−5,112−6,112−7,112−8,112−9,112−10,912−1,912−2,912−3,912−4…遅延バッファ
113−1,113−2,113−3,113−4,113−5,113−6…スイッチ
114,114−1,114−2,114−3、114−4,152,152−1,152−2,152−3,152−4,913−1,913−2,913−3,913−4,922−1,922−2,922−3,922−4…位相補間回路
151,921…セレクタ回路
Claims (3)
- 位相の異なる複数のリファレンスクロック信号が入力され、該リファレンスクロック信号が取り得る複数の周波数ごとに設けられた遅延パスであって該リファレンスクロック信号に対して予め定められた位相差を生じさせる複数の遅延パスと、
前記リファレンスクロック信号の周波数に基づいて、前記複数の遅延パスのうち、前記リファレンスクロック信号の周波数に対応する遅延パスを選択するスイッチ部と、
前記スイッチ部が選択した遅延パスにより、位相差が変更された前記複数のリファレンスクロック信号から所定の位相差を有する複数のクロック出力信号を生成する位相補間回路と
を備えることを特徴とする多相クロック発生回路。 - 前記スイッチ部は、複数のパススイッチを有し、
前記パススイッチは、前記複数の遅延パスごとに設けられ、該遅延パスと前記位相補間回路との間を接続するか否かを切り替える
ことを特徴とする請求項1に記載に多相クロック発生回路。 - 位相の異なる複数のリファレンスクロック信号が入力され、該リファレンスクロック信号が取り得る複数の周波数ごとに設けられた遅延パスであって該リファレンスクロック信号に対して予め定められた位相差を生じさせる複数の遅延パスを備える多相クロック発生回路における多相クロック発生方法であって、
前記リファレンスクロック信号の周波数に基づいて、前記複数の遅延パスのうち、前記リファレンスクロック信号の周波数に対応する遅延パスを選択する選択ステップと、
前記選択ステップにおいて選択した遅延パスにより、位相差が変更された前記複数のリファレンスクロック信号から所定の位相差を有する複数のクロック出力信号を生成する位相補間ステップと
を有することを特徴とする多相クロック発生方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015149669A (ja) * | 2014-02-07 | 2015-08-20 | 富士通株式会社 | クロック制御回路,受信器および通信装置 |
US9742413B2 (en) | 2014-07-25 | 2017-08-22 | Fujitsu Limited | Electronic device and information processing apparatus |
US10483956B2 (en) | 2017-07-20 | 2019-11-19 | Rohm Co., Ltd. | Phase interpolator, timing generator, and semiconductor integrated circuit |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101710669B1 (ko) * | 2010-09-15 | 2017-02-27 | 삼성전자주식회사 | 클록 지연 회로, 지연 동기 회로, 및 그것을 포함하는 반도체 메모리 장치 |
US9385858B2 (en) * | 2013-02-20 | 2016-07-05 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Timing phase estimation for clock and data recovery |
US20140334584A1 (en) * | 2013-05-13 | 2014-11-13 | Ismail Lakkis | Systems and methods for tracking a received data signal in a clock and data recovery circuit |
US9306730B1 (en) * | 2015-02-04 | 2016-04-05 | Xilinx, Inc. | Fractional-N PLL-based CDR with a low-frequency reference |
EP3602782B1 (en) * | 2017-03-29 | 2022-10-26 | Intel Corporation | Multiphase signal generator and method for generating phase shifted signals |
US10439793B2 (en) * | 2017-05-03 | 2019-10-08 | Global Unichip Corporation | Device and method for recovering clock and data |
US10270456B1 (en) * | 2018-01-02 | 2019-04-23 | Realtek Semiconductor Corp. | Apparatus and method for frequency tripling |
US10678296B2 (en) * | 2018-08-03 | 2020-06-09 | Futurewei Technologies, Inc. | Multi-phase signal generation |
CN112241384B (zh) * | 2019-07-19 | 2022-07-01 | 上海复旦微电子集团股份有限公司 | 一种通用的高速串行差分信号分路电路及方法 |
US10715038B1 (en) * | 2019-11-29 | 2020-07-14 | Realtek Semiconductor Corp. | Apparatus and method for frequency quintupling |
US11677409B2 (en) | 2021-03-19 | 2023-06-13 | Microsoft Technology Licensing, Llc | Cloud assisted calibration of analog-to-digital converters |
US11387838B1 (en) | 2021-03-19 | 2022-07-12 | Microsoft Technology Licensing, Llc | SAR analog-to-digital converter calibration |
US11675386B2 (en) * | 2021-08-09 | 2023-06-13 | Huawei Technologies Co., Ltd. | System and method for recovering a clock signal |
US11570033B1 (en) * | 2021-08-17 | 2023-01-31 | Apple Inc. | Multiphase signal generator |
US11711200B2 (en) * | 2021-12-16 | 2023-07-25 | Analog Devices, Inc. | Multiphase clock generators with digital calibration |
US11916561B1 (en) * | 2022-01-24 | 2024-02-27 | Avago Technologies International Sales Pte. Limited | Adaptive alignment of sample clocks within analog-to-digital converters |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000332583A (ja) * | 1999-05-17 | 2000-11-30 | Advantest Corp | 遅延信号生成装置および半導体試験装置 |
US20010026179A1 (en) * | 2000-03-24 | 2001-10-04 | Takanori Saeki | Clock control circuit and clock control method |
US20020053931A1 (en) * | 2000-11-06 | 2002-05-09 | Nec Corporation | Phase difference signal generator and multi-phase clock signal generator having phase interpolator |
US20030085746A1 (en) * | 2001-11-08 | 2003-05-08 | Hitoyuki Tagami | Polyphase signal generator |
US20050024117A1 (en) * | 2003-07-28 | 2005-02-03 | Nec Electronics Corporation | Phase interpolator circuitry for reducing clock skew |
US20060220720A1 (en) * | 2005-03-31 | 2006-10-05 | Freyman Ronald L | Methods and apparatus for maintaining desired slope of clock edges in a phase interpolator using an adjustable bias |
JP2009153084A (ja) * | 2007-12-24 | 2009-07-09 | Fujitsu Microelectronics Ltd | 可変遅延回路及びその制御方法 |
US20110102028A1 (en) * | 2009-10-29 | 2011-05-05 | Takaaki Nedachi | Multiphase clock generation circuit |
-
2011
- 2011-08-25 JP JP2011183290A patent/JP5716609B2/ja not_active Expired - Fee Related
-
2012
- 2012-08-23 US US13/592,831 patent/US8803583B2/en not_active Expired - Fee Related
Patent Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000332583A (ja) * | 1999-05-17 | 2000-11-30 | Advantest Corp | 遅延信号生成装置および半導体試験装置 |
US20010026179A1 (en) * | 2000-03-24 | 2001-10-04 | Takanori Saeki | Clock control circuit and clock control method |
JP2001273048A (ja) * | 2000-03-24 | 2001-10-05 | Nec Corp | クロック制御回路及びクロック制御方法 |
US20020053931A1 (en) * | 2000-11-06 | 2002-05-09 | Nec Corporation | Phase difference signal generator and multi-phase clock signal generator having phase interpolator |
JP2002141785A (ja) * | 2000-11-06 | 2002-05-17 | Nec Corp | 位相差信号発生回路並びにこれを用いた多相クロック発生回路及び集積回路 |
US20030085746A1 (en) * | 2001-11-08 | 2003-05-08 | Hitoyuki Tagami | Polyphase signal generator |
JP2003152512A (ja) * | 2001-11-08 | 2003-05-23 | Mitsubishi Electric Corp | 多相信号発生器 |
US20050024117A1 (en) * | 2003-07-28 | 2005-02-03 | Nec Electronics Corporation | Phase interpolator circuitry for reducing clock skew |
JP2005050123A (ja) * | 2003-07-28 | 2005-02-24 | Nec Micro Systems Ltd | スキュー補正回路 |
US20060220720A1 (en) * | 2005-03-31 | 2006-10-05 | Freyman Ronald L | Methods and apparatus for maintaining desired slope of clock edges in a phase interpolator using an adjustable bias |
JP2009153084A (ja) * | 2007-12-24 | 2009-07-09 | Fujitsu Microelectronics Ltd | 可変遅延回路及びその制御方法 |
US20110102028A1 (en) * | 2009-10-29 | 2011-05-05 | Takaaki Nedachi | Multiphase clock generation circuit |
JP2011097314A (ja) * | 2009-10-29 | 2011-05-12 | Nec Corp | 多相クロック発生回路 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015149669A (ja) * | 2014-02-07 | 2015-08-20 | 富士通株式会社 | クロック制御回路,受信器および通信装置 |
US9742413B2 (en) | 2014-07-25 | 2017-08-22 | Fujitsu Limited | Electronic device and information processing apparatus |
US10483956B2 (en) | 2017-07-20 | 2019-11-19 | Rohm Co., Ltd. | Phase interpolator, timing generator, and semiconductor integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
US20130049831A1 (en) | 2013-02-28 |
JP5716609B2 (ja) | 2015-05-13 |
US8803583B2 (en) | 2014-08-12 |
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