CN110495101B - 多相信号发生器、倍频器、混合信号电路和方法 - Google Patents

多相信号发生器、倍频器、混合信号电路和方法 Download PDF

Info

Publication number
CN110495101B
CN110495101B CN201780089030.6A CN201780089030A CN110495101B CN 110495101 B CN110495101 B CN 110495101B CN 201780089030 A CN201780089030 A CN 201780089030A CN 110495101 B CN110495101 B CN 110495101B
Authority
CN
China
Prior art keywords
phase
input
signal
output
interpolator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780089030.6A
Other languages
English (en)
Other versions
CN110495101A (zh
Inventor
M·卡谢尔
D·格吕贝尔
F·孔扎蒂
P·格雷科
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN110495101A publication Critical patent/CN110495101A/zh
Application granted granted Critical
Publication of CN110495101B publication Critical patent/CN110495101B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/00006—Changing the frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B19/00—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source
    • H03B19/06—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes
    • H03B19/14—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes by means of a semiconductor device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B27/00—Generation of oscillations providing a plurality of outputs of the same frequency but differing in phase, other than merely two anti-phase outputs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H03K5/15026—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages
    • H03K5/1504—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00052—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter by mixing the outputs of fixed delayed signals with each other or with the input signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00286—Phase shifter, i.e. the delay between the output and input pulse is dependent on the frequency, and such that a phase difference is obtained independent of the frequency
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
    • H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

多相信号发生器包括输入端口。多相信号发生器还包括多个移相器。多个移相器中每个配置为提供相同相移至少一个移相器连接到输入端口。多相信号发生器还包括第一相位内插器和至少第二相位内插器。每个相位内插器具有相应输出端。每个相位内插器配置为用相应第一加权因子wi,1加权相位内插器相应第一输入端处的信号相位并用相应第二加权因子wi,2加权相位内插器相应第二输入端处的另一信号相位，以在相位内插器相应输出端产生内插相位信号。多个移相器第一子集包括n>1个串联连接移相器。移相器第一子集耦合在第一相位内插器第一和第二输入端间。多个移相器不同第二子集包括n个串联连接移相器。移相器第二子集耦合在第二相位内插器第一和第二输入端间。

Description

多相信号发生器、倍频器、混合信号电路和方法
技术领域
示例涉及用于产生相位偏移信号的多相信号发生器、倍频器、混合信号电路和方法。
背景技术
许多电子电路诸如中央处理单元、专用集成电路(ASIC)、数字信号处理器(DSP)、射频(RF)电路等需要具有被精确地调谐到期望值的固定相位关系的信号。例如，彼此互连的数字电路通常需要固定相位关系的同步时钟信号。电子电路不断增加的工作频率对产生这种信号提出新挑战。一些用于信号生成的器件尝试通过采用模拟可调延迟元件和复杂的反馈结构来应对这一挑战。这些器件受到延迟元件调谐精度的限制，并且通常伴随着生产期间的高修整工作，增加的电路尺寸以及从而增加的制造成本。因此，寻求用于提供具有精确调谐的相位关系的信号的新解决方案。通过本公开的主题可满足这种要求。
附图说明
以下将仅通过示例并参考附图来描述设备和/或方法的一些示例，其中
图1示出多相信号发生器的框图；
图2a示出相位内插器的框图；
图2b示出另一个多相信号发生器的框图；
图2c示出其相位内插器包括两个以上的输入端的多相信号发生器的框图；
图2d示出具有串联连接的移相器的多相信号发生器的框图；
图3示出具有相位内插器和信号分离器的多相信号发生器的框图；
图4a示出输出信号的相位间隔为360°/(3·n)的另一个多相信号发生器的框图；
图4b、图4c示出图4a的多相信号发生器的不同可能的相量图；
图4d示出具有三相内插器的多相信号发生器的框图；
图4e示出具有六个相位内插器的多相信号发生器的框图；
图4f示出图4e的多相信号发生器的相量图；
图5a示出多相信号发生器的高级电路图；
图5b示出延迟线的电路图；
图5c示出延迟级的电路图；
图5d示出数字可编程负载电容的电路图；
图5e示出相位内插器的电路图；
图5f示出图5a的多相信号发生器的输入信号和输出信号的时序图；
图6示出倍频器的框图；
图7示出连接到逆变器电路的边缘组合器电路的框图；
图8示出连接到逆变器电路的另一个边缘组合器电路的框图；
图9示出另一个倍频器的框图；
图10示出混合信号电路的框图；
图11示出另一个混合信号电路的框图；和
图12示出用于产生相位偏移信号的方法的流程图。
具体实施方式
现在将参考附图更全面地描述各种示例，在附图中示出一些示例。在附图中，为了清楚起见，可放大线路、层和/或区域的厚度。
因此，虽然其他示例能够具有各种修改和替代形式，但是其一些特定示例在附图中示出并且随后将详细描述。然而，此详细描述并不将另外的示例限制于所描述的特定形式。另外的示例可涵盖落入本公开范围内的所有修改、等同物和替代物。在整个附图的描述中，相似数字示出相似或类似的元件，当相互比较时，它们可相同地或以修改的形式实现，同时提供相同或相似的功能。
应当理解，当元件被称为“连接”或“耦合”到另一个元件时，元件可直接连接或耦合或者经由一个或多个中间元件。如果使用“或”组合两个元件A和B，则应理解为这公开所有可能的组合，即仅A、仅B以及A和B。对于相同组合的替代措辞是“A和B中的至少一个”。这同样适用于超过2个要素的组合。
本文用于描述特定示例的术语不旨在限制另外的示例。每当使用单数形式诸如“一”和“该”时和仅使用单个元件既没有明确地或隐含地定义为强制性的，另外的示例也可使用复数个要素来实现相同的功能。同样地，当随后将功能描述为使用多个要素实现时，另外的示例可使用单个要素或处理实体来实现相同的功能。将进一步理解，术语“包括”、“包含”在使用时指定所述特征、整数、步骤、操作、过程、动作、要素和/的组件的存在，但不排除存在或添加一个或多个其他特征、整数、步骤、操作、过程、动作、要素、组件和/或其任何组。
除非另外定义，否则所有术语(包括技术和科学术语)在本文中以其示例所属领域的普通含义使用。
图1示出多相信号发生器100的框图。多相信号发生器100包括输入端口112。此外，多相信号发生器100包括多个130个移相器。多个130个移相器中的每个移相器被配置为提供相同相移至少一个移相器连接到输入端口112。此外，多相信号发生器100包括第一相位内插器150-1和至少第二相位内插器150-2。每个相位内插器150-1、150-2具有相应输出端159-1、159-2。每个相位内插器150-1、150-2被配置为借助相应第一加权因子wi,1加权相位内插器150-1、150-2的相应第一输入端151-1、151-2处的信号的相位并且借助相应第二加权因子wi,2加权在相位内插器151-1、151-2的相应第二输入端152-1,152-2处的另一个信号的相位，以在相位内插器151-1、151-2的相应输出端159-1、159-2处生成内插相位信号。多个130个移相器的第一子集135-1包括n>1个串联连接的移相器。移相器的第一子集135-1耦合在第一相位内插器150-1的第一输入端151-1和第二输入端152-1之间。多个130个移相器中的不同的第二子集135-2包括n个串联连接的移相器。移相器的第二子集135-2耦合在第二相位内插器150-2的第一输入端151-2和第二输入端152-2之间。
据此，所提出的多相信号发生器100可包括前馈开环构架。因此与其他多相信号发生器相比，可避免复杂的反馈结构，从而可减少电路开销和/或确保多相信号发生器100的系统稳定性。
移相器的第一子集135-1和第二子集135-2包括相同数量n的移相器。如图1所示，第一子集135-1可串联连接到第二子集135-2。可选地，第一子集135-1和第二子集135-2可为例如从输入端口112分支的移相器的不同串联连接的一部分。此外，移相器的第一子集135-1和第二子集135-2的并集不一定包括多个130个移相器的所有移相器。如图1所示，例如，多个130个移相器的移相器可串联连接在输入端口112和移相器的第一子集135-1之间。第一子集135-1与移相器的第二子集135-2的不同之处在于存在至少一个移相器属于子集135-1、135-2之一，但不属于另一个的子集。例如，可存在至少一个移相器，其仅属于第一子集135-1，但不属于第二子集135-2，和/或可存在仅属于第二子集135-2但不属于第一子集135-1的移相器。
用于加权在第一相位内插器150-1的第一输入端151-1处的信号的相位的第一加权因子w1,1可不同于用于加权在第二相位内插器150-2的第一输入端151-2处的信号的相位的第一加权因子w2,1。同样，用于加权在第一相位内插器150-1的第二输入端152-1处的信号的相位的第二加权因子w1,2可不同于用于加权在第二相位内插器150-2的第二输入端152-2处的信号的相位的第二加权因子w2,2。
多相信号发生器100的输入端口112可被配置为接收周期信号。例如，输入端口112可连接到振荡器电路(例如，晶体振荡器、恒温控制晶体振荡器、压控振荡器、锁相环电路、光学振荡器)、时钟信号产生电路和/或提供周期信号的任何电路(例如，接收器电路，其被配置为接收由连接到时间标准的无线电发射器发射的时间码)。输入端口112处的周期信号可具有各种脉冲形状，诸如矩形脉冲、三角形脉冲、梯形脉冲、升余弦脉冲、高斯脉冲、弦脉冲和/或其任何叠加。周期信号可为单端信号。可选地，根据一些示例，周期信号可为差分信号。
所提出的多相信号发生器100可在第一相位内插器150-1的输出端159-1产生第一输出信号，并且在第二相位内插器150-2的输出端159-2产生第二输出信号。第一和第二输出信号可相对于彼此具有固定的相移，其被精确地设置为期望值。由于每个移相器提供相同相移并且由于相同数量的n个移相器耦合在第一相位内插器150-1和第二相位内插器150-2的相应第一和相应第二输入端之间，因此可实现精度。
相位内插器可为电路，该电路可从其输入信号的各个相位的加权插值产生期望相位的输出信号。在图2a中示出相位内插器200-A的框图，其具有两个输入信号201、202(相位分别为和/>)，以及相位ψ的输出信号203。相位内插器200-A被配置为借助加权因子a对第一输入信号201的相位/>进行加权，并且借助加权因子b对第二输入信号202的相位/>进行加权。此外，相位内插器200-A被配置为根据其输入信号的相位的加权平均值来设置其输出信号203的相位ψ。这可用等式1.1表示：
对于包含m个输入端的通用相位内插器，其输出信号的相位ψ可用等式1.2表示：
其中表示通用相位内插器的第j个输入端的输入信号的相位，并且wj表示第j个输入端的加权因子。
回到图1，对于多相信号发生器100的每个相位内插器150-1、150-2，相应相位内插器150-1、150-2的第一加权因子wi,1与第二加权因子wi,2的比率可对应于非负整数常数C和在输入端口112和相位内插器150-1、150-2的第一输入端151-1、151-2之间耦合的串联连接的移相器的相应数量li(i＝1,2,…)的总和除以(n-li-C)。这可用等式2.1表示：
然后，相应相位内插器150-1、150-2的相应输出信号的相位ψi可由等式2.2表示：
其中表示在相应第一输入端处的信号的相位，并且/>表示在相应相位内插器150-1、150-2的相应第二输入端处的信号的相位。
因为可在输入端口112和相应相位内插器150-1、150-2的第一输入端151-1、151-2之间耦接li个串联连接的移相器，所以在第一输入端处的相位可用等式2.3表示
其中表示多相信号发生器100的输入端口112处的信号的相位。由于相应子集135-1、135-2包括n个串联连接的移相器，所以在相应相位内插器的第二输入端处的相位可用等式2.4表示：
换句话说，对于多相信号发生器100的每个相位内插器150-1、150-2，可在输入端口112和相应相位内插器150-1、150-2的第二输入端152-1、152-2之间耦合数量为(li+n)个串联连接的移相器。多相信号发生器100的输入信号可首先从输入端口112行进通过li个串联连接的移相器(其被分接到相应移相器的第一输入端)并进一步行进通过n个串联连接的移相器的相应子集，以到达相应移相器的第二输入端。
由于移相器的相应子集135-1、135-2耦合在相应相位内插器的相应第一和相应第二输入端之间，所以第二输入端处的信号可相对于第一输入端处的信号延迟。这可使得相应相位内插器利用在其第一输入端处的信号的下一个周期(或下一个脉冲)在其第二输入端处插入延迟信号。因此，等式2.3可重新表述为等式2.5：
其中术语360°可考虑到相应相位内插器利用在其第一输入端处的信号的下一个周期(或下一个脉冲，或第二下一个周期或脉冲，或甚至更晚的周期或脉冲)而在其第二输入端处对延迟信号进行内插。将等式2.1、2.4和2.5代入等式2.2导出等式3.1，其表示相应输出信号的相位ψi：
对于多相信号发生器100的每个相位内插器，多个130个移相器中的不同数量li的串联连接的移相器可耦合在输入端口112和相应相位内插器的第一输入端之间。
例如，在l1表示耦合在输入端口112和第一相位内插器150-1的第一输入端151-1之间的串联连接的移相器的数量的情况下，第一输出信号的相位ψ1(由在其输出端159-1处的第一相位内插器150-1的提供))可用等式3.2表示：
在l2表示耦合在输入端口112和第二相位内插器150-2的第一输入端151-2之间的串联连接的移相器的数量的情况下，第二输出信号的相位ψ2(由在其输出端159-2处的第二相位内插器150-2提供)可由等式3.3表示：
然后，第一和第二输出信号之间的相位关系Δψ21(例如，相位差)可由等式3.4表示：
上述考虑和/或等式3.4示出第一和第二输出信号之间的相位关系Δψ21可与多个130个移相器中的移相器的(公共)相移无关。因此，多相信号发生器100的设计可独立于/>的精确值来完成。只要每个移相器被配置为提供相同相移/>(忽略制造公差)，此相移/>可在等式3.4中抵消，并且相位关系Δψ21可精确地设置为期望值，即l1、l2和n的选择。
此外，第一和第二相位内插器这两者的第一和第二加权因子可为非负的。这可有利于多相信号发生器100的实现。例如，可选择非负整数常数C，使得根据等式2.1的相应第一加权因子与相应第二加权因子的比率对于每个相位内插器是正的。这可用不等式3.5表示：
对于每个i，n-li-C≥0，
→C≤n-max(li)。
因此，可选择非负整数常数C，使得C小于(或等于)移相器的相应子集135-1、135-2的移相器的数量n减去耦合在输入端口112和多相信号发生器100的相位内插器的第一输入端之间的串联连接的移相器的最大数量li。
根据一个实施例，非负整数常数C等于1。这可减少多个130个移相器中的移相器的数量，并因此减少多相信号发生器100的硬件复杂性。
多个130个移相器中的移相器可具有对应(例如，相等)电路图。这可有利于多个130个移相器中的每一个的相移相同。为此，每个移相器可包括相同类型(例如，分开但相同的元件)的电气元件(例如，传输线、电阻器、电容器、电感器、晶体管、二极管、开关、继电器等)。另外，每个移相器的电气元件可以相同的电路配置电连接。另外，移相器的对应电气元件可具有相同(标称)尺寸(例如，相同的传输线长度，相同的电阻，相同的电容，相同的电感，相同的通道宽度，相同的通道长度等，忽视制造公差)。换句话说，多个130个移相器的移相器可具有相同的散射参数(忽略制造公差)。
例如，多个130个移相器中的移相器可各自包括预定电气长度的传输线，以为每个移相器提供相同相移附加地或可选地，多个130个移相器中的移相器可各自包括电容器和/或一堆电容器(并联和/或串联配置)，以为每个移相器提供相同相移/>附加地或可选地，多个130个移相器中的移相器可各自包括滤波器电路，该滤波器电路包括集总元件(诸如电阻器、电容器和/或电感器)和/或传输线元件，以为每个相移器提供相同相移/>
附加地或可选地，相位内插器(例如，第一相位内插器150-1和第二相位内插器150-2)可具有对应(例如，相等)电路图。这还可增强多相信号发生器100的输出信号(例如，第一和第二输出信号)的相位关系的精度。
对于每个相位内插器(例如，第一相位内插器150-1和第二相位内插器150-2)，可在输入端口112和相应相位差值器的第一输入端(例如，分别为输入端151-1和151-2)之间耦合不同数量li的串联连接的移相器。这可引起输出信号(例如，Δψ21)的相位关系不不同于零。
例如，假设(如图1所示)在输入端口112和移相器的第一子集135-1之间耦合有一个移相器。因此，在此示例中l1等于1。对于此示例，进一步假设移相器的第二子集135-2从输入端口112分支并且在第二子集135-2和输入端口112之间没有耦合任何其他移相器，因此l2＝0。对于此示例，进一步假设第一子集135-1和第二子集135-2各自包括n＝3个移相器。根据等式3.4，第一输出信号(在第一相位内插器150-1的输出端159-1处提供)和第二输出信号(在第二相位内插器150-2的输出端159-2处提供)之间的相位差)然后为负号可意指第二输出信号滞后于第一输出信号。
根据一些示例，移相器的第一子集135-1和第二子集135-2可串联连接。另外，可存在多个130个移相器中的一个或多个移相器，其串联耦合在移相器的第一子集135-1和第二子集135-2之间并且连接子集135-1和135-2。
例如，再次假设l1＝1且n＝3，但这次第二子集135-2与移相器的第一子集135-1串联连接，如图1中的选项所示。因此，可有4个移相器(即，在输入端口112和第一相位内插器150-1的第一输入端151-1之间耦合的一个移相器加上第一子集135-1的三个移相器)耦合在输入端口112和第二相位内插器150-2的第一输入端151-2之间。因此，在此示例中，l2可等于4。因此，根据等式3.4，第一和第二输出信号之间的相位差可为意指第一和第二输出信号相对于彼此移位一个周期。例如，如果存在在第一子集135-1和第二子集135-2之间串联连接的一个附加移相器，l2可等于5，因此/> 意指第二输出信号可领先第一输出信号一个周期和额外120°，这对于输入端口112处的周期性输入信号可下降到120°。
根据一些示例，移相器的第一和第二子集包括至少一个公共移相器。这可减少多相信号发生器100的硬件工作量和/或可允许多相信号发生器100的输出信号之间的相位关系的更大变化。
例如，移相器的第一子集135-1和第二子集135-2可串联连接，并且可包括至少一个公共移相器。多相信号发生器200-B的这种示例在图2b中示出，其中移相器的第一子集135-1和第二子集135-2包括一个公共移相器，其是第一子集135-1的最后一个移相器(例如，距离第一子集135-1的移相器的串联连接中的输入端口112最远)和第二子集135-2的第一移相器(例如，最接近在第二子集135-2的移相器的串联连接中的输入端口112)。在示例性多相信号发生器200-B中，不存在耦合在输入端口112和第一相位内插器150-1的第一输入端151-1之间的任何移相器，因此l1＝0。因为在此示例中，多相信号发生器200-B的移相器的第一和第二子组各自包括n＝3个移相器，l2＝2。计算多相信号发生器200-B的第一和第二输出信号之间的相位差，从而得到当然，根据一些示例，第一子集135-1和第二子集135-2可包括多于一个公共移相器。
根据一些示例，多相信号发生器100的相位内插器可包括多于两个输入端。例如，相位内插器的一些(例如，至少两个)输入端可连接到相同的电网(例如，连接到相同电线)。然后，此电网可代表相位内插器的实际输入端。例如，将相位内插器的若干输入端连接到相同电网可有利于提供期望的加权因子。连接相同电网的相位内插器的输入端的数量可与加权因子成比例。
附加地或可选地，多相信号发生器100的相位内插器可包括具有不同输入信号的多于两个输入端(例如，连接到多个移相器中的不同移相器)。
根据一个示例，每个相位内插器150-1、150-2包括附加的相应第三输入端和附加的相应第四输入端。另外，每个相位内插器150-1、150-2可被配置为通过借助相应第三加权因子wi,3另外地加权在其相应第三输入端处的信号的相位并且通过借助相应第四加权因子wi,4另外地加权在其相应第四输入端处的信号的相位来在内插器的相应输出端159-1、159-2处生成内插相位信号。此外，多个移相器的不同的第三子集(相对于第一和第二子集)可包括n个串联连接的移相器，并且可耦合在第一相位内插器150-1的第三和第四输入端之间。此外，多个移相器的不同的第四子集(相对于第一、第二和第三子集)可包括n个串联连接的移相器，并且可耦合在第二相位内插器150-2的第三和第四输入端之间。
相应相位内插器的第三加权因子wi,3可与相应相位内插器的第四加权因子wi,4不同。此外，相应相位内插器的第三加权因子wi,3可不同于相应相位内插器的第一加权因子wi,1和/或第二加权因子wi,2。
例如，对于每个相位内插器，相应相位内插器的第三加权因子wi,3与第四加权因子wi,4的比率可对应于(例如，等于)相应相位内插器的第一加权因子wi,1与第二加权因子wi,2的比率。
附加地或可选地，对于每个相位内插器，第三加权因子wi,3与第四加权因子wi,4的比率可对应于非负整数常数C和耦合在输入端口112和相应相位内插器的第三输入端之间的串联连接的移相器的相应数量li,3的总和除以(n-li,3-C)。
根据一些示例，第三加权因子wi,3可等于相应相位内插器的第一加权因子wi,1和/或第四加权因子wi,4可等于相应相位内插器的第二加权因子wi,2。
图2c示出多相信号发生器200-C的示例，其相应相位内插器150-1、150-2包括多于两个输入端。在此示例中，每个相位内插器150-1、150-2包括四个输入端。在此示例中，wi,1＝wi,3和wi,2＝wi,4。
多相信号发生器200-C包括多个130个移相器。多个130个移相器包括九个串联连接的移相器，每个移相器提供相同相移为了串联连接，在前移相器的输出端连接到随后移相器的输入端。多个130个移相器的第一移相器的输入端连接到多相信号发生器200-C的输入端口112。多个130个移相器包括四个移相器135-1、135-2、135-3和135-4的子集。每个移相器子集包括n＝6个移相器。第一子集135-1包括多个130个移相器的第一至第六移相器(从输入端口112开始计数)。第二子集135-2包括多个130个移相器的第三到第八移相器，使得第一和第二子集共同具有多个130个移相器的第三到第六移相器。第三子集135-3包括多个130个移相器的第二到第七移相器，使得第一和第三子集共同具有多个130个移相器的第二到第六移相器，并且第二和第三移相器子集共同具有多个130个移相器的第三到第七移相器。第四子集135-4包括多个130个移相器的第四至第九移相器，使得第一和第四子集共同具有多个130个移相器的第四至第六移相器，第二和第四子集共同具有多个130个移相器的第四至第八移相器，并且第三和第四子集共同具有多个130个移相器的第四至第七移相器。移相器的常见用途可减少移相器的数量并因此减少多相信号发生器200-C的硬件复杂性。
多相信号发生器200-C的第一相位内插器150-1的第一输入端151-1连接到多相信号发生器200-C的输入端口112。移相器的第一子集135-1耦合在第一相位内插器150-1的第一输入端151-1和第二输入端152-1之间。移相器的第三子集135-3耦合在第一相位内插器150-1的第三输入端153-1和第四输入端154-1之间。移相器的第二子集135-2耦合在多相信号发生器200-C的第二相位内插器150-2的第一输入端151-2和第二输入端152-2之间。移相器的第四子集135-4耦合在第二相位内插器150-2的第三输入端153-2和第四输入端154-2之间。
每个相位内插器150-1、150-2的第一加权因子与第二加权因子的比率可再次由等式2.1给出。耦合在输入端口112和第一相位内插器150-1的第一输入端151-1之间的l1个串联连接的移相器的数量等于零。例如，选择非负整数常数C等于2，等式2.1得出：
因此，w1,1和因此w1,3可各自设置为1，并且w1,2因此w1,4可各自设置为2。
对于第二相位内插器150-2，存在耦合在输入端口112与其第一输入端151-2之间的l2＝2个串联连接的移相器。因此，为了第二相位内插器150-2评估等式2.1得到：
因此，w2,1和因此w2,3可各自设置为2，并且w2,2和因此w2,4可各自设置为1。
将等式1.2应用于具有四个输入端的相位内插器，相应相位内插器150-1、150-2的相应输出信号的相位ψi可由等式4.1表示：
对于相位内插，每个相位内插器150-1、150-2可在其第一和第三输入端处使用相应信号的下一个周期(和/或下一个脉冲)，这是由于移相器的相应子集分别耦合在第一和第二输入端以及第三和第四输入端。
然后，第一相位内插器150-1的第一输出信号的相位ψ1可由等式4.2给出：
第二相位内插器150-2的第二输出信号的相位ψ2可通过等式4.3得到：
因此，第一和第二输出信号之间的相位关系Δψ21(例如，相位差)可由等式4.4表示：
Δψ21＝ψ2-ψ1＝120°。
这表明，对于具有多于两个输入端的相位内插器的情况，它们相应输出信号之间的相位关系Δψ21可与多个130个移相器的移相器的(精确)相移无关。因此，可由多相信号发生器200-C提供精确的相位关系Δψ21。
回到图1，为了有利于相应相位内插器150-1、150-2在其相应第二输入端在该相位内插器的相应第一输入端处信号的稍后周期(例如，下一个周期或稍后脉冲)的情况下内插信号，多个130个移相器中的第一子集135-1和第二子集135-2可各自被配置为在预定公差范围内提供360°的相移。通过这种方式，可在等式2.5中引入额外的360°。
相对于其输入信号的相位差，相位内插器可具有有限的线性内插范围。线性范围可定义相位内插器的输入信号之间的最大相位差，相位内插器可针对该最大相位差来执行内插。例如，对于具有两个输入端的相位内插器，各个输入端处的脉冲的上升(和/或下降)沿可由线性内插范围最大地彼此相隔开，以使得相位内插器能够执行根据等式1.1进行相位内插。
根据一些示例，预定公差范围(在该范围内，多个130个移相器的第一子集135-1和第二子集135-2可提供360°的相移)可至多与第一相位内插器150-1和第二相位内插器150-2的最小线性内插范围一样大。第一相位内插器150-1和第二相位内插器150-2的最小线性内插范围可对应于第一相位内插器150-1或第二相位内插器150-2的线性内插范围，无论相对于彼此哪个更小(或最小)。
任选地，多相信号发生器100还可包括信号分离器(图1中未示出)。信号分离器可耦合在两个移相器之间(例如，多个130个移相器中的两个串联连接的移相器)。信号分离器的输入端可连接到信号分离器之前的移相器的输出端。信号分离器的第一输出端可连接到先前移相器之后的另一个移相器的输入端。信号分离器的第二输出端可耦合到多相信号发生器的输出端口。以这种方式，多相信号发生器100可提供与由第一相位内插器150-1和第二相位内插器150-2提供的输出信号具有固定相位关系的附加输出信号。
例如，信号分离器之前的移相器可为从输入端口开始计数的多个移相器中的第(n-C)个移相器。在信号分离器的第二输出端(和/或在连接到信号分离器的第二输出端的输出端口处)处的多相信号发生器100的第三输出信号的相位ψ3然后可由等式5.1给出：
其中再次表示输入端口112处的信号的相位。
然后，可分别从等式5.1和等式3.2和等式3.3导出第三和第一输出信号之间的相位关系ψ31(例如，相位差)和第三和第二输出信号之间的相位关系ψ32(例如，相位差)并且分别由等式5.2和5.3表示。
等式5.2：
等式5.3：
根据等式5.2和5.3，可推断出相位关系ψ31和ψ32可与多个130个移相器的移相器的相移无关，只要相移/>相同(忽略制造公差)。任选地，多个130个移相器的移相器的对应电路图可有利于相同相移/>的实现。结果，可获得多相信号发生器100的输出信号之间的精确相位关系Δψ21、Δψ31和Δψ32。
任选地，多相信号发生器100还可包括延迟电路(未示出)。延迟电路可耦合在信号分离器的第二输出端和多相信号发生器100的输出端口(在该处提供第三输出信号)之间。延迟电路的延迟可对应于(例如，等于)第一相位内插器150-1和第二相位内插器150-2中的至少一个的延迟。这样，当分别由第一相位内插器150-1和第二相位内插器150-2处理时，第三输出信号可经历与第一和/或第二输出信号相同的延迟。这可增强相位关系Δψ31和Δψ32的精度。
例如，延迟电路可为传输线，其调谐到提供与第一相位内插器150-1和/或第二相位内插器150-2相同的延迟的长度。替代性地，延迟电路可为例如集总元件滤波器、分布式滤波器或移相器。
根据一个示例，多相信号发生器100另外包括耦合在信号分离器和输出端口(在该处提供第三输出信号)之间的第三相位内插器。信号分离器的第二输出端可连接到第三相位内插器的第一和第二输入端。第三相位内插器的输出端连接到输出端口(在该处提供第三输出信号)。换句话说，通过将第三相位内插器的第一和第二输入端连接到信号分离器的第二输出端，第三相位内插器可用作延迟电路。这样，当分别由第一相位内插器150-1和第二相位内插器150-2处理时，第三输出信号可经历与第一和/或第二输出信号相同的延迟。反过来，这可引起更精确的相位关系Δψ31和Δψ32。这可通过第一、第二和第三相位内插器的对应电路图进一步支持。
到目前为止，已经根据两个移相器(例如，第一和第二移相器150-1、150-2)和可用作延迟电路的任选第三相位内插器说明多相信号发生器100。然而，本公开不限制多相信号发生器100的相位内插器的数量。多相信号发生器100可包括两个以上相位内插器(或多于三个相位内插器)，以便提供具有相对于彼此的精确相位关系的更多输出信号。
根据示例，多相信号发生器100包括数量(n-1)个相位内插器。数量n可大于2(或大于3，或大于4，或大于5，或大于6，或甚至更大)。多个130个移相器可包括数量至少(2n-2)个移相器。对于每个相位内插器，包括n个移相器的不同移相器子集可耦合在相应相位内插器的第一和第二输入端之间。
这种多相信号发生器200-D的示例如图2d所示。多相信号发生器200-D的多个130个移相器的(2n-2)个移相器串联连接。由于此串联连接，多相信号发生器200-D可具有相对于多相信号发生器的其他示例的降低的硬件复杂性。
数量li＝(i-1)个串联连接的移相器耦合在多相信号发生器200-D的第i(i＝1、2、…、n-1)相位内插器的相应第一输入端和多相信号发生器200-D的输入端口112之间。对于多相信号发生器200-D，非负整数常数C已被设置为1。因此，根据等式2.1，对于第i个相位内插器，第一加权因子与第二加权因子的比率可为：
如图2d所示，第i个相位内插器的第一加权因子wi,1被设置为等于i，而第i个相位内插器的第二加权因子wi,2被设置为(n-i)。
根据等式3.1，由第i个相位内插器在其相应输出端处提供的多相信号发生器200-D的第i个输出信号的相位可为
然后，第i个输出信号和第j个输出信号(j＝1、2、...、n-1；i≠j)之间的相位关系(例如，相位差)可为
因此，可独立于多个130个移相器中的每一个的(相同)相移的值来提供多相信号发生器200-D的输出信号之间的精确相位关系。此外，多相信号发生器200-D可提供相位相等间隔的输出信号(例如，间隔360°/n)。
回到图1，多相信号发生器100可任选地包括第n个相位内插器。第n个相位内插器的第一和第二输入端都可连接到从输入端口112计数的移相器的串联连接中的第(n-C)个移相器的输出端。这示例性地示出用于图2d的多相信号发生器200-D，其中C＝1，并且第(n-1)个移相器(从多相信号发生器200-D的输入端口112开始计数)的输出端经由信号分离器连接到多相信号发生器200-D的第n个相位内插器的第一和第二输入端。然后，可通过下式给出多相信号发生器200-D的第n个输出信号的相位ψn
这可使多相信号发生器200-D的第n个输出信号和第i个输出信号之间的相位关系Δψni与相移无关，并且因此可产生精确的相位关系Δψni。借助第n个相位内插器，多相信号发生器200-D可提供n个输出信号，这些信号在360°上在相位上相等地间隔开，例如相位间隔360°/n。例如，如果n＝3，则多相信号发生器200-D可提供相对于彼此间隔120°的三个输出信号。如果n＝4，则多相信号发生器200-D可提供例如相对于彼此间隔90°的四个输出信号。
任选地，多相信号发生器200-D可包括串联连接并且耦合在第一相位内插器150-1的输入端和输入端口112之间的附加移相器。
回到图1，一个或多个信号分离器可用于在将移相器的子集150-1、150-2耦合在移相器135-1、135-2的两个输入端之间。例如，多相信号发生器100可包括多个信号分离器。对于耦合在相应相位内插器的第一和第二输入端之间的移相器的每个相应子集，多个信号分离器中的相应信号分离器可被配置为提供移相器的相应第一子集中的第一移相器的输入信号到相应相位内插器的第一输入端。移相器的相应子集中的第一移相器可为相对于相应子集的移相器最靠近输入端口112的移相器(例如，具有在其自身与输入端口112之间耦合的最少数量的移相器)。
任选地，对于耦合在相应相位内插器的第一和第二输入端之间的移相器的至少一个子集，多个信号分离器中的另一个相应信号分离器可被配置为提供移相器的相应子集中的最后移相器的输出信号到相应内插器的第二输入端。移相器的相应子集的最后移相器可为相对于相应子集的移相器离输入端口112最远的移相器(例如，具有在其自身和输入端口112之间耦合的最大数量的移相器)。
例如，信号分离器可包括Wilkinson分频器、电阻分频器、定向耦合器和/或传输线结。为了多相信号发生器100的输出信号的精确相位关系，多个信号分离器的信号分离器可具有对应电路图。在本公开的上下文中，两个串联连接的移相器可具有耦合在它们之间的信号分离器，并且仍然可被称为串联连接。
图3示出另一个多相信号发生器300的框图。多相信号发生器300包括输入端口312。此外，多相信号发生器300包括多个330个移相器。每个移相器被配置为提供相同相移至少一个移相器连接到输入端口312。此外，多相信号发生器300包括至少一个相位内插器350-1。相位内插器350-1被配置为借助第一加权因子w1,1加权相位内插器350-1的第一输入端351-1处的信号的相位，并且借助第二加权因子w1,2加权相位内插器350-1的第二输入端352-1处的另一个信号的相位，以在相位内插器350-1的输出端359-1产生内插相位信号。多个330个移相器的子集335-1包括n>1个串联连接的移相器。多个移相器的子集335-1耦合在相位内插器350-1的第一输入端351-1和第二输入端352-1之间。此外，多相信号发生器300包括耦合在多个330个移相器的两个串联连接的移相器之间的信号分离器340。信号分离器340被配置为在信号分离器340的输出端343处提供信号分离器之前的移相器的输出信号。
多相信号发生器300可在相位内插器350-1的输出端359-1处提供具有相位ψ1的第一输出信号，并且在信号分离器340的输出端343处提供具有相位ψ2的第二输出信号。这样，多相信号发生器300可提供给定相位关系Δψ21＝ψ2-ψ1的至少两个输出信号。为此，多相信号发生器300可包括第一输出端口和第二输出端口。第一输出端口可连接到相位内插器350-1的输出端(或与其重合)。第二输出端口可连接到信号分离器340的输出端343(或者与其重合)。然后，多相信号发生器300可在其第一输出端口提供相位ψ1的第一输出信号，并且在其第二输出端口提供相位ψ2的第二输出信号。
为了将信号分离器340耦合在多个130个移相器的两个串联连接的移相器之间，信号分离器的输入端341可连接到信号分离器之前的移相器的输出端(相对于来自输入端口312并且行进通过多个移相器的信号)和信号分离器340的第二输出端344可连接到信号分离器340之后的多个130个移相器的移相器的输入端。
任选地，相位内插器350-1的第一加权因子w1,1与第二加权因子w1,2的比率可对应于非负整数常数C和耦合在输入端口312和相位内插器350-1的第一输入端351-1之间的移相器的数量l1的总和除以(n-l1-C)。另外，信号分离器之前的移相器可为从输入端口312计数的移相器的串联连接中的第(n-C)个移相器。
相位内插器350-1的第一加权因子w1,1与第二加权因子w1,2的比率可由等式6.1给出：
类似于等式3.1，多相信号发生器300的第一输出信号的相位可由等式6.2给出：
其中表示在多相信号发生器300的输入端口312处的信号的相位。如果信号分离器之前的移相器是从输入端口312计数的移相器的串联连接中的第(n-C)个移相器，则多相信号发生器300的第二输出信号的相位ψ2可由等式6.3给出：
然后，第一和第二输出信号之间的相位关系Δψ21可用等式6.4表达：
等式6.4示出相位关系Δψ21可与多个130个移相器中的每一个的相移的值无关。这可产生精确的相位关系Δψ21。
多相信号发生器300可任选地包括延迟电路345。延迟电路345可耦合在信号分离器340的输出端343和多相信号发生器300的第二输出端口之间。延迟电路345的延迟可对应于(例如，等于)相位内插器350-1的延迟。例如，延迟电路345的延迟可等于相位内插器350-1的延迟(忽略制造公差)。这样，还可增强相位关系Δψ21的精度。在多相信号发生器300的实际实现方式中，相位关系Δψ21的精度可对应于相位关系Δψ21从根据等式6.4计算的值中的相对偏差。
可选地，多相信号发生器300可包括第二相位内插器。信号分离器340的输出端343可连接到第二相位内插器的第一输入端和第二输入端。然后，第二相位内插器可对第二输出信号施加延迟，该延迟类似(或等于)由第一相位内插器施加到多相信号发生器300的第一输出信号的延迟。这还可增强相位关系Δψ21的准确度。
另外，第二相位内插器可被配置为借助与第二相位内插器所施加用于加权在第二相位内插器的第二输入端处的信号的相位的加权因子相同的加权因子来加权在第二相位内插器的第一输入端处信号的相位，以在第二相位内插器的输出端产生信号。换句话说，信号分离器340的输出端343的输出信号可到达第二相位内插器的第一和第二输入端，在那里它可用相同的加权因子加权，以产生多相信号发生器300的第二输出信号。这还可增强相位关系Δψ21的精度。
多相信号发生器300可包括在图1-2d的上下文中提到的一个或多个附加特征。在一些示例中，移相器的子集335-1可包括多个330个移相器中的所有移相器。此外，在一些示例中，多相信号发生器300可包括一个或多个附加相位内插器，其中n个移相器的相应子集耦合在一个或多个附加相位内插器的相应第一和相应第二输入端之间。这样，多相信号发生器300可被配置为提供多于两个的相对于彼此具有精确相位关系的输出信号。
根据本公开的至少一些示例，多相信号发生器可实现为集成电路(或集成电路的一部分)和/或印刷电路板，其包括安装在印刷电路板上并通过传输线互连的若干电子器件。当然，多相信号发生器可包括其他电子元件，例如放大器、滤波电路、匹配电路系统和/或电源电路系统。多相信号发生器可包括自己的外壳(例如，屏蔽外壳)和/或可为独立的电子器件。
根据本公开的另一个方面，提供多相信号发生器，其被配置为产生3·n输出相，其可表现出360°/(3·n)的相位差，例如120°、60°、30°....。建议的原理可为前馈开环架构。因此，可避免复杂的反馈结构，其可在其他多相信号发生器中增加电路开销和/或可引起对系统稳定性的担忧。
除了使用360°/(3·n)间隔相位之外，本公开的至少一些多相信号发生器可用作倍频器和/或作为时钟倍增器，以及其他应用。在这种情况下，可将各个相组合成单个输出信号，该信号的频率可为多相信号发生器的输入频率的3·n倍(例如，×3、×6...)于多相信号发生器的输入频率(例如，在50％输入占空比的情况下，使用上升和下降转换)或为3·n/2倍(例如×1.5、×3...)于多项信号生成器的输入频率(对于任何输入占空比，使用上升或下降边缘)。
根据本公开的至少一些多相信号发生器可克服在其他多相发生器中展示的问题，诸如需要精确(模拟)可调谐延迟元件和/或复杂反馈结构。根据本公开的至少一些多相信号发生器可利用匹配的相移(例如，时间延迟)和可取决于器件匹配的加权线性相位内插。根据本公开的至少一些多相信号发生器的一个或多个架构可为用于电池供电操作的一个或多个可行候选，其针对给定噪声和抖动约束提供降低的功耗。
图4a示出多相信号发生器400-A的框图，其中输出信号的相位间隔为360°/(3·n)。多相信号发生器400-A包括多个430个至少(6·n-2)个串联连接的移相器(n≥1)。串联连接的移相器被配置为各自提供相同相移多相信号发生器400-A的输入端口412连接到多个430个串联连接的移相器中的第一移相器。此外，多相信号发生器400-A包括多个至少3·n个相位内插器450-1、...、450-3n。每个相位内插器包括两个输入端。(相位)内插器的权重在相应输入端处注释。多个430个相位内插器的第一相位内插器450-1的两个输入端都连接到串联连接的移相器的第(3n-1)个(从输入端口412开始计数)移相器的输出端。多个430个移相器的(3n-1)不同子集各自包括多个3·n个移相器。移相器的相应子集耦合在相应相位内插器450-2、450-3、...、450-(3n-1)、450-3n的两个输入端口之间。此外，每个相位内插器450-1、450-2、450-3、......、450-(3n-1)、450-3n被配置为提供具有相应相位ψi(i＝0、…、3·n-1)的多相信号发生器400-A的输出信号。/>
多相信号发生器400-A的所提出电路被配置为通过其全部连续移位的输入相位/>产生(6·n-2)辅助相位/>(k＝1、…、6·n-2)，如图4a所示。然后可通过等式7.1表示第k个相位/>
为了产生360°/(3·n)个间隔输出相位，来自下一输入周期(k<3·n-1)和当前周期(/>k＞3·n-1)的相位(其可充分延迟)可经内插以产生所需的输出。可通过借助权重i/(3·n)和(3·n-i)/(3·n)分别内插两个相位/>(使用下一个周期的已经过渡，因此在等式中额外的360°)和/>(当前周期的延迟过渡)来创建第i个输出ψi(i＝1、…、3·n-1)。ψi的值然后可由等式7.2表达：
这些加权内插也显示在图4a中。为了有利于实际相位内插，相移可选择成使得/>和/>因此，用于内插的相位/>和/>可很接近。如在以上等式中可见，可不需要精确绝对相位或延迟匹配，单个相移(例如，多个430个的移相器中的移相器的相移)可仅相互匹配。
所提出的电路(例如，多相信号发生器400-A)可产生360°/(3·n)，而不需要像在其他多相发生器中的精确调谐的延迟元件，诸如延迟锁定环等。所提出的概念可另选地用数字类子电路实现，并且因此可表现出小的硅面积使用，并且可非常适合于非常深的亚微米工艺，同时提供低功耗。
等式7.2可推导如下：
两个相邻相位之间的差异(例如，相位关系)(例如，第(i+1)个相位内插器与第i个相位内插器的的输出信号之间的相位差)是
Δψi+1，i＝ψi+1-ψi＝360°/(3·n)。
在下文中，将更详细地解释(多相信号发生器400-A的)所提出的电路原理，并且对于n＝1的实现方式方面(例如，移相器的相应子集各自包括3个串联连接的移相器)，生成三个120°间隔的输出，并且对于n＝2(例如，移相器的相应子集各自包括6个串联连接的移相器)，获得六个60°间隔的输出。
对于n＝1的相移的不同值的相量图400-B、400-C示出于图4b-c，产生120°间隔的输出ψ1、ψ2和ψ3。在图4d中示出对应相空间框图(例如，对于n＝1)。换句话说，图4d示出多相信号发生器400-D的又一个示例的框图。多相信号发生器400-D可类似于图4a的多相信号发生器400-A。
多相信号发生器400-D包括多个430个相同相移(忽略制造公差)的移相器。也就是说，每个移相器被配置为在其相应输出端产生输出信号，相对于施加在相应移相器的相应输入端的信号，该输出信号相移/>多个移相器的移相器串联连接。多相信号发生器400-D的输入端口412连接到多个430个移相器的第一移相器431-1的输入端。第一移相器431-1的输出端连接到多个430个移相器的第二移相器431-2的输入端。第二移相器431-2的输出端连接到多个430个移相器的第三移相器431-3的输入端。第三移相器431-3的输出端连接到多个430个移相器的第四移相器431-4的输入端。
此外，多相信号发生器400-D包括多个相位内插器(例如，第一相位内插器450-1、第二相位内插器450-2和第三相位内插器430-3)。每个相位内插器包括三个输入端和一个输出端。此外，每个相位内插器被配置为借助相同加权因子来加权施加到其相应输入端的相应信号的相位，以在该相位内插器的相应输出端处生成内插相位信号。第一相位内插器450-1被配置为提供相位ψ0的(多相信号发生器400-D的)第一输出信号。第二相位内插器450-2被配置为提供相位ψ1的(多相信号发生器400-D的)第二输出信号。第三相位内插器450-3被配置为提供相位ψ2的(多相信号发生器400-D的)第三输出信号。通过分离信号并将其连接到相位内插器的多于一个输入端，可更强地加权该信号的相位。例如，第一信号可连接到相位内插器的第一和第二输入端，并且第二信号可连接到相位内插器的第三输入端。然后，在由相位内插器执行的相位内插期间，第一信号的相位可被加权两倍于第二信号的相位。
第一输出ψ0可任选地直接从辅助相位(在第二相位内插器431-2的输出端提供)获得，而不内插两个单独的信号。然而，为了均衡沿着(例如，输出信号的)单独信号路径的延迟，保持(第一)相位内插器450-1。然后，(第一)输出(例如，多相信号发生器400-A的第一输出信号的相位ψ0)可由等式8.1表达：
多个430个移相器包括移相器的第一子集435-1。第一子集435-1包括第一移相器431-1、第二移相器431-2和第三移相器431-3，并且耦合在第二相位内插器450-2的第一输入端和第二加第三输入端之间。也就是说，输入端口412连接到第二相位内插器450-2的第一输入端，而第三移相器431-3的输出端连接到第二相位内插器450-2的第二和第三输入端。第二输出ψ1(例如，具有相位ψ1的多相信号发生器400-D的第二输出信号)可通过辅助相位(在第三移相器431-3的输出端处提供)和输入相位/>(施加到多相信号发生器400-D的输入端口412的输入信号)的加权内插。由于第三移相器431-3的输出端连接到第二相位内插器450-2的第二和第三输入端，而输入端口412连接到第二相位内插器450-2的第一输入端，在第二相位内插器450-2执行的相位内插期间，辅助相位/>的加权可为相位/>的两倍。可使用相位/>的下一个周期的边缘，这可意指额外的360°。然后，可通过等式8.2表达多相信号发生器400-A的第二输出信号的相位ψ1：
/>
第三输出(例如，多相信号发生器400-A的第三输出信号的相位ψ1)可通过内插辅助相位和(辅助)相位/>来生成，其(指/>)也可来自下一个时期，暗示增加360°。
为此，多个430个移相器包括移相器的第二子集435-2。第二子集435-2包括第二移相器431-2、第三移相器431-3和第四移相器431-4。与第一子集435-1相比，相移器的第二子集435-2包括第四移相器431-4，其不属于第一子集435-1，但不包括第一移相器431-1。这样，第一子集435-1和第二子集435-2不同，但包括相同数量的移相器。移相器的第二子集435-2耦合在第三相位内插器450-3的第一相加第二输入端和第三输入端之间。也就是说，第一移相器431-1的输出端连接到第三相位内插器450-3的第一和第二输入端，而第四移相器431-4的输出端连接到第三相位内插器450-3的第三输入端。以这种方式，辅助相位可在由第三相位内插器450-3执行的相位内插期间被加权两倍于辅助相位/>然后，多相信号发生器400-A的第三输出信号的相位ψ2可通过等式8.3表达：
从等式8.1、8.2和8.3可推导出第i个和第(i+1)个输出信号的相位之间(例如，在第一和第二输出信号之间，和/或在第二和第三输出信号之间，和/或在第三和第一输出信号之间)的相位差(例如，相位关系)可为120°。这可用等式8.4表达：
ψi+1-ψi＝ψ2-ψ1＝ψ3-ψ2＝(360°+ψ1)-ψ3＝120°。
因此，可提供多相信号发生器400-D的输出信号之间的精确相位关系，而与多个430个移相器中的每一个的相移值无关。
对于线性相位内插，相位内插器的输入可足够接近地对齐。为此，可设置相移，使得对于n＝1的情况(例如，对于多相信号发生器400-D)，/>并且输入/>和相位/>可近似重叠/> (同样/>和/>可近似重叠)。例如，这种情况可通过启动时运行的校准回路来确保。在充分调整这些相移之后，电路(例如，多相信号发生器400-D)可以其开环前馈配置操作。
类似地，对于n＝2，多相信号发生器400-A(例如，每个包括3n＝6个串联连接的移相器的移相器的相应子集)可适用于多相信号发生器400-E，其框图(或相位空间框图)如图4e所示。图4f示出n＝2的相量图，产生六个60°间隔的输出。
与n＝1时的情况类似(对于多相信号发生器400-D)，六个输出ψο至ψ0到ψ5可由等式9.1至9.6表达。
等式9.1：
等式9.2：
等式9.3：
等式9.4：
等式9.5：
等式9.6：
从等式9.1至9.6可推导出，(多相信号发生器400-E的输出信号的)相邻相位之间的相位差可根据需要为60°。
再次类似于当n＝1时的情况(例如，类似于图4d的多相信号发生器400-D)，可通过多相信号发生器400-E的相位内插器的紧密对准的输入相来有利于线性相位内插。例如，相应相位内插器的输入相位可通过相应相位内插器的线性内插范围彼此最大地间隔开。因此，可选择相移使得/>并且相位/>和相位/>可近似重叠/>相移/>的可调节性可为粗略的，只是为了使相位内插从而以线性方式工作。因此，可避免复杂的模拟微调，这可为对其他架构的重大改进。
图5a示出多相信号发生器500-A(例如，整个多相发生器)的高级电路图。多相信号发生器500-A可类似于图4e的多相信号发生器400-E，其中n＝2。
多相信号发生器500-A的电路元件的尺寸可取决于所需的噪声和抖动性能。多相信号发生器500-A包括输入端口512，包括多个移相器的延迟线530，以及包括六个相位内插器的多个550相位内插器。多个550相位内插器中的每一个被配置为在其相应输出端处提供多相信号发生器500-A的相应输出信号。多相信号发生器500-A的输出信号可(标称地)彼此间隔60°，如等式9.1至9.6所表达。延迟线530可类似于相移额外的多个555虚拟相位内插器可用作虚拟负载，以便保持延迟线中的所有节点的负载相等。例如，图5a示出用于n＝2的多相发生器，其产生表现出60°相移的六个输出。
图5b示出可用于图5a的多相信号发生器500-A的延迟线530的延迟线500-B的电路图。延迟线500-B包括多个延迟级531(例如，移相器)。例如，图5b示出十级粗调可调延迟线。
图5c示出具有二进制加权可编程负载电容532的单个延迟级500-C的电路图。延迟级500-C可用于实现图5b的延迟线500-B的延迟级531。二进制加权可编程负载电容532包括多个数字可编程电容器元件533。
图5d示出数字可编程负载电容500-D(例如，数字可编程电容器元件)的电路图。数字可编程负载电容500-D对于上升沿和下降沿可具有不同行为。对于所提出的电路架构的至少一些示例，粗略可调的相移和/或延迟可为足够的。
图5e示出相位内插器500-E的电路图。相位内插器500-E可用于实现加权相位内插。相位内插器500-E包括多个输入端562。每个输入端连接到相位内插器500-E的多个输入反相器子电路的相应输入反相器子电路563。输入逆变器子电路的输出端连接到相位内插器500-E的公共内部节点。公共内部节点连接到相位内插器500-E的输出反相器子电路564的输入端。输出逆变器子电路564的输出端对应于相位内插器500-E的输出端。
相位内插器500-E的相应加权因子可根据连接到相同输入信号(例如，相同的电网和/或电线)的相位内插器500-E的输入端562的数量来实现。例如，如果相位内插器500-E包括六个输入端(如图5e所示)并且相位内插器500-E的第一输入信号连接到三个输入端，而相位内插器500-E的第二输入信号连接到其余剩余的三个输入端，用于在由相位内插器500-E执行的相位内插期间加权第一和第二输入信号的相位的加权因子可相等。相反，如果第一输入信号连接到四个输入端，并且第二输入信号连接到剩余的两个输入端，则相位内插期间用于加权第一输入信号的相位的加权因子可为用于加权的第二输入信号的相位的加权因子的两倍。在又一种配置中，第一输入信号可连接到五个输入端，而第二输入信号可仅连接到一个剩余的输入端。因此，在相位内插期间用于加权第一输入信号的相位的加权因子可为用于加权第二输入信号的相位的加权因子的五倍。换句话说，电压模式相位内插器500-E包括共享其输出的反相器。连接到每个输入的反相器的数量可确定该信号的相应内插权重。
图5f示出相对于多相信号发生器500-A的1.3GHz输入信号571，图5a的多相信号发生器500-A的以下项的时序图500-F：相位ψ0(如等式9.1所表达)的第一输出信号572-1，相位ψ1(如等式9.2所表达)的第二输出信号572-2、相位ψ2(如等式9.3所表达)的第三输出信号572-3、相位ψ3(如等式9.4所表达)的第四输出信号572-4、相位ψ4(如等式9.5所表达)的第五输出信号572-5，以及相位ψ5的第六输出信号572-6(如等式9.6所表达)。
理想的60°相移对应于此输入频率的128ps延迟。定时误差低于1皮秒(ps)，这对应于低于0.5°的相位误差。输出(例如，输出信号572-1、572-2、572-3、572-4、572-5、572-6)的占空比不遵循输入(例如，输入信号571)的占空比，因为所选择的电容性负载对于上升沿和下降沿可具有不同行为。对于可能的倍频的应用，只有输出信号572-1、572-2、572-3、572-4、572-5、572-6的上升沿可为感兴趣的。可选地，当针对不同的应用时，可使用对称的负载电容和/或不同的延迟元件。六个输出信号572-1、572-2、572-3、572-4、572-5、572-6可与用于x3倍频的边缘组合器合并。
图6示出根据本公开的另一个方面的倍频器600的框图。倍频器600包括多相信号发生器100。多相信号发生器100包括输入端口112。此外，多相信号发生器100包括多个130个移相器。多个130个移相器中的每个移相器被配置为提供相同相移至少一个移相器连接到输入端口112。此外，多相信号发生器100包括第一相位内插器150-1和至少第二相位内插器150-2。每个相位内插器150-1、150-2具有相应输出端159-1、159-2。每个相位内插器150-1、150-2被配置为借助相应第一加权因子wi,1(i＝1、2)加权位内插器150-1、150-2的相应第一输入端151-1、151-2处的信号的相位，并且借助相应第二加权因子wi,2(i＝1,2)加权在相位内插器151-1、151-2的相应第二输入端152-1、152-2处的另一个信号的相位，以在相位内插器151-1、151-2的相应输出端159-1、159-2处产生内插相位信号。多个130个移相器的第一子集135-1包括n>1个串联连接的移相器。移相器的第一子集135-1耦合在第一相位内插器150-1的第一输入端151-1和第二输入端152-1之间。多个130个移相器的不同的第二子集135-2包括n个串联连接的移相器。移相器的第二子集135-2耦合在第二相位内插器150-2的第一输入端151-2和第二输入端152-2之间。此外，倍频器600包括边缘组合器电路680。边缘组合器电路680的第一时钟输入端681-1连接到多相信号发生器100的第一相位内插器150-1的输出端159-1。边缘组合器电路680的第二时钟输入端681-2连接到多相信号发生器100的第二相位内插器150-2的输出端159-2。边缘组合器电路680的输出端682对应于倍频器600的输出端口。
图6的多相信号发生器100可类似于图1的多相信号发生器100，并且可包括图1的多相信号发生器100的一个或多个任选和/或附加特征。
边缘组合器电路680可被配置为在其输出端682处提供输出信号。此外，边缘组合器电路680可被配置为当其时钟输入端681-1、681-2中的(至少)一个处的信号电平变化时变化其输出信号的信号电平。例如，边缘组合器电路680可被配置为当其时钟输入端681-1、681-2处中(至少)一个的信号电平在两个逻辑电平之间变化时将其输出信号的信号电平从逻辑高电平变化为逻辑低电平(反之亦然)。附加地或可选地，边缘组合器电路680可被配置为当其时钟输入端681-1、681-2中的(至少)一个处的信号电平在两个逻辑电平之间变化时在其输出端682处产生脉冲。例如，边缘组合器电路680可被配置为施加到其的相应输入端的相应输入信号的每个上升沿和/或在每个下降沿时变化该边缘组合器电路680的输出信号的信号电平(或者在其输出端682处产生脉冲)。因此，如果施加到边缘组合器电路680的相应时钟输入端的相应输入信号相对于彼此相移，则相对于施加到边缘组合器电路680的相应时钟输入端的相应输入信号中的每个，边缘组合器电路680的输出信号可以更高的速率变化其电平(或示出脉冲)。将边缘组合器电路680的相应时钟输入端681-1、681-2连接到多相信号发生器100的相应输出端159-1、159-2可因此提供用于倍频的电路(例如，倍频器600)。然后，相对于施加到多相信号发生器100的输入端口112的信号的频率，倍频器600可在边缘组合器电路680的输出端682处提供更高频率的输出信号。
响应于施加到多相信号发生器100的输入端口112的信号，多相信号发生器100可在第一相位内插器150-1的输出端159-1处向边缘组合器电路680的第一时钟输入端681-1提供第一输出信号并且可在第二相位内插器150-2的输出端159-2处向边缘组合器电路680的第二时钟输入端681-2提供第二输出信号。因为多相信号发生器100的第一和第二输出信号可具有精确设置的相位差(如图1至5f的上下文中所解释的)，所以倍频器600的倍频因子(例如，边缘组合器电路680的输出信号的期望频率与施加到多相信号发生器100的输入端口112的信号的频率的比率)可被精确地设置。此外，由边缘组合器电路680提供的输出信号可由于精确设置的相位差而具有减小的抖动和/或降低的相位噪声。
根据一个示例，多相信号发生器100被配置为在第一相位内插器150-1的输出端159-1处提供其第一输出信号，该信号相对于在第二相位内插器150-2的输出端159-2处提供的多相信号发生器100的第二输出信号移位90°。此外，边缘组合器电路680被配置为在分别提供到第一时钟输入端681-1和第二时钟输入端681-2的多相信号发生器的第一和第二输出信号的每次上升和每个下降沿时变化边缘组合器电路680的输出信号的信号电平。这样，倍频器600可使施加到多相信号发生器100的输入端口112的信号的频率加倍。
边缘组合器电路680可包括两个以上的时钟输入端，以便实现倍频器600的不同倍增因子。为此，多相信号发生器100可包括对应数量的输出端(以及对应相位数量的相位内插器和/或信号分离器)，以便将相位偏移信号提供给边缘组合器电路680的相应时钟输入端。
任选地，边缘组合器电路680可被配置为如果第一时钟输入端681-1和第二时钟输入端681-2中的至少一个处的信号电平变化超过预定阈值，则将来自边缘组合器电路680的输入端(图6中未示出)的信号传送到边缘组合器电路680的输出端682。例如，预定阈值可对应于某种技术的逻辑电压电平的高阈值和/或低阈值(例如，互补金属氧化物半导体(CMOS)技术、晶体管-晶体管逻辑(TTL)技术等)。
另外，倍频器600可包括反相器电路(图6中未示出)。反相器电路的输入端可连接到边缘组合器电路680的输出端682。反相器电路的输出端可连接到边缘组合器电路680的输入端。换句话说，反相器电路可建立从边缘组合器电路680的输出端682到边缘组合器电路680的输入端的反馈回路。
由于被配置为当第一时钟输入端681-1和第二时钟输入端681-2中的至少一个处的信号电平变化时将信号从边缘组合器电路680输入端(不同于时钟输入端)传送到其输出端682的边缘组合器电路680，并且由于可提供边缘组合器电路680的反相输出信号到边缘组合器电路680的输入端680的反馈回路，边缘组合器电路680可被配置为在边缘组合器电路680的时钟输入端681-1、681-2中的一个处的信号电平在两个逻辑电平之间变化时在两个逻辑电平之间变化边缘组合器电路680的输出信号的信号电平。
图7示出与反相器电路790组合的这种边缘组合器电路780的示例。边缘组合器电路780包括第一时钟输入端781-1、第二时钟输入端781-2、第三时钟输入781-3、输入端783和输出端782。边缘组合器电路780被配置为当其第一输入端781-1、第二时钟输入端781-2和第三时钟输入端781-3中的至少一个处的信号电平变化(例如，从逻辑低电平变为逻辑高电平和/或从逻辑高电平变为逻辑低电平)时将信号从边缘组合器电路780的输入端783传送到其输出端782。为此，边缘组合器电路780可包括存储器子电路(例如，数据触发器)并且当至少一个时钟输入端781-1、781-2、781-3处的信号电平变化时，借助施加到边缘组合器电路780的输入端783的信号的值来加载存储器子电路。此外，反相器电路790的输入端连接到边缘组合器电路780的输出端782。反相器电路790的输出端连接到边缘组合器电路780的输入端783。
例如，如果在边缘组合器电路780的输出端782处提供的输出信号处于逻辑低电平，则由反相器电路790提供给输入端783的边缘组合器电路780的输入信号可处于逻辑高电平。如果现在，例如，第一时钟输入端781-1处的信号的逻辑电平变化，则边缘组合器电路780可将其输入信号传送到其输出端782，使得其输出信号可将其信号电平从逻辑低电平增加到逻辑高电平。作为响应，反相器电路790可将边缘组合器电路780的输入信号的信号电平变化为逻辑低电平。接下来，例如，第二时钟输入端781-2处的信号的逻辑电平变化，使得边缘组合器电路780的输出信号再次变回逻辑低电平，并且边缘组合器电路780的输入信号再次变回逻辑高电平，等等。因此，如果施加到时钟输入端781-1、781-2、781-3的信号具有固定的相位差(例如，等间隔的相位差)，则边缘组合器电路780与反相器电路790和与多相信号发生器(例如，图1、6的多相信号发生器100)一起可用作倍频器。
例如，边缘组合器电路780和反相器电路790可与图4d的多相信号发生器400-D组合。多相信号发生器400-D的三个输出(例如，输出信号)可借助边缘组合器电路780用于×3倍频，假设(施加到多相信号发生器400-D的输入端口412的信号的)50％输入占空比。然后，边缘组合器电路780可使用上升沿和下降沿来触发其输出信号的转换。可选地，可通过将边缘组合器电路780配置为仅使用(施加到其时钟输入端781-1、781-2、781-3的信号的)上升沿或下降沿来实现×1.5倍频。这都可产生理想的50％输出占空比，无论输入的占空比如何。
例如，图7示出三相边缘组合器，其时钟输入对×3倍频的上升沿和下降沿都敏感。
图8所示的电路包括与反相器电路890组合的边缘组合器电路880，并且可类似于图7所示的电路。然而，边缘组合器电路880包括多于三个时钟输入端。也就是说，边缘组合器电路880包括第一时钟输入端881-1、第二时钟输入端881-2、第三时钟输入881-3、第四时钟输入端881-4、第五时钟输入端881-5和第六时钟输入881-6。此外，边缘组合器电路880被配置成当其时钟输入端881-1、881-2、881-3、881-4、881-5、881-6中至少一个处的信号电平从逻辑低电平变为逻辑高电平(例如，仅在上升沿时)时将信号从其输入端883发送到其输出端882。
例如，边缘组合器电路880和反相器电路890可与图4e的多相信号发生器400-E组合。为此，边缘组合器电路880的相应时钟输入端881-1、881-2、881-3、881-4、881-5、881-6可连接到多相信号发生器400-E的相应相位内插器的相应输出端。以这种方式，多相信号发生器400-E的六个输出(例如，输出信号)可借助边缘组合器880和反相器电路890用于×3倍频，但具有任意的占空比。在50％输入占空比的情况下，借助对上升和下降转换敏感的边缘组合器，可实现×6倍频。
例如，图8示出三相边缘组合器，其时钟输入对×3倍频的上升沿和下降沿都敏感。
图9示出根据本公开的另一个方面的另一个倍频器900的框图。倍频器900包括多相信号发生器300。多相信号发生器300包括输入端口312。此外，多相信号发生器300包括多个330个移相器。每个移相器被配置为提供相同相移至少一个移相器连接到输入端口312。此外，多相信号发生器300包括至少一个相位内插器350-1。相位内插器350-1被配置为借助第一加权因子w1,1加权相位内插器350-1的第一输入端351-1处的信号的相位，并且借助第二加权因子w1,2加权相位内插器350-1的第二输入端352-1处的另一个信号的相位，以在相位内插器350-1的输出端359-1产生内插相位信号。多个移相器的子集335-1包括n>1个串联连接的移相器。多个移相器的子集335-1耦合在相位内插器350-1的第一输入端351-1和第二输入端352-1之间。此外，多相信号发生器300包括耦合在多个330个移相器的两个串联连接的移相器之间的信号分离器340。信号分离器340被配置为在信号分离器340的输出端343处提供信号分离器之前的移相器的输出信号。此外，倍频器900包括边缘组合器电路980。边缘组合器电路980的第一时钟输入端981-1连接到多相信号发生器300的相位内插器350-1的输出端359-1。边缘组合器电路980的第二时钟输入端981-2连接到多相信号发生器300的信号分离器的输出端343。边缘组合器电路的输出端982对应于倍频器900的输出端口。
边缘组合器电路980可分别类似于图6、图7、图8的边缘组合器电路680、780和880并且可包括边缘组合器电路680、780和880的一个或多个任选和/或附加特征。图9的多相信号发生器300可类似于图3的多相信号发生器300，并且可包括图3的多相信号发生器300的一个或多个任选和/或附加特征。
将多相信号发生器300与边缘组合器电路980组合可使倍频器900能够在边缘组合器电路的输出端982处提供信号，该信号的频率是施加到多相信号发生器300的输入端口312的信号的频率的倍数。响应于施加到倍频器900的多相信号发生器300的输入端口312的信号，多相信号发生器300可在相位内插器350-1的输出端359-1处提供第一输出信号到边缘组合器电路980的第一时钟输入端981-1，并且可在信号分离器340的输出端343处提供第二输出信号到边缘组合器980的第二时钟输入端981-2。因为多相信号发生器300的第一和第二输出信号可具有精确设置的相位差(如图3的上下文中所解释的)，所以可精确地设置倍频器900的频率倍增因子。此外，由边缘组合器电路980提供的输出信号可由于精确设置的相位差而具有减小的抖动和/或降低的相位噪声。
多相信号发生器300的任选延迟电路345可另外耦合在信号分离器340的输出端343和边缘组合器电路980的第二时钟输入端981-2之间。延迟电路345的延迟可对应于(例如，等于)相位内插器350-1的延迟。这样，还可增强由多相信号发生器300提供的输出信号之间的相位差的精度，这反过来可引起更精确地设置的倍频因子，和/或边缘组合器电路980的输出信号的甚至进一步降低的抖动和/或相位噪声。
在一些示例中，多相信号发生器300可包括第二相位内插器。然后，信号分离器340的输出端343可连接到第二相位内插器的第一和第二输入端。第二相位内插器的输出端可连接到边缘组合器电路980的第二时钟输入端981-2。此外，第二相位内插器的延迟可对应于(例如，等于)第一相位内插器350-1的延迟。为此，第一和第二相位内插器可包括例如对应电路图。这可引起更精确地设置的倍频因子，和/或边缘组合器电路980的输出信号的甚至进一步降低的抖动和/或相位噪声。
另外，第二相位内插器可被配置为借助与在其第二输入端处相同的加权因子加权在其第一输入端处的信号的相位。
图10示出根据本公开的另一个方面的混合信号电路1000的框图。混合信号电路1000包括多相信号发生器100。多相信号发生器100包括输入端口112。此外，多相信号发生器100包括多个130个移相器。多个130个移相器中的每个移相器被配置为提供相同相移至少一个移相器连接到输入端口112。此外，多相信号发生器100包括第一相位内插器150-1和至少第二相位内插器150-2。每个相位内插器150-1、150-2具有相应输出端159-1、159-2。每个相位内插器150-1、150-2被配置为借助相应第一加权因子wi,1加权相位内插器150-1、150-2的相应第一输入端151-1、151-2处的信号的相位，并且借助相应第二加权因子wi,2加权在相位内插器151-1、151-2的相应第二输入端152-1、152-2处的另一个信号的相位，以在相位内插器151-1、151-2的相应输出端159-1、159-2处生成内插相位信号。多个130个移相器的第一子集135-1包括n>1个串联连接的移相器。移相器的第一子集135-1耦合在第一相位内插器150-1的第一输入端151-1和第二输入端152-1之间。多个130个移相器中的不同的第二子集135-2包括n个串联连接的移相器。移相器的第二子集135-2耦合在第二相位内插器150-2的第一输入端151-2和第二输入端152-2之间。此外，混合信号电路1000包括第一转换器子电路1020-1和至少第二转换器子电路1020-2。每个转换器子电路1020-1、1020-2被配置用于以下至少一个：将相应模拟信号1023-1、1023-2转换为相应数字信号1024-1、1024-2和将相应数字信号1024-1、1024-2转换为相应模拟信号1023-1、1023-2。第一转换器子电路1020-1的时钟输入端1021-1连接到第一相位内插器150-1的输出端159-1。第二转换器子电路1020-2的时钟输入端1021-2连接到第二相位内插器150-2的输出端159-2。
图10的多相信号发生器100可类似于图1的多相信号发生器100，并且可包括图1的多相信号发生器100的一个或多个任选和/或附加特征。
第一转换器子电路1020-1可包括输入端1025-1(与其时钟输入端1021-1不同)和输出端1026-1。例如，第一转换器子电路1020-1可被配置为以由第一相位内插器150-1提供的第一时钟信号的频率对在第一转换器子电路1020-1的输入端1025-1处施加的第一模拟信号1023-1进行采样并在第一转换器子电路1020-1的输出端1026-1处提供对应第一数字信号1024-1。第一时钟信号可对应于(例如，是)由第一相位内插器150-1在其输出端159-1处提供的输出信号。可选地，第一转换器子电路1020-1可被配置为在第一时钟信号的频率下转换第一数字信号1024-1(如果在第一转换器子电路1020-1的输入端1025-1处施加)，并在第一转换器子电路1020-1的输出端1026-1处提供对应第一模拟信号1023-1。
因此，第二转换器子电路1020-2可包括输入端1025-2(与其时钟输入端1021-2不同)和输出端1026-2。例如，第二转换器子电路1020-2可被配置为以由第二相位内插器150-2提供的第二时钟信号的频率对在第二转换器子电路1020-2的输入端1025-2处施加的第二模拟信号1023-2进行采样并且在第二转换器子电路1020-2的输出端1026-2处提供对应第二数字信号1024-2。第二时钟信号可具有与第一时钟信号相同的频率，并且可对应于(例如，是)由第二相位内插器150-2在其输出端159-2处提供的输出信号。可选地，第二转换器子电路1020-2可被配置为以第二时钟信号的频率转换第二数字信号1024-2(如果在其输入端1025-2处施加)并且在第二转换器子电路1020-2的输出终端1026-2处提供对应第二模拟信号1023-2。
例如，根据一些示例，混合信号电路1000的每个转换器子电路可为模数转换器。可选地，混合信号电路1000的每个转换器子电路可为数模转换器。
由于由多相信号发生器100提供的第一和第二时钟信号的精确设置的相位差，可实现第一转换器子电路1020-1和第二转换器子电路1020-2的信号转换(例如，模拟到数字和/或数模转换)的高度同步。第一转换器子电路1020-1和第二转换器子电路1020-2可以相同的频率(从多相信号发生器100的输入端口112处的周期性输入信号导出)将模拟信号转换为数字信号(或反之亦然)，但是采用由第一和第二时钟信号的相位差设置的固定时间偏移来对其输入信号进行采样。
根据一个示例，第一转换器子电路1020-1的输入端1025-1和第二转换器子电路1020-2的输入端1025-2连接到相同的模拟信号(例如，连接到同一导线)。此外，每个转换器子电路1020-1、1020-2被配置为在其相应时钟信号的上升沿(或者可选地下降沿)对模拟信号进行采样。此外，多相信号发生器100被配置为在第一转换器子电路1020-1和第二转换器子电路1020-2的两个时钟信号之间提供180°的相位差。虽然第一时钟信号的频率和第二时钟信号的频率中的每个对应于施加到多相信号发生器100的输入端口112的信号(例如，公共时钟信号)的频率，但是混合信号电路1000可在频率是施加到输入端口112的信号的频率两倍的情况下将模拟信号转换为数字信号。例如，第一转换器子电路1020-1可提供数字信号的第一部分并且第二转换器子电路1020-2可提供数字信号的第二部分。换句话说，第一转换器子电路1020-1和第二转换器子电路1020-2可交替地传递模拟信号的样本。
在不脱离本公开的范围的情况下，上述示例还可在频率两倍(或多倍)于在多相信号发生器100的输入端口112处施加的信号频率的情况下转换为将数字信号转换为模拟信号。
混合信号电路1000可包括多个(n-1)≥2个转换器子电路(例如，至少两个，或至少三个，或至少四个转换器子电路，或甚至更多)。此外，多相信号发生器100可包括多个(n-1)个相位内插器。此外，多个130个移相器可包括多个(2n-2)个串联连接的移相器。对于每个相位内插器，包括n个串联连接的移相器的不同移相器子集可耦合在相应相位内插器的第一和第二输入端之间。每个相位内插器的相应输出端可连接到不同转换器子电路的相应时钟输入端。这样，可实现用于信号转换的两个或更多个(例如，三个、四个、五个、六个、七个或更多个)转换器子电路的高度同步。另外，由于(2n-2)个移相器串联连接，多相信号发生器100的硬件工作量可保持较低。
可选地，混合信号电路1000还可包括第n个转换器子电路。此外，多相信号发生器100还可包括第n个相位内插器。第n个相位内插器的第一和第二输入端都可连接到从多相信号发生器100的输入端口112计数的移相器的串联连接中的第(n-C)个移相器的输出端。第n个相位内插器的输出端可连接到第n个转换器子电路的时钟输入端。C可为小于n的非负整数常数。
另外，对于多相信号发生器100的第一至第(n-l)个相位内插器中的每一个，相应相位内插器的第一加权因子wi,1与第二加权因子wi,2的比率(i＝1、2、…、n-1)可对应于非负整数常数C和耦合在输入端口112和相应相位内插器的第一输入端之间的li个串联连接的移相器的相应数量的总和除以(n-li-C)。以这种方式，可由多相信号发生器100向多个n个转换器子电路提供等间隔相位差的时钟信号。
图11示出根据本公开的另一个方面的另一个混合信号电路1100的框图。混合信号电路1100包括多相信号发生器300。多相信号发生器300包括输入端口312。此外，多相信号发生器300包括多个330个移相器。每个移相器被配置为提供相同相移至少一个移相器连接到输入端口312。此外，多相信号发生器300包括至少一个相位内插器350-1。相位内插器350-1被配置为借助第一加权因子w1,1加权在相位内插器350-1的第一输入端351-1处的信号的相位，并且借助第二加权因子w1,2加权相位内插器350-1的第二输入端352-1处的另一个信号的相位，以在相位内插器350-1的输出端359-1处产生内插相位信号。多个移相器的子集335-1包括n>1串联连接的移相器。多个330个移相器的子集335-1耦合在相位内插器350-1的第一输入端351-1和第二输入端352-1之间。此外，多相信号发生器300包括耦合在多个330个移相器的两个串联连接的移相器之间的信号分离器340。信号分离器340被配置为在信号分离器340的输出端343处提供信号分离器之前的移相器的输出信号。此外，混合信号电路1100包括第一转换器子电路1120-1和至少第二个转换器子电路1120-2。每个转换器子电路1120-1、1120-2被配置用于以下中的至少一个：将相应模拟信号1123-1、1123-2转换为相应数字信号1124-1、1124-2和将相应数字信号1124-1、1124-2转换为相应模拟信号1123-1、1123-2。第一转换器子电路1120-1的时钟输入端1121-1连接到多路信号发生器300的相位内插器350-1的输出端359-1。第二转换器子电路1120-2的时钟输入端1121-2连接到信号分离器340的输出端343。
图11的混合信号电路1100的多相信号发生器300可类似于图3的多相信号发生器300，并且可包括图3的多相信号发生器300的一个或多个任选和/或附加特征。
第一转换器子电路1120-1可包括输入端1125-1(与其时钟输入端1121-1不同)和输出端1126-1。例如，第一转换器子电路1120-1可被配置为以由相位内插器350-1提供的第一时钟信号的频率对在第一转换器子电路1120-1输入端1125-1处施加的第一模拟信号1123-1进行采样，并在第一转换器子电路1120-1的输出端1126-1处提供对应的第一数字信号1124-1。第一时钟信号可对应于(例如，是)由相位内插器350-1在其输出端359-1处提供的输出信号。可选地，第一转换器子电路1120-1可被配置为以第一时钟信号的频率转换第一数字信号1124-1(如果在其输入端1125-1处施加)，并在第一转换器子电路1120-1的输出端1126-1处提供对应第一模拟信号1123-1。
因此，第二转换器子电路1120-2可包括输入端1125-2(与其时钟输入端1121-2不同)和输出端1126-2。例如，第二转换器子电路1120-2可被配置为以由信号分离器340提供的第二时钟信号的频率对在第二转换器子电路1120-2的输入端1125-2处施加的第二模拟信号1123-2进行采样，并在第二转换器子电路1120-2的输出端1126-2处提供对应第二数字信号1124-2。第二时钟信号可具有与第一时钟信号相同的频率，并且可对应于(例如，是)由信号分离器340在其输出端343处提供的输出信号。可选地，第二转换器子电路1120-2可经配置以第二时钟信号的频率转换第二数字信号1124-2(如果在第二转换器子电路1120-2的输入端1125-2处施加)并在第二转换器子电路1120-2的输出端1126-2处提供对应第二模拟信号1123-2。
例如，混合信号电路1100的每个转换器子电路可为模数转换器。可选地，根据一些示例，混合信号电路1000的每个转换器子电路可为数模转换器。
由于多相信号发生器300提供的第一和第二时钟信号的精确设置的相位差，可实现第一转换器子电路1120-1和第二转换器子电路1120-2的信号转换(例如，模拟到数字和/或数字到模拟转换)的高度同步。第一转换器子电路1120-1和第二转换器子电路1120-2可相对于彼此以相同的频率将模拟信号转换为数字信号(或反之亦然)，但是以通过第一和第二时钟信号的相位差设置的固定的时间偏移量对第一转换器子电路1120-1和第二转换器子电路1120-2的输入信号进行采样。以这种方式，如在图10的上下文中所解释的，可提供增加的采样频率(例如，增加的转换频率)的模数转换器和/或数模转换器。
多相信号发生器300的任选延迟电路345(或附加相位内插器)可耦合在信号分离器340的输出端343和第二转换器子电路1120-2的时钟输入端1121-2之间。延迟电路345(或附加相位内插器)的延迟可对应于(例如，等于)相位内插器350-1的延迟。
图12示出用于生成相位偏移信号的方法1200的流程图。方法1200包括以相同相移在相位上移位1210第一输入信号n次以产生第二输入信号。此外，方法1200包括以相移在相位上移位1220第一输入信号l次以产生第三输入信号。此外，方法1200包括以相移在相位上移位1230第一输入信号(l+n)次以产生第四输入信号。此外，方法1200包括借助第一加权因子w1,1加权1240第一输入信号的相位，并且借助第二加权因子w1,2加权1240第二输入信号的相位。第一加权因子与第二加权因子的比率w1,1/w1,2对应于常数C除以(n-C)。此外，方法1200包括生成1250第一输出信号，其具有通过第一输入信号的加权相位和第二输入信号的加权相位内插的相位。此外，方法1200包括借助第三加权因子w2,1加权1260第三输入信号的相位，并且借助第四加权因子w2,2加权第四输入信号的相位。第三加权因子与第四加权因子的比率w2,1/w2,2对应于(C+l)/(n-l-C)。此外，方法1200包括生成1270第二输出信号，其具有通过第三输入信号的加权相位和第四输入信号的加权相位内插的相位。
所提出的方法1200可产生相对于彼此具有固定相位差的第一输出信号和第二输出信号，相位差被精确地设置为期望值。由于相同相移并且由于第二输入信号相对于第一输入信号在相位上移位/>并且由于第四输入信号相对于第三输入信号也在相位上移位/>所以可实现精度。
生成1250具有相位ψ1的第一输出信号可包括根据等式10.1内插第一输入信号的加权相位(/>是第一输入信号的相位)和第二个输入信号的加权相位/>(/>是第二输入信号的相位)：
因为第二输入信号是通过在相同相移下将第一输入信号移位n次而产生，所以可根据等式10.2计算第二输入信号的相位/>
生成1270具有相位ψ2的第二输出信号包括根据等式10.3内插第三输入信号的加权相位(/>为第三输入信号的相位)和第四输入信号的加权相位/>(/>为第四输入信号的相位)：
因为第三输入信号是通过以相同相移将第一输入信号相位相移l次而产生的，因此可根据等式10.4计算第三输入信号的相位/>
由于第四输入信号是通过以相同相移将第一输入信号相位相移(l+n)次而产生的，所以可根据等式10.5计算第四输入信号的相位/>
第二输入信号可相对于第一输入信号在预定的公差范围内相位偏移360°。也就是说，可在预定的公差范围内为(例如，等于)360°。另外，第四输入信号可相对于第三输入信号在预定公差范围内相位偏移360°。
任选地，预定公差范围可至多与用于产生第一和第二输出信号的相应相位内插器的最小线性内插范围一样大。相应相位内插器的最小线性内插范围可对应于用于产生第一和第二输出信号的相位内插器的最小线性内插范围。
第一输入信号可为周期信号。当用第二输入信号内插第一输入信号时，可用第一输入信号的下一个周期(或下一个脉冲)内插第二输入信号，因为由于相对于第一输入信号相位偏移第二输入信号可相对于第一输入信号延迟。同样，当用第四输入信号内插第三输入信号时，第四输入信号可用第三输入信号的下一个周期(或下一个脉冲)进行内插，因为由于相对于第三输入信号相位偏移/>第四输入信号可相对于第三输入延迟。因此，等式10.1和10.3可重新表述为等式10.6：
和等式10.7：
通过将等式10.2和比率w1,1/w1,2代入等式10.1，第一输出信号的相位ψ1可用等式10.8表示：
通过将等式10.4和10.5以及比率w2,1/w2,2代入等式10.3，第二输出信号的相位ψ2可用等式10.9表示：
然后，第一和第二输出信号之间的相位关系Δψ21(例如，相位差)可由等式10.10表示：
上述考虑和/或等式10.10示出第一和第二输出信号之间的相位关系Δψ21可与经施加用于产生第二、第三和第四输入信号的(公共)相移无关。只要在多次施加相移/>以产生第二、第三和第四输入信号时相移/>相同，相移/>可在等式10.10中抵消，并且相位关系Δψ21可通过选择l和n而精确地设置为期望值。
C、n和l中的至少一个可为非负整数。根据一个示例，C是非负整数，n是非负整数，并且l是非负整数。这可有利于方法1200的实现。
根据一些示例，(n-1-C)等于或大于零(或等于或大于一)。
例如，n可等于二或大于二。l可等于一或大于一。另外，l可小于n。另外，可设置C使得(n-1-C)等于零或大于零(或等于一或大于一)。
当然，方法1200可扩展到产生两个以上的输出信号，这些输出信号相对于彼此具有固定的相位关系(例如，相等的空间相位差)。例如，可从相对于彼此相位移位的附加输入信号的加权内插生成附加输出信号。在图1-11的上下文中描述的附加和/或任选特征可任选地添加到方法1200中。
以下示例涉及其他实施方案。
示例1是多相信号发生器，其包括输入端口，多个移相器，其中每个移相器被配置为提供相同相移，其中至少一个移相器连接到所述输入端口，并且第一和至少第二相位内插器具有相应输出端。每个相位内插器被配置为借助相应第一加权因子wi,1加权所述相位内插器的相应第一输入端处的信号的相位，并且借助相应第二加权因子wi,2加权所述相位内插器的相应第二输入端处的另一个信号的相位，以在所述内插器的相应输出端产生内插相位信号。所述多个移相器的第一子集包括n>1个串联连接的移相器并且耦合在所述第一相位内插器的所述第一和所述第二输入端之间，其中所述多个移相器的不同的第二子集包括n个串联连接的移相器并且耦合在所述第二相位内插器的所述第一和所述第二输入端之间。
在示例2中，对于每个相位内插器，所述相应相位内插器的所述第一加权因子wi,1与所述第二加权因子wi,2的比率可对应于非负整数常数C和耦合在所述输入端口和所述相应相位内插器的所述第一输入端之间的li个串联连接的移相器的相应数量的总和除以(n-li-C)。
在示例3中，对于每个相位内插器，不同数量li的串联连接的移相器可耦合在所述输入端口和所述相应相位内插器的所述第一输入端之间。
在示例4中，对于每个相位内插器，数量(li+n)个串联连接的移相器可耦合在所述输入端口和所述相应相位内插器的所述第二输入端之间。
在示例5中，示例2的所述非负整数常数可等于一。
在示例6中，所述先前示例中的任一项的所述第一和所述第二相位内插器的所述第一和所述第二加权因子均可为非负的。
在示例7中，所述先前示例中的任一项的移相器的所述第一和所述第二子集可串联连接。
在示例8中，所述先前示例中的任一项的移相器的所述第一和所述第二子集可包括至少一个公共移相器。
在示例9中，所述先前示例中的任一项的多个移相器的第一和第二子集均可被配置为在预定公差范围内提供360°的相移。
在示例10中，所述先前示例中的任一项的所述预定公差范围最多可与所述第一和所述第二相位内插器的最小线性内插范围一样大。
在示例11中，所述先前示例中的任一项的移相器可具有对应电路图。
在示例12中，所述先前示例中的任一项的所述多相信号发生器的所述输入端口可被配置为接收周期信号。
在示例13中，所述先前示例中的任一项的每个相位内插器可包括附加的相应第三输入端和附加的相应第四输入端。每个相位内插器可被配置为通过以下而在其相应输出端处生成内插的相位信号：借助相应第三加权因子wi,3加权在所述相位内插器的相应第三输入端处的信号的相位并且借助相应第四加权因子wi,4另外加权在所述相位内插器的第四输入端处的信号的相位。所述多个移相器中的不同的第三子集可包括n个串联连接的移相器并且可耦合在所述第一相位内插器的所述第三和所述第四输入端之间。所述多个移相器中的不同的第四子集可包括n个串联连接的移相器，并且可耦合在所述第二相位内插器的所述第三和所述第四输入端之间。
在示例14中，所述先前示例中的任一项的所述多相信号发生器还可另选地包括耦合在两个移相器之间的信号分离器。所述信号分离器的输入端可连接到所述信号分离器之前的移相器的输出端。所述信号分离器的第一输出端可连接到所述之前移相器之后的另一个移相器的输入端。所述信号分离器的第二输出端可耦合到所述多相信号发生器的输出端口。
在示例15中，示例14的所述信号分离器之前的所述移相器可为从所述输入端口计数的多个移相器的第(n-C)个移相器。
在示例16中，示例14或15中任一项的所述多相信号发生器还可另选地包括耦合在所述信号分离器的所述第二输出端和所述输出端口之间的延迟电路。所述延迟电路的延迟可对应于所述第一和所述第二相位内插器中的至少一个的延迟。
在示例17中，示例14至16中任一项的所述多相信号发生器还可另选地包括耦合在所述信号分离器和所述输出端口之间的第三相位内插器。所述信号分离器的所述第二输出端可连接到所述第三相位内插器的第一和第二输入端。所述第三相位内插器的输出端可连接到所述输出端口。
在示例18中，所述先前示例中的任一项的所述多相信号发生器还可另选地包括多个信号分离器。对于耦合在相应相位内插器的第一和第二输入端之间的移相器的每个相应子集，相应信号分离器可被配置为将移相器的所述相应子集的第一移相器的输入信号提供到所述相应相位内插器的第一输入端。
在示例19中，对于耦合在相应相位内插器的第一和第二输入端之间的至少一个移相器子集，多个信号分离器中的另一个相应信号分离器可被配置为将所述移相器子集的最后移相器的输出信号到所述相应相位内插器的第二输入端。
在示例20中，所述先前示例中的任一项的所述多相信号发生器可包括数量(n-1)个相位内插器，其中n>2。所述多个移相器可包括数量(2n-2)个移相器。对于每个相位内插器，包括n个移相器的不同移相器子集可耦合在所述相应相位内插器的所述第一和所述第二输入端之间。
在示例21中，示例20的所述多相信号发生器还可另选地包括第n个相位内插器，其中所述第n个相位内插器的第一和第二输入端都可连接到从所述输入端口计数的移相器串联连接中的第(n-C)个移相器的输出端。
示例22是多相信号发生器，其包括输入端口、多个移相器，其中每个移相器被配置为提供相同相移，其中至少一个移相器连接到所述输入端口，相位内插器，其被配置为借助第一加权因子w1,1加权所述相位内插器的第一输入端处的信号的相位，并且借助第二加权因子w1,2加权所述相位内插器的第二输入端处的另一个信号的相位，以在所述相位内插器的输出端产生内插相位信号，其中所述多个移相器的子集包括n>1个串联连接的移相器并且耦合在所述相位内插器的所述第一和所述第二输入端之间，和信号分离器，其耦合在两个串联连接的相位内插器之间并且被配置为在所述信号分离器的输出端处提供所述信号分离器之前的移相器的输出信号。
在示例23中，示例22的所述多相信号发生器还可另选地包括第一和第二输出端口，其中所述第一输出端口连接到所述相位内插器的所述输出端，其中所述第二输出端口连接到所述信号分离器的所述输出端。
在示例24中，所述相位内插器的所述第一加权因子w1,1与所述第二加权因子w1,2的比率可对应于非负整数常数C和耦合在所述输入端口和所述相位内插器的所述第一输入端之间的移相器的数量l1之和除以(n-li-C)。所述信号分离器之前的移相器可为从所述输入端口计数的移相器的串联连接中的第(n-C)个移相器。
在示例25中，示例23或24中任一项的所述多相信号发生器还可任选地包括耦合在所述信号分离器的所述输出端和所述第二输出端口之间的延迟电路。所述延迟电路的延迟可对应于所述相位内插器的延迟。
在示例26中，示例22至25中任一项的所述多相信号发生器还可任选地包括第二相位内插器，其中所述信号分离器的所述输出端连接到所述第二相位内插器的第一和第二输入端。
在示例27中，示例26的所述第二相位内插器可被配置为借助与由所述第二相位内插器所应用以便加权在其第二输入端处的信号的相位加权因子的相同的加权因子加权所述第二相位内插器的第一输入端处的信号的相位，以在所述第二相位内插器的输出端产生信号。
示例28是包括示例1至21中任一项的多相信号发生器的倍频器。所述倍频器还包括边缘组合器电路，其中所述边缘组合器电路的第一时钟输入端连接到所述多相信号发生器的所述第一相位内插器的所述输出端。所述边缘组合器电路的第二时钟输入端连接到所述多相信号发生器的所述第二相位内插器的所述输出端。所述边缘组合器电路的输出端对应于所述倍频器的输出端口。
在示例29中，示例28的所述边缘组合器电路可被配置为如果在所述第一和所述第二时钟输入端中的至少一个处的信号电平变化超过预定义的阈值，则将来自所述边缘组合器电路的输入端的信号传送到所述边缘组合器电路的所述输出端。
在示例30中，示例28的所述边缘组合器电路还可任选地包括反相器电路，其中所述反相器电路的输入端连接到所述边缘组合器电路的所述输出端，其中所述反相器电路的输出端连接到所述边缘组合器电路的所述输入端。
示例31是倍频器，其包括示例22到27中任一项的多相信号发生器。所述倍频器还包括边缘组合器电路，其中所述边缘组合器电路的第一时钟输入端连接到所述多相信号发生器的所述相位内插器的所述输出端，其中所述边缘组合器电路的第二时钟输入端连接到所述多相信号发生器的所述信号分离器的所述输出端，其中所述边缘组合器电路的输出端对应于所述倍频器的输出端口。
示例32是包括示例1至21中任一项的多相信号发生器的混合信号电路。所述混合信号电路还包括第一和至少第二转换器子电路，其中每个转换器子电路被配置用于以下中的至少一个：将相应模拟信号转换成相应数字信号和将相应数字信号转换成相应模拟信号，其中所述第一转换器子电路的时钟输入端连接到所述第一相位内插器的所述输出端，其中所述第二转换器子电路的时钟输入端连接到所述第二相位内插器的所述输出端。
在示例33中，示例32的所述混合信号电路可包括多个(n-1)≥2个转换器子电路，其中所述多相信号发生器包括数量(n-1)个相位内插器，其中所述多个移相器包括：数量(2n-2)的串联连接的移相器，其中对于每个相位内插器，包括n个串联连接的移相器的不同移相器子集耦合在所述相应相位内插器的所述第一和所述第二输入端之间，其中每个相位内插器的相应输出端连接到不同转换器子电路的相应时钟输入端。
在示例34中，示例33的所述混合信号电路还可包括第n个转换器子电路，其中所述多相信号发生器包括第n个相位内插器，其中所述第n个相位内插器的第一和第二输入端都连接到从所述多相信号发生器的所述输入端口计数的移相器的串联连接中的第(n-C)个移相器的输出端，其中所述第n个相位内插器的输出端连接到的第n个转换器子电路的时钟输入端，其中C是小于n的非负整数常数。
在示例35中，示例32至34的每个转换器子电路可为模数转换器。
在示例36中，示例32至34的每个转换器子电路可为数模转换器。
示例37是包括示例22至27中任一项的多相信号发生器的混合信号电路。所述混合信号电路还包括第一和至少第二转换器子电路，其中每个转换器子电路被配置用于以下中的至少一个：将相应模拟信号转换为相应数字信号和将相应数字信号转换成相应模拟信号，其中所述第一转换器子电路的时钟输入端连接到所述相位内插器的所述输出端，其中所述第二转换器子电路的时钟输入端连接到所述信号分离器的所述输出端。
示例38是用于生成相位偏移信号的方法。所述方法包括以相同相移将第一输入信号相位相移n次以产生第二输入信号，以所述相移/>将所述第一输入信号相位相移l次以产生第三输入信号，并且以所述相移/>将所述第一输入信号相位相移(l+n)次以产生第四输入信号，借助第一加权因子w1,1加权所述第一输入信号的相位，并且借助第二加权因子w1,2加权所述第二输入信号的相位，其中比率w1,1/w1,2对应于常数C除以(n-C)，从而产生第一输出信号，其具有通过所述第一输入信号的加权相位和所述第二输入信号的加权相位内插的相位，借助第三加权因子w2,1加权所述第三输入信号的相位并且借助第四加权因子w2,2加权所述第四输入信号的相位，其中比率w2,1/w2,2对应于(C+l)/(n-l-C)，并且产生第二输出信号，其具有通过所述第三输入信号的加权相位和所述第四输入信号的所述加权相位内插的相位。
在示例39中，所述第二输入信号可在相对于所述第一输入信号的预定公差范围内相位偏移360°。
在示例40中，示例39的所述预定义公差范围可至多与用于生成所述第一和所述第二输出信号的相应相位内插器的最小线性内插范围一样大。
在示例41中，C、n和l中的至少一个是非负整数。
在示例42中，所述表达式(n-l-C)等于零或大于零。
与先前详细的示例和附图中的一个或多个一起提及和描述的方面和特征也可与其它示例中的一个或多个组合，以便替换其它示例的相同特征或者以便另外将特征引入到其它示例。
当计算机程序在计算机或处理器上执行时，示例还可为或涉及具有用于执行上述方法中的一个或多个的程序代码的计算机程序。可通过编程的计算机或处理器来执行各种上述方法的步骤、操作或过程。示例还可涵盖程序存储器件诸如数字数据存储介质，其作为机器、处理器或计算机可读的并且编码机器可执行、处理器可执行或计算机可执行指令程序。指令执行或引起执行上述方法的动作的一些或全部。程序存储器件可包括或者是例如数字存储器、磁存储介质诸如磁盘和磁带、硬盘驱动器或光学可读数字数据存储介质。另外的示例还可涵盖被编程以执行上述方法的动作的计算机、处理器或控制单元，或被编程以执行上述方法的动作的(场)可编程逻辑阵列((F)PLA)或(场)可编程门阵列((F)PGA)。
说明书和附图仅说明本公开的原理。此外，本文所叙述的所有示例主要旨在明确地仅用于教学目的，以帮助读者理解本公开的原理和一个或多个发明人为有利于本领域所贡献的概念。本文叙述本公开的原理、方面和示例的所有陈述以及其具体示例旨在涵盖其等同物。
表示为“用于…的模块”的执行特定功能的功能块可指代被配置为执行特定功能的电路。因此，“用于某物的模块”可实现为“被配置为或适合于某物的模块”，诸如被配置或适合于相应任务的装置或电路。
图中所示的各种元件(包括标记为“模块”、“用于提供传感器信号的模块”、“用于产生发射信号的模块”等的任何功能块)的功能可以专用硬件的形式实现，诸如“信号提供者”、“信号处理单元”、“处理器”、“控制器”等，以及能够执行与适当软件相关联的软件的硬件。当由处理器提供时，功能可由单个专用处理器、由单个共享处理器或由多个单独的处理器(其中一些或全部可为共享的)提供。然而，术语“处理器”或“控制器”到目前为止不限于能够专用地执行软件的硬件，而是可包括数字信号处理器(DSP)硬件、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、用于存储软件的只读存储器(ROM)、随机存取存储器(RAM)和非易失性存储器。还可包括其他硬件(常规和/或定制的)。
例如，框图可说明实现本公开的原理的高级电路图。类似地，流程图表、流程图、状态转换图、伪代码等可表示各种过程、操作或步骤，其可例如基本上在计算机可读介质中表示并且因此由计算机或处理器执行，无论是否明确示出这种计算机或处理器。说明书或权利要求中公开的方法可通过具有用于执行这些方法的相应动作中每个的器件的装置来实现。
应当理解，除非例如出于技术原因而明确地或隐含地另外说明，否则说明书或权利要求中公开的多个动作、过程、操作、步骤或功能的公开内容可不被解释为在特定顺序内。因此，多个动作或功能的公开不会将该动作或功能限制于特定顺序，除非由于技术原因，这些动作或功能不可互换。此外，在一些示例中，单个动作、功能、过程、操作或步骤可分别包括或可分成多个子动作、子功能、子过程、子操作或子步骤。除非明确排除，否则可包括此类子动作，并且是此单一动作的公开的一部分。
此外，以下权利要求在此并入到详细描述中，其中每个权利要求可作为单独的示例独立存在。尽管每个权利要求可作为单独的示例独立存在，但应注意——尽管从属权利要求可在权利要求中提及与一个或多个其他权利要求的特定组合——但是其他示例还可包括从属权利要求与每个其它独立或从属权利要求的主题的组合。除非陈述不想要特定组合，否则本文明确提出这种组合。此外，意图将权利要求的另外特征包括在任何其他独立权利要求，即使此权利要求不直接取决于独立权利要求。

Claims (24)

1.一种多相信号发生器，包括：
输入端口；
多个移相器，其中每个移相器被配置为提供相同相移，其中至少一个移相器连接到所述输入端口；和
具有相应输出端的第一相位内插器和至少一个第二相位内插器，
其中，每个相位内插器被配置为借助相应第一加权因子wi,1加权所述相位内插器的相应第一输入端处的信号的相位，并且借助相应第二加权因子wi,2加权所述相位内插器的相应第二输入端处的另一个信号的相位，以在所述相位内插器的相应输出端产生内插相位信号，
其中，所述多个移相器中的第一子集包括n>1个串联连接的移相器，并且耦合在所述第一相位内插器的第一输入端和第二输入端之间，其中所述多个移相器中的不同的第二子集包括n个串联连接的移相器并耦合在所述第二相位内插器的第一输入端和第二输入端之间，
其中，对于每个相位内插器，相应相位内插器的第一加权因子wi,1与第二加权因子wi,2的比率对应于非负整数常数C和耦合在所述输入端口和所述相应相位内插器的第一输入端之间的li个串联连接的移相器的相应数量的总和除以(n-li-C)。
2.根据权利要求1所述的多相信号发生器，其中，对于每个相位内插器，不同数量li的串联连接的移相器耦合在所述输入端口和所述相应相位内插器的第一输入端之间。
3.根据权利要求1或2所述的多相信号发生器，其中，所述非负整数常数等于一。
4.根据权利要求1或2所述的多相信号发生器，其中，移相器的所述第一子集和所述第二子集串联连接。
5.根据权利要求1或2所述的多相信号发生器，其中，移相器的所述第一子集和所述第二子集包括至少一个公共移相器。
6.根据权利要求1或2所述的多相信号发生器，其中，所述多个移相器中的所述第一子集和所述第二子集各自被配置为在预定公差范围内提供360°的相移。
7.根据权利要求6所述的多相信号发生器，其中，所述预定公差范围最多与第一相位内插器和第二相位内插器的最小线性内插范围一样大。
8.根据权利要求1或2所述的多相信号发生器，其中，所述移相器具有对应电路图。
9.根据权利要求1或2所述的多相信号发生器，还包括耦合在两个移相器之间的信号分离器，其中，所述信号分离器的输入端连接到所述信号分离器之前的移相器的输出端，其中所述信号分离器的第一输出端连接到在所述之前的移相器之后的另一个移相器的输入端，其中所述信号分离器的第二输出端耦合到所述多相信号发生器的输出端口。
10.根据权利要求9所述的多相信号发生器，其中在所述信号分离器之前的所述移相器是从所述输入端口计数的所述多个移相器的第(n-C)个移相器。
11.根据权利要求9所述的多相信号发生器，还包括耦合在所述信号分离器的第二输出端和所述输出端口之间的延迟电路，其中，所述延迟电路的延迟对应于所述第一相位内插器和所述第二相位内插器中的至少一个的延迟。
12.根据权利要求9所述的多相信号发生器，还包括耦合在所述信号分离器和所述输出端口之间的第三相位内插器，其中，所述信号分离器的第二输出端连接到所述第三相位内插器的第一输入端和第二输入端两者，其中所述第三相位内插器的输出端连接到所述输出端口。
13.根据权利要求1或2所述的多相信号发生器，包括数量(n-1)个相位内插器，其中n>2，其中所述多个移相器包括数量(2n-2)个移相器，其中对于每个相位内插器，包括n个移相器的移相器的不同子集耦合在所述相应相位内插器的第一输入端和第二输入端之间。
14.根据权利要求13所述的多相信号发生器，还包括第n个相位内插器，其中，所述第n个相位内插器的第一输入端和第二输入端两者连接到从所述输入端口计数的移相器的串联连接中的第(n-C)个移相器的输出端。
15.一种多相信号发生器，包括：
输入端口；
多个移相器，其中每个移相器被配置为提供相同相移，其中至少一个移相器连接到所述输入端口；
相位内插器，被配置为借助第一加权因子w1,1加权所述相位内插器的第一输入端处的信号的相位，并且借助第二加权因子w1,2加权所述相位内插器的第二输入端处的另一个信号的相位，以在所述相位内插器的输出端产生内插相位信号，其中所述多个移相器的子集包括n>1个串联连接的移相器并且耦合在所述相位内插器的第一输入端和第二输入端之间；和
信号分离器，其耦合在两个串联连接的移相器之间并且被配置为在所述信号分离器的输出端处提供所述信号分离器之前的移相器的输出信号。
16.根据权利要求15所述的多相信号发生器，还包括第一输出端口和第二输出端口，其中所述第一输出端口连接到所述相位内插器的输出端，其中所述第二输出端口连接到所述信号分离器的输出端。
17.根据权利要求15或16所述的多相信号发生器，其中所述相位内插器的第一加权因子w1,1与第二加权因子w1,2的比率对应于非负整数常数C和耦合在所述输入端口和所述相位内插器的第一输入端之间的移相器的数量l1的总和除以(n-l1-C)，
其中，所述信号分离器之前的移相器是从所述输入端口计数的串联连接的移相器中的第(n-C)个移相器。
18.根据权利要求15或16所述的多相信号发生器，还包括第二相位内插器，其中所述信号分离器的输出端连接到所述第二相位内插器的第一输入端和第二输入端两者。
19.一种倍频器，包括：
多相信号发生器，包括：
输入端口，
多个移相器，其中每个移相器被配置为提供相同相移，其中
至少一个移相器连接到所述输入端口，和
具有相应输出端的第一相位内插器和至少一个第二相位内插器，
其中，每个相位内插器被配置为借助相应第一加权因子wi,1加权所述相位内插器的相应第一输入端处的信号的相位，并且借助相应第二加权因子wi,2加权所述相位内插器的相应第二输入端处的另一个信号的相位，以在所述相位内插器的相应输出端产生内插相位信号，
其中，所述多个移相器中的第一子集包括n>1个串联连接的移相器并且耦合在所述第一相位内插器的第一输入端和第二输入端之间，其中所述多个移相器中的不同第二子集包括n个串联连接的移相器并且耦合在所述第二相位内插器的第一输入端和第二输入端之间；和
边缘组合器电路，其中所述边缘组合器电路的第一时钟输入端连接到所述多相信号发生器的第一相位内插器的输出端，其中所述边缘组合器电路的第二时钟输入端连接到所述多相信号发生器的第二相位内插器的输出端，其中所述边缘组合器电路的输出端对应于所述倍频器的输出端口。
20.根据权利要求19所述的倍频器，其中，所述边缘组合器电路被配置为如果在所述第一时钟输入端和所述第二时钟输入端的至少一个处的信号电平变化超过预定阈值，则将来自所述边缘组合器电路的输入端的信号传送到所述边缘组合器电路的输出端。
21.根据权利要求20所述的倍频器，还包括反相器电路，其中所述反相器电路的输入端连接到所述边缘组合器电路的输出端，其中所述反相器电路的输出端连接到所述边缘组合器电路的输入端。
22.一种混合信号电路，包括：
多相信号发生器，包括：
输入端口，
多个移相器，其中每个移相器被配置为提供相同相移，其中
至少一个移相器连接到所述输入端口；和
具有相应输出端的第一相位内插器和至少一个第二相位内插器，
其中，每个相位内插器被配置为借助相应第一加权因子wi,1加权所述相位内插器的相应第一输入端处的信号的相位，并且借助相应第二加权因子wi,2加权所述相位内插器的相应第二输入端处的另一个信号的相位，以在所述相位内插器的相应输出端产生内插相位信号，
其中，所述多个移相器的第一子集包括n>1个串联连接的移相器，并且耦合在所述第一相位内插器的第一输入端和第二输入端之间，其中所述多个移相器中的不同的第二子集包括n个串联连接的移相器并耦合在所述第二相位内插器的第一输入端和第二输入端之间；和
第一转换器子电路和至少一个第二转换器子电路，其中每个转换器子电路被配置用于以下至少一个：将相应模拟信号转换为相应数字信号，以及将相应数字信号转换为相应模拟信号，
其中所述第一转换器子电路的时钟输入端连接到所述第一相位内插器的输出端，
其中所述第二转换器子电路的时钟输入端连接到所述第二相位内插器的输出端。
23.根据权利要求22所述的混合信号电路，包括多个(n-1)≥2个转换器子电路，其中所述多相信号发生器包括数量(n-1)个相位内插器，其中所述多个移相器包括数量(2n-2)个串联连接的移相器，其中对于每个相位内插器，移相器的不同子集耦合在相应相位内插器的第一输入端和第二输入端之间，其中所述移相器的不同子集包括n个串联连接的移相器，其中每个相位内插器的相应输出端连接到不同转换器子电路的相应时钟输入端。
24.一种用于产生相位偏移信号的方法，所述方法包括：
以相同相移将第一输入信号相位偏移n次以产生第二输入信号，以所述相移/>将所述第一输入信号相位偏移l次，以产生第三输入信号，以及以所述相移/>将所述第一输入信号相位偏移(l+n)次以产生第四输入信号；
借助第一加权因子w1,1加权所述第一输入信号的相位，并且借助第二加权因子w1,2加权所述第二输入信号的相位，其中比率w1,1/w1,2对应于常数C除以(n-C)；
产生第一输出信号，其具有通过所述第一输入信号的加权相位和所述第二输入信号的加权相位内插的相位；
借助第三加权因子w2,1加权所述第三输入信号的相位，并且借助第四加权因子w2,2加权所述第四输入信号的相位，其中比率w2,1/w2,2对应于(C+l)/(n-l-C)；和
产生第二输出信号，其具有通过所述第三输入信号的加权相位和所述第四输入信号的加权相位内插的相位。
CN201780089030.6A 2017-03-29 2017-03-29 多相信号发生器、倍频器、混合信号电路和方法 Active CN110495101B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2017/024659 WO2018182585A1 (en) 2017-03-29 2017-03-29 Multiphase signal generators, frequency multipliers, mixed signal circuits, and methods for generating phase shifted signals

Publications (2)

Publication Number Publication Date
CN110495101A CN110495101A (zh) 2019-11-22
CN110495101B true CN110495101B (zh) 2024-04-05

Family

ID=63676673

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780089030.6A Active CN110495101B (zh) 2017-03-29 2017-03-29 多相信号发生器、倍频器、混合信号电路和方法

Country Status (4)

Country Link
US (1) US11323102B2 (zh)
EP (1) EP3602782B1 (zh)
CN (1) CN110495101B (zh)
WO (1) WO2018182585A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11570033B1 (en) * 2021-08-17 2023-01-31 Apple Inc. Multiphase signal generator
US11711200B2 (en) 2021-12-16 2023-07-25 Analog Devices, Inc. Multiphase clock generators with digital calibration

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1360396A (zh) * 2000-12-21 2002-07-24 日本电气株式会社 时钟与数据恢复电路及其时钟控制方法
US8803583B2 (en) * 2011-08-25 2014-08-12 Nec Corporation Polyphase clock generator

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6380783B1 (en) * 2000-10-13 2002-04-30 Silicon Communications Lab, Inc. Cyclic phase signal generation from a single clock source using current phase interpolation
JP2003152512A (ja) * 2001-11-08 2003-05-23 Mitsubishi Electric Corp 多相信号発生器
FR2841406A1 (fr) * 2002-06-25 2003-12-26 St Microelectronics Sa Circuit dephaseur variable,interpolateur de phase l'incorporant, et synthetiseur de frequence numerique incorpoant un tel interpolateur
KR100486268B1 (ko) * 2002-10-05 2005-05-03 삼성전자주식회사 내부에서 자체적으로 듀티싸이클 보정을 수행하는지연동기루프 회로 및 이의 듀티싸이클 보정방법
US20040169539A1 (en) 2003-02-28 2004-09-02 Gauthier Claude R. Miller effect compensation technique for DLL phase interpolator design
KR100570632B1 (ko) * 2004-07-06 2006-04-12 삼성전자주식회사 클록복원회로 및 방법과 이를 이용한 고속 데이터송수신회로
US7196564B2 (en) * 2005-07-22 2007-03-27 Texas Instruments Incorporated High frequency balanced phase interpolator
US20070110199A1 (en) * 2005-11-15 2007-05-17 Afshin Momtaz Receive equalizer with adaptive loops
JP5499635B2 (ja) * 2009-10-29 2014-05-21 日本電気株式会社 多相クロック発生回路
KR101750771B1 (ko) 2011-01-14 2017-06-27 삼성전자주식회사 리미터 회로 및 이를 포함하는 전압 제어 발진기
US9413364B2 (en) * 2014-07-09 2016-08-09 Intel Corporation Apparatus and method for clock synchronization for inter-die synchronized data transfer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1360396A (zh) * 2000-12-21 2002-07-24 日本电气株式会社 时钟与数据恢复电路及其时钟控制方法
US8803583B2 (en) * 2011-08-25 2014-08-12 Nec Corporation Polyphase clock generator

Also Published As

Publication number Publication date
EP3602782A4 (en) 2020-11-25
WO2018182585A1 (en) 2018-10-04
EP3602782A1 (en) 2020-02-05
CN110495101A (zh) 2019-11-22
EP3602782B1 (en) 2022-10-26
US11323102B2 (en) 2022-05-03
US20210281253A1 (en) 2021-09-09

Similar Documents

Publication Publication Date Title
US10205460B2 (en) Fractional-N frequency synthesizer and method thereof
US20100098203A1 (en) Digital phase interpolation control for clock and data recovery circuit
CN110495101B (zh) 多相信号发生器、倍频器、混合信号电路和方法
JP2007215213A (ja) 多相クロックを生成するためのシステム及び方法
JP7388818B2 (ja) 判定帰還等化器及び表示装置
US8922264B1 (en) Methods and apparatus for clock tree phase alignment
JP2011223570A (ja) Ａｄ変換回路
JP2003234643A (ja) 半導体集積回路装置の設計方法および半導体集積回路装置
US6229358B1 (en) Delayed matching signal generator and frequency multiplier using scaled delay networks
US7151399B2 (en) System and method for generating multiple clock signals
CN101789774B (zh) 全数字脉宽控制电路
CN110518906A (zh) 信号生成电路及其方法、数字时间转换电路及其方法
CN111030599B (zh) 正交信号产生
CN101594147B (zh) 锁相环电路
CN101594146B (zh) 锁相环电路
CN104124964A (zh) 一种延时锁相环及提高延时锁相环精度的方法
CN106716292B (zh) 高速率正弦曲线序列的生成
CN103580647A (zh) 一种滤波器结构
CN103684362B (zh) 多相位时钟除频器
CN113890548B (zh) 用于信号上变频的装置及现场可编程门阵列
CN105306052A (zh) 带数字校准的可变分频比的lo小数分频器及数字校准方法
WO2009142664A1 (en) Clock generation using a fractional phase detector
EP2256932A1 (en) Circuit for aligning clock to parallel data
CN102035548B (zh) 分频器
CN102508633B (zh) 除法器逻辑电路及实现除法器逻辑电路的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20210706

Address after: California, USA

Applicant after: INTEL Corp.

Address before: California, USA

Applicant before: INTEL IP Corp.

GR01 Patent grant
GR01 Patent grant