JP7388818B2 - 判定帰還等化器及び表示装置 - Google Patents

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Description

本発明はハーフレート／クォータレート複合判定帰還等化器及びこれを含む表示装置に関する。
本出願は、２０１８年３月５日付米国特許庁に出願した米国特許出願番号第６２／６３８，７３９号の優先権を主張し、ここに引用することによって当該出願のすべての内容を本願に含む。
集積回路において、シリアルデータ受信機は高速で動作して他の集積回路と高速でデータ交換を行うことができる。データレートと該当クロックレートが高すぎて、集積回路内の金属酸化物半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＭＯＳ）回路が同じクロックレートで動作することができない、又はそのクロックレートで動作する時に許容できないほど高い電力消耗が生じる場合がある。
このような場合に、ハーフレート（ｈａｌｆ－ｒａｔｅ）又はクォータレート（ｑｕａｒｔｅｒ－ｒａｔｅ）判定帰還等化器を適用して受信したシリアルデータストリームを、その１／２又は１／４である、２個又は４個の並列データストリームに変換できる。このようなハーフレート又はクォータレート判定帰還等化器は電流モードロジックで実現できるが、相対的に電力消耗が大きい。
米国特許第８，１０２，９０６号明細書
したがって、シリアルデータのデータレートを減らす低電力回路が必要である。
本発明の実施形態による二段判定帰還等化器は、第１ステージ及び第２ステージを含み、アナログ入力かつ第１データレートでシリアルデータを受信する。前記第１ステージは、ハーフレート予測判定帰還等化器を含み、前記ハーフレート予測判定帰還等化器は、前記二段判定帰還等化器のアナログ入力に接続されたアナログ入力、第１デジタル出力、及び第２デジタル出力を含む。前記第２ステージは、前記第１デジタル出力に接続されたデータ入力を有する第１フリップフロップ、前記第１デジタル出力に接続されたデータ入力を有する第２フリップフロップ、前記第２デジタル出力に接続されたデータ入力を有する第３フリップフロップ、及び前記第２デジタル出力に接続されたデータ入力を有する第４フリップフロップを含む。前記第１ステージは、第１クロックドメインで前記第１データレートの半分の周波数の第１クロックで動作し、前記第２ステージは、第２クロックドメインで前記第１データレートの１／４の周波数の第２クロックで動作する。
本発明の実施形態によれば、前記第１ステージは、電流モードロジック回路を含み得る。
本発明の実施形態によれば、前記第２ステージは、金属酸化物半導体回路を含み得る。
本発明の実施形態によれば、前記第１ステージは、前記アナログ入力に接続されている入力を有する第１経路、及び前記アナログ入力に接続されている入力を有する第２経路を含む。前記第１経路は、前記第１クロックがロー（ｌｏｗ）の時間区間の間、前記第１デジタル出力で、前記第１クロックのサイクルごとにデジタルデータ値を生成し、前記第２経路は前記第１クロックがハイ（ｈｉｇｈ）の時間区間の間、前記第２デジタル出力で、前記第１クロックのサイクルごとにデジタルデータ値を生成し得る。
本発明の実施形態によれば、前記第２クロックの第１位相の遷移を前記第１クロックの第１位相の遷移に整列する位相制御回路をさらに含み得る。
本発明の実施形態によれば、前記位相制御回路は、第５フリップフロップを含み、前記第５フリップフロップは、前記第１クロックの第１位相に接続されたデータ入力、前記第２クロックの第１位相に接続されたクロック入力、及び出力を含み得る。
本発明の実施形態によれば、前記位相制御回路は、位相補間器を含み、前記位相補間器は、前記第２クロックの二つの位相及び制御信号を受信し、前記制御信号に対応する位相を有する信号を出力として生成し、前記第２クロックの二つの位相は、０度より大きく１８０度より小さい大きさだけ異なり得る。
本発明の実施形態によれば、前記二段判定帰還等化器は、ロジック回路をさらに含み、前記ロジック回路は、前記第５フリップフロップの出力に接続された入力、及び前記位相補間器に接続された出力を含み、前記ロジック回路は、前記位相補間器のための前記制御信号を生成し得る。
本発明の実施形態によれば、前記ロジック回路は、アップ－ダウンカウンタを含み、前記アップ－ダウンカウンタは、前記第５フリップフロップの出力がハイの場合カウント値を高め、前記第５フリップフロップの出力がローの場合カウント値を低くし得る。
本発明の実施形態によれば、前記第１フリップフロップは、前記第２クロックの第１位相を受信するクロック入力を有し、前記第２クロックの第１位相は、前記第１クロックの下降エッジごとに整列する上昇エッジを有し得る。
本発明の実施形態によれば、前記第２フリップフロップは、前記第２クロックの第２位相を受信するクロック入力を有し、前記第２クロックの第２位相は、前記第２クロックの第１位相の下降エッジごとに整列する上昇エッジを有し得る。
本発明の実施形態によれば、前記第３フリップフロップは、前記第２クロックの第３位相を受信するクロック入力を有し、前記第２クロックの第３位相は、前記第２クロックの第１位相の上昇エッジを前記第２クロックの１／４周期だけ追従する上昇エッジを有し得る。
本発明の実施形態によれば、前記第４フリップフロップは、前記第２クロックの第４位相を受信するクロック入力を有し、前記第２クロックの第４位相は、前記第２クロックの第３位相の下降エッジごとに整列する上昇エッジを有し得る。
本発明の実施形態によれば、本発明の実施形態による二段判定帰還等化器は、第１ステージ及び第２ステージを含み、アナログ入力かつ第１データレートでシリアルデータを受信する二段判定帰還等化器であって、前記第１ステージは、前記アナログ入力に接続され、電流モードロジック回路を含むハーフレート予測判定帰還等化器を含み、前記第２ステージは、前記第１ステージと接続されており、金属酸化物半導体回路を含む。
本発明の実施形態によれば、前記第１ステージの前記ハーフレート予測判定帰還等化器は、前記二段判定帰還等化器のアナログ入力に接続されたアナログ入力、第１デジタル出力、及び第２デジタル出力を含む。前記第２ステージは、前記第１デジタル出力に接続されたデータ入力を有する第１フリップフロップ、前記第１デジタル出力に接続されたデータ入力を有する第２フリップフロップ、前記第２デジタル出力に接続されたデータ入力を有する第３フリップフロップ、及び前記第２デジタル出力に接続されたデータ入力を有する第４フリップフロップを含む。前記第１ステージは、第１クロックドメインで前記第１データレートの半分の周波数の第１クロックで動作し、前記第２ステージは、第２クロックドメインで前記第１データレートの１／４の周波数の第２クロックで動作し得る。
本発明の実施形態によれば、前記第１ステージは、前記アナログ入力に接続されている入力を有する第１経路、及び前記アナログ入力に接続されている入力を有する第２経路を含む。前記第１経路は、前記第１クロックがロー（ｌｏｗ）の時間区間の間、前記第１デジタル出力で、前記第１クロックのサイクルごとにデジタルデータ値を生成し、前記第２経路は、前記第１クロックがハイ（ｈｉｇｈ）の時間区間の間、前記第２デジタル出力で、前記第１クロックのサイクルごとにデジタルデータ値を生成し得る。
本発明の実施形態によれば、前記二段判定帰還等化器は、前記第２クロックの第１位相の遷移を前記第１クロックの第１位相の遷移に整列する位相制御回路をさらに含み得る。
本発明の実施形態によれば、前記位相制御回路は、第５フリップフロップを含み、前記第５フリップフロップは、前記第１クロックの第１位相に接続されたデータ入力、前記第２クロックの第１位相に接続されたクロック入力、及び出力を含み得る。
本発明の実施形態によれば、前記位相制御回路は、位相補間器を含み、前記位相補間器は、前記第２クロックの二つの位相及び制御信号を受信し、前記制御信号に対応する位相を有する信号を出力として生成し、前記第２クロックの二つの位相は、０度より大きく１８０度より小さい大きさだけ異なり得る。
本発明の実施形態によれば、本発明の実施形態による表示装置は、シリアルデータ出力を有するタイミング制御器、及び第１データレートでシリアルデータを受信するアナログ入力を有する駆動集積回路を含む。前記駆動集積回路は、前記シリアルデータを受信する二段判定帰還等化器を含む。前記二段判定帰還等化器は、前記駆動集積回路のアナログ入力に接続されているアナログ入力を有する。前記二段判定帰還等化器は、第１ステージ及び第２ステージを含む。前記第１ステージは、前記アナログ入力に接続され、電流モードロジック回路を含むハーフレート予測判定帰還等化器を含み、前記第２ステージは、前記第１ステージと接続されており、金属酸化物半導体回路を含む。
本発明によれば、シリアルデータのデータレートを下げ、電力消耗を減らすことができる。
本発明の一実施形態による二段判定帰還等化器の概略図である。 本発明の一実施形態による二段判定帰還等化器の概略図である。 本発明の一実施形態による二段判定帰還等化器のタイミング図である。 本発明の一実施形態による表示装置のブロック図である。
以下、添付する図面を参照して後述する詳細な説明は、ハーフレート／クォータレート複合判定帰還等化器の実施形態に関し、本発明によって実現又は用いられる形態のすべてを表現したものではない。以下、添付する図面を参照して本発明の実施形態について詳細に説明する。しかし、互いに異なる実施形態で実施するものと同一又は均等の機能及び構造も本発明の範囲内に含まれる。明細書全体をわたって同一又は類似する構成要素に対しては同じ図面符号を付けた。
図１を参照すると、本発明の一実施形態によるハーフレート／クォータレート複合判定帰還等化器は、電流モードロジック（ｃｕｒｒｅｎｔ ｍｏｄｅ ｌｏｇｉｃ：ＣＭＬ）回路からなる第１ステージ１０５と、金属酸化物半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＭＯＳ）回路からなる第２ステージ１１０とを含む。ハーフレート／クォータレート複合判定帰還等化器は、高速シリアルデータ信号を受信するアナログ入力１１５と、シリアルデータが生成され、４因子によって並列化された（及び、受信されたシリアルデータ速度の１／４で伝送される４個のデジタル出力１２０に伝送された）４個のデジタル出力１２０を含む。ＣＭＬ回路は、第１の、ハーフレート、クロック（すなわち、受信したシリアルデータ信号の毎２ビットを一周期とするクロック）を有する第１クロックドメインで動作する。ＣＭＯＳ回路は、第２の、クォータレート、クロック（すなわち、第１クロックの半分の周波数のクロック）を有する第２クロックドメインで動作し得る。第１クロックは、クロック復旧回路によって受信されたシリアルデータ信号から生成され得る。それぞれのＣＭＬ回路は、二つの離隔した電圧値のうちの一つと常に見なされる差動デジタル信号で動作し得る。差動ＣＭＬ信号を伝送する導電体のそれぞれは、例えば（Ｖｄｄと接地（アース）との差より非常に小さい）０．４Ｖの（二つの状態を往復する）電圧スイングであり、この時、差動スイングは０．８Ｖであり得る。これと同様に、それぞれのＣＭＯＳ回路は、例えば、接地付近とＶｄｄ付近との二つの値である二つの離隔した電圧値のうちの一つと常に見なされるデジタル信号で動作し得る。
第１ステージ１０５は、アナログ入力（二段クォータレート判定帰還等化器のアナログ入力１１５又はこれに接続された入力）、第１デジタル出力１２５、及び第２デジタル出力１３０を含む。第１ステージ１０５は、第１及び第２経路を含み、（ｉ）第１経路は第１加算器１４０、第１の対のクロック比較器１４５（又はサンプラー（ｓａｍｐｌｅｒ）又は、スライサー（ｓｌｉｃｅｒ））、及び第１ステージ１０５の第１デジタル出力１２５を再入力する第１マルチプレクサ１３５を含み、（ｉｉ）第２経路は第２加算器１４１、第２の対のクロック比較器１４６、及び第１ステージ１０５の第２デジタル出力１３０を再入力する第１マルチプレクサ１３６を含む。それぞれのマルチプレクサ１３５、１３６は、ラッチマルチプレクサ（又は「ＭＵＸ－ｌａｔｃｈ」）であり得る。
受信されたシリアルデータストリームからのシリアルデータビットは、第１デジタル出力１２５と第２デジタル出力１３０とで交互に生成される。それぞれの出力は、他の出力を再入力する回路でマルチプレクサ１３５、１３６によって用いられ、二つの予測補正データ値から選ばれる。それぞれの予測補正データ値は、直前に受信したデータビットの二つの可能な値のうち一つに基づいて補正される。
第２ステージ１１０は、４個のフリップフロップ１３１、１３２、１３３、１３４（例えば、ストロングアーム（ｓｔｒｏｎｇ ａｒｍ）フリップフロップ「ＳＡＦＦ」）、データ入力、及びクロック入力を含む。フリップフロップ（１３１、１３２、１３３、１３４）の各々は、４つのデジタル出力１２０の一つに該当するかそれに接続された出力、データ入力、及びクロック入力を有する。第１及び第２フリップフロップ１３１、１３２のデータ入力は、いずれも第１デジタル出力１２５に接続されており、第３及び第４フリップフロップ１３３、１３４のデータ入力は、いずれも第２デジタル出力１３０に接続されている。第１及び第２フリップフロップ１３１、１３２のクロック入力に再入力されるクロック信号は、フリップフロップが第１デジタル出力１２５から交互ビットを取得するように時間設定されたトリガーエッジ（例えば、上昇エッジ）を有しており、これについては以下で詳細に説明する。第３及び第４フリップフロップ１３３、１３４のクロック入力に再入力されるクロック信号は、フリップフロップが第２デジタル出力１３０から交互ビットを取得するように時間設定されたトリガーエッジ（例えば、上昇エッジ）を有している。それぞれのＳＡＦＦ（１３１、１３２、１３３、１３４）は、ＣＭＬ－ＣＭＯＳデータ変換器であり得る。
本発明の実施形態によれば、クロック同期化回路１５０を用いて第２クロック（クォータレートクロック）を第１クロック（ハーフレートクロック）に同期化する。クロック同期化回路１５０は、ＣＭＬ分割器１５５、位相補間器１６０、制御ロジック回路１６５、レプリカフリップフロップ１７０及びＣＭＬ－ＣＭＯＳ変換回路１７５を含む（レプリカフリップフロップ１７０は、ストロングアームフリップフロップ（１３１、１３２、１３３、１３４）の複製であり得て、これらは名目上同一であり得る。）。ＣＭＬ－ＣＭＯＳ変換回路１７５の出力１８０は、第２クロックの４位相を含むが、例えば２つの対の導電体（４個の導電体）で伝送され得て、これらはそれぞれ差動信号（例えば、信号及びその補信号（ｃｏｍｐｌｅｍｅｎｔ））を搬送し得る。４個の導電体のうち、第１の対の導電体は、第２クロック及びその補信号の第１位相を搬送し、第２の対の導電体は、第２クロック及びその補信号の第３位相を搬送し得る。第２クロックの第２位相は、第１位相を逆転させることによって（例えば導電体を交換することによって）形成され、第２クロックの第４位相は、第３位相を逆転させることによって（例えば導電体を交換することによって）形成され得る。第１～第４位相は、第１フリップフロップ１３１、第２フリップフロップ１３２、第３フリップフロップ１３３及び第４フリップフロップ１３４の入力にそれぞれ再入力され得る。
ＣＭＬ分割器１５５は、二つの信号、すなわち同相（ｉｎ－ｐｈａｓｅ）信号及び直角位相（ｑｕａｄｒａｔｕｒｅ ｐｈａｓｅ）信号を生成し、これらのそれぞれは第１クロック周波数の１／２である。レプリカフリップフロップ１７０は、第１クロックをデータ入力で受信し、第２クロックの第１位相をクロック入力で受信する。制御ロジック回路１６５は、レプリカフリップフロップ１７０の出力が主に０であるか、又は１であるかによって位相補間器１６０の位相を調節し、第１クロックのエッジが第２クロックの上昇エッジに整列するように（例えば、第１クロックの下降エッジが第２クロックの第１位相の上昇エッジに整列するように（図３を参照））する。制御ロジック回路１６５は、例えば１が入力されればカウントアップし、０が入力されればカウントダウンするカウンタを含み得る。カウント値は、位相命令として周期的に位相補間器１６０に送信され得る。
図２はハーフレート／クォータレート複合判定帰還等化器の第１ステージ１０５及び第２ステージ１１０を示している。図２はまた、クロック復旧回路が用いる交差クロック及び交差データ（ｘ＜０＞、ｘ＜１＞、ｘ＜２＞、ｘ＜３＞）を生成し、第１ステージ１０５のデータスライサー及び交差スライサーで第１クロックの位相の制御に用いられる付加回路を示している。交差データを生成する回路のそれぞれは、第１ステージ１０５内の部分と第２ステージ１１０内の部分とを含み得る。第１ステージ１０５内の部分は、例えば（「ＭｕｘＬ」で表示した）マルチプレクサまでを含み、ＣＭＬ回路からなる。第２ステージ１１０内の部分は、マルチプレクサで信号を受信するストロングアームフリップフロップから始まって、ＣＭＬ回路からなる。
図２にはまた、４個のデジタル出力（ｄ＜０＞、ｄ＜１＞、ｄ＜２＞、ｄ＜３＞）の位相の整列に用いられるパストランジスタロジック（ｐａｓｓ ｔｒａｎｓｉｓｔｏｒ ｌｏｇｉｃ：ＰＴＬ）ラッチ２１０が示されている。図３は、図１及び図２に示す回路のタイミング図の一部を示している。第１デジタル出力１２５のタイミング波形は、図３において「ＭｕｘＬ－ｏｕｔ」と示した第４波形で示されている。「Ａ」、「Ｂ」、「Ｃ」などのデータビットを含む入力データストリームは、第１波形で示されている。第６及び第７波形は、第１フリップフロップ１３１の出力に伝送される第１及び第５ビット（「Ａ」、「Ｅ」）と、第２フリップフロップ１３２の出力に伝送される第３及び第７ビット（「Ｃ」、「Ｇ」）とを示している。第２クロック（クォータレートクロック）の第１位相は、第５波形（「ｄｃｌｋ＿０ｐ」）である（第２位相はその補信号である）。
図４を参照すると、本発明の一実施形態による表示装置４０５は、シリアルデータリンク４２０を介して高速デジタルデータを駆動集積回路（駆動ＩＣ）４１５に送信するタイミング制御器４１０を含む。本発明の実施形態によれば、駆動集積回路４１５はシリアルデータリンク４２０の受信端にあるシリアル信号受信機を含む。
ここで、クロック信号の「位相」は、クロック信号の第１位相に対して所定の位相だけずれた（オフセットした）クロック信号を意味する。また、ある回路でクロックが第１エッジ（例えば、クロック信号の上昇エッジ）に影響を与えるように接続されており、ある回路でクロックが第２エッジ（例えば、相補クロック信号の上昇エッジ）に影響を与えるように接続されていれば、差動クロック信号は、二相クロック（ｔｗｏ－ｐｈａｓｅ ｃｌｏｃｋ）という。
「第１」、「第２」、「第３」などの用語を多様な元素、成分、領域、層、部分などに使うが、これらはこのような修飾語によって限定されない。このような用語は、ある元素、成分、領域、層、部分を他の元素、成分、領域、層、部分と区別するために使うものであり、本発明の趣旨と範囲を外れない。
説明の便宜上図面に示すある部分又は特性に対する他の部分又は特性の関係を示すための「下」、「下方」、「上」など空間関係の用語を使うことができる。このような空間関係の用語は、図面に示す使用する又は動作する装置の互いに異なる位置及び／又は方向を示すためのものである。例えば、図面においてある部分の「下」又は「下方」にあると示す部分は、装置が逆さになると逆に「上」にあることになる。したがって、例えば「下」及び「下方」は上と下との両方を示すことができる。装置が、例えば９０度回転したり他の方向を向いたりすることができ、この場合、空間関係の用語は、これに合わせて解釈しなければならない。また、ある層が他の二つの層の「間」にあると表現した時、二つの層の間に該当層のみ存在し得るが、一つ以上の他の層がさらに存在し得る。
ここで使われた用語は、特定の実施形態を説明する目的で使うだけであり、本発明を制限しようとするものではない。ここで、「実質的に」、「約」、「概ね」及びこれと類似する表現は、近似を示す表現であり、「程度」を示すものではなく、当業者がわかる測定値又は計算値の固有誤差を示す場合に使う。
ここで、特に数を言及しなければ単数又は複数の場合をいずれも含む。ある特徴、段階、動作、部分、成分などを「含む」という表現は、該当部分の他に他の特徴、段階、動作、部分、成分なども含み得ることを意味する。「及び／又は」という表現は、羅列されたもののうち一つ又は二つ以上のすべての組み合わせを含む。羅列目録の前に記載した「少なくとも一つ」などの表現は、目録全体を修飾するものであって、目録内のそれぞれを修飾するものではない。また、本発明の実施形態を説明する時に使う「有し得る」いう表現は「本発明の一つ以上の実施形態」に適用可能であることを意味する。「例示的な」という用語は、例又は図面を指す。「使用」、「利用」などは、これと類似の他の表現と共に類似する意味で使われる。
部分、層、領域、成分などが他の部分、層、領域、成分の「上に」にあるか、「接続されて」いると記載する場合、「すぐ」上にあるか、又は「直接」接続されている場合だけでなく、中間に他の部分、層、領域、成分などを介在する場合も含む。しかし、「直上に」あるか「直接接続」と記載する場合は中間に他の部分を介在しないことを意味する。
ここに記載した数値範囲は、該当範囲内に含まれる同じ正確度のすべての部分範囲（ｓｕｂ－ｒａｎｇｅ）を含む。例えば、「１．０～１０．０」の範囲は、最小値１．０と最大値１０．０及びその間にあるすべての部分範囲、すなわち、１．０以上の最小値と１０．０以下の最大値を有する部分範囲、例えば２．４～７．６を含む。ここで言及した最大値は、その中に含まれ、それより小さいすべての数値限定を含み、本明細書に記載した最小値は、その中に含まれ、それより大きいすべての数値限定を含む。
ハーフレート／クォータレート複合判定帰還等化器の実施形態を特定して説明及び示したが当業者であれば、このような実施形態を変更及び修正することができる。したがって、ここで提示した原理により構成されたハーフレート／クォータレート複合判定帰還等化器も本発明に含まれる。本発明は、次の請求範囲及びその等価物によって定義される。

Claims (13)

  1. 第１ステージ、第２ステージ、及び位相制御回路を含み、アナログ入力かつ第１データレートでシリアルデータを受信する二段判定帰還等化器であって、
    前記第１ステージは、ハーフレート予測判定帰還等化器を含み、
    前記ハーフレート予測判定帰還等化器は、
    前記二段判定帰還等化器のアナログ入力に接続されたアナログ入力、
    前記アナログ入力に基づいて生成された第１デジタル出力、及び
    前記アナログ入力に基づいて生成された第２デジタル出力を含み、
    前記第２ステージは、
    前記第１デジタル出力に接続されたデータ入力を有する第１フリップフロップ、
    前記第１デジタル出力に接続されたデータ入力を有する第２フリップフロップ、
    前記第２デジタル出力に接続されたデータ入力を有する第３フリップフロップ、及び
    前記第２デジタル出力に接続されたデータ入力を有する第４フリップフロップを含み、
    前記第１ステージは、第１クロックドメインで前記第１データレートの半分の周波数の第１クロックで動作し、
    前記第２ステージは、第２クロックドメインで前記第１データレートの１／４の周波数の第２クロックで動作し、
    前記第１ステージは、ＣＭＬ回路を含み、
    前記第２ステージは、ＣＭＯＳ回路を含み、
    前記第１フリップフロップは、前記第２クロックの第１位相を受信し、
    前記第２フリップフロップは、前記第２クロックの第２位相を受信し、
    前記第３フリップフロップは、前記第２クロックの第３位相を受信し、
    前記第４フリップフロップは、前記第２クロックの第４位相を受信し、
    前記位相制御回路は、前記第１クロック及び前記第２クロックの前記第１位相に基づいて、前記第２クロックの上昇エッジの位置を調節し、
    前記第１フリップフロップ、前記第２フリップフロップ、前記第３フリップフロップ及び前記第４フリップフロップは、それぞれ前記アナログ入力の一部に係るデータを出力する、二段判定帰還等化器。
  2. 前記第１ステージは、
    前記アナログ入力に接続されている入力を有する第１経路、及び
    前記アナログ入力に接続されている入力を有する第２経路を含み、
    前記第１経路は、前記第１クロックがロー（ｌｏｗ）の時間区間の間、前記第１デジタル出力で、前記第１クロックのサイクルごとにデジタルデータ値を生成し、
    前記第２経路は、前記第１クロックがハイ（ｈｉｇｈ）の時間区間の間、前記第２デジタル出力で、前記第１クロックのサイクルごとにデジタルデータ値を生成する、請求項１に記載の二段判定帰還等化器。
  3. 前記位相制御回路は、前記第２クロックの前記第１位相の遷移を前記第１クロックの第１位相の遷移に整列させる、請求項１に記載の二段判定帰還等化器。
  4. 前記位相制御回路は、第５フリップフロップを含み、
    前記第５フリップフロップは、
    前記第１クロックの前記第１位相を受信するデータ入力、
    前記第２クロックの前記第１位相を受信するクロック入力、及び
    出力を含み、
    前記第５フリップフロップの出力は、前記第２クロックの位相を制御するロジック回路に接続される、請求項３に記載の二段判定帰還等化器。
  5. 前記位相制御回路は、位相補間器を含み、
    前記位相補間器は、前記第２クロックの二つの位相及び前記ロジック回路からの制御信号を受信し、前記制御信号に対応する位相を有する信号を出力として生成し、
    前記第２クロックの二つの位相は、０度より大きく１８０度より小さい大きさだけ異なる、請求項４に記載の二段判定帰還等化器。
  6. 前記ロジック回路は、
    前記第５フリップフロップの出力に接続された入力、及び
    前記位相補間器に接続された出力を含み、
    前記ロジック回路は、前記第５フリップフロップの出力に基づいて前記位相補間器のための前記制御信号を生成する、請求項５に記載の二段判定帰還等化器。
  7. 前記ロジック回路は、アップ－ダウンカウンタを含み、
    前記アップ－ダウンカウンタは、
    前記第５フリップフロップの出力がハイの場合カウント値を高め、
    前記第５フリップフロップの出力がローの場合カウント値を低くする、請求項６に記載の二段判定帰還等化器。
  8. 前記第１フリップフロップは、前記第２クロックの前記第１位相を受信するクロック入力を有し、
    前記第２クロックの前記第１位相は、前記第１クロックの各々の下降エッジに整列する上昇エッジを有する請求項１に記載の二段判定帰還等化器。
  9. 前記第２フリップフロップは、前記第２クロックの前記第２位相を受信するクロック入力を有し、
    前記第２クロックの前記第２位相は、前記第２クロックの前記第１位相の下降エッジごとに整列する上昇エッジを有する、請求項８に記載の二段判定帰還等化器。
  10. 前記第３フリップフロップは、前記第２クロックの前記第３位相を受信するクロック入力を有し、
    前記第２クロックの前記第３位相は、前記第２クロックの前記第１位相の上昇エッジを前記第２クロックの１／４周期だけ追従する上昇エッジを有する、請求項９に記載の二段判定帰還等化器。
  11. 前記第４フリップフロップは、前記第２クロックの前記第４位相を受信するクロック入力を有し、
    前記第２クロックの前記第４位相は、前記第２クロックの前記第３位相の下降エッジごとに整列する上昇エッジを有する、請求項１０に記載の二段判定帰還等化器。
  12. 第１ステージ、第２ステージ、及び位相制御回路を含み、アナログ入力かつ第１データレートでシリアルデータを受信する二段判定帰還等化器であって、
    前記第１ステージは、前記アナログ入力に接続され、ＣＭＬ回路を含むハーフレート予測判定帰還等化器を含み、
    前記第２ステージは、前記第１ステージと接続されており、ＣＭＯＳ回路を含み、
    前記第１ステージは、第１クロックドメインで前記第１データレートの半分の周波数の第１クロックで動作し、
    前記第２ステージは、第２クロックドメインで前記第１データレートの１／４の周波数の第２クロックで動作し、
    前記位相制御回路は、フリップフロップ及び変換回路を含み、
    前記変換回路の出力は、前記第２クロックの異なる複数の位相を含み、
    前記位相制御回路は、前記フリップフロップに入力された前記第１クロック及び前記第２クロックの前記異なる複数の位相のうち一の位相に基づいて、前記第２クロックの上昇エッジの位置を調節する、二段判定帰還等化器。
  13. 表示画像に係るシリアルデータ出力を有するタイミング制御器、及び
    第１データレートで、前記タイミング制御器から出力されたシリアルデータを受信するアナログ入力を有する駆動集積回路を含み、
    前記駆動集積回路は、前記シリアルデータを受信する二段判定帰還等化器を含み、
    前記二段判定帰還等化器は、前記駆動集積回路のアナログ入力に接続されているアナログ入力を有し、
    前記二段判定帰還等化器は、第１ステージ、第２ステージ、及び位相制御回路を含み、
    前記第１ステージは、前記アナログ入力に接続され、ＣＭＬ回路を含むハーフレート予測判定帰還等化器を含み、
    前記第２ステージは、前記第１ステージと接続されており、ＣＭＯＳ回路を含み、
    前記第１ステージは、第１クロックドメインで前記第１データレートの半分の周波数の第１クロックで動作し、
    前記第２ステージは、第２クロックドメインで前記第１データレートの１／４の周波数の第２クロックで動作し、
    前記位相制御回路は、フリップフロップ及び変換回路を含み、
    前記変換回路の出力は、前記第２クロックの異なる複数の位相を含み、
    前記位相制御回路は、前記フリップフロップに入力された前記第１クロック及び前記第２クロックの前記異なる複数の位相のうち一の位相に基づいて、前記第２クロックの上昇エッジの位置を調節する、表示装置。
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