JP2002057572A - 位相同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 位相同期回路の全回路部分をディジタル化す
ることにより、集積回路化を容易にし小型・高信頼化を
可能とした位相同期回路を得る。 【解決手段】 基準信号とフィードバック信号との位相
差を検出しこれを示す信号を出力する位相比較器１と、
この位相比較器からの位相差に従ってカウントアップま
たはカウントダウンを行うカウンタ部１１、１２、１４
と、このカウンタ部のカウント値を保持する保持回路１
３と、その保持回路に保持されたカウント値に比例した
周波数のパルス列を出力するレートマルチプライア１５
と、このレートマルチプライアから出力されたパルス列
を分周し上記フィードバック信号として上記位相比較器
に出力する分周器２と、を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電力変換装置な
どで用いる商用周波数に同期した周波数の出力信号を得
るための位相同期回路に関するものである。

【０００２】

【従来の技術】電力変換装置では商用電源を制御するた
めに制御時点に対する商用電源の位相を正確に検知する
必要がある。そのため、位相同期回路を設け、商用電源
に同期した高い周波数の信号を得て、その信号を元に位
相を検知することが要求される。従来、この種の位相同
期回路としては(モトローラ社データブックＭＣ１４０
４６Ｂ)に記載されたものがある。

【０００３】図１２はその位相同期回路のブロック図で
あり、図において１は位相比較器であり、原信号である
基準信号ｆｉとして、後述する分周器２の出力信号ｆＦ
Ｂとの立ち上がりタイミングのずれを位相差と認識し、
位相差に対応した信号ｆ１を出力する。この出力信号ｆ
１はループフィルタ３で平滑され位相差に対応した直流
電圧値Ｖｃｏｉｎに変換される。電圧制御発振器４はル
ープフィルタ３の出力電圧Ｖｃｏｉｎに比例した周波数
のパルス列ｆｏを発生し、分周器２に与えられる。

【０００４】図１３は図１２の回路の各部の信号を示し
ており、これらの図にしたがって動作を説明する。図１
３中の期間ａのように分周器２の出力位相が同期させる
べき基準信号ｆｉより遅れているとき(あるいは周波数
が低いとき)は位相比較器１の出力ｆ１は、位相のずれ
ている期間大きくなり、ループフィルタ３の出力電圧Ｖ
ｃｏｉｎすなわち電圧制御発振器４の入力電圧も高くな
る。そのため、出力されるパルス列ｆｏの周波数が高く
なり、その結果、分周器２の出力ｆＦＢの位相を進める
動作が行われる。

【０００５】この位相を進める動作の結果、逆に期間ｂ
のように分周器２の出力位相が基準信号ｆｉより進む
(あるいは周波数が高くなる)と位相比較器１の出力値ｆ
１は、位相のずれている期間小さくなり、ループフィル
タ３の出力電圧Ｖｃｏｉｎすなわち電圧制御発振器４の
入力電圧も低くなる。そして、出力されるパルス列ｆｏ
の周波数が下がり、その結果として分周器２の出力ｆＦ
Ｂの位相を遅らせる動作が行われる。

【０００６】以上のように分周器２の出力信号ｆＦＢが
基準信号ｆｉに対するフィードバック信号となる負帰還
の自動制御系となって分周器２の出力信号ｆＦＢと基準
信号ｆｉとはわずかな位相遅れと位相進みを繰り返しな
がら両信号の同期状態が得られる。

【０００７】

【発明が解決しようとする課題】部品点数を低減し、小
型化・高信頼化するために電子回路を一つの集積回路
(ＩＣ)に集積化することよくおこなわれる。一般にアナ
ログ回路とディジタル回路とを比較した場合、集積化は
ディジタル回路の方がはるかに実現し易く、現在ではデ
ィジタル回路の場合、数１０００万トランジスタ以上の
大規模な回路まで一つのＩＣに集積できる技術が既に確
立されている。

【０００８】しかし、アナログ回路を集積化する場合
は、コンデンサ、抵抗などの素子を一つのＩＣに格納す
る必要があり、特に大容量のコンデンサの集積化は困難
である。また、アナログ回路の場合、微少電流の制御を
精度よく行えないと特性に大きく影響するため、内部回
路間の漏れ電流などを考慮すると大規模なアナログ回路
を一つのＩＣに集積化することは容易ではない。

【０００９】従来の位相同期回路は位相比較器１、ルー
プフィルタ３および電圧制御発振器４まではアナログ信
号を入力もしくは出力したり、あるいはアナログ信号に
応じて動作したりしている。

【００１０】そのため、こららの機能を全てを一つのＩ
Ｃに集積化することは容易ではなく、ループフィルタ３
および電圧制御発振器４の一部はＩＣには集積されてお
らず外付けで実装する必要があった。

【００１１】この発明は上記のような課題を解決するた
めになされたものであり、位相同期回路の全回路部分を
ディジタル化することにより、集積回路化を容易にし小
型・高信頼化を可能とした位相同期回路を得ること目的
とする。

【００１２】

【課題を解決するための手段】上記の目的に鑑み、この
発明は、基準信号とフィードバック信号との位相差を検
出しこれを示す信号を出力する位相比較器と、この位相
比較器からの位相差に従ってカウントアップまたはカウ
ントダウンを行うカウンタ部と、このカウンタ部のカウ
ント値を保持する保持回路と、その保持回路に保持され
たカウント値に比例した周波数のパルス列を出力するレ
ートマルチプライアと、このレートマルチプライアから
出力されたパルス列を分周し上記フィードバック信号と
して上記位相比較器に出力する分周器と、を備えたこと
を特徴とする位相同期回路にある。

【００１３】また、カウンタ部が位相比較器からの位相
差発生を示す信号を受ける度に初期値を所定値に設定し
てからカウント動作を開始するアップダウン・カウンタ
を含むことを特徴とする請求項１に記載の位相同期回路
にある。

【００１４】また、カウンタ部が位相比較器からの位相
差発生を示す信号を受けるとその前のカウント値を初期
値としてカウント動作を継続するアップダウン・カウン
タを含むことを特徴とする請求項１に記載の位相同期回
路にある。

【００１５】また、カウンタ部が、位相比較器からの位
相差発生を示す信号を受ける度に初期値を所定値に設定
してからカウント動作を開始する第１のアップダウン・
カウンタと、位相比較器からの位相差発生を示す信号を
受けるとその前カウント値を初期値としてカウント動作
を継続する第２のアップダウン・カウンタと、これらの
カウンタの出力の平均を求める平均値演算器と、を含む
ことを特徴とする請求項１に記載の位相同期回路にあ
る。

【００１６】また、位相比較器の位相差発生を示す信号
が続いている間、カウントアップを行いカウント値が所
定値に達すると同期はずれ信号を発生するリセット付の
アップカウンタをさらに含むことを特徴とする請求項１
ないし４のいずれかに記載の位相同期回路にある。

【００１７】また、基準信号の喪失を検出する基準信号
喪失検出回路と、基準信号喪失時に位相比較器からの位
相差を示す信号を阻止する信号阻止回路と、をさらに備
え、カウンタ部またはアップダウン・カウンタが位相比
較器からの位相差に従ってカウントアップまたはカウン
トダウンを行うと共に位相比較器からの位相差を示す信
号がない時に所定値のカウント値を出力することを特徴
とする請求項１ないし５のいずれかに記載の位相同期回
路にある。

【００１８】また、カウンタ部またはアップダウン・カ
ウンタが、位相比較器からの位相差を示す信号に従って
クロックの周波数に従ったレートでカウントアップまた
はカウントダウンを行い、さらに位相比較器からの位相
差を示す信号から基準信号とフィードバック信号が同期
はずれ状態にあることを検出する同期はずれ検出回路
と、同期はずれ状態にある時とそうでない時でアップダ
ウン・カウンタのクロックの周波数を切り換えるクロッ
ク周波数切換回路と、を備えたことを特徴とする請求項
１ないし６のいずれかに記載の位相同期回路にある。

【００１９】また、基準信号とフィードバック信号との
位相差を検出しこれを示す信号を出力する位相比較器
と、この位相比較器からの位相差に従って動作するカウ
ンタと、カウンタのカウント値と位相比較器の出力を入
力して、基準信号に対するフィードバック信号の進みま
たは遅れ並びに位相差の量に基づいて所望の制御を行う
ための信号を出力するＣＰＵと、ＣＰＵから出力される
データに比例した周波数のパルス列を出力するレートマ
ルチプライアと、このレートマルチプライアから出力さ
れたパルス列を分周し上記フィードバック信号として上
記位相比較器に出力する分周器と、を備える位相同期回
路にある。

【００２０】

【発明の実施の形態】以下、この発明を各実施の形態に
従って説明する。 実施の形態１．この発明の実施の形態１を図１に基づい
て説明する。図１において、１は位相比較器であり、原
信号である基準信号ｆｉと後述する分周器２の出力信号
ｆＦＢ(フィードバック信号)との立ち上がりタイミング
のずれを位相差と認識し、位相がずれている期間を示す
信号Δθと、ｆｉがｆＦＢに比べ位相が進んでいるか遅
れているかを示す信号Ｕ／Ｄを出力する。このΔθ信号
とＵ／Ｄ信号はそれぞれアップダウン・カウンタ１１の
イネーブル端子Ｅとアップダウン指令端子Ｕ／Ｄに入力
されとともに、Δθ信号はエッジ検出回路１２および保
持回路１３にも入力される。

【００２１】エッジ検出回路１２の出力はアップダウン
・カウンタ１１のロード端子Ｌに入力される。アップダ
ウン・カウンタ１１は設定値１４がデータ端子Ｄに接続
されており、入力されるクロックｆｓ０をカウントしそ
の出力Ｑは保持回路１３を経由してレートマルチプライ
ア１５に入力される。このレートマルチプライア１５に
はクロックｆｓ１が入力されており、アップダウン・カ
ウンタ１１の出力に応じた周波数のパルス列ｆｏを発生
し、分周器２に与える。

【００２２】次に動作について説明する。まず主要構成
部位の動作を説明する。アップダウン・カウンタ１１は
リセッタブル・アップダウン・カウンタとし、クロック
入力端子Ｔ、ロード端子Ｌ、データ端子Ｄ、イネーブル
端子Ｅ、アップダウン端子Ｕ／Ｄおよび出力端子Ｑを有
している。ロード端子Ｌが有効となるとデータ端子Ｄの
設定値１４が強制的にカウンタのカウント値として設定
される。そして、ロード端子Ｌが無効となりかつイネー
ブル端子Ｅが有効であるとアップダウン・カウンタ１１
は設定値からアップもしくはダウン動作のカウントを行
う。アップダウン・カウンタ１１がアップ動作するかダ
ウン動作するかはＵ／Ｄ端子の状態に依存する。

【００２３】レートマルチプライア１５は、データ端子
Ｄ、クロック端子Ｔおよび出力端子ｆｏを有し、入力ク
ロックｆｓ１に対しデータ端子に設定された値に比例し
た周波数のパルス列ｆｏを出力端子から出力する。例え
ばレートマルチプライア１５が１０ビットのカウンタ
で、入力クロック周波数がｆｓ１としデータ端子にＤＴ
という値が設定されていると出力クロックｆｏはｆｏ＝
ＤＴ／１０２４×ｆｓ１の周波数のパルス列が発生する
ものである。

【００２４】図２は図１の回路の各部の信号を示してお
り、これらの図にしたがって動作について説明する。図
２中の期間ａのように分周器２の出力ｆＦＢの位相が同
期させるべき基準信号ｆｉより進んでいるとき(あるい
は周波数が高いとき)は位相比較器１の出力Δθ信号
は、位相のずれている期間有効「１」となり、またＵ／
Ｄ信号は「０」を出力する。このような位相比較器１は
例えば図３のような構成で容易に実現できる。

【００２５】図３では原信号ｆｉと分周器２の出力信号
ｆＦＢの信号の立ち上がりエッジをエッジ検出回路１
ａ、１ｂで検出し、２つのＡＮＤゲート１ｃ、１ｄ、Ｏ
Ｒゲート１ｅおよびＲＳフリップフロップ回路１ｆから
なる回路により、ｆｉとｆＦＢの立ち上がりでどちらか
早く発生したタイミングでΔθ信号を「１」にし、遅く
発生する立ち上がり信号で「０」とする。またｆＦＢの
立ち上がり信号とｆｉ信号をＤフリップフロップ１ｇに
入力し、ｆＦＢの立ち上がり時点でｆｉが「１」か
「０」かによりｆｉがｆＦＢより位相が進んでいるか遅
れているか判断することができ、Ｕ／Ｄ信号として出力
できる。

【００２６】図４のようにΔθ信号が立ち上がるとアッ
プダウン・カウンタ１１はエッジ検出回路１２からの出
力で設定値１４の値が強制的にセットされ、Δθ信号の
信号が有効な期間、Ｕ／Ｄ信号の指示に応じて、入力ク
ロックｆｓ０を設定値からカウントアップもしくはカウ
ントダウンする。すなわち入力クロックｆｓ０のレート
で設定値１４を初期値としてカウントアップもしくはカ
ウントダウンする。

【００２７】図４のようにＵ／Ｄ信号が「０」の場合、
アップダウン・カウンタ１１はダウン動作を行い、Δθ
信号の有効な期間が終了する時点でアップダウン・カウ
ンタ１１の値が保持回路１３に保持される。この保持さ
れたアップダウン・カウンタ１１のカウント値の初期設
定値との差が位相のずれ量に比例した値となり、ダウン
動作をしたため保持回路１３に保持されたカウント値は
初期の設定値より小さな値となる。そのためアップダウ
ン・カウンタ１１の出力に応じてレートマルチプライア
１５から出力されるパルス列ｆｏの周波数は低くなり、
その結果、分周器２の出力ｆＦＢの位相を遅らせる動作
が行われる。

【００２８】この位相を遅らせる動作の結果、逆に図２
の期間ｂのように分周器２の出力ｆＦＢの位相が基準信
号ｆｉより遅れる(あるいは周波数が低くなる)と、位相
比較器１の出力Δθ信号は、位相のずれている期間有効
「１」となり、またＵ／Ｄ信号は「１」を出力する。

【００２９】Ｕ／Ｄ信号が「１」の場合、アップダウン
・カウンタ１１はアップ動作を行い、Δθ信号の有効な
期間が終了するとその時点のアップダウン・カウンタ１
１の値が保持回路１３に保持される。この値と初期設定
値との差が位相のずれ量に比例した値となり、アップダ
ウン・カウンタ１１はアップ動作をしたため初期値より
大きな値となる。その保持回路１３の値に応じてレート
マルチプライア１５から出力されるパルス列ｆｏの周波
数は高くなり、その結果分周器２の出力ｆＦＢの位相を
進ませる動作が行われる。

【００３０】このように分周器２の出力信号ｆＦＢが基
準信号ｆｉに対するフィードバック信号となる負帰還の
自動制御系となって分周器２の出力信号ｆＦＢと基準信
号ｆｉとはわずかな位相遅れと位相進みを繰り返しなが
ら両信号の同期状態が得られる。本実施の形態では位相
ずれに比例してレートマルチプライア１５の出力周波数
が変化するため比例系の制御系として動作する。

【００３１】以上のように本実施の形態の位相同期回路
ではすべての回路要素が複数のフリップフロップ回路等
の組み合わせによるディジタル化された回路で構成でき
るため、ゲートアレイにするなど回路の集積化、モノリ
シック化が容易となり、装置の小型、高信頼化が容易に
計れる。また、この実施の形態では特に比例系の制御系
となるため応答性が良い。

【００３２】実施の形態２．この発明の実施の形態２を
図に基づいて説明する。実施の形態１と基本的には同じ
構成ではあるが、図５のようにアップダウン・カウンタ
１１にロード信号Ｌを与えない構成にする。

【００３３】位相比較器１では、分周器２の出力ｆＦＢ
の位相が同期させるべき基準信号ｆｉより位相のずれて
いる期間、Δθ信号は有効「１」を出力し、また位相が
進む／遅れるに応じＵ／Ｄ信号は「０／１」を出力す
る。Δθ信号が立ち上がり、アップダウン・カウンタ１
１のイネーブル端子が有効になるとＵ／Ｄ信号の指示に
応じて、入力クロックｆｓ０を設定値(実施には前の位
相差発生時にカウントした最後の値)からカウントアッ
プもしくカウントダウンする。

【００３４】本実施の形態ではΔθ信号が有効になるた
びにロード信号が与えられないため、図６のようにアッ
プダウン・カウンタ１１のカウント値は前回位相のずれ
分をカウントして得られた値を継続しこれを初期値とし
てカウントアップもしくはダウンを行う。そしてそのカ
ウント値に応じてレートマルチプライア１５からのパル
ス列ｆｏの周波数は高くなったり低くなったりして、分
周器２の出力信号ｆＦＢと基準信号ｆｉとはわずかな位
相遅れと位相進みを繰り返しながら両信号の同期状態が
得られる。

【００３５】本実施の形態では位相ずれを蓄積しその蓄
積量に応じてレートマルチプライア１５の出力周波数が
変化するため積分系の制御系として動作する。

【００３６】そのため実施の形態１に対しエッジ検出回
路１２および設定値１４は不要になるとともに、位相同
期回路が積分系の制御系となるため位相ずれに対する応
答性は速くはないが、定常的な偏差(位相ずれ)は補正さ
れ、分周器２の出力信号ｆＦＢと基準信号ｆｉとは位相
が一致したものとなる。

【００３７】実施の形態３．この発明の実施の形態３を
図に基づいて説明する。図７のようにアップダウン・カ
ウンタ１１とさらに別のアップダウン・カウンタ１６を
設け、アップダウン・カウンタ１１はロード端子および
設定値１４を有し、アップダウン・カウンタ１６はロー
ド端子および設定値を有しないものとする。そのアップ
ダウン・カウンタ１１とアップダウン・カウンタ１６の
出力を平均値演算器１７に入力しその出力を保持回路１
３を経由してレートマルチプライア１５に入力する構成
にする。

【００３８】位相比較器１では、分周器２の出力ｆＦＢ
の位相が同期させるべき基準信号ｆｉより位相のずれて
いる期間Δθ信号は有効「１」を出力し、また位相が進
む／遅れるに応じＵ／Ｄ信号は「０／１」を出力する。
それに応じてアップダウン・カウンタ１ １１はΔθ信
号が立ち上がるとアップダウン・カウンタ１１はエッジ
検出回路１２からの出力で設定値１４の値が強制的にセ
ットされ、Δθ信号の信号が有効な期間Ｕ／Ｄ信号の指
示に応じて、入力クロックｆｓ０を設定値からカウント
アップもしくカウントダウンする。

【００３９】一方、Δθ信号が有効になるたびにロード
信号が与えられないためアップダウン・カウンタ１６は
前回位相のずれ分をカウントして得られた値を継続して
カウントアップもしくはダウンを行う。それぞれのアッ
プダウン・カウンタ１１、１６の出力が平均値演算器１
７で平均値が求められ保持回路１３を経由してレートマ
ルチプライア１５に入力される。

【００４０】レートマルチプライア１５から出力される
パルス列ｆｏは平均値演算器１７の出力に応じ周波数は
高くなったり低くなったりして、分周器２の出力信号ｆ
ＦＢと基準信号ｆｉとはわずかな位相遅れと位相進みを
繰り返しながら両信号の同期状態が得られる。

【００４１】上記実施の形態１では比例系の位相同期回
路を実現したが、比例系のため定常的な偏差(位相ずれ)
が残り、また実施の形態２では積分系のため応答性を向
上させることはできなかった。しかし本実施の形態３で
は位相同期回路の制御系は比例積分系となるため、応答
性および定常偏差も良好な制御系である位相同期回路を
得ることができる。

【００４２】実施の形態４．この発明の実施の形態４を
図に基づいて説明する。図８のように例えば実施の形態
３のアップダウン・カウンタ１１の代わりにロード端子
Ｌを持たないリセット付きアップカウンタ１１ａとす
る。このカウンタはカウント値が一定の値になると出力
ａｓｙｎ信号を出力する。

【００４３】位相比較器１でｆＦＢとｆｉの位相のずれ
に応じた期間出力するΔθ信号が有効な期間、アップカ
ウンタ１１ａはカウント値０からカウントアップする。
位相のずれが大きく、Δθ信号が有効な期間が長い場合
は、アップカウンタ１１ａのカウントアップ動作も長期
間継続される。そしてカウントアップ時間が長くなり、
カウント値が一定の値になるとａｓｙｎ信号を出力され
る。

【００４４】このａｓｙｎ信号は位相のずれが所定の値
より長くなったことを意味するため、このａｓｙｎ信号
は同期はずれ信号として活用できる。例えば電力変換装
置のように基準信号ｆｉと分周器２の出力ｆＦＢとの差
が大きくなると装置保護の面から装置を停止させる必要
がある場合は、このａｓｙｎ信号を装置停止信号として
使用することにより装置の安全性が確保することができ
る。

【００４５】なお、この同期はずれを検知する回路もカ
ウンタなど完全なディジタル回路で構成されているため
回路の集積化が容易である。

【００４６】実施の形態５．電力変換装置では基準信号
ｆｉがなくなった場合でもある一定の周波数のパルス列
ｆｏを出力し制御をそれなりに制御することを要求され
る場合が多い。例えば無停電電源装置では基準信号ｆｉ
に相当する商用電源が喪失しても、なくなる直前の位相
を継続し、商用周波数とおなじ周波数の電力を出力し続
ける必要がある。

【００４７】実施の形態２では基準信号が停止すると基
準信号の周波数が極端に低下したものと認識し、位相比
較器１からの出力Δθ信号は有効になったままとなり、
Ｕ／Ｄ信号は長時間ダウン状態「０」を出力する。これ
によりアップダウン・カウンタ１１の値は最低値となり
レートマルチプライア１５からは周波数０付近のパルス
列ｆｏが出力されることになる。

【００４８】そこでこの発明の実施の形態５を図に基づ
いて説明する。図９のように例えば実施の形態２に基準
信号ｆｉを監視する基準信号喪失検出回路１８を追加
し、この基準信号喪失検出回路１８で基準信号ｆｉがな
くなったことを検出すると、アップダウン・カウンタ１
１にロード信号を与え設定値１４を強制的にカウンタ値
とするとともに位相比較器１からのΔθ信号のアップダ
ウン・カウンタ１１への入力を信号阻止回路であるＡＮ
Ｄゲート１８ａで阻止する構成にする。

【００４９】このような構成では基準信号ｆｉがなくな
るとアップダウン・カウンタ１１は強制的に設定値１４
の値がカウント値となるとともに、イネーブル信号が無
効となるため、カウント値は設定値１４の値を継続し、
その値が保持回路１３を経由してレートマルチプライア
１５に入力される。

【００５０】設定値１４の値が基準信号ｆｉが喪失した
場合に必要なパルス列ｆｏの周波数相当を出力する値に
設定しておけば、基準信号ｆｉがなくなっても要求され
るｆｏを得ることができる。

【００５１】実施の形態６．例えば実施の形態１ではア
ップダウン・カウンタ１１のカウントアップもしくはダ
ウンする量はΔθ信号とアップダウン・カウンタ１１に
入力されるクロックｆｓ０の周波数に依存する。Δθ信
号の有効期間が長くてもｆｓ０の周波数が低いとアップ
ダウン・カウンタ１１のカウント値の変化量(変化レー
ト)は小さい。またΔθ信号の有効期間が短くてもｆｓ
０の周波数が高いとカウント値の変化量(変化レート)は
大きくなる。つまりｆｓ０の周波数は実施の形態１で実
現した比例系位相同期回路の比例ゲインに相当する。

【００５２】電力変換装置では同期が外れている状態で
は高速に同期引き込みを行い短期間に同期状態に移行さ
せ、一旦同期状態が確立すれば基準信号の変動には過敏
に追従しない位相同期回路が要求される場合が多い。こ
のような場合は同期引き込み時と同期状態とで応答性を
変化させる必要がある。つまり同期引き込み状態ではゲ
イン(変化レート)は高く、同期状態ではゲインを低くさ
せる。

【００５３】そこでこの発明の実施の形態６を図に基づ
いて説明する。図１０のように同期はずれ状態がどうか
を判別する実施の形態４のような同期はずれ検出回路１
９を設ける。ゲインの変更はアップダウン・カウンタ１
１への入力クロックｆｓ０の周波数をで変化させること
により実現する。このために分周器２０、設定値１，２
である２１、２２およびスイッチ２３からなるクロック
周波数切換回路を設ける。

【００５４】固定周波数のｆｓを分周器２０を通じその
出力をアップダウン・カウンタ１１の入力クロックｆｓ
０とする。比例系のゲインに相当する分周器２０の分周
比を設定値(１)２１と設定値(２)２２に予め設定してお
き、同期検出回路１９の指令により設定値１の値か設定
値２の値かをスイッチ２３により選択し分周器２０に入
力する。

【００５５】同期はずれ検出回路１９で同期はずれ状態
を感知した場合はスイッチ２３で小さな設定値の方を選
択し、分周器２０の分周比を小さく、すなわちｆｓ０の
周波数を高くし、わずかなΔθ信号によってもアップダ
ウン・カウンタ１１のカウンタ値の変化量を大きくす
る。これは比例ゲインを高くしたことになる。

【００５６】そして同期状態になると大きな設定値側を
選択し、ｆｓ０の周波数を低くし、比例ゲインをさげて
応答性を遅くする。このようにして同期外れ状態から同
期状態にいたる領域で所望の応答性を有する位相同期回
路を実現することができる。

【００５７】実施の形態７．この発明の実施の形態７を
図に基づいて説明する。上記各実施の形態ではＣＰＵが
存在しないシステムにおいても実現できる位相同期回路
を説明した。しかし、他の目的で既にＣＰＵを必要とす
るシステムでは、図１１のように位相比較器１からのΔ
θ信号をリセット付きアップカウンタ１１ａに入力し、
そのアップカウンタ１１ａの出力をＣＰＵ２４に入力す
るとともに、Ｕ／Ｄ信号は直接ＣＰＵ２４に入力する。
ＣＰＵ２４からはレートマルチプライア１５にデータを
出力する構成にする。

【００５８】アップカウンタ１１ａにΔθ信号が入力さ
れるとΔθ信号の有効時間に応じて、すなわちｆｉとｆ
ＦＢの位相のずれの絶対量に応じた値がアップカウンタ
１１ａから出力される。ＣＰＵ２４はその値とともに位
相比較器１からのＵ／Ｄ信号により、ｆｉがｆＦＢより
進んでいるか遅れているかまたそのずれ量はいくらか知
ることができる。これらの情報を元にＣＰＵ２４はレー
トマルチプライア１５にｆｏの出力周波数を決定するデ
ータを与える。

【００５９】位相のずれ量を元に比例制御をするか積分
制御をするか、あるいはｆｏから固定の一定周波数を出
力させるかはＣＰＵ２４が実行するプログラムにより自
由に設定、実行することができ、装置の要求に自在に応
じた位相同期回路を実現することができる。

【００６０】なお、この発明は上記個々の各実施の形態
に限定されることなく、必要に応じて複数の実施の形態
の回路を組み合わせて構成することも可能である。ま
た、当然ながら、上記各実施の形態の位相同期回路は全
てディジタル回路で構成することが可能である。

【００６１】

【発明の効果】以上のようにこの発明よれば、基準信号
とフィードバック信号との位相差を検出しこれを示す信
号を出力する位相比較器と、この位相比較器からの位相
差に従ってカウントアップまたはカウントダウンを行う
カウンタ部と、このカウンタ部のカウント値を保持する
保持回路と、その保持回路に保持されたカウント値に比
例した周波数のパルス列を出力するレートマルチプライ
アと、このレートマルチプライアから出力されたパルス
列を分周し上記フィードバック信号として上記位相比較
器に出力する分周器と、を備えた位相同期回路としたの
で、すべての回路要素がディジタル回路で構成できるた
め、ゲートアレイにするなど回路の集積化が容易とな
り、装置の小型、高信頼化が容易に計れる。

【００６２】また、カウンタ部が位相比較器からの位相
差発生を示す信号を受ける度に初期値を所定値に設定し
てからカウント動作を開始するアップダウン・カウンタ
を含むので、比例系の制御系となるため応答性が良い。

【００６３】また、カウンタ部が位相比較器からの位相
差発生を示す信号を受けるとその前のカウント値を初期
値としてカウント動作を継続するアップダウン・カウン
タを含むので、回路が簡略化でき、また積分系の制御系
となるため定常的な偏差(位相ずれ)が補正できる。

【００６４】また、カウンタ部が、位相比較器からの位
相差発生を示す信号を受ける度に初期値を所定値に設定
してからカウント動作を開始する第１のアップダウン・
カウンタと、位相比較器からの位相差発生を示す信号を
受けるとその前カウント値を初期値としてカウント動作
を継続する第２のアップダウン・カウンタと、これらの
カウンタの出力の平均を求める平均値演算器と、を含む
ので、制御系は比例積分系となるため、応答性および定
常偏差も良好な制御系となる。

【００６５】また、位相比較器の位相差発生を示す信号
が続いている間、カウントアップを行いカウント値が所
定値に達すると同期はずれ信号を発生するリセット付の
アップカウンタをさらに含むので、例えば電力変換装置
のように基準信号とフィードバック信号との差が大きく
なると装置保護の面から装置を停止させる必要がある場
合は、この同期はずれ信号を装置停止信号として使用す
ることにより装置の安全性が確保することができる。

【００６６】また、基準信号の喪失を検出する基準信号
喪失検出回路と、基準信号喪失時に位相比較器からの位
相差を示す信号を阻止する信号阻止回路と、をさらに備
え、カウンタ部またはアップダウン・カウンタが位相比
較器からの位相差に従ってカウントアップまたはカウン
トダウンを行うと共に位相比較器からの位相差を示す信
号がない時に所定値のカウント値を出力するようにした
ので、上記設定値の値を基準信号が喪失した場合に必要
な値に設定しておけば、基準信号がなくなっても所望の
一定周波数を出力し続ける自走状態を実現できる。

【００６７】また、カウンタ部またはアップダウン・カ
ウンタが、位相比較器からの位相差を示す信号に従って
クロックの周波数に従ったレートでカウントアップまた
はカウントダウンを行い、さらに位相比較器からの位相
差を示す信号から基準信号とフィードバック信号が同期
はずれ状態にあることを検出する同期はずれ検出回路
と、同期はずれ状態にある時とそうでない時でアップダ
ウン・カウンタのクロックの周波数を切り換えるクロッ
ク周波数切換回路と、を備えたので、同期はずれ状態か
ら同期状態にいたる領域で所望の応答性を有する位相同
期回路を実現することができる。

【００６８】また、基準信号とフィードバック信号との
位相差を検出しこれを示す信号を出力する位相比較器
と、この位相比較器からの位相差に従って動作するカウ
ンタと、カウンタのカウント値と位相比較器の出力を入
力して、基準信号に対するフィードバック信号の進みま
たは遅れ並びに位相差の量に基づいて所望の制御を行う
ための信号を出力するＣＰＵと、ＣＰＵから出力される
データに比例した周波数のパルス列を出力するレートマ
ルチプライアと、このレートマルチプライアから出力さ
れたパルス列を分周し上記フィードバック信号として上
記位相比較器に出力する分周器と、を備える位相同期回
路としたので、位相のずれ量を元に比例制御をするか積
分制御をするか、あるいは固定の一定周波数を出力させ
るかはＣＰＵが実行するプログラムにより自由に設定、
実行することができるので、要求に自在に応じた位相同
期回路を実現することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による位相同期回路
の構成を示す図である。

【図２】 この発明による位相同期回路の動作を説明す
るためのタイミングチャートである。

【図３】 この発明による位相同期回路中の位相比較器
の一例を示す図である。

【図４】 この発明による位相同期回路の動作を説明す
るためのタイミングチャートである。

【図５】 この発明の実施の形態２による位相同期回路
の構成を示す図である。

【図６】 この発明による位相同期回路の動作を説明す
るためのタイミングチャートである。

【図７】 この発明の実施の形態３による位相同期回路
の構成を示す図である。

【図８】 この発明の実施の形態４による位相同期回路
の構成を示す図である。

【図９】 この発明の実施の形態５による位相同期回路
の構成を示す図である。

【図１０】 この発明の実施の形態６による位相同期回
路の構成を示す図である。

【図１１】 この発明の実施の形態７による位相同期回
路の構成を示す図である。

【図１２】 従来の位相同期回路の構成を示す図であ
る。

【図１３】 図１２の位相同期回路の動作を説明するた
めのタイミングチャートである。

【符号の説明】

１ 位相比較器、２，２０ 分周器、１１，１６ アッ
プダウン・カウンタ、１１ａ アップカウンタ、１２
エッジ検出回路、１３ 保持回路、１４，２１，２２
設定値、１５ レートマルチプライア、１７ 平均値演
算器、１８ 基準信号喪失検出回路、１９ 同期はずれ
検出回路、２３ スイッチ、２４ ＣＰＵ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 基準信号とフィードバック信号との位相
   差を検出しこれを示す信号を出力する位相比較器と、 この位相比較器からの位相差に従ってカウントアップま
   たはカウントダウンを行うカウンタ部と、 このカウンタ部のカウント値を保持する保持回路と、 その保持回路に保持されたカウント値に比例した周波数
   のパルス列を出力するレートマルチプライアと、 このレートマルチプライアから出力されたパルス列を分
   周し上記フィードバック信号として上記位相比較器に出
   力する分周器と、 を備えたことを特徴とする位相同期回路。
2. 【請求項２】 カウンタ部が位相比較器からの位相差発
   生を示す信号を受ける度に初期値を所定値に設定してか
   らカウント動作を開始するアップダウン・カウンタを含
   むことを特徴とする請求項１に記載の位相同期回路。
3. 【請求項３】 カウンタ部が位相比較器からの位相差発
   生を示す信号を受けるとその前のカウント値を初期値と
   してカウント動作を継続するアップダウン・カウンタを
   含むことを特徴とする請求項１に記載の位相同期回路。
4. 【請求項４】 カウンタ部が、位相比較器からの位相差
   発生を示す信号を受ける度に初期値を所定値に設定して
   からカウント動作を開始する第１のアップダウン・カウ
   ンタと、位相比較器からの位相差発生を示す信号を受け
   るとその前カウント値を初期値としてカウント動作を継
   続する第２のアップダウン・カウンタと、これらのカウ
   ンタの出力の平均を求める平均値演算器と、を含むこと
   を特徴とする請求項１に記載の位相同期回路。
5. 【請求項５】 位相比較器の位相差発生を示す信号が続
   いている間、カウントアップを行いカウント値が所定値
   に達すると同期はずれ信号を発生するリセット付のアッ
   プカウンタをさらに含むことを特徴とする請求項１ない
   し４のいずれかに記載の位相同期回路。
6. 【請求項６】 基準信号の喪失を検出する基準信号喪失
   検出回路と、基準信号喪失時に位相比較器からの位相差
   を示す信号を阻止する信号阻止回路と、をさらに備え、
   カウンタ部またはアップダウン・カウンタが位相比較器
   からの位相差に従ってカウントアップまたはカウントダ
   ウンを行うと共に位相比較器からの位相差を示す信号が
   ない時に所定値のカウント値を出力することを特徴とす
   る請求項１ないし５のいずれかに記載の位相同期回路。
7. 【請求項７】 カウンタ部またはアップダウン・カウン
   タが、位相比較器からの位相差を示す信号に従ってクロ
   ックの周波数に従ったレートでカウントアップまたはカ
   ウントダウンを行い、さらに位相比較器からの位相差を
   示す信号から基準信号とフィードバック信号が同期はず
   れ状態にあることを検出する同期はずれ検出回路と、同
   期はずれ状態にある時とそうでない時でアップダウン・
   カウンタのクロックの周波数を切り換えるクロック周波
   数切換回路と、を備えたことを特徴とする請求項１ない
   し６のいずれかに記載の位相同期回路。
8. 【請求項８】 基準信号とフィードバック信号との位相
   差を検出しこれを示す信号を出力する位相比較器と、 この位相比較器からの位相差に従って動作するカウンタ
   と、 カウンタのカウント値と位相比較器の出力を入力して、
   基準信号に対するフィードバック信号の進みまたは遅れ
   並びに位相差の量に基づいて所望の制御を行うための信
   号を出力するＣＰＵと、 ＣＰＵから出力されるデータに比例した周波数のパルス
   列を出力するレートマルチプライアと、 このレートマルチプライアから出力されたパルス列を分
   周し上記フィードバック信号として上記位相比較器に出
   力する分周器と、 を備える位相同期回路。