TW201946385A - 用於接收串列資料的兩階段式決策回饋等化器及包含其之顯示器 - Google Patents

用於接收串列資料的兩階段式決策回饋等化器及包含其之顯示器 Download PDF

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Abstract

本發明提供一種兩階段式決策回饋等化器及包含其之顯示器。決策回饋等化器配置以在類比輸入端且以第一資料速率接收串列資料。兩階段式決策回饋等化器具有一個類比輸入端以及四個數位輸出端並包含第一階段以及第二階段。第一階段連接至類比輸入端並包含由電流模式邏輯電路組成之半速率預測型決策回饋等化器。第二階段連接第一階段並由互補金屬氧化物半導體電路組成。

Description

用於接收串列資料的兩階段式決策回饋等化器及包含其之顯示器
相關申請案之交互參照
本申請案主張2018年3月5日提交之名稱為「半/四分之一速率混合DFE架構(HYBRID HALF/QUARTER-RATE DFE ARCHITECTURE)」之美國臨時案No. 62/638,739的優先權以及權益，其整體內容藉由參照整合於本文中。
根據本發明實施例的一或多個態樣係關於串列資料接收器(serial data receivers)，更具體地，係關於用於串列資料接收器的決策回饋等化器(decision feedback equalizer)。
在積體電路中，串列資料接收器可配置以高速操作，以達到與其他積體電路的高資料速率的資料傳輸。在一些實施例中，資料速率以及相應的時脈頻率(clock rate)可足夠高，使得也在所述積體電路中的互補式金屬氧化物半導體(CMOS)電路在相同的時脈頻率可能無法運作。進一步地，如果CMOS電路在這樣的時脈頻率操作，其將顯現無法接受的高功耗。
在這樣的情況下，可採用半速率或四分之一速率決策回饋等化器以將接收的串列資料流轉換成各分別為接收資料的二分之一或四分之一的二或四個平行資料流。這樣的半速率或四分之一速率決策回饋等化器可以電流模式邏輯實現，然而，其可顯現相對高功耗。
因此，存在有對用於減少串列資料的資料速率之低功率電路的需求。
根據本揭露實施例，提供以類比輸入端以及第一資料速率接收串列資料的一種兩階段式決策回饋等化器。兩階段式決策回饋等化器包含：第一階段，包含半速率預測型決策回饋等化器，半速率預測型決策回饋等化器具有：連接至兩階段式決策回饋等化器的類比輸入端的類比輸入端、第一數位輸出端、以及第二數位輸出端；以及第二階段，第二階段包含：具有連接至第一數位輸出端的資料輸入端的第一正反器，具有連接至第一數位輸出端的資料輸入端的第二正反器，具有連接至第二數位輸出端的資料輸入端的第三正反器，以及具有連接至第二數位輸出端的資料輸入端的第四正反器，第一階段在配置以用等於第一資料速率的二分之一的頻率的第一時脈操作之第一時脈域中，且第二階段在配置以用等於第一資料速率的四分之一的頻率的第二時脈操作之第二時脈域中。
在一些實施例中，第一階段由電流型邏輯電路組成。
在一些實施例中，第二階段由互補金屬氧化物半導體電路組成。
在一些實施例中，第一階段包含：具有連接至類比輸入端的輸入端的第一路徑，以及具有連接至類比輸入端的輸入端的第二路徑，第一路徑配置以在第一數位輸出端隨著第一時脈的每個循環，於第一時脈為低時的時間間隔的一部分期間產生數位資料值；且第二路徑配置以在第二數位輸出端隨著第一時脈的每個循環，於第一時脈為高時的時間間隔的一部分期間產生數位資料值。
在一些實施例中，兩階段式決策回饋等化器進一步包含配置以對齊第一相位的第二時脈的轉換與第一相位的第一時脈的轉換的相位控制電路。
在一些實施例中，相位控制電路包含第五正反器，第五正反器具有：連接至第一相位的第一時脈的資料輸入端、連接至第一相位的第二時脈的時脈輸入端、以及輸出端。
在一些實施例中， 相位控制電路進一步包含相位內插器，其配置以接收兩個相位的第二時脈，兩個相位相差多於0度且小於180度，以及控制訊號；並形成具有相應於控制訊號的相位之訊號作為一輸出。
在一些實施例中， 兩階段式決策回饋等化器進一步包含邏輯電路，其具有：連接至第五正反器的輸出端的輸入端以及連接至相位內插器的輸出端，邏輯電路係配置以產生用於相位內插器的控制訊號。
在一些實施例中，邏輯電路包含可逆計數器，其配置以在第五正反器的輸出端為高時增加計數值，且在第五正反器的輸出端為低時減少計數值。
在一些實施例中，第一正反器具有配置以接收第一相位的第二時脈的時脈輸入端，第一相位的第二時脈具有上升邊緣，其與每隔一個的第一時脈的下降邊緣對齊。
在一些實施例中，第二正反器具有配置以接收第二相位的第二時脈的時脈輸入端，第二相位的第二時脈具有上升邊緣，其與每一個第一相位的第二時脈的下降邊緣對齊。
在一些實施例中，第三正反器具有配置以接收第三相位的第二時脈的時脈輸入端，第三相位的第二時脈具有上升邊緣，其在每一個第一相位的第二時脈的上升邊緣的第二時脈的四分之一循環後。
在一些實施例中，第四正反器具有配置以接收第四相位的第二時脈的時脈輸入端，該第四相位的該第二時脈具有上升邊緣，其與每一個第三相位的第二時脈的下降邊緣對齊。根據本揭露實施例，提供一種兩階段式決策回饋等化器，用於以類比輸入端以及第一資料速率接收串列資料。兩階段式決策回饋等化器包含：連接至類比輸入端的第一階段，第一階段包含由電流型邏輯電路組成的半速率預測型決策回饋等化器；以及連接至第一階段的第二階段，第二階段由互補金屬氧化物半導體電路組成。
在一些實施例中，第一階段的半速率預測型決策回饋等化器具有：連接至兩階段式決策回饋等化器的類比輸入端的類比輸入端、第一數位輸出端、以及第二數位輸出端；以及第二階段，第二階段包含：具有連接至第一數位輸出端的資料輸入端的第一正反器，具有連接至第一數位輸出端的資料輸入端的第二正反器，具有連接至第二數位輸出端的資料輸入端的第三正反器，以及具有連接至第二數位輸出端的資料輸入端的第四正反器，第一階段在配置以用等於第一資料速率的二分之一的頻率的第一時脈操作之第一時脈域中，且第二階段在配置以用等於第一資料速率的四分之一的頻率的第二時脈操作之第二時脈域中。
在一些實施例中，第一階段包含：具有連接至類比輸入端的輸入端的第一路徑，以及具有連接至類比輸入端的輸入端的第二路徑，第一路徑配置以在第一數位輸出端隨著第一時脈的每個循環，於第一時脈為低時的時間間隔的一部分期間產生數位資料值；且第二路徑配置以在第二數位輸出端隨著第一時脈的每個循環，於第一時脈為高時的時間間隔的一部分期間產生數位資料值。
在一些實施例中，兩階段式決策回饋等化器進一步包含配置以對齊第一相位的第二時脈的轉換與第一相位的第一時脈的轉換的相位控制電路。
在一些實施例中，相位控制電路包含第五正反器，第五正反器具有：連接至第一相位的第一時脈的資料輸入端、連接至第一相位的第二時脈的時脈輸入端、以及輸出端。
在一些實施例中，相位控制電路進一步包含相位內插器，其配置以接收兩個相位的第二時脈，兩個相位相差多於0度且小於180度，以及控制訊號；並形成具有相應於控制訊號的相位之訊號作為一輸出。
根據本揭露實施例，提供一種顯示器，其包含：具有串列資料輸出端的時序控制器；以及具有用於以第一資料速率接收串列資料的類比輸入端的驅動積體電路，驅動積體電路包含用於接收串列資料的兩階段式決策回饋等化器，兩階段式決策回饋等化器具有連接至驅動積體電路的類比輸入端的類比輸入端，兩階段式決策回饋等化器包含：連接至類比輸入端的第一階段，第一階段由電流型邏輯電路組成的半速率預測型決策回饋等化器；以及連接至第一階段的第二階段，第二階段由互補金屬氧化物半導體電路組成。
結合附隨圖式闡述於下之詳細描述意圖作為根據本發明提供之半/四分之一速率混合DFE架構的例示性實施例的描述，而不意圖表示本發明可被建構或利用的唯一形式。該描述結合說明的實施例闡述本發營的特徵。然而將理解的是，相同或相當的功能及結構可以也意圖被涵蓋在本發明範疇中的不同實施例完成。如本文其他地方所示，相似的元件編號意圖指示相似的元件或特徵。
參照第1圖，在一些實施例中，兩階段式決策回饋等化器 (DFE)包含由電流模式邏輯(CML)電路組成的第一階段105以及由互補式金屬氧化物半導體 (CMOS)電路組成的第二階段110。半/四分之一速率混合DFE具有用於接收高速度串列資料訊號的類比輸入端115以及四個數位輸出端120，串列資料於四個數位輸出端120產生且以四倍並行(並在四個數位輸出端120中的每一個，且以接收的串列資料四分之一速率傳送)。CML電路可在具有第一半速率時脈(即具有接收的串列資料訊號的每兩個位元一個周期的時脈)之第一時脈域操作，且CMOS電路可在具有第二四分之一速率時脈(即具有為第一時脈的頻率的二分之一的頻率的時脈)之第二時脈域操作。第一時脈可藉由時脈回復電路自接收的串列資料訊號產生。每一個CML電路可以假設(在任何時間)兩個離散差分電壓值(discrete differential voltage values)中之其一的差分數位訊號(differential digital signals)操作。帶有差分CML訊號(differential CML signal)的每一個導體可具有例如0.4 V(其可明顯少於Vdd以及接地之間的差)的電壓擺動（在兩種狀態之間變化）。據此，差分擺動(differential swing)可為0.8 V。每一個CMOS電路可以假設在任何時間兩個離散電壓值中之其一分別接近接地以及接近Vdd的數位訊號類似地操作。
第一階段105包含連接至兩階段式四分之一速率決策回饋等化器的類比輸入端115的類比輸入端、第一數位輸出端125以及第二數位輸出端130。第一階段105包含(i)包含第一加法器140、第一對時脈式比較器(或「取樣器(samplers)」或「裁剪器(slicers)」)145以及饋送第一階段105的第一數位輸出端125的第一多工器135的第一路徑，以及(ii)包含第二加法器141、第二對時脈式比較器146及饋送第一階段105的第二數位輸出端130的第二多工器136的第二路徑。多工器135及136中的每一個可為(latching multiplexer，或「MUX-latch」)。
來自接收的串列資料流的串列資料位元在第一數位輸出端125以及第二數位輸出端130交替產生；每一個輸出端被饋送另外的輸出之電路中的多工器135及136使用以在兩個預測校正的資料值之間進行選擇，兩個預測校正的資料值各基於之前立即接收的資料位元的兩個可能值中的個別的一個校正。
第二階段110包含四個正反器(例如，strong arm正反器「SAFF」)131、132、133及134，其各具有連接至四個數位輸出端120中的個別的一個的輸出端、資料輸入端以及時脈輸入端。前兩個正反器131及132的資料輸入端皆連接至第一數位輸出端125，且第三個及第四個正反器133及134的資料輸入端皆連接至第二數位輸出端130。饋送至前兩個正反器131及132的時脈輸入端的時脈訊號具有觸發邊緣(例如，上升邊緣)定時(triggering edges timed)，以使正反器捕捉來自第一數位輸出端125的交替位元(如以下進一步詳細討論的)，且饋送至第三個及第四個正反器133及134的時脈輸入端的時脈訊號具有觸發邊緣定時，以使正反器捕捉來自第二數位輸出端130的交替位元。每一個SAFF 131、132、133以及134亦可用作為資料的CML-to-CMOS轉換器。
在一些實施例中，可採用時脈同步電路150以使第二時脈(四分之一速率時脈)與第一時脈(半速率時脈)同步。時脈同步電路150包含CML分頻器155、相位內插器160、控制邏輯電路165、複製正反器(replica flip flop)170 (其可為strong arm正反器131、132、133以及134的複製品，其所有可能名義上相同)以及CML-to-CMOS轉換電路175。CML-to-CMOS轉換電路175的輸出端180包含四個相位的第二時脈，舉例而言，其可在兩對導體(即四個導體)上傳輸，所述兩對導體中的每一個可帶有差分訊號(即訊號即其補數(complement))。這四個導體中，第一對導體可帶有第一相位的第二時脈以及其補數，而第二對導體可帶有第三相位的第二時脈以及其補數。第二相位的第二時脈可藉由反相第一相位(即藉由互換導體)而形成且第四相位的第二時脈可藉由反相第三相位(即藉由互換導體)而形成。第一、第二、第三以及第四相位可分別被饋送至第一正反器131、第二正反器132、第三正反器133以及第四正反器134的時脈輸入端。
CML分頻器155產生兩個訊號(同相信號和正交相位信號)，其各在第一時脈的頻率的一半。複製正反器170在其資料輸入端接收第一時脈且在其時脈輸入端接收第一相位的第二時脈。控制邏輯電路165基於複製正反器170的輸出是否主要由0或1組成而調整相位內插器160的相位，使得第一時脈的邊緣與第二時脈的上升邊緣對齊(例如，使得第一時脈的下降邊緣與第一相位的第二時脈的上升邊緣對齊(參見第3圖))。具舉例而言，控制邏輯電路165可包含當接收1時上數(counts up)，當接收0時下數(counts down)的計數器，且數的數值可周期性地發送到相位內插器160作為相位命令。
第2圖顯示半/四分之一速率混合DFE的第一階段以及第二階段，以及用以產生跨時脈(crossing clocks)以及跨資料(crossing data) (x>0>, x>1>, x>2>, x>3>)之其他電路，其可被時脈回復電路使用，並控制在第一階段的數據裁剪器以及資料裁剪器的第一時脈的相位。用以產生跨資料的每一個電路可包含在第一階段中的一部分，例如直到並包含多工器(標示為「MuxL」)(且此些部分可由CML電路建構)，以及在第二階段中的一部分 (以接收來自多工器的strong arm 正反器開始)(且此些部分可由CMOS電路建構)。
第2圖中亦顯示用以對齊四個數位輸出端的相位(d>0>, d>1>, d>2>, d>3>)的傳輸電晶體邏輯(PTL)闩鎖器210。第3圖顯示第1圖及第2圖的電路的局部時序圖。第一數位輸出端125的時序波形被顯示為係第3圖的第四波形，標示為「MuxL-out」。包含資料位元「A」、「B」、「C」等的輸入資料流為第一波形；第六及第七波形顯示在第一正反器131的輸出端被傳輸的第一及第五位元(「A」及「E」)以及在第二正反器132的輸出端被傳輸的第三及第七位元(「C」及「G」)。第一相位的第二時脈(四分之一速率時脈)為第五波形(「dclk_0p」)(且第二相位為其補數)。
參照第4圖，在一實施例中，顯示器405包含配置以通過串列資料連結(serial data link)420發送高速度數位資料至驅動積體電路(驅動IC)415的時序控制器410。驅動積體電路415包含串列資料接收器在根據本發明實施例建構的串列資料連結420的接收端。
如用於本文中，時脈訊號的「相位」為具有相對於第一相位的時脈訊號偏移(offset)的一些相位的時脈訊號的版本。因此，若在一些電路中，所述時脈被連接以對第一邊緣(例如時脈訊號的上升邊緣)具有影響，且在一些電路中，所述時脈被連接以對第二邊緣(例如互補時脈訊號的上升邊緣)具有影響，則差分時脈訊號在本文中被稱為兩相位(two-phase)時脈。
將理解的是，雖然用語「第一」、「第二」、「第三」等可被用於本文中以描述各種元件、組件、區域、層及/或區段，這些元件、組件、區域、層及/或區段不應被此些用語所限制。此些用語僅用來區分一個元件、組件、區域、層或區段與另一個元件、組件、區域、層或區段。因此，本文中討論的第一元件、組件、區域、層或區段可被稱為第二元件、組件、區域、層或區段而不脫離本發明概念的精神與範疇。
空間相對性用語，像是「下面(beneath)」、「下(below)」、「下方(lower)」、「之下(under)」、「上(above)」、「上方 (upper)」及其類似用語可用於本文中以簡化對如繪示於圖式中的一個元件或特徵與另一個元件或特徵之描述的敘述。將理解的是，這樣的空間相對性用語除了圖式中所描繪之方位以外，還意圖涵蓋裝置在使用以及操作中的不同方位。舉例而言，若圖式中的裝置被倒置，則被描述為在其他元件或特徵「下」或「下面」或「之下」的元件則將被定向為在其他元件或特徵「上」。因此，示例用語「下」及「之下」可包含上及下兩方位。裝置可被另外定向(例如旋轉90度或處於其他方位)且本文中所用之空間相對性描述應據此解釋。另外，亦將理解的是，當層被指稱為在兩層「之間」時，其可為兩層之間的唯一層，或亦可存在一或多層中間層。
本文中使用之名詞係僅用於描述具體實施例之目的且不意圖限制本發明概念。如用於本文中，用於「實質上(substantially)」、「約(about)」及類似用語被用作為近似的用語而非程度的用語，且意圖將本領域中具有通常知識者將認識到的測量值或計算值的固有偏差納入考量。
如用於本文中，除非內文中明確另外表示，否則單數形式「一(a)」及「一(an)」亦意圖包含複數形式。其將進一步理解的是，用語「包含(comprises)」及/或「包含(comprising)」當用於本說明書中時，特指所述特徵、整數、步驟、操作、元件及/或組件存在，但不排除存在或加入一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組。如用於本文中，用語「及/或」包含相關表列項目中之其一或多個的任意及所有組合。像是「至少其一」的表達當後綴於一列元件時，其修飾整列元件而非修飾該列中之個別元件。進一步地，當描述本發明概念的實施例時，「可」的使用指「本發明的一或多個實施例」。當用於本文中，用語「使用」可被認為與「利用」同義。
將理解的是，當元件或層被稱為在另一元件或層上(on)、連接至(connected to)、耦接至(coupled to)或相鄰於(adjacent to)另一元件或層時，其可直接在另一元件或層上、直接連接至、直接耦接至或直接相鄰於另一元件或層，或者可存在一或多個中間元件或層。相對地，當元件或層被稱為直接在另一元件或層上、直接連接至、直接耦接至或緊鄰於另一元件或層時，無中間元件或層存在。
本文記述的任何數值範圍意圖包含所記述的範圍中所包含的相同數值精度的所有子範圍。 舉例而言，「1.0到10.0」的範圍意圖包含所記述的最小值1.0和所記述的最大值10.0之間(並且包含)的所有子範圍，也就是說，具有等於或大於1.0的最小值以及等於或小於10.0的最大值，例如2.4至7.6。 本文記述的任何最大數值限制意圖包含其中包含的所有較低數值限制，並且本說明書中記述的任何最小數值限制意圖包含其中包含的所有較高數值限制。
雖然半/四分之一速率混合DFE的實施例已具體描述並說明於本文中，對於本領域中具有通常知識者而言，許多修改以及變形將變的顯而易見。據此，將理解根據本發明的原則建構之半/四分之一速率混合DFE可以本文中所具體描述者以外地實現。本發明亦定義於以下申請專利範圍及其均等物之間。
105‧‧‧第一階段
110‧‧‧第二階段
115‧‧‧類比輸入端
120‧‧‧數位輸出端
125‧‧‧第一數位輸出端
130‧‧‧第二數位輸出端
131~134‧‧‧正反器
135‧‧‧第一多工器
136‧‧‧第二多工器
140‧‧‧第一加法器
141‧‧‧第二加法器
145‧‧‧第一對時脈式比較器
146‧‧‧第二對時脈式比較器
150‧‧‧時脈同步電路
155‧‧‧CML分頻器
160‧‧‧相位內插器
165‧‧‧控制邏輯電路
170‧‧‧複製正反器
175‧‧‧CML-to-CMOS轉換電路
180‧‧‧輸出端
210‧‧‧傳輸電晶體邏輯闩鎖器
405‧‧‧顯示器
410‧‧‧時序控制器
415‧‧‧驅動積體電路
420‧‧‧串列資料連結
本發明的特徵以及優點將藉由參照說明書、申請專利範圍及附隨圖式而為顯而易見且被理解，其中：
第1圖係為根據本發明實施例之兩階段式決策回饋等化器的示意圖；
第2圖係為根據本發明實施例之兩階段式決策回饋等化器的示意圖；
第3圖係為根據本發明實施例之兩階段式決策回饋等化器的時序圖；以及
第4圖係為根據本發明實施例之顯示器的方塊圖。

Claims (20)

  1. 一種兩階段式決策回饋等化器，其用於在一類比輸入端以一第一資料速率接收一串列資料，該兩階段式決策回饋等化器包含： 一第一階段，包含一半速率預測型決策回饋等化器，該半速率預測型決策回饋等化器具有： 一類比輸入端，連接至該兩階段式決策回饋等化器的該類比輸入端， 一第一數位輸出端，以及 一第二數位輸出端；以及 一第二階段，包含： 一第一正反器，具有連接至該第一數位輸出端的一資料輸入端， 一第二正反器，具有連接至該第一數位輸出端的一資料輸入端， 一第三正反器，具有連接至該第二數位輸出端的一資料輸入端，以及 一第四正反器，具有連接至該第二數位輸出端的一資料輸入端， 該第一階段在配置以用等於該第一資料速率的二分之一的頻率的一第一時脈操作之一第一時脈域中，且 該第二階段在配置以用等於該第一資料速率的四分之一的頻率的一第二時脈操作之一第二時脈域中。
  2. 如申請專利範圍第1項所述之兩階段式決策回饋等化器，其中該第一階段包含電流型邏輯電路。
  3. 如申請專利範圍第1項所述之兩階段式決策回饋等化器，其中該第二階段包含互補金屬氧化物半導體電路。
  4. 如申請專利範圍第1項所述之兩階段式決策回饋等化器，其中該第一階段包含： 一第一路徑，具有連接至該類比輸入端的一輸入端，以及 一第二路徑，具有連接至該類比輸入端的一輸入端， 該第一路徑配置以在該第一數位輸出端隨著該第一時脈的每個循環，於該第一時脈為低時的時間間隔的一部分期間產生一數位資料值；且 該第二路徑配置以在該第二數位輸出端隨著該第一時脈的每個循環，於該第一時脈為高時的時間間隔的一部分期間產生一數位資料值。
  5. 如申請專利範圍第1項所述之兩階段式決策回饋等化器，進一步包含配置以對齊一第一相位的該第二時脈的轉換(transitions)與一第一相位的該第一時脈的轉換的一相位控制電路。
  6. 如申請專利範圍第5項所述之兩階段式決策回饋等化器，其中該相位控制電路包含一第五正反器，該第五正反器具有： 一資料輸入端，連接至該第一相位的該第一時脈， 一時脈輸入端，連接至該第一相位的該第二時脈，以及 一輸出端。
  7. 如申請專利範圍第6項所述之兩階段式決策回饋等化器，其中該相位控制電路進一步包含： 一相位內插器，配置以： 接收： 兩個相位的該第二時脈，兩個相位相差多於0度且小於180度，以及 一控制訊號；以及 形成具有相應於該控制訊號的相位之一訊號作為一輸出。
  8. 如申請專利範圍第7項所述之兩階段式決策回饋等化器，進一步包含一邏輯電路，該邏輯電路具有： 一輸入端，連接至該第五正反器的該輸出端，以及 一輸出端，連接至該相位內插器，該邏輯電路係配置以產生用於該相位內插器的該控制訊號。
  9. 如申請專利範圍第8項所述之兩階段式決策回饋等化器，其中該邏輯電路包含一可逆計數器(up-down counter)，該可逆計數器配置以： 在該第五正反器的該輸出端為高時增加計數值，且 在該第五正反器的該輸出端為低時減少計數值。
  10. 如申請專利範圍第1項所述之兩階段式決策回饋等化器，其中該第一正反器具有配置以接收一第一相位的該第二時脈的一時脈輸入端，該第一相位的該第二時脈具有上升邊緣，其與每隔一個的該第一時脈的下降邊緣對齊。
  11. 如申請專利範圍第10項所述之兩階段式決策回饋等化器，其中該第二正反器具有配置以接收一第二相位的該第二時脈的一時脈輸入端，該第二相位的該第二時脈具有上升邊緣，其與每一個該第一相位的該第二時脈的下降邊緣對齊。
  12. 如申請專利範圍第11項所述之兩階段式決策回饋等化器，其中該第三正反器具有配置以接收一第三相位的該第二時脈的一時脈輸入端，該第三相位的該第二時脈具有上升邊緣，其在每一個該第一相位的該第二時脈的上升邊緣的該第二時脈的四分之一循環後。
  13. 如申請專利範圍第12項所述之兩階段式決策回饋等化器，其中該第四正反器具有配置以接收一第四相位的該第二時脈的一時脈輸入端，該第四相位的該第二時脈具有上升邊緣，其與每一個該第三相位的該第二時脈的下降邊緣對齊。
  14. 一種兩階段式決策回饋等化器，其用於在一類比輸入端以一第一資料速率接收一串列資料，該兩階段式決策回饋等化器包含： 一第一階段，連接至該類比輸入端，該第一階段包含一半速率預測型決策回饋等化器，該半速率預測型決策回饋等化器包含一電流型邏輯電路；以及 一第二階段，連接至該第一階段，該第二階段包含一互補金屬氧化物半導體電路。
  15. 如申請專利範圍第14項所述之兩階段式決策回饋等化器，其中該第一階段的該半速率預測型決策回饋等化器具有： 一類比輸入端，連接至該兩階段式決策回饋等化器的該類比輸入端， 一第一數位輸出端，以及 一第二數位輸出端；且 該第二階段包含： 一第一正反器，具有連接至該第一數位輸出端的一資料輸入端， 一第二正反器，具有連接至該第一數位輸出端的一資料輸入端， 一第三正反器，具有連接至該第二數位輸出端的一資料輸入端，以及 一第四正反器，具有連接至該第二數位輸出端的一資料輸入端， 該第一階段在配置以用等於該第一資料速率的二分之一的頻率的一第一時脈操作之一第一時脈域中，且 該第二階段在配置以用等於該第一資料速率的四分之一的頻率的一第二時脈操作之一第二時脈域中。
  16. 如申請專利範圍第15項所述之兩階段式決策回饋等化器，其中該第一階段包含： 一第一路徑，具有連接至該類比輸入端的一輸入端，以及 一第二路徑，具有連接至該類比輸入端的一輸入端， 該第一路徑配置以在該第一數位輸出端隨著該第一時脈的每個循環，於該第一時脈為低時的時間間隔的一部分期間產生一數位資料值；且 該第二路徑配置以在該第二數位輸出端隨著該第一時脈的每個循環，於該第一時脈為高時的時間間隔的一部分期間產生一數位資料值。
  17. 如申請專利範圍第15項所述之兩階段式決策回饋等化器，進一步包含配置以對齊一第一相位的該第二時脈的轉換與一第一相位的該第一時脈的轉換的一相位控制電路。
  18. 如申請專利範圍第17項所述之兩階段式決策回饋等化器，其中該相位控制電路包含一第五正反器，該第五正反器具有： 一資料輸入端，連接至該第一相位的該第一時脈， 一時脈輸入端，連接至該第一相位的該第二時脈，以及 一輸出端。
  19. 如申請專利範圍第18項所述之兩階段式決策回饋等化器，其中該相位控制電路進一步包含： 一相位內插器，配置以： 接收： 兩個相位的該第二時脈，兩個相位相差多於0度且小於180度，以及 一控制訊號；以及 形成具有相應於該控制訊號的相位之一訊號作為一輸出。
  20. 一種顯示器，其包含： 一時序控制器，具有一串列資料輸出端；以及 一驅動積體電路，具有用於以一第一資料速率接收串列資料的一類比輸入端， 該驅動積體電路包含用於接收串列資料的一兩階段式決策回饋等化器，該兩階段式決策回饋等化器具有連接至該驅動積體電路的該類比輸入端的一類比輸入端， 該兩階段式決策回饋等化器包含： 一第一階段，連接至該類比輸入端，該第一階段包含一半速率預測型決策回饋等化器，該半速率預測型決策回饋等化器包含一電流型邏輯電路；以及 一第二階段，連接至該第一階段，該第二階段包含一互補金屬氧化物半導體電路。
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