KR102610853B1 - 반속/사분속 복합 판정 궤환 등화기 및 표시 장치 - Google Patents

반속/사분속 복합 판정 궤환 등화기 및 표시 장치 Download PDF

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KR102610853B1
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Abstract

본 발명의 실시예에 따른 이단 판정 궤환 등화기는 아날로그 입력에서 제1 데이터 속도로 직렬 입력을 수신한다. 이단 판정 궤환 등화기는 아날로그 입력과 4개의 디지털 출력을 가지며, 제1 스테이지 및 제2 스테이지를 포함한다. 제1 스테이지는 아날로그 입력에 연결되어 있으며 전류 모드 논리 회로로 이루어진 반속 예측 판정 궤환 등화기를 포함한다. 제2 스테이지는 제1 스테이지에 연결되어 있으며, 금속 산화물 반도체 회로를 포함한다.

Description

반속/사분속 복합 판정 궤환 등화기 및 표시 장치 {HYBRID HALF/QUARTER-RATE DICISION FEEDBACK EQUALIZER AND DISPLAY INCLUDING HYBRID HALF/QUARTER-RATE DICISION FEEDBACK EQUALIZER}
본 발명은 반속/사분속 복합 판정 궤환 등화기 및 이를 포함하는 표시 장치에 관한 것이다.
본 출원은 2018년 3월 5일에 미국 특허청에 출원한 미국 특허출원번호 제62/638,739호를 우선권 주장하며, 여기에 인용함으로써 이 출원의 전체 내용을 본원에 포함한다.
집적 회로에서, 직렬 데이터 수신기는 고속으로 동작하여 다른 집적 회로와 고속으로 데이터 교환을 할 수 있다. 예를 들면, 데이터 속도와 해당 클록 속도가 너무 높아서 집적 회로 내의 금속 산화물 반도체(complementary metal oxide semiconductor: CMOS) 회로가 같은 클록 속도로 동작하는 것이 불가능하거나 그 클록 속도 동작할 때 나올 수 없는 높은 전력 소모가 생길 수 있다.
이러한 경우에, 반속(half-rate) or 사분속(quarter-rate decision) 판정 궤환 등화기를 적용하여 수신한 직렬 데이터 스트림을 그 1/2 또는 1/4만큼인 2개 또는 4개의 병렬 데이터 스트림으로 변환할 수 있다. 이러한 반속 또는 사분속 판정 궤환 등화기는 전류 모드 논리로 구현될 수 있으나, 상대적으로 전력 소모가 크다.
따라서, 직렬 데이터의 데이터 속도를 줄이는 저전력 회로가 필요하다.
본 발명의 실시예에 따른 이단 판정 궤환 등화기는, 제1 스테이지 및 제2 스테이지를 포함하며, 아날로그 입력에서 제1 데이터 속도로 직렬 입력을 수신한다. 상기 제1 스테이지는 반속 예측 판정 궤환 등화기를 포함하고, 상기 반속 예측 판정 궤환 등화기는, 상기 이단 판정 궤환 등화기의 아날로그 입력에 연결된 아날로그 입력, 제1 디지털 출력, 그리고 제2 디지털 출력을 포함한다. 상기 제2 스테이지는, 상기 제1 디지털 출력에 연결된 데이터 입력을 가지는 제1 플립플롭, 상기 제1 디지털 출력에 연결된 데이터 입력을 가지는 제2 플립플롭, 상기 제2 디지털 출력에 연결된 데이터 입력을 가지는 제3 플립플롭, 그리고 상기 제2 디지털 출력에 연결된 데이터 입력을 가지는 제4 플립플롭을 포함한다. 상기 제1 스테이지는 제1 클록 도메인에서 상기 제1 데이터 속도의 절반의 주파수의 제1 클록으로 동작하고, 상기 제2 스테이지는 제2 클록 도메인에서 상기 제1 데이터 속도의 1/4 주파수의 제2 클록으로 동작한다.
본 발명의 실시예에 따르면, 상기 제1 스테이지는 전류 모드 논리 회로를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제2 스테이지는 금속 산화물 반도체 회로를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 스테이지는, 상기 아날로그 입력에 연결되어 있는 입력을 가지는 제1 경로, 그리고 상기 아날로그 입력에 연결되어 있는 입력을 가지는 제2 경로를 포함하며, 상기 제1 경로는 상기 제1 클록이 로우(low)인 시간 구간 동안 상기 제1 디지털 출력에서, 상기 제1 클록의 매 사이클에 디지털 데이터 값을 생성하고, 상기 제2 경로는 상기 제1 클록이 하이(high)인 시간 구간 동안 상기 제2 디지털 출력에서, 상기 제1 클록의 매 사이클에 디지털 데이터 값을 생성할 수 있다.
본 발명의 실시예에 따르면, 상기 제2 클록의 제1 위상의 전이를 상기 제1 클록의 제1 위상의 전이에 정렬하는 위상 제어 회로를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 위상 제어 회로는 제5 플립플롭를 포함하며, 상기 제5 플립플롭은, 상기 제1 클록의 제1 위상에 연결된 데이터 입력, 상기 제2 클록의 제1 위상에 연결된 클록 입력, 그리고 출력을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 위상 제어 회로는 위상 보간기를 포함하고, 상기 위상 보간기는 상기 제2 클록의 두 위상 및 제어 신호를 수신하고, 상기 제어 신호에 대응하는 위상을 가지는 신호를 출력으로 생성하며, 상기 제2 클록의 두 위상은 0도 보다 크고 180도보다 작은 크기만큼 차이 날 수 있다.
본 발명의 실시예에 따르면, 상기 이단 판정 궤환 등화기는 논리 회로를 더 포함하며, 상기 논리 회로는, 상기 제5 플립플롭의 출력에 연결된 입력, 그리고 상기 위상 보간기에 연결된 출력을 포함하며, 상기 논리 회로는 상기 위상 보간기를 위한 상기 제어 신호를 생성할 수 있다.
본 발명의 실시예에 따르면, 상기 논리 회로는 업-다운 카운터를 포함하며, 상기 업-다운 카운터는 상기 제5 플립플롭의 출력이 하이이면 카운트값을 높이고, 상기 제5 플립플롭의 출력이 로우이면 카운트값을 낮출 수 있다.
본 발명의 실시예에 따르면, 상기 제1 플립플롭은 상기 제2 클록의 제1 위상을 수신하는 클록 입력을 가지며, 상기 제2 클록의 제1 위상은 상기 제1 클록의 하강 에지마다 정렬되는 상승 에지를 가질 수 있다.
본 발명의 실시예에 따르면, 상기 제2 플립플롭은 상기 제2 클록의 제2 위상을 수신하는 클록 입력을 가지며, 상기 제2 클록의 제2 위상은 상기 제2 클록의 제1 위상의 하강 에지마다 정렬되는 상승 에지를 가질 수 있다.
본 발명의 실시예에 따르면, 상기 제3 플립플롭은 상기 제2 클록의 제3 위상을 수신하는 클록 입력을 가지며, 상기 제2 클록의 제3 위상은 상기 제2 클록의 제1 위상의 상승 에지를 상기 제2 클록의 1/4 주기만큼 추종하는 상승 에지를 가질 수 있다.
본 발명의 실시예에 따르면, 상기 제4 플립플롭은 상기 제2 클록의 제4 위상을 수신하는 클록 입력을 가지며, 상기 제2 클록의 제4 위상은 상기 제2 클록의 제3 위상의 하강 에지마다 정렬되는 상승 에지를 가질 수 있다.
본 발명의 실시예에 따르면, 본 발명의 실시예에 따른 이단 판정 궤환 등화기는, 제1 스테이지, 그리고 제2 스테이지를 포함하며, 아날로그 입력에서 제1 데이터 속도로 직렬 입력을 수신하는 이단 판정 궤환 등화기로서, 상기 제1 스테이지는 상기 아날로그 입력에 연결되고, 전류 모드 논리 회로를 포함하는 반속 예측 판정 궤환 등화기를 포함하고, 상기 제2 스테이지는 상기 제1 스테이지와 연결되어 있고, 금속 산화물 반도체 회로를 포함한다.
본 발명의 실시예에 따르면, 상기 제1 스테이지의 상기 반속 예측 판정 궤환 등화기는, 상기 이단 판정 궤환 등화기의 아날로그 입력에 연결된 아날로그 입력, 제1 디지털 출력, 그리고 제2 디지털 출력을 포함하고, 상기 제2 스테이지는, 상기 제1 디지털 출력에 연결된 데이터 입력을 가지는 제1 플립플롭, 상기 제1 디지털 출력에 연결된 데이터 입력을 가지는 제2 플립플롭, 상기 제2 디지털 출력에 연결된 데이터 입력을 가지는 제3 플립플롭, 그리고 상기 제2 디지털 출력에 연결된 데이터 입력을 가지는 제4 플립플롭을 포함하고, 상기 제1 스테이지는 제1 클록 도메인에서 상기 제1 데이터 속도의 절반의 주파수의 제1 클록으로 동작하고, 상기 제2 스테이지는 제2 클록 도메인에서 상기 제1 데이터 속도의 1/4 주파수의 제2 클록으로 동작할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 스테이지는, 상기 아날로그 입력에 연결되어 있는 입력을 가지는 제1 경로, 그리고 상기 아날로그 입력에 연결되어 있는 입력을 가지는 제2 경로를 포함하며, 상기 제1 경로는 상기 제1 클록이 로우(low)인 시간 구간 동안 상기 제1 디지털 출력에서, 상기 제1 클록의 매 사이클에 디지털 데이터 값을 생성하고, 상기 제2 경로는 상기 제1 클록이 하이(high)인 시간 구간 동안 상기 제2 디지털 출력에서, 상기 제1 클록의 매 사이클에 디지털 데이터 값을 생성할 수 있다.
본 발명의 실시예에 따르면, 상기 이단 판정 궤환 등화기는 상기 제2 클록의 제1 위상의 전이를 상기 제1 클록의 제1 위상의 전이에 정렬하는 위상 제어 회로를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 위상 제어 회로는 제5 플립플롭를 포함하며, 상기 제5 플립플롭은, 상기 제1 클록의 제1 위상에 연결된 데이터 입력, 상기 제2 클록의 제1 위상에 연결된 클록 입력, 그리고 출력을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 위상 제어 회로는 위상 보간기를 포함하고, 상기 위상 보간기는 상기 제2 클록의 두 위상 및 제어 신호를 수신하고, 상기 제어 신호에 대응하는 위상을 가지는 신호를 출력으로 생성하며, 상기 제2 클록의 두 위상은 0도 보다 크고 180도보다 작은 크기만큼 차이 날 수 있다.
본 발명의 실시예에 따르면, 본 발명의 실시예에 따른 표시 장치는, 직렬 데이터 출력을 가지는 타이밍 제어기, 그리고 제1 데이터 속도로 직렬 데이터를 수신하는 아날로그 입력을 가지는 구동 집적 회로를 포함하며, 상기 구동 집적 회로는 상기 직렬 데이터를 수신하는 이단 판정 궤환 등화기를 포함하고, 상기 이단 판정 궤환 등화기는 상기 구동 집적 회로의 아날로그 입력에 연결되어 있는 아날로그 입력을 가지며, 상기 이단 판정 궤환 등화기는 제1 스테이지 및 제2 스테이지를 포함하며, 상기 제1 스테이지는 상기 아날로그 입력에 연결되고, 전류 모드 논리 회로를 포함하는 반속 예측 판정 궤환 등화기를 포함하고, 상기 제2 스테이지는 상기 제1 스테이지와 연결되어 있고, 금속 산화물 반도체 회로를 포함한다.
본 발명에 따르면 직렬 데이터의 데이터 속도를 줄이고 전력 소모를 줄일 수 있다.
도 1은 본 발명의 한 실시예에 따른 이단 판정 궤환 등화기의 개략도이다.
도 2는 본 발명의 한 실시예에 따른 이단 판정 궤환 등화기의 개략도이다.
도 3은 본 발명의 한 실시예에 따른 이단 판정 궤환 등화기의 타이밍도이다.
도 4는 본 발명의 한 실시예에 따른 표시 장치의 블록도이다.
이제 첨부한 도면을 참고하여 뒤에서 설명할 상세한 설명은 반속/사분속 복합 판정 궤환 등화기의 실시예에 관한 것으로서, 본 발명에 의하여 구현 또는 이용될 형태를 모두 표현한 것은 아니다. 이제 첨부한 도면을 참고하여 본 발명의 실시예에 대하여 상세하게 설명한다. 그러나 서로 다른 실시예에서 구현되는 것과 동일한 또는 균등한 기능과 구조도 본 발명의 범위 내에 포함된다. 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 도면 부호를 붙였다.
도 1을 참고하면, 본 발명의 한 실시예에 따른 반속/사분속 복합 판정 궤환 등화기는 전류 모드 논리(current mode logic: CML) 회로로 이루어진 제1 스테이지(105)와 금속 산화물 반도체(complementary metal oxide semiconductor: CMOS) 회로로 이루어진 제2 스테이지(110)를 포함한다. 반속/사분속 복합 판정 궤환 등화기는 고속 직렬 데이터 신호를 수신하는 아날로그 입력(115)과 직렬 데이터가 생성되고 4 인자 병렬화된 4개의 디지털 출력(120)을 포함한다. (직렬 데이터는 각각의 디지털 출력(120)에서 직렬 데이터 수신 속도의 1/4로 전송된다.) CML 회로는 제1, 반속, 클록 (즉, 수신한 직렬 데이터 신호의 매 2 비트를 한 주기로 하는 클록)을 가지는 제1 클록 도메인에서 동작할 수 있으며, CMOS 회로는 제2, 사분속, 클록, 즉, 제1 클록의 절반 주파수의 클록을 가지는 제2 클록 도메인에서 동작할 수 있다. 제1 클록은 클록 복구 회로에 의하여 수신 직렬 데이터 신호로부터 생성될 수 있다. 각각의 CML 회로는 항상 두 개의 이격된 전압 값 중 하나로 간주되는 차동 디지털 신호로 동작할 수 있다. 차동 CML 신호를 운반하는 도전체 각각은 (두 상태를 왕복하는) 전압일 수 있는데, 예를 들면 (Vdd와 접지의 차이보다 매우 작은) 0.4 V의 전압 스윙이며 이때 차동 스윙은 0.8 V일 수 있다. 이와 유사하게 각각의 CMOS 회로는 예를 들면 접지 부근과 Vdd 부근에 위치한 두 개의 이격된 전압 값을 항상 가지는 디지털 신호로 동작할 수 있다.
제1 스테이지(105)는 아날로그 입력(이단 사분속 판정 궤환 등화기의 아날로그 입력(115) 또는 이에 연결된 입력), 제1 디지털 출력(125) 및 제2 디지털 출력(130)을 포함한다. 제1 스테이지(105)는 제1 및 제2 경로를 포함하며, (i) 제1 경로는 제1 덧셈기(140), 제1 쌍의 클록 비교기[또는 샘플러(sampler) 또는 슬라이서(slicer)](145), 그리고 제1 스테이지(105)의 제1 디지털 출력(125)을 재입력하는 제1 멀티플렉서(135)를 포함하고, (ii) 제2 경로는 제2 덧셈기(141), 제2 쌍의 클록 비교기(146), 그리고 제1 스테이지(105)의 제2 디지털 출력(130)을 재입력하는 제1 멀티플렉서(136)를 포함한다. 각각의 멀티플렉서(135, 136)는 래칭 멀티플렉서(또는 "MUX-latch")일 수 있다.
수신 직렬 데이터 스트림으로부터의 직렬 데이터 비트는 제1 디지털 출력(125)과 제2 디지털 출력(130)에서 교대로 생성된다. 각각의 출력은 다른 출력을 재입력하는 회로에서 멀티플렉서(135, 136)에 의하여 사용되어 두 개의 예측 보정 데이터 값 중에서 선택된다. 각각의 예측 보정 데이터 값은 직전에 수신한 데이터 비트의 두 가지 가능한 값 중 하나에 기초하여 보정된다.
제2 스테이지(110)는 4개의 플립플롭[예를 들면 스트롱 암(strong arm) 플립플롭 "SAFF"](131, 132, 133, 134), 데이터 입력 및 클록 입력을 포함한다. 플립플롭(131, 132, 133, 134)은 각각 디지털 출력(120)에 해당하거나 그에 연결되어 있다. 제1 및 제2 플립플롭(131, 132)의 데이터 입력은 모두 제1 디지털 출력(125)에 연결되어 있고, 제3 및 제4 플립플롭(133, 134)의 데이터 입력은 모두 제2 디지털 출력(130)에 연결되어 있다. 제1 및 제2 플립플롭(131, 132)의 클록 입력에 재입력되는 클록 신호는 제1 디지털 출력(125)으로부터 교대 비트를 잡을 수 있도록 시간 설정된 트리거 에지(보기: 상승 에지)를 가지고 있으며, 이에 대해서는 아래에서 상세하게 설명한다. 제3 및 제4 플립플롭(133, 134)의 클록 입력에 재입력되는 클록 신호는 제2 디지털 출력(130)으로부터 교대 비트를 잡을 수 있도록 시간 설정된 트리거 에지(보기: 상승 에지)를 가지고 있다. 각각의 SAFF(131, 132, 133, 134)는 CML-CMOS 데이터 변환기일 수 있다.
본 발명의 실시예에 따르면, 클록 동기화 회로(150)를 사용하여 제2 클록 (사분속 클록)을 제1 클록(반속 클록)에 동기화한다. 클록 동기화 회로(150)는 CML 분할기(155), 위상 보간기(160), 제어 논리 회로(165), 복제 플립플롭(170) 및 CML-CMOS 변환 회로(175)를 포함한다. (복제 플립플롭(170)은 스트롱 암 플립플롭(131, 132, 133, 134)의 복제일 수 있으며, 이들은 명목상 동일할 수 있다.) CML-CMOS 변환 회로(175)의 출력(180)은 제2 클록의 4 위상을 포함하는데, 예를 들면 두 쌍의 도전체(4개의 도전체)에서 전송될 수 있으며, 이들은 각각 차동 신호[보기: 신호 및 그 보신호(complement)]을 운반할 수 있다. 4개의 도전체 중에서, 제1 쌍의 도전체는 제2 클록 및 그 보신호의 제1 위상을 운반하고, 제2 쌍의 도전체는 제2 클록 및 그 보신호의 제3 위상을 운반할 수 있다. 제2 클록의 제2 위상은 제1 위상을 역전시킴으로써 (예를 들면 도전체를 교환함으로써) 형성될 수 있으며, 제2 클록의 제4 위상은 제3 위상을 역전시킴으로써 (예를 들면 도전체를 교환함으로써) 형성될 수 있다. 제1 내지 제4 위상은 제1 플립플롭(131), 제2 플립플롭(132), 제3 플립플롭(133) 및 제4 플립플롭(134)의 입력에 각각 재입력될 수 있다.
CML 분할기 (155)는 두 개의 신호, 즉 동상(in-phase) 신호 및 직각 위상(quadrature phase) 신호를 생성하며, 이들 각각은 제1 클록 주파수의 1/2이다. 복제 플립플롭(170)은 제1 클록을 데이터 입력에서, 제2 클록의 제1 위상을 클록 입력에서 수신한다. 제어 논리 회로(165)는 복제 플립플롭(170)의 출력이 주로 0인지 아니면 1인지에 따라 위상 보간기(160)의 위상을 조절하여, 제1 클록의 에지가 제2 클록의 상승 에지에 정렬되도록 [예를 들면, 제1 클록의 하강 에지가 제2 클록의 제1 위상의 상승 에지에 정렬되도록 (도 3 참고)] 한다. 제어 논리 회로(165)는 예를 들면 1이 입력되면 하나를 올리고 0이 입력되면 하나를 내리는 카운터를 포함할 수 있으며, 카운트 값은 위상 명령으로서 주기적으로 위상 보간기(160)에 송신될 수 있다.
도 2는 반속/사분속 복합 판정 궤환 등화기의 제1 스테이지(105) 및 제2 스테이지(110)를 보여 주고 있다. 도 2는 또한 클록 복구 회로가 사용하는 교차 클록 및 교차 데이터(x<0>, x<1>, x<2>, x<3>)를 생성하고, 제1 스테이지(105)의 데이터 슬라이서 및 교차 슬라이서에서 제1 클록의 위상을 제어하는 데 사용되는 부가 회로들을 도시하고 있다. 교차 데이터를 생성하는 회로 각각은 제1 스테이지(105) 내의 부분과 제2 스테이지(110) 내의 부분을 포함할 수 있다. 제1 스테이지(105) 내의 부분은 예를 들면 ("MuxL"로 표시한) 멀티플렉서까지를 포함하고 CML 회로로 이루어질 수 있다. 제2 스테이지(110) 내의 부분은 멀티플렉서에서 신호를 수신하는 스트롱 암 플립플롭에서 시작하고, CML 회로로 이루어질 수 있다.
도 2에는 또한 4 개의 디지털 출력(d<0>, d<1>, d<2>, d<3>)의 위상을 정렬하는 데 사용되는 패스 트랜지스터 논리(pass transistor logic: PTL) 래치(210)가 도시되어 있다. 도 3은 도 1 및 도 2에 도시한 회로의 타이밍도의 일부를 보여주고 있다. 제1 디지털 출력(125)의 타이밍 파형은 도 3에서 "MuxL-out"이라고 표시된 제4 파형으로 도시되어 있다. "A", "B", "C", 등의 데이터 비트를 포함하는 입력 데이터 스트림은 제1 파형으로 나타나 있고, 제6 및 제7 파형은 제1 플립플롭(131)의 출력에 전송되는 제1 및 제5 비트("A", "E")와 제2 플립플롭(132)의 출력에 전송되는 제3 및 제7 비트("C", "G") 를 보여 주고 있다. 제2 클록(사분속 클록)의 제1 위상은 제5 파형("dclk_0p")이다. (제2 위상은 그 보신호이다).
도 4를 참고하면, 본 발명의 한 실시예에 따른 표시 장치(405)는 고속 디지털 데이터를 직렬 데이터 링크(420)를 통하여 구동 집적 회로(구동 IC)(415)에 송신하는 타이밍 제어기(410)를 포함한다. 본 발명의 실시예에 따르면, 구동 집적 회로(415)는 직렬 데이터 링크(420)의 수신단에 있는 직렬 신호 수신기를 포함한다.
여기에서, 클록 신호의 "위상"은 클록 신호의 제1 위상에 대하여 소정 위상만큼 벗어난 클록 신호를 뜻한다. 또한, 어떤 회로에서 클록이 제1 에지(보기: 클록 신호의 상승 에지)에 영향을 주도록 연결되어 있고, 어떤 회로에서 클록이 제2 에지(보기: 보수 클록 신호의 상승 에지)에 영향을 주도록 연결되어 있다면, 차동 클록 신호는 이위상(two-phase) 클록이라고 한다.
"제1", "제2", "제3" 등의 용어를 여러 가지 원소, 성분, 영역, 층, 부분 등에 사용하지만, 이들은 이런 수식어에 의하여 한정되지 않는다. 이러한 용어는 어떤 원소, 성분, 영역, 층, 부분을 다른 원소, 성분, 영역, 층, 부분과 구별하기 위하여 사용하는 것이며 본 발명의 취지와 범위를 벗어나지 않는다.
설명의 편의를 위하여 도면에 도시한 어떤 부분 또는 특성에 대한 다른 부분 또는 특성의 관계를 나타내기 위하여 "아래", "밑", "위" 등 공간 관계 용어를 사용할 수 있다. 이러한 공간 관계 용어는 도면에 도시한 사용 또는 동작하는 장치의 서로 다른 위치 및/또는 방향을 나타내기 위한 것이다. 예를 들면, 도면에서 어떤 부분의 "아래" 또는 "밑"에 있는 것으로 도시한된 부분은 장치가 뒤집히면 반대로 "위"에 있는 것이 된다. 그러므로 예를 들어 "아래" 및 "밑"은 위와 아래를 모두 나타낼 수 있다. 장치가 예를 들면 90도 회전하거나 다른 방향을 향할 수 있으며, 이 경우 공간 관계 용어는 이에 맞게 해석되어야 한다. 또한, 어떤 층이 다른 두 층 "사이"에 있다고 표현했을 때, 두 층 사이에 해당 층만 있을 수도 있지만 하나 이상의 다른 층이 더 있을 수 있다.
여기에서 사용된 용어는 특정 실시예를 설명할 목적으로 사용할 뿐이며 본 발명을 제한하고자 하는 것은 아니다. 여기에서 "실질적으로", "약", "대체로" 및 이와 비슷한 표현은 근사를 나타내는 표현일 뿐 "정도"를 나타내는 것이 아니며, 당업자가 알 수 있는 측정값 또는 계산값의 고유 오차를 나타내는 데 사용한다.
여기에서 수를 특별히 언급하지 않으면 단수 또는 복수의 경우를 모두 포함한다. 어떤 특징, 단계, 동작, 부분, 성분 등을 "포함"한다는 표현은 해당 부분 외에 다른 특징, 단계, 동작, 부분, 성분 등도 포함할 수 있다는 것을 의미한다. "및/또는"이라는 표현은 나열된 것들 중 하나 또는 둘 이상의 모든 조합을 포함한다. 나열 목록 앞에 기재한 "적어도 하나" 등의 표현은 목록 전체를 수식하는 것이지 목록 내의 각각의 것을 수식하는 것은 아니다. 또한, 본 발명의 실시예를 설명할 때 사용하는 "수 있다"는 표현은 "본 발명의 하나 이상의 실시예"에 적용가능하다는 것을 뜻한다. "예시적인"이라는 용어는 예 또는 도면을 나타낸다. "사용", "이용" 등은 이와 유사한 다른 표현과 함께 비슷한 의미로 사용될 수 있다.
부분, 층, 영역, 성분 등이 다른 부분, 층, 영역, 성분의 "위에" 있거나 "연결되어" 있는 것으로 기재하는 경우 "바로" 위에 있거나 또는 "직접" 연결되어 있는 경우뿐 아니라 중간에 다른 부분, 층, 영역, 성분 등이 더 끼어 있는 경우도 포함한다. 그러나 "바로 위에" 있거나 "직접 연결"되어 있는 것으로 기재하면 중간에 다른 부분이 없다는 것을 뜻한다.
여기에 기재한 수치 범위는 해당 범위 안에 포함되는 동일한 정확도의 모든 부분 범위(sub-range)를 포함한다. 예를 들면, "1.0 내지 10.0"의 범위는 최소값 1.0과 최대값 10.0 및 그 사이에 있는 모든 부분 범위, 즉, 1.0 이상의 최소값과 10.0 이하의 최대값을 가지는 부분 범위, 예를 들면 2.4 내지 7.6을 포함한다. 여기에서 언급한 최대값은 그 안에 포함되고 그보다 작은 모든 수치 한계를 포함하고, 본 명세서에 기재한 최소값은 그 안에 포함되고 그보다 큰 모든 수치 한계를 포함한다.
반속/사분속 복합 판정 궤환 등화기의 실시예를 특정해서 설명 및 도시하였지만 당업자라면 이러한 실시예를 변경 및 수정할 수도 있다. 따라서 여기에서 제시한 원리에 따라 구성된 반속/사분속 복합 판정 궤환 등화기도 본 발명에 포함된다. 본 발명은 다음의 청구범위 및 그 등가물에 의하여 정의된다.

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  14. 제1 스테이지, 그리고
    제2 스테이지
    를 포함하며,
    아날로그 입력에서 제1 데이터 속도로 직렬 입력을 수신하는
    이단 판정 궤환 등화기로서,
    상기 제1 스테이지는 상기 아날로그 입력에 연결되고, 전류 모드 논리 회로를 포함하는 반속 예측 판정 궤환 등화기를 포함하고,
    상기 제2 스테이지는 상기 제1 스테이지와 연결되어 있고, 금속 산화물 반도체 회로를 포함하고,
    상기 제1 스테이지는 제1 클록 도메인에서 상기 제1 데이터 속도의 절반의 주파수의 제1 클록으로 동작하고,
    상기 제2 스테이지는 제2 클록 도메인에서 상기 제1 데이터 속도의 1/4 주파수의 제2 클록으로 동작하고,
    상기 이단 판정 궤환 등화기는 상기 제2 클록의 제1 위상의 전이를 상기 제1 클록의 제1 위상의 전이에 정렬하는 위상 제어 회로를 더 포함하는
    이단 판정 궤환 등화기.
  15. 제14항에서,
    상기 제1 스테이지의 상기 반속 예측 판정 궤환 등화기는,
    상기 이단 판정 궤환 등화기의 아날로그 입력에 연결된 아날로그 입력,
    제1 디지털 출력, 그리고
    제2 디지털 출력
    을 포함하고,
    상기 제2 스테이지는,
    상기 제1 디지털 출력에 연결된 데이터 입력을 가지는 제1 플립플롭, 그리고
    상기 제1 디지털 출력에 연결된 데이터 입력을 가지는 제2 플립플롭
    을 포함하는
    이단 판정 궤환 등화기.
  16. 제15항에서,
    상기 제1 스테이지는,
    상기 아날로그 입력에 연결되어 있는 입력을 가지는 제1 경로, 그리고
    상기 아날로그 입력에 연결되어 있는 입력을 가지는 제2 경로
    를 포함하며,
    상기 제1 경로는 상기 제1 클록이 로우(low)인 시간 구간 동안 상기 제1 디지털 출력에서, 상기 제1 클록의 매 사이클에 디지털 데이터 값을 생성하고,
    상기 제2 경로는 상기 제1 클록이 하이(high)인 시간 구간 동안 상기 제2 디지털 출력에서, 상기 제1 클록의 매 사이클에 디지털 데이터 값을 생성하는
    이단 판정 궤환 등화기.
  17. 삭제
  18. 제14항에서,
    상기 위상 제어 회로는 제3 플립플롭를 포함하며,
    상기 제3 플립플롭은,
    상기 제1 클록의 제1 위상에 연결된 데이터 입력,
    상기 제2 클록의 제1 위상에 연결된 클록 입력, 그리고
    출력
    을 포함하는
    이단 판정 궤환 등화기.
  19. 제18항에서,
    상기 위상 제어 회로는 위상 보간기를 포함하고,
    상기 위상 보간기는 상기 제2 클록의 두 위상 및 제어 신호를 수신하고, 상기 제어 신호에 대응하는 위상을 가지는 신호를 출력으로 생성하며,
    상기 제2 클록의 두 위상은 0도 보다 크고 180도보다 작은 크기만큼 차이 나는
    이단 판정 궤환 등화기.
  20. 직렬 데이터 출력을 가지는 타이밍 제어기, 그리고
    제1 데이터 속도로 직렬 데이터를 수신하는 아날로그 입력을 가지는 구동 집적 회로
    를 포함하며,
    상기 구동 집적 회로는 상기 직렬 데이터를 수신하는 이단 판정 궤환 등화기를 포함하고,
    상기 이단 판정 궤환 등화기는 상기 구동 집적 회로의 아날로그 입력에 연결되어 있는 아날로그 입력을 가지며,
    상기 이단 판정 궤환 등화기는 제1 스테이지 및 제2 스테이지를 포함하며,
    상기 제1 스테이지는 상기 아날로그 입력에 연결되고, 전류 모드 논리 회로를 포함하는 반속 예측 판정 궤환 등화기를 포함하고,
    상기 제2 스테이지는 상기 제1 스테이지와 연결되어 있고, 금속 산화물 반도체 회로를 포함하고,
    상기 제1 스테이지는 제1 클록 도메인에서 상기 제1 데이터 속도의 절반의 주파수의 제1 클록으로 동작하고,
    상기 제2 스테이지는 제2 클록 도메인에서 상기 제1 데이터 속도의 1/4 주파수의 제2 클록으로 동작하고,
    상기 이단 판정 궤환 등화기는 상기 제2 클록의 제1 위상의 전이를 상기 제1 클록의 제1 위상의 전이에 정렬하는 위상 제어 회로를 더 포함하는
    표시 장치.
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