JPH077397A

JPH077397A - 非反転タップを有するｃｍｏｓマルチタップディジタル遅延ライン

Info

Publication number: JPH077397A
Application number: JP6002908A
Authority: JP
Inventors: William D Llewellyn; ウイリアム・ディー・ルーエリン
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1993-01-15
Filing date: 1994-01-17
Publication date: 1995-01-10
Also published as: EP0606979A3; US5374860A; EP0606979A2

Abstract

(57)【要約】（修正有）【目的】必要な遅延要素の個数を増大させることなく
遅延ラインの分解能を増大させ、またジッタ問題を十分
に小さくすることが可能な方法及びその装置を提供す
る。【構成】互に直列に接続された遅延要素３２と、その
遅延要素の出力に接続された２つのＭ幅マルチプレクサ
３４，３６と、そのマルチプレクサの出力に接続された
比較器３８とを有するプログラム可能なディジタル遅延
ラインである。遅延要素数及びマルチプレクサとの接続
数を削減すると共に信号を遅延させるもである。遅延要
素はインバータまたは差動遅延要素である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に、ディジタル遅延
ラインに関し、特に、プログラム可能な遅延能力を有す
る集積化ディジタル遅延ライン機構に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】ディジ
タル遅延ラインは、例えばパルス整形器やクロックスキ
ュー解除(de-skewing)回路、また直列データ再同期化回
路において、様々な用途を有するものである。ここで考
察対象となる用途は、ハードディスク駆動装置の読出チ
ャネル回路における直列データ再同期化及びクロック回
復である。この用途では、遅延ラインは、クロック回復
位相ロックループ（ＰＬＬ）における「予測器(anticip
ator)」遅延として使用される。これにより、ＰＬＬ
が、到来するデータストリーム内で「前方を見る(look-
ahead)」こと及びデータパルスの存在の有無を予測する
ことが可能となり、「消失」データパルスを入力周波数
における降下(drop)と解釈することなく、準ランダムデ
ータパターンに対するループのロック状態を維持するこ
とが可能となる。遅延ラインはまた、この種の用途で
は、データ再同期化（ビット捕捉）ウィンドウの位置合
わせを行うという機能を果たすものである。

【０００３】図１は、「National Semiconductor Mass
Storage Handbook」（１９８９，ｐｐ．２−３８及び
２−３９）に記載のような、本目的に採用する従来の機
構を示すものである。なお、本引用をもってその開示内
容を本明細書に包含させたものとし、その詳細な説明は
省略する。遅延ライン大きさＴ_dの変動により、データ
ウィンドウの位置（センタリング）に比例的なシフトが
生じる。これは、スキュー解除目的、又はチャネルマー
ジン検査に有用である。

【０００４】図２は、代替的な機構を示すものであり、
その遅延ラインは２つの出力を有しており、その一方
は、ＰＬＬ位相比較に用いられる公称出力であり、他方
は、本出願人の米国特許第5,097,489号に記載のデータ
再同期化のためのビット捕捉回路（データラッチ）によ
り用いられる可変出力である。なお、本引用をもってそ
の開示内容を本明細書に包含させたものとし、その詳細
な説明は省略する。可変出力での遅延の変動により、Ｐ
ＬＬの位相平衡を妨げることなくデータ再同期化ウィン
ドウが移動される。

【０００５】制御された遅延変動を十分に達成するため
に回路技術が用いられた。図１の遅延ラインは、不足(s
tarved)リング発振器及び５ビットプログラマブルカウ
ンタを採用している。リング発振器は3:1の周波数範囲
にわたって動作し、一方、カウンタは「A 33 Mb/s Data
Synchronizing Phase-Locked Loop Circuit」(ISSCCDi
gest of Technical Papers, vol.31, Feb. 1988, pp.12
〜13)に記載のように有効な遅延ライン動作を100:1まで
拡張している。なお、本引用をもってその開示内容を本
明細書に包含させたものとし、その詳細な説明は省略す
る。また、図２のハーフセル遅延ラインは、多数の差動
遅延ステージ及びM幅マルチプレクサから構成されてい
る。そのマルチプレクサのM個の入力は、遅延ライン内
のM個の連続するタップポイントに接続されている。そ
のマルチプレクサの出力は、可変遅延出力であり、その
出力のタイミングは、単に、選択された遅延ラインのタ
ップの関数となる。遅延された信号を生成するために、
何れかの特定の遅延ステージの２つの出力のみが使用さ
れる、ということに留意されたい。

【０００６】ジッタもまた、遅延ライン構成時の重要な
考慮事項である。これは、遅延ラインを通過しているデ
ィジタルパルスにランダムの又は無制御の時間変調を加
えることが望ましくないからである。このことは、不
足遅延ステージ要素が使用されて、リング発振器として
使用するために遅延ラインがそれ自体で閉じることにな
る場合に、特に当てはまる。この場合には、各ステージ
のジッタは、そのリング内を循環するパルスとして累積
され、ジッタの問題を悪化させることになる。不足遅延
要素として使用可能な従来の３種類のディジタルゲート
のうち、最も小さなジッタ／ステージを呈する種類のも
のは、簡単な高速スキューインバータであり、これは、
「High Speed Clock Recovery in VLSI Using Hybrid A
nalog/Digital Techniques」(by Beomsup Kim, Memoran
dum No. UCB/ERL M90/50, 6 June 1990, Elec. Researc
h Lab., UC Cal., Berkeley, CA, page 81)に記載のよ
うなものである。なお、本引用をもってその開示内容を
本明細書に包含させたものとし、その詳細な説明は省略
する。都合の悪いことに、インバータベースの遅延ライ
ンを通過する単極性パルスは、各ノードで逆方向（極
性）のエッジを生成する。奇数タップ数の反転を防止す
るため、或る機構では、各タップポイント毎に別のイン
バータ出力を用いている（図３参照）。しかし、これ
は、遅延タップ間の時間変位を２倍にすることにより遅
延タップの分解能を低下させるものであり、また、必要
な遅延要素の数を増大させるものである。また別の機構
では、何れの信号方向をも利用可能な差動遅延要素を用
いているが、この差動遅延要素は、簡単なインバータよ
り低速のものとなる傾向にあり、この場合も、分解能を
犠牲にすることになる。

【０００７】これら理由のため、従来と比較して一層少
数の遅延要素を備え、また装置中のマルチプレクサとの
タップ接続が一層少数である、ディジタル遅延ラインが
所望され、これにより、代替的な低ジッタの装置が提供
される。

【０００８】

【課題を解決するための手段】本発明は、入力信号を受
信するための少なくとも１つの入力と１つの出力とを有
する少なくとも１つの遅延要素を備えた、入力信号を遅
延させるための装置に関するものである。その出力にお
ける信号は、入力信号を遅延させたものを表す。比較器
は、前記遅延要素の入力及び出力に接続され、入力信号
及び遅延された信号を比較して、出力信号を生成する。
この比較器の出力信号は、１つの設定期間だけ遅延され
た入力信号となる。

【０００９】本発明は更に、直列に接続された複数の遅
延要素を備える装置に関するものである。その遅延要素
は、第１及び第２のマルチプレクサに接続される。その
２つのマルチプレクサの出力が比較器に接続され、これ
により、前記装置が前記入力信号と同じ方向（極性）を
有する遅延された入力信号を生成することが可能とな
る。それらのマルチプレクサは、プログラム手段によ
り、所望の遅延を設定する能力を提供する。

【００１０】本発明の第１実施例の場合、前記遅延要素
はインバータである。この構成では、インバータにより
生成される時間遅延だけ入力信号が遅延される。

【００１１】本発明の第２実施例では、遅延要素は差動
遅延装置である。入力信号は、各遅延要素を通過する間
に遅延される。

【００１２】従って、本発明は、必要な遅延要素の個数
を、従来の装置で必要とされる個数の１／２に削減する
ディジタル遅延ラインを提供する。更に、本発明は、マ
ルチプレクサとのタップ接続の個数を従来に比べて削減
するディジタル遅延ラインを提供する。本発明のディジ
タル遅延装置は、必要な遅延要素の個数を増大させるこ
となく、遅延ラインの分解能を更に増大させる。加え
て、本発明は、既知のディジタル遅延回路よりジッタ問
題が十分に小さい装置を提供するものである。

【００１３】

【実施例】本発明を実施した回路は、ここではＣＭＯＳ
技術で説明するが、その原理は、他の技術にも適用可能
である。

【００１４】図４は、本発明によるディジタル遅延ライ
ンの好適実施例を示すブロック図である。その遅延ライ
ン20は、遅延要素22及び比較器24から構成されている。
遅延要素22は、入力25及び出力27を有し、信号ライン2
6,28を介して比較器24の入力に接続されている。信号ラ
イン29は、その遅延ラインの出力を表している。入力信
号は、入力25で遅延ラインに加えられる。代表的な実施
例では、遅延要素22は、その入力と反対の方向（極性）
を有する出力を生成するインバータとすることができ
る。従って、比較器は、入力信号と同じ方向（極性）を
有する遅延された信号（以下、遅延信号と称す）を生成
するために使用される。比較器は、入力信号と出力信号
との比較を行う際に信号ライン29に出力信号を生成す
る。この出力信号は、信号ライン25における入力信号
を、その遅延要素により生成された遅延期間だけ遅延さ
せて表すものである。

【００１５】図５は、図４における遅延要素22の入力信
号A及び出力信号Bを示すものである。その遅延ラインは
ディジタル遅延ラインではあるが、その入力信号及び出
力信号の遷移は有限の時間にわたって発生し、即ちその
遷移は有限の立ち上がり期間及び立ち下がり期間を有す
るアナログ信号に一層似たものである、ということに留
意されたい。更に、それら立ち上がり及び立ち下がり期
間（スルーレートとしても知られる）が等しいことが推
定されるが、本発明では、それらが等しい必要はない。
一般に、遅延要素の出力における信号を検査した場合、
その信号は、その遅延要素により生成される時間遅延で
あるＴ秒だけ遅延されたものとなる。それは、入力信号
がその最終的な値の50％に到達する時点から出力信号が
その最終的な値の50％に到達する時点まで測定される。

【００１６】一方、比較器24の出力における信号29を検
査した場合には、その信号は、（Ｔ′＋Ｔ_c）秒だけ遅
延されたものとなる。ここで、Ｔ′はＴの数分の一であ
り、Ｔ_cは比較器により生成される時間遅延である。一
般に、遅延要素の出力の立ち上がり期間及び立ち下がり
期間が等しい場合には、Ｔ′は、Ｔの１／２となり、こ
れは、入力信号がその最終的な値の50％に到達した点か
ら入力信号Aが出力信号Bと交差する点まで測定される。
比較器の動作に起因して遅延時間の短縮が発生する。比
較器は、その差動入力信号が互いに交差すると即座に、
低レベルから高レベルへ、または高レベルから低レベル
へと状態変化する。この交差ポイントを図５に符号Cで
示す。この交差ポイントは、製造段階で設定することが
可能であり、また、遅延要素へのバイアス電力を変更す
ることにより設定することが可能である。図５の波形Ｄ
は、比較器の出力における信号を表すものである。同波
形は、遅延ラインに起因する遅延に加えて、比較器に起
因する遅延を示している。

【００１７】図６は、２つ以上の遅延要素を用いた本発
明による別の好適実施例である遅延ライン30を示すブロ
ック図である。その遅延ライン30には、Ｄ_N〜Ｄ_N+Mで示
す遅延要素32と、一対のM幅マルチプレクサ34,36と、比
較器38とを備えている。比較器38は、１つの正入力と、
１つの負入力と、１つの出力とを有している。各遅延要
素は、少なくとも１つの入力（入力50,52,54,56,58,
…）と少なくとも１つの出力（出力51,53,55,57,59,
…）とを有している。遅延要素32は、互いに直列に接続
され、またタップ39〜45を介してマルチプレクサ34,36
に接続されている。マルチプレクサ34,36は、出力60,62
を介して比較器38の入力に接続されている。比較器48の
出力は、遅延ライン30の出力となる。マルチプレクサ3
4,36は、所望の総時間遅延を選択するためのプログラミ
ング能力を提供するものである。マルチプレクサは、Ｄ
ＡＣやコンピュータ、またはディップスイッチ等の従来
のディジタル手段を用いて特定の入力を選択するよう設
定可能な選択ライン（図示せず）を有している。時間遅
延は、マルチプレクサ34,36を介して選択された個々の
遅延要素により生成される時間遅延と比較器により生成
されるあらゆる遅延との総和となる。

【００１８】チェーンに沿ったあらゆるポイントから多
重化された遅延ラインからパルス又はエッジ出力を得る
と共に、そのパルス又はエッジの方向（極性）を維持す
ること、即ち各ステージ間で考えられるあらゆる反転を
防止することが望ましい。これを達成するために、マル
チプレクサA34の入力が、タップ39,41,43,45他を介して
奇数番目のあらゆる遅延要素32の入力に接続される。ま
た、マルチプレクサB36の入力は、タップ40,42,44他を
介して偶数番目のあらゆる遅延要素32の入力に接続され
る。説明のため、ステージNに入るエッジの方向（極
性）は正方向に向いている(positive-going)であると仮
定する（これは装置設計により一定となる）。本発明に
おける比較器の動作については、以下で図７ないし図９
に関連して説明することとする。

【００１９】図７の実施例では、遅延ラインは、Ｄ_N〜
Ｄ_N+5で示す一連のN不足(starved)ＣＭＯＳインバータ
ステージ102と、２つのM幅マルチプレクサ104,106（M≦
N）と、電圧比較器108とを有している。比較器108は、
１つの正入力と、１つの負入力と、１つの出力とを有し
ている。インバータステージ102は、図７に示すように
互いに直列に接続されている。これらのインバータ102
はまた、タップ109〜115を用いてマルチプレクサA104及
びマルチプレクサB106に接続されている。それらのマル
チプレクサの出力は、信号ライン140,142を介して比較
器108の入力に接続されている。比較器の出力144は、遅
延ライン100の出力となる。各インバータ102はＴ秒の遅
延を生成し、例えばＤ_NはＴ_N秒の遅延を生成し、Ｄ_N+1
はＴ_N+1秒の遅延を生成する、ということに留意された
い。また、Ｔ_N及びＴ_N+1を等しくすることが可能である
が、他のゲートとは異なる遅延期間を有する選択ゲート
を遅延チェーン中に有する遅延ラインを設計することが
望ましい場合がある。

【００２０】ＣＭＯＳ型インバータの選択は、小型性、
簡素性、及び低ジッタ性を得るために行われ、また、Ｃ
ＭＯＳ技術がバイポーラ又はバイポーラＣＭＯＳ技術に
比較して従来利点を有することに起因するハードディス
ク読出チャネル及び通信回路のＣＭＯＳ技術への一般的
な移行の結果として行われたものである。インバータ
は、遅延ラインを介して所望の総遅延を生成するようバ
イアスされ、これは、ＤＡＣを用いて、また、遅延ライ
ンのバイアス信号を遅延ロックループに従動させること
により、また、遅延ライン中のゲートと同じゲートから
リング発振器が構成されているＰＬＬに遅延ラインを従
動させることにより、達成可能である。本発明は、総遅
延を生成するために上述の方法を用いるものに限定され
るものでは決してなく、遅延ラインを介して所望の総遅
延を達成するために様々な他の既知技術を採用すること
が可能なものである。

【００２１】比較器108により、装置が、チェーンに沿
ったあらゆるポイントから多重化された遅延ラインから
パルス又はエッジ出力を得ることが可能になると共に、
そのパルス又はエッジの方向（極性）を維持すること、
即ち各ステージ間での固有の反転を防止することが可能
となる。これを達成するために、奇数番目のインバータ
の入力が、タップ109,111,113,115他を介してマルチプ
レクサA104の入力に接続され、また、偶数番目のインバ
ータの入力が、タップ110,112,114他を介してマルチプ
レクサB106の入力に接続される。この場合も、ステージ
Nに入るエッジの方向（極性）は正方向に向いていると
仮定する（これは装置設計により一定となる）。出力へ
の伝送用にステージNを選択するために、タップ109に接
続されたマルチプレクサAの入力とタップ110に接続され
たマルチプレクサBの入力とがイネーブルにされる。マ
ルチプレクサ104,106の双方をイネーブルにすることに
より、選択された入力ポート上の信号が出力ポートに伝
送されることが理解されよう。

【００２２】マルチプレクサをイネーブルにすることに
より、遅延されたパルスの立ち上がり区間がステージN
を通過する際に比較器の正入力に正方向エッジが生じ、
また比較器の負入力に負エッジが生じる。比較器の出力
は、その入力が互いに交差した際にその状態が変化す
る。結果的に生じる出力は、１設定期間だけ遅延された
入力信号の複製となる。マルチプレクサA104の出力を比
較器の負入力に接続し、マルチプレクサB106の出力を比
較器の正入力に接続することにより、比較器の出力が、
１設定期間だけ遅延された入力信号の反転表現となる、
ということに留意されたい。これはまた、図８及び図９
の実施例の場合にも該当する。なお、それら実施例につ
いては後述することとする。

【００２３】ステージN+1を選択するには、タップ111に
接続されたマルチプレクサAの入力とタップ110に接続さ
れたマルチプレクサBの入力とがイネーブルにされる。
遅延ラインを通過するエッジの方向は、それがステージ
N+1に入る際には、ステージNにより反転されており、負
となる。これにより、遅延されたパルスの立ち上がり区
間がステージN+1を通過する際に比較器108の負入力に負
方向エッジが生じ、またその比較器108の正入力に正方
向エッジが生じる。この場合も、比較器の出力は、その
入力が互いに交差した際にその状態が変化し、結果的に
生じる出力は、所望の正方向を有するエッジとなる。こ
の実施例の場合、例えば（(1/2)ｘＴ_N）＋（Ｔ_C）、
（Ｔ_N）＋（(1/2)ｘＴ_N+1）＋（Ｔ_C）、Ｔ_N＋Ｔ_N+1＋
（(1/2)ｘＴ_N ₊₂）＋（Ｔ_C）（ここで、Ｔ_N，Ｔ_N+1，Ｔ
_N+2は個々の遅延要素により生じる時間遅延を表し、Ｔ_C
は比較器により生じる遅延を表す）という選択された期
間に等しい時間遅延を達成することができる。

【００２４】一般に、あらゆる所与のステージNを遅延
ラインの出力に送るために、そのステージの入力及び出
力に接続された対応するマルチプレクサの入力がイネー
ブルにされる。マルチプレクサの入力は、各反転ステー
ジ間で交互に（逆に）なるように設定されているので、
反転は、比較器の入力から見た場合にはキャンセルされ
ている。これにより、遅延ラインの出力における極性の
反転を伴うことなく、遅延ライン中のあらゆるステージ
を多重化のために利用可能とすることができる。従っ
て、本発明は、遅延要素の数の大幅な削減を可能とする
（従来用いられる遅延要素数の１／２に削減する）もの
である。これは、回路の小型化を達成する際にＩＣ設計
にとって重要なことである。

【００２５】更に、本発明は、遅延ラインの消費電力を
従来の１／４に削減するものであり、従来と同様のタッ
プ間遅延の分解能は依然として維持される。例えば、図
３に示すような従来の遅延ラインは、10タップの遅延ラ
インを提供するのに少なくとも20のインバータを必要と
する。各インバータが（Ｉ／２）nAの電流を引き込む場
合には、遅延ラインにより引き込まれる総電流は（10
Ｉ）nAとなる。遅延ラインの総消費電力は、その電流の
２乗に個々のインバータの抵抗Ｒ_iを乗算したものに等
しい。このため、従来の遅延ラインの消費電力は、次式
で与えられる。

【００２６】Ｐ＝（10）²*（Ｉ）²*(Ｒ_i) これに対して、本発明の遅延ラインにおける消費電力は
次式の通りとなる。

【００２７】Ｐ＝（10）²*（Ｉ／２）²*(Ｒ_i) ＝25Ｉ²Ｒ_i 明らかに、本発明による遅延ラインの消費電力は、１／
４に削減される。但し、インバータ抵抗は等しいものと
する。

【００２８】図８は、インバータではなく差動遅延ステ
ージを用いた本発明の第１実施例を示すものである。遅
延ライン200は、一連の差動遅延ステージ202と、２つの
M幅マルチプレクサ204,206と、電圧比較器208とを備え
ている。比較器208は、１つの正入力と、１つの負入力
と、１つの出力とを有している。差動遅延ステージ202
は、同図に示すように互いに直列に接続されている。こ
れらの差動遅延ステージ202はまた、タップ210〜216を
用いてマルチプレクサA204及びマルチプレクサB206に接
続されている。それらのマルチプレクサの出力は、信号
ライン250,252を介して比較器208の入力に接続されてい
る。比較器208の出力即ち信号ライン254は、遅延ライン
200の出力となる。

【００２９】図８に示す回路の動作は、他の点では図６
の回路の動作と同じである。例えば、出力への伝送用に
ステージNを選択するために、タップ211に接続されたマ
ルチプレクサAの入力とタップ212に接続されたマルチプ
レクサBの入力とがイネーブルにされる。それらのマル
チプレクサをイネーブルにすることにより、遅延された
パルスの立ち上がり区間がステージNを通過する際に比
較器の正入力に正方向エッジが生じ、また比較器の負入
力に負エッジが生じる。比較器の出力は、その入力が互
いに交差した際にその状態が変化する。結果的に生じる
出力は、１設定期間だけ遅延された入力信号の複製とな
る。

【００３０】従って、本発明は、従来の完全な差動タッ
プ技術に比較してマルチプレクサのタップの数の大幅な
削減（半減）し、相互接続用リードを削減させることが
可能なものである。これはまた、回路の小型化を達成す
る際にＩＣ設計にとって重要なことである。

【００３１】図９は、本発明のディジタル遅延装置の第
２実施例を示すものである。Ｄ_N〜Ｄ_N+5で示す差動遅延
要素302は、同図に示すように互いに直列に接続されて
いる。各遅延要素は、一対の相補入力（(330.331),(33
4,335),(338,339)他）と、一対の相補出力（(332,333),
(336,337),(340,341)他）とを有している。遅延要素302
の正入力は、マルチプレクサA304の入力（即ちタップ31
0,312,314,316,318,320他）に接続され、また遅延要素3
02の負入力は、マルチプレクサB306の入力（即ちタップ
311,313,315,317,319,321他）に接続されている。それ
らのマルチプレクサの出力は、信号ライン360,362を介
して比較器308の入力に接続されている。比較器308は、
信号ライン360に接続された正入力と、信号ライン362に
接続された負入力と、信号ライン364に接続された出力
とを有している。

【００３２】この実施例により、差動遅延チェーン中の
遅延タップ間の遅延の差の大きさを「分割する」こと、
即ち、多重化方法を用いることにより全ての既存のタッ
プ間に疑似タップを挿入することが可能となる。隣接す
る差動タップ間、例えば、NとN+1との間の遅延の大きさ
は、単純に、単一の差動遅延ステージの遅延に等しい。
従来の多重化では、所与の差動遅延要素に関するマルチ
プレクサA,Bの双方についてのマルチプレクサ入力があ
らゆる時点において同時に選択される必要があり、例え
ば、遅延要素Nは、マルチプレクサA,Bの双方の入力（即
ち312,313）を同時にイネーブルにさせることになる。
しかし、遅延ステージN,N+1の各出力における遅延間の
差を分割して等価な「N＋(1/2)」のタップを達成するこ
とは可能である。これは、遅延ステージNの出力につい
てのマルチプレクサAのタップ（タップ312）と遅延ステ
ージN+1の出力についてのマルチプレクサBのタップ（タ
ップ315）とをイネーブルにすることにより、また、遅
延ステージNの出力についてのマルチプレクサBのタップ
（タップ313）と遅延ステージN+1の出力についてのマル
チプレクサAのタップ（タップ314）とをイネーブルにす
ることにより、成すことができる。これは、他の全ての
隣接タップ位置についても当てはまる。この遅延ライン
のタップの分割により、遅延ラインの分解能が２倍にな
る一方、マルチプレクサのタップ選択論理の複雑さを比
較的わずかに増大させる必要があるが、新たに別の遅延
ライン又はマルチプレクサ回路を追加する必要はない。

【００３３】例えば、この技術を用いて、以下に示す総
遅延を達成することができる。

【００３４】ａ）（(1/2)ｘＴ_N）＋Ｔ_C …タップ310,313又はタップ312,311を選択することによ
る。

【００３５】ｂ）（Ｔ_N）＋Ｔ_C …タップ312,313を選択することによる。

【００３６】ｃ）（Ｔ_N）＋（(1/2)ｘＴ_N+1）＋Ｔ_C …タップ312,315又はタップ314,313を選択することによ
る。

【００３７】ｄ）（Ｔ_N）＋(Ｔ_N+1）＋Ｔ_C …タップ314,315を選択することによる。

【００３８】ｅ）（Ｔ_N）＋(Ｔ_N+1）＋（(1/2)ｘＴ_N+2）＋Ｔ_C …タップ318,317又はタップ316,319を選択することによ
る。

【００３９】ここで、Ｔ_N,Ｔ_N+1,Ｔ_N+2はＤ_N,Ｄ_N+1,Ｄ
_N+2により生成される遅延をそれぞれ表し、Ｔ_Cは比較器
により生成される遅延を表す。

【００４０】図１０は、任意の遅延ステージNの入力及
び出力における波形を示すもので、各マルチプレクサへ
の非反転及び反転入力をマルチプレクサA,Bに対応させ
てA(N),B(N)と称し、また非反転及び反転出力をA(N+1),
B(N+1)と称すことにする。従来のタップ間の遅延は、そ
の波形の交差ポイントT{A(N+1)-B(N+1)}と交差ポイント
T{A(N)-B(N)}との差となる。分割タップT{A(N)-B(N+
1)},T{A(N+1)-B(N)}における交差ポイントは同時に生
じ、それらは従来のタップT{A(N+1)-B(N+1)},T{A(N)-B
(N)}の中間にあるということがその波形から分かる。従
って、これらの疑似タップを使用することにより、M個
のステージを有する遅延ラインが2M個の等間隔のタップ
を有することを可能にする一方、2M個のステージを有す
る遅延ラインの１／２の回路及びそれに付随する消費電
力しか必要としないようにすることができる。

【００４１】図１１(a)は、データ／クロック回復ＰＬ
Ｌへの本発明の適用例の一つを示すものである。同図の
回路は、遅延ライン402と、パルスゲート404と、位相比
較器408と、ローパスフィルタ（ＬＰＦ）410と、電圧制
御発振器（ＶＣＯ）412と、データラッチ406とを備えて
いる。この回路は、位相ロックループ中で遅延ライン40
2を使用して、クロックの再タイミングと入力データか
らのデータの回復とを行う。

【００４２】図１１(b)は、可変遅延データ信号502と回
復されたクロック信号504とを示すものである。これら
２つの信号は、データラッチ406を使用してデータを回
復させるのに用いられる。

【００４３】以上、特定の実施例を参照して本発明のデ
ィジタル遅延ラインを説明してきたが、当業者には他の
代替実施例が明らかであろう。従って、本発明は、特許
請求の範囲の記載を除き、上記特定実施例に限定される
ものではない。

【００４４】

【発明の効果】本発明は上述のように構成したので、必
要な遅延要素の個数を増大させることなく遅延ラインの
分解能を増大させ、またジッタ問題を十分に小さくする
ことが可能な方法及びその装置を提供することができ
る。

【図面の簡単な説明】

【図１】従来のディジタル遅延ラインの概要を示す回路
図である。

【図２】従来のディジタル遅延ラインの概要を示す回路
図である。

【図３】従来の非反転タップを有するインバータベース
の多重化された遅延ラインの概要を示す回路図である。

【図４】本発明の原理によるディジタル遅延ラインを簡
素化して示すブロック図である。

【図５】図４の遅延ラインの入力及び出力信号を時間の
関数として示すグラフである。

【図６】マルチプレクサを含む、本発明の原理によるデ
ィジタル遅延ラインを示すブロック図である。

【図７】インバータを用いた本発明のディジタル遅延ラ
インの第１実施例の概要を示す回路図である。

【図８】差動遅延要素を用いた本発明の第１実施例の概
要を示す回路図である。

【図９】差動遅延要素を用いた本発明のディジタル遅延
ラインの第２実施例の概要を示す回路図である。

【図１０】図９の遅延ラインにより生成される分割タッ
プ波形を時間の関数として電圧で示すグラフである。

【図１１】(a)は、データ／クロック回復ＰＬＬにおけ
る本発明の遅延ラインの代表的な適用を概略的に示す回
路図であり、(b)は、可変遅延ライン信号及び(a)のＰＬ
Ｌの回復クロック信号を示すグラフである。

【符号の説明】

20 遅延ライン 22 遅延要素 24 比較器 25 入力 27 出力 29 信号ライン

Claims

【特許請求の範囲】

【請求項１】入力信号を遅延させる装置であって、この
装置が、第１遅延信号を生成する少なくとも１つの遅延要素であ
って、前記入力信号を受信するための少なくとも１つの
入力と少なくとも１つの出力とを有し、前記第１遅延信
号が、第１期間だけ遅延された前記入力信号を表現する
ものである、前記遅延要素と、前記遅延要素の前記入力と前記遅延要素の前記出力とに
接続され、前記第１遅延信号と前記入力信号とを比較し
て出力信号を生成する比較器であって、前記出力信号
が、前記第１期間を分割したものにこの比較器により生
じるあらゆる遅延を加えただけ遅延された前記入力信号
である、前記比較器とを備えることを特徴とする、入力
信号を遅延させる装置。
【請求項２】前記遅延要素がインバータであることを特
徴とする、請求項１記載の装置。
【請求項３】前記遅延要素が差動遅延要素であることを
特徴とする、請求項１記載の装置。
【請求項４】前記表現が反転であることを特徴とする、
請求項１記載の装置。
【請求項５】前記分割が２分の１に等しいことを特徴と
する、請求項１記載の装置。
【請求項６】入力信号を遅延させる装置であって、この
装置が、第１遅延信号を生成する第１遅延要素であって、第１入
力信号を受信するための少なくとも１つの第１入力と少
なくとも１つの第１出力とを有し、前記第１遅延信号
が、第１期間だけ遅延された前記第１入力信号の第１表
現である、前記第１遅延要素と、第２遅延信号を生成する第２遅延要素であって、前記第
１遅延信号を受信するための少なくとも１つの第２入力
と少なくとも１つの第２出力とを有し、前記第２遅延信
号が、第２期間だけ遅延された前記第１遅延信号の第２
表現であり、前記第２遅延要素の前記第２入力が前記第
１遅延要素の前記第１出力に接続されている、前記第２
遅延要素と、前記第１及び第２遅延信号を比較して出力信号を生成す
る比較器であって、第３及び第４入力と出力とを有し、
前記第３入力が前記第１出力に接続され、前記第４入力
が前記第２出力に接続され、前記出力信号が、第３期間
にこの比較器により生じるあらゆる遅延を加えただけ遅
延された前記入力信号である、前記比較器とを備えるこ
とを特徴とする、入力信号を遅延させる装置。
【請求項７】前記第１及び第２表現が反転であることを
特徴とする、請求項６記載の装置。
【請求項８】前記第３入力が正入力であり、前記第４入
力が負入力であることを特徴とする、請求項６記載の装
置。
【請求項９】前記第３入力が負入力であり、前記第４入
力が正入力であることを特徴とする、請求項６記載の装
置。
【請求項１０】前記第１入力と前記第３入力との間に接
続されて、前記第１入力信号をプログラム可能に選択す
る、第１マルチプレクサと、前記第２入力と前記第４入力との間に接続されて、前記
第１遅延信号をプログラム可能に選択する、第２マルチ
プレクサとを更に備えることを特徴とする、請求項６記
載の装置。
【請求項１１】前記第２遅延信号をプログラム可能に選
択するために前記第２出力が前記第１マルチプレクサに
接続されていることを特徴とする、請求項１０記載の装
置。
【請求項１２】前記第３期間が前記第１期間を分割した
ものに等しいことを特徴とする、請求項６記載の装置。
【請求項１３】前記分割が１／２に等しいことを特徴と
する、請求項１２記載の装置。
【請求項１４】前記第３期間が、前記第１期間に前記第
２期間を分割したものを加えた期間に等しいことを特徴
とする、請求項６記載の装置。
【請求項１５】前記分割が１／２に等しいことを特徴と
する、請求項１４記載の装置。
【請求項１６】前記第１及び第２遅延要素がインバータ
であることを特徴とする、請求項６記載の装置。
【請求項１７】第２入力信号を受信する第５入力と第３
遅延信号を生成する第３出力とを前記第１遅延要素が有
し、前記第３遅延信号が、前記第１期間だけ遅延された
前記第２入力の非反転形態をとり、前記第３遅延信号を受信する第６入力と第４遅延信号を
生成する第４出力とを前記第２遅延要素が有し、前記第
３出力が前記第６入力に接続され、前記第４遅延信号
が、前記第２期間だけ遅延された前記第３遅延信号の非
反転形態であることを特徴とする、請求項６記載の装
置。
【請求項１８】前記第２入力信号が前記第１入力信号の
反転形態であることを特徴とする、請求項１７記載の装
置。
【請求項１９】前記第３遅延信号が前記第１遅延信号の
反転形態であることを特徴とする、請求項１７記載の装
置。
【請求項２０】前記第４遅延信号が前記第２遅延信号の
反転形態であることを特徴とする、請求項１７記載の装
置。
【請求項２１】前記第１入力と前記第３入力との間に接
続されて、前記第１入力信号をプログラム可能に選択す
る、第１マルチプレクサと、前記第６入力と前記第４入力との間に接続されて、前記
第３遅延信号をプログラム可能に選択する、第２マルチ
プレクサとを更に備えることを特徴とする、請求項１７
記載の装置。
【請求項２２】前記第２遅延信号をプログラム可能に選
択するために前記第２出力が前記第１マルチプレクサに
接続されていることを特徴とする、請求項２１記載の装
置。
【請求項２３】前記第３期間が前記第１期間を分割した
ものに等しいことを特徴とする、請求項２１記載の装
置。
【請求項２４】前記分割が１／２に等しいことを特徴と
する、請求項２３記載の装置。
【請求項２５】前記第３期間が、前記第１期間に前記第
２期間を分割したものを加えた期間に等しいことを特徴
とする、請求項２２記載の装置。
【請求項２６】前記分割が１／２に等しいことを特徴と
する、請求項２５記載の装置。
【請求項２７】前記第１及び第２入力と前記第３入力と
の間に接続されて、前記第１入力信号と前記第１遅延信
号とをプログラム可能に選択する、第１マルチプレクサ
と、前記第５及び第６入力と前記第４入力との間に接続され
て、前記第２入力信号と前記第３遅延信号とをプログラ
ム可能に選択する、第２マルチプレクサとを更に備える
ことを特徴とする、請求項１７記載の装置。
【請求項２８】前記第２及び第４遅延信号をプログラム
可能に選択するために、前記第２出力が前記第１マルチ
プレクサに接続され、前記第４出力が前記第２マルチプ
レクサに接続されていることを特徴とする、請求項２７
記載の装置。
【請求項２９】前記第１入力及び前記第６入力がプログ
ラム可能に選択される場合に前記第３期間が前記第１期
間を分割したものに等しくなることを特徴とする、請求
項２８記載の装置。
【請求項３０】前記分割が１／２に等しいことを特徴と
する、請求項２９記載の装置。
【請求項３１】前記第５入力及び前記第２入力がプログ
ラム可能に選択される場合に前記第３期間が前記第１期
間を分割したものに等しくなることを特徴とする、請求
項２８記載の装置。
【請求項３２】前記分割が１／２に等しいことを特徴と
する、請求項３１記載の装置。
【請求項３３】前記第２入力及び前記第６入力がプログ
ラム可能に選択される場合に前記第３期間が前記第１期
間に等しくなることを特徴とする、請求項２８記載の装
置。
【請求項３４】前記第２入力及び前記第４出力がプログ
ラム可能に選択される場合に、前記第３期間が、前記第
１期間に前記第２期間を分割したものを加えた期間に等
しくなることを特徴とする、請求項２８記載の装置。
【請求項３５】前記分割が１／２に等しいことを特徴と
する、請求項３４記載の装置。
【請求項３６】前記第６入力及び前記第２出力がプログ
ラム可能に選択される場合に、前記第３期間が、前記第
１期間に前記第２期間を分割したものを加えた期間に等
しくなることを特徴とする、請求項２８記載の装置。
【請求項３７】前記分割が１／２に等しいことを特徴と
する、請求項３６記載の装置。
【請求項３８】前記第２及び第４出力がプログラム可能
に選択される場合に、前記第３期間が、前記第１期間に
前記第２期間を加えた期間に等しくなることを特徴とす
る、請求項２８記載の装置。
【請求項３９】前記第１及び第２遅延要素が差動遅延要
素であることを特徴とする、請求項６記載の装置。
【請求項４０】入力信号を遅延させる方法であって、こ
の方法が、前記入力信号を遅延させて第１遅延信号を生成し、その
第１遅延信号が、第１期間だけ遅延された前記入力信号
を表現するものであり、前記第１遅延信号を遅延させて第２遅延信号を生成し、
その第２遅延信号が、第２期間だけ遅延された前記第１
遅延信号を表現するものであり、前記入力信号と前記第１遅延信号とを比較して第１出力
信号を生成し、その第１出力信号が、前記入力信号と前
記第１遅延信号との前記比較により生じるあらゆる遅延
を前記第３期間に加えただけ遅延された前記入力信号で
ある、というステップを含むことを特徴とする、入力信号を遅
延させる方法。
【請求項４１】前記第１遅延信号と前記第２遅延信号と
を比較して第２出力信号を生成し、その第２出力信号
が、前記第１遅延信号と前記第２遅延信号との前記比較
により生じるあらゆる遅延を前記第４期間に加えただけ
遅延されている、というステップを更に含むことを特徴とする、請求項４
０記載の方法。
【請求項４２】前記入力信号を第１マルチプレクサ要素
に入力して前記入力信号をプログラム可能に選択し、前記第１遅延信号を第２マルチプレクサ要素に入力して
前記第１遅延信号をプログラム可能に選択する、というステップを更に含むことを特徴とする、請求項４
０記載の方法。
【請求項４３】前記第２遅延信号を前記第１マルチプレ
クサ要素に入力して前記第２遅延信号をプログラム可能
に選択する、というステップを更に含むことを特徴とする、請求項４
２記載の方法。
【請求項４４】前記表現が反転であることを特徴とす
る、請求項４０記載の方法。
【請求項４５】前記第３期間が前記第１期間を分割した
ものに等しいことを特徴とする、請求項４０記載の方
法。
【請求項４６】前記分割が２分の１に等しいことを特徴
とする、請求項４５記載の方法。
【請求項４７】前記第４期間が、前記第１期間に前記第
２期間を分割したものを加えた期間に等しいことを特徴
とする、請求項４１記載の方法。
【請求項４８】前記分割が２分の１に等しいことを特徴
とする、請求項４７記載の方法。
【請求項４９】前記第１及び第２遅延要素がインバータ
であることを特徴とする、請求項４０記載の装置。
【請求項５０】入力信号を遅延させる方法であって、こ
の方法が、第１入力信号を第１遅延要素の第１入力に入力し、第２入力信号を前記第１遅延要素の第２入力に入力し、前記第１遅延要素で前記第１入力信号を遅延させて第１
遅延信号を生成し、その第１遅延信号が、第１期間だけ
遅延された前記第１入力信号であり、前記第１遅延要素で前記第２入力信号を遅延させて第２
遅延信号を生成し、その第２遅延信号が、前記第１期間
だけ遅延された前記第２入力信号であり、前記第１及び第２入力信号の一方と前記第１及び第２遅
延信号の一方とを比較して第１出力信号を生成し、その
第１出力信号が、前記第１及び第２入力信号の一方と前
記第１及び第２遅延信号の一方との前記比較により生じ
るあらゆる遅延を第２期間に加えただけ遅延された前記
第１入力信号である、というステップを含むことを特徴とする、入力信号を遅
延させる方法。
【請求項５１】前記第１入力信号が前記第２遅延信号と
比較されて前記第１出力信号が生成されることを特徴と
する、請求項５０記載の方法。
【請求項５２】前記第１遅延信号が前記第２入力信号と
比較されて前記第１出力信号が生成されることを特徴と
する、請求項５０記載の方法。
【請求項５３】前記第２入力が前記第１入力の反転形態
であり、前記第２遅延信号が前記第１遅延信号の反転形
態であることを特徴とする、請求項５０記載の方法。
【請求項５４】前記第２期間が前記第１期間を分割した
ものであることを特徴とする、請求項５０記載の方法。
【請求項５５】前記分割が２分の１に等しいことを特徴
とする、請求項５４記載の方法。
【請求項５６】前記第１遅延信号と前記第２遅延信号と
を比較して第３出力信号を生成し、その第３出力信号
が、前記第１遅延信号と前記第２遅延信号との前記比較
により生じるあらゆる遅延を前記第１期間に加えただけ
遅延された第１入力信号である、というステップを更に
含むことを特徴とする、請求項５０記載の方法。
【請求項５７】前記第１遅延信号を第２遅延要素の第１
入力に入力し、前記第２遅延信号を前記第２遅延要素の第２入力に入力
し、前記第２遅延要素で前記第１遅延信号を遅延させて第３
遅延信号を生成し、その第３遅延信号が、第３期間だけ
遅延された前記第１遅延信号であり、前記第２遅延要素で前記第２遅延信号を遅延させて第４
遅延信号を生成し、その第４遅延信号が、前記第３期間
だけ遅延された前記第２遅延信号であり、前記第１及び第２遅延信号の一方と前記第３及び第４遅
延信号の一方とを比較して第４出力信号を生成し、その
第４出力信号が、前記第１及び第２遅延信号の一方と前
記第３及び第４遅延信号の一方との前記比較により生じ
るあらゆる遅延を第４期間に加えただけ遅延された前記
第１入力信号である、というステップを更に含むことを特徴とする、請求項５
０記載の方法。
【請求項５８】前記第１遅延信号が前記第４遅延信号と
比較されて前記第４出力信号が生成されることを特徴と
する、請求項５７記載の方法。
【請求項５９】前記第３遅延信号が前記第２遅延信号と
比較されて前記第４出力信号が生成されることを特徴と
する、請求項５７記載の方法。
【請求項６０】前記第４期間が、前記第１期間に前記第
３期間を分割したものを加えた期間に等しいことを特徴
とする、請求項５７記載の方法。
【請求項６１】前記分割が２分の１に等しいことを特徴
とする、請求項６０記載の方法。
【請求項６２】前記第３遅延信号と前記第４遅延信号と
を比較して第５出力信号を生成し、その第５出力信号
が、前記第３遅延信号と前記第４遅延信号との前記比較
により生じるあらゆる遅延と前記第１期間と前記第３期
間とを加えただけ遅延された前記第１入力信号である、というステップを更に含むことを特徴とする、請求項５
７記載の方法。
【請求項６３】前記第１入力信号と前記第１遅延信号と
前記第３遅延信号とを第１マルチプレクサに入力して、
前記第１入力信号と前記第１遅延信号と前記第３遅延信
号との間でプログラム可能な選択を行い、前記第２入力信号と前記第２遅延信号と前記第４遅延信
号とを第２マルチプレクサに入力して、前記第２入力信
号と前記第２遅延信号と前記第４遅延信号との間でプロ
グラム可能な選択を行い、前記第１マルチプレクサ及び
前記第２マルチプレクサが比較器に接続されている、というステップを更に含むことを特徴とする、請求項５
７記載の方法。
【請求項６４】前記第１遅延要素が差動遅延要素である
ことを特徴とする、請求項５０記載の方法。
【請求項６５】前記第２遅延要素が差動遅延要素である
ことを特徴とする、請求項５７記載の方法。