CN111490757A - 随机乱数产生电子电路及方法 - Google Patents

Abstract

本发明提供一种随机乱数产生电子电路及方法，该随机乱数产生电子电路包含第一反相器以及第二反相器、以及一开关。第一反相器的输出端连接第二反相器的输入端，而第一反相器的输入端连接第二反相器的输出端。当开关导通时，第一反相器的输出端与输入端短路，第二反相器的输出端与输入端短路，因此处于亚稳态。当开关断路时，第一及第二反相器解除亚稳态，而进入随机双稳态。逻辑电路交替导通以及断路开关，并在随机双稳态时从第一及第二反相器的至少一个输出多个随机值。

Description

随机乱数产生电子电路及方法

技术领域

本发明关于一种随机乱数产生技术，特别是有关于一种将背对背连接反相器短路的随机乱数产生方法以及装置。

背景技术

目前已经有许多种随机乱数产生的电路以及技术。有些乱数产生器(RNG)是使用亚稳态，例如，把电子元件设定为亚稳态。例如，Barangi等人在2016年1月1日在IEEETransaction on Magnetics期刊第52卷第1期发表的"用于高速且有限能量应用的基于应变电子学的真乱数产生器"文章中描述基于亚稳态的RNG。

此外，在2010年7月2010 IEEE Symposium on VLSI Circuits(VLSIC)发表的“2.4GHz 7mWall-digitalPVT-variationtolerant True Random Number Generator in45nm CMOS"文章中，Srinivasan等人揭露一种RNG，其使用两步式粗粒度/细粒度调整自校正回授回圈。

发明内容

根据本发明的一实施例，本发明提供一种随机乱数产生(Random numbergeneration,RNG)电子电路，其包含第一反相器及第二反相器、一开关、以及逻辑电路。第一反相器具有一第一输入端以及一第一输出端。第二反相器具有一第二输入端以及一第二输出端。第一输出端连接至第二输入端，以及该第二输出端连接至该第一输入端。当开关导通时，第一输出端与第一输入端短路且第二输出端与第二输入端短路，以设定第一反相器及第二反相器为一亚稳态(meta-stable state)，以及当开关断路时，第一反相器及第二反相器解除亚稳态而进入一随机双稳态(bi-stable random state)。逻辑电路用以交替地导通以及断路该开关，并在该随机双稳态时，从使该第一反相器及该第二反相器的至少其中的一个输出多个随机值。

在一些实施例中,逻辑电路用以对该开关施加一时脉信号，以交替地导通以及断路该开关。在一些实施例中,逻辑电路用以施加一噪声信号至开关。在一实施例中,逻辑电路累加该多个随机值，以提高该多个随机值的随机性。

在一实施例中，该电路进一步包含一功能正反器以及一多工器。功能正反器接收一功能输入信号以及输出一功能输出信号。多工器产生一输出信号，在该输出信号中该多个随机值与该功能输出信号的值在时间上交错。

在一实施例中，开关、第一反相器及第二反相器形成一RNG级(RNG stage)，随机乱数产生电子电路包含至少一额外RNG级，至少一额外RNG级包含一开关以及一对反相器。逻辑电路对RNG级以及额外RNG级的输出信号进行XOR运算，以提高多个随机值的随机性。

在一实施例中，开关、第一反相器及第二反相器形成一RNG级，随机乱数产生电子电路更包含至少一额外RNG级，该至少一额外RNG级包含一开关以及一对反相器。逻辑电路根据额外RNG级产生的多个随机值，交替地导通以及断路RNG级的开关。

在另一实施例中，开关、第一反相器及第二反相器形成一RNG级，随机乱数产生电子电路包含至少一额外RNG级，该至少一额外RNG级包含一开关以及一对反相器。逻辑电路包含一振荡器以及一反相器级链或是缓冲器级链(a chain of inverter or bufferstages)。振荡器产生一噪声信号，反相器级链或是缓冲器级链包含多个反相器或缓冲器级，并由该噪声信号驱动。多个反相器级或是暂存器级的输出信号作为一外部噪声而施加至该RNG级以及该至少一额外RNG级。

在又一实施例，开关、第一反相器及第二反相器形成一RNG级，随机乱数产生电子电路包含至少一额外RNG级，该至少一额外RNG级包含一开关以及一对反相器。逻辑电路包含一延迟元件链(a chain of delay elements)，其包含多个延迟元件并用以产生一时脉信号的复制信号，其中该多个延迟元件的输出信号施加至该RNG级的该开关以及该至少一额外RNG级的该开关。

在一些实施例中，逻辑电路根据该第一反相器及该第二反相器的该第一输出信号及该第二输出信号，衍生出一自抖动时脉信号，并使用该自抖动时脉信号以交替地导通以及断路该开关。在一实施例中，逻辑电路藉由以下操作以衍生出该自抖动时脉信号：当该第一反相器的该输出信号与该第二反相器的该输出信号的至少其中的一信号与代表一第一逻辑值的电压相比小于一预先定义距离时，将该自抖动时脉信号设定成该第一逻辑值；以及当该第一反相器的该输出信号与该第二反相器的该输出信号与代表该第一逻辑值的电压相比皆大于该预先定义距离时，将该自抖动时脉信号设定成一第二逻辑值。

根据本发明的一实施例，本发明提供一种随机乱数产生(RNG)方法，其包含下列步骤:操作一具有一第一输入端以及一第一输出端的第一反相器、以及一具有一第二输入端以及一第二输出端的第二反相器，其中该第一输出端连接至该第二输入端，以及该第二输出端连接至该第一输入端；交替地导通以及断路一开关，当该开关导通时，该第一输出端与该第一输入端短路且该第二输出端与该第二输入端短路，以设定该第一反相器及该第二反相器为一亚稳态，以及当该开关断路时，该第一反相器及该第二反相器解除该亚稳态而进入一随机双稳态；以及在该随机双稳态时，从该第一反相器及该第二反相器的至少其中的一个输出多个随机值。

附图说明

图1是根据本发明的一实施例示意绘示一乱数产生器(Random numbergenerator,RNG)的方块图。

图2A与图2B是根据本发明的实施例示意绘示具有后处理的RNG的方块图。

图3是根据本发明的一实施例示意绘示整合一功能正反器(FF)的RNG的方块图。

图4A与图4B是根据本发明的实施例示意绘示包含有平行XOR运算的RNG级的RNG的方块图。

图5A与图5B是根据本发明的实施例示意绘示包含级联RNG级的RNG的方块图。

图6是根据本发明的一实施例示意绘示可增强随机性的RNG的方块图。

图7是根据本发明的一实施例示意绘示具有驱动强度校正功能的RNG的方块图。

图8是根据本发明的一实施例具有使用一位移暂存器做驱动强度校正的RNG的方块图。

图9与图10是根据本发明的实施例示意绘示具有自抖动时脉信号的RNG的方块图。

符号说明：

100、104、32A、32B:反相器

102:RNG级

108:反相器链

112:时脉源

116:延迟元件链

20:RNG

24:取样电路

28:后处理电路

36:开关

40、52:D型正反器

44:异或门

48、88:延迟元件

56:异或门

60:功能正反器

64:多工器

66:驱动强度校正电路

68:滤波器

72:驱动强度控制电路

76:位移暂存器

80:或门

84:与门

92:强PMOS

96:弱NMOS

CLK:时脉信号

具体实施方式

以下将配合图式及实施例来详细说明本发明的实施方式，藉此对本发明如何应用技术手段来解决技术问题并达成技术功效的实现过程能充分理解并据以实施。

本发明的实施例用于提供改善随机乱数产生的方法以及电路。所揭露的乱数产生(RNG)电路可用于，例如，执行加密操作的系统、或是其他任何使用随机乱数的应用。本文所描述的RNG具有小型、快速且可扩展的优点，因此有利于应用在成本低、低电流消耗而需要高频率随机乱数的系统。应注意的是在本文中随机乱数产生电路也称为随机乱数产生器，而RNG根据上下文可代表随机乱数产生器(random number generator)或是随机乱数产生(random number generation)。

在一些实施例中，随机乱数产生(RNG)电路包含一对反相器(非门)，其背对背(back-to-back)连接，例如，每一反相器的输入端连接另一反相器的输出端；一开关连接横跨该对反相器。当此开关导通时，此对反相器处于亚稳态而使其输出信号在代表逻辑"0"的电压以及代表逻辑"1"的电压之间的电压范围中飘移(wander)或是偏移(drift)。当开关断路，上述反相器解除亚稳态而进入双稳态。

当进入双稳态，反相器的输出信号稳定在逻辑"1"而另一反相器的输出信号稳定在逻辑“0”。然而，哪一个反相器输出逻辑“1”而哪一个反相器输出逻辑“0”是随机的，其取决于反相器的输出端在开关断路时的瞬时模拟电压。因此，每次导通以及断路开关会造成该对反相器产生一随机二进位值。可在任一个反相器的输出端撷取随机值。

在一些实施例中，RNG更包含一控制逻辑电路，例如，其使用一时脉信号以交替导通与断路此开关，并输出从该对反相器生成的随机值序列。

本发明会描述多种根据短路的背对背连接反相器的建构方式产生的RNG组态。在逻辑电路的一些组态中，可藉由累加多个随机值来增强随机性。其他组态可包含相级联(cascade)的至少二对反相器。在其他的实施例，反相器的输出端用于衍生自抖动交替信号(self-jittering alternate signal)，其用于切换上述开关。藉由反相器的亚稳态以及使用交替信号切换开关产生的时间扰动度(time jitter)以引入噪声，此机制可增强随机性。

在一些实施例中，RNG包含一校正电路，用于校正反相器的驱动强度，以达到较佳的随机性。然而，在许多实际应用，上述短路机制本身就有自校正特性可补偿两个反相器之间的不匹配，所以不一定需要此校正机制。

本发明的RNG机制容易实现，也能提供足够用于许多应用的随机性程度。由于实现的电路简单，所以本发明的RNG可操作在高码率，例如，100Mbps以上的等级。

使用背对背连接反相器做间歇短路操作的RNG

图1是根据本发明的一实施例示意绘示乱数产生器(RNG)20的方块图。RNG 20接收输入模拟噪声，并使用此噪声产生随机位序列作为一输出信号。上述噪声可来自任何适合的噪声源，例如，电阻上的的热噪声、宇宙(cosmic)或是电磁辐射、既有的数字或是模拟电路活动、或是使用噪声产生电路(例如，环式振荡器)。可使用适合的高通滤波器(high-passfilter)对上述噪声进行滤波，以降低后续噪声取样值之间的相关度。

在本示例中，RNG 20包含一取样电路24以及一后处理电路28。取样电路24从模拟噪声中产生随机位。后处理电路28增强随机位的随机性。在其他实施例中，后处理电路28可省略不用，而取样电路24产生的输出位可作为RNG 20的输出信号。

取样电路24包含一对反相器(逻辑非门)32A以及32B。两个反相器背对背连接，例如，反相器32A的输出端连接反相器32B的输入端，而反相器32B的输出连接反相器32A的输入端。模拟输入噪声可施加至此背对背连接电路的任何所选端点。开关36连接横跨背对背连接的两个反相器。开关36由时脉信号CLK驱动。

在一些实施例中，可用适合电路产生模拟噪声。在其他的实施例中，从环境(例如电磁场、宇宙辐射及/或电容耦合附近信号)收集到的自然噪声，即足以作为上述要求的模拟噪声。

在一些实施例中，逻辑元件，例如暂存器或是反相器，设置在取样电路24的输出端，例如在取样电路24的输出端与后处理电路28的输入端之间的DO线路上。当开关36导通使逻辑元件的输出信号位于逻辑“0”或是逻辑“1”时，可调整此逻辑元件以解决逻辑元件的输入端的亚稳态。例如，可使用具有非对称的NMOS以及PMOS属性的反相器来实现。

图1的底部绘示取样电路24的更详细的电路实施例。如图所示，反相器32A可使用P型金属氧化物半导体场效应晶体管(可称其为PMOSFET，或是更简略地称为PMOS)P1以及N型金属氧化物半导体场效应晶体管(可称其为NMOSFET，或更简略地称其为NMOS)N1。反相器的输入信号施加至PMOS P1以及NMOS N1的栅极。PMOS P1的源极接脚连接至电源电压VCC，NMOS N1的源极接脚接地。PMOS P1的漏极接脚连接至NMOS N1的漏极接脚，而此处作为此反相器的输出端。PMOS P2以及NMOS N2可用类似方式实现反相器32B。可使用一场效应晶体管(本实施例使用NMOS，但是也可用PMOS)来实现开关36，此场效应晶体管的栅极由时脉信号CLK驱动，而源极与漏极连接横跨上述两个反相器。

在本示例中，当时脉信号CLK为高位准时开关36导通；当时脉信号CLK为低位准时开关36断路；但是本发明不受此举例限制。当开关36导通时，两个反相器形成短路，例如，每一反相器的输出端与输入端短路，也与另一反相器的输入端以及输出端形成短路。此时，即时脉信号CLK为高位准的区间，反相器32A以及32B处于亚稳态，表示其输出端会在代表逻辑“0”的电压以及代表逻辑“1”的电压之间变化。平均而言，每一反相器的输出端的电压将在代表逻辑“0”的电压以及代表逻辑“1”的电压之间的中间点附近；但是，由于模拟噪声影响，在既定位置以及时间点的实际瞬时电压会随机变化。

断路开关(在本示例中，时脉信号CLK变成低位准)可解除反相器的亚稳态而使反相器进入双稳态。进入双稳态时，反相器32A的输出端会趋于双稳但随机的状态，即反相器32A的输出信号会根据开关36断路时的瞬时电压值而形成逻辑“1”或是逻辑“0”。反相器32B的输出端趋向上述相对状态。两反相器将保持此些稳定输出信号直到开关36再一次导通，例如在本示例中，在时脉信号CLK的下一个上升缘会使开关36导通。

因此，在时脉信号CLK的每一个低位准的区间，每一反相器的输出端会提供一随机二进位值。在本示例中，可从反相器32A的输出端取得此随机二进位值；但本发明不受此举例限制。

任何适合的时脉频率皆可作为时脉信号CLK。在一实施例中，时脉频率在200MHz的等级。此时脉信号不需要很精准，因此简易的时脉产生电路(例如，环式振荡器)即可用于产生上述时脉信号。

在上述背对背连接反相器的短路操作机制中，可使用内置补偿方式对两个反相器的驱动强度之间的不匹配进行补偿。请参阅图1的下方部分。当开关36断路，反相器32A以及32B的状态将取决于NMOS N1的驱动强度(drive_strength(N1))加上PMOS P2的驱动强度(drive_strength(P2))以及NMOS N2的驱动强度(drive_strength(N2))加上NMOS P1的驱动强度(drive_strength(P1))之间竞速，而趋于一致。因此，例如，一阶不匹配(firstorder mismatch)，即NMOS N1的驱动强度(drive_strength(N1))大于NMOS N2的驱动强度(drive_strength(N2))以及PMOS P1的驱动强度(drive_strength(P1))大于PMOS P2的驱动强度(drive_strength(P2))且两者大于的比例相同，是可以被补偿。

因此，对于许多应用，上述RNG装置的随机性已经足够而不需要校正。例如，发明人执行的电脑模拟显示，当反相器32A以及32B的驱动强度之间有5％不匹配时、及/或每一反相器的PMOS场效应晶体管与NMOS场效应晶体管的驱动强度有50％不匹配时，RNG装置仍可有高随机性。在上述模拟中，标称(nominal)电压位准假定为VDD＝1.2V，注入的噪声位准为±25mV。然而，必要时，可增加额外的校正电路，如图7所示。

每个时脉周期产生的随机二进位值序列DO提供给后处理电路28。在图1所示的实施例，后处理电路28包含一D型正反器(D-FF)40，其具有一输入端(D)、一输出端(Q)以及一反相输出端

反相输出端

短路连接输入端D。随机二进位值序列DO施加至上述D-FF的时脉输入端(CP)。使用一低于DO信号的取样率的频率(例如，DO信号的取样率的1/4、1/16或是其他任何比例)对D-FF 40的输出端Q上的信号进行取样，以此方式，D-FF 40可累加上述随机二进位值，藉此提升所产生的随机乱数列的随机性。输出端Q作为电路28的输出端，其从整体上来看也是RNG 20的输出端。

在一些实施例中，逻辑电路施加噪声至时脉信号CLK，其用于切换开关36，例如，施加噪声至实现此开关的FET的栅极。因此，噪声可通过栅极藉由电容性耦合(例如开关36的栅极与其他接脚之间的电容性耦合)而传送到反相器。此外，受到时脉信号上的噪声影响，此开关导通以及断路的时序并没有完美的周期性，而是包含一些时间扰动(time jitter)。此影响有助于提高输出随机位的随机程度，也使上述电路对于周遭元件的资料变化较不敏感。

此外，除了把噪声施加在栅极上的时脉信号，也可使用施加噪声至开关36的其他形式。在一示例性实施例，环式振荡器，其包含连接成一环的奇数个反相器级，可用于产生此噪声。环式振荡器的每一反相器级可电性耦接，例如经由电阻、电容器或其他元件连接，至与反相器32A、32B或是开关36连接的网路，以提供上述的噪声并造成相对于反相器32A以及32B的转态电压的位准上非常高的噪声程度。此外，噪声不一定需要施加至开关36，或是经过开关36施加。例如，噪声可直接施加上述反相器。噪声亦可来自电源供应线、来自基板或是来自其他源极。

在一些实施例中，反相器32A以及32B可为高临界电压(high-threshold-voltage,HVT)反相器，藉以降低在亚稳态中的漏电流。在一些实施例中，开关36可包含一强临界电压(low-threshold-voltage,LVT)NMOS，藉以提高切换速度。

另一增进随机性的机制

图2A与图2B是根据本发明的其他实施例示意绘示具有另一后处理机制的RNG的方块图。在图2A中，异或门44以及一可选的延迟元件48可执行后处理。在图2B中，异或门56以及D型正反器52执行后处理。D型正反器52由时脉信号提供时脉，而异或门56设置在D型正反器52的回授回圈内。

通常会适当设定开关36以及时脉线延迟，以使D型正反器52能取样反相器32B的输出端的双稳态信号与D型正反器52的前一输出信号的反相信号进行XOR运算的结果。应注意的是反相器32B的输出端的双稳态信号也可以与D型正反器52的前一输出信号的非反相信号进行XOR运算、或是执行更精细的回授机制，类似线性回授位移暂存器(Linear-feedbackshift register,LFSR)。

上述两个后处理机制可用于累加多个随机位值以提高随机性，也可以用于取代图1的后处理电路28。在上述两个后处理机制中，为了提高随机性，输出端DO可用比时脉信号CLK的频率更低的频率进行取样。

图3是根据本发明的一实施例示意绘示整合功能正反器(FF)的RNG的方块图。在此实施例，上述RNG机制与功能正反器60相整合，并可共用一些FF的逻辑门。上述“功能正反器”是指FF的输入端(D)以及输出端(Q)上的信号为主机系统的功能信号。除了反相器32A与32B，开关36以及功能正反器60，上述电路可包含一多工器(MUX)64，其由时脉信号CLK所控制。

上述电路的输出信号Qout显示在图3的下半部，其随着时间而变化。如图所示，每一时脉周期包含一“RNG时段(RNG TIME)”以及“功能时段(FUNC TIME)"。而在RNG时段，由于多工器64选择RNG输出信号，所以Qout的数值为随机的。在功能时段，多工器64选择功能正反器60的输出信号，因此Qout的数值为为功能正反器60的输出信号。也就是说，Qout包含在时间上交错的随机乱数值以及功能输出信号的数值。

例如，图3的电路可用于减缓或防范对主机系统地旁通道攻击(side-channelattack)、差分功率分析(Differential Power Analysis,DPA)攻击。使用多工处理功能资料以及随机资料以防范攻击的其他态样已揭露于美国专利申请案号16/194,342，申请日2018年11月18日，名称为"Mitigation of Side-Channel attack use Small-OverheadRandom pre-charge"，其由本发明的申请人申请，所公开内容通过引用并入本文。

图4A与图4B是根据本发明的实施例示意绘示包含平行XOR运算的RNG级的RNG的方块图。如图所示，每一独立的RNG级与图1的取样电路相似。一异或门可执行两个RNG级的输出信号的异或(XOR)运算，藉以产生随机输出信号DO。在图4A中，一RNG级由时脉CLK控制，而另一RNG级由时脉CLK的反相信号控制，而两个RNG级都是由同相位的时脉信号CLK所控制。

相比于使用单一RNG级的随机性，上述平行XOR运算机制可提高随机程度。图4A与图4B绘示使用两个RNG级(RNG stage)的组态；在其他实施例，上述平行XOR运算机制可包含任何适合数量的RNG级。此外，其他任何适合的RNG级组态(例如，图2A或图2B所示的组态)也可使用XOR运算。对比于图1、图2A与图2B所示的累计机制，平行XOR运算不要求降频取样，但其代价是需要复制多份硬件来实现。

图5A与图5B是根据本发明的实施例示意绘示包含级联RNG级(cascade RNGstage)的RNG的方块图。此些机制提供比使用单一RNG级的随机性有更增强随机性程度的又一方式。

在此些级联机制中，RNG级的输出信号(DO)作为级联电路中下一RNG级的时脉信号(CLK)。如图5A所示，每一独立RNG级与图1的取样电路24相似。在图5B中，每一独立RNG级与图2A的RNG相似。

图5A与图5B绘示的两级联RNG级(two cascaded RNG stages)的示例性组态。在其他实施例，可级联任何适合数量的RNG级。此外，可级联其他任何适合的RNG级组态(例如，图2B的组态)。而在级联机制中，硬件是复制的。另一方面，此实施例不须降频取样，例如，保持原来的时脉频率，便可提升随机性。

图6是根据本发明的另一实施例示意绘示具有增强随机性的RNG 100的方块图。此组态是一用于提高RNG的输出信号的随机程度的技术。

在本示例中，RNG 100包含多个RNG级(RNG stage)102。应注意的是，此实施例可使用任何适合数量的RNG级102。每一RNG级102包含背对背连接的一对反相器、以及一开关。多个RNG级可用任何适合方式连接，以产生RNG 100的输出信号，例如通过XOR运算(例如图4A或图4B所示的机制)或是将每一RNG级102连接至一后处理单元28。每一RNG级102具有一时脉输入端CLK，其信号用于控制上述开关；一“A”输入端，用以接收外部噪声；以及一"DO"输出端，用以输出随机位值。

RNG 100更包含一环式振荡器(ring oscillator,RO)104，其驱动一反相器链(chainof inverters)108。每一RNG级102的"A"输入端耦接，例如通过电容性耦合，至反相器链的所选存取埠(selected tap)。因此，每一RNG级102会接收RO信号的被延迟及/或被反相的复制信号，其作为外部噪声。在其他实施例，RNG 100包含多个RO 104，其通常具有不同频率，每一RO驱动一个反相器链108。除了多个反相器，本实施例也可以使用多个缓冲器(buffer)。

RNG 100亦包含一时脉源(图中标示为CLK)112，其驱动一延迟元件链116。延迟元件链116的每一存取埠(tap)可产生某一时脉相位R。每一RNG级102的“CLK”输入端连接至延迟元件链的一所选存取埠，藉此由所选的时脉相位所控制。

藉由以不同的噪声以及时脉复制信号来驱动多个RNG级时脉以及外部噪声输入，可增强整体RNG输出信号的随机程度。在一些实施例中，“时脉源(CLK)”电路以及“环式振荡器(RO)”电路中的仅一个包含多个存取埠。在一些实施例中，CLK与RO两者彼此非同步。在一些实施例中，当使用多个RO来实现，其频率为非同步。在一些实施例中，RO电路与CLK电路的至少一个可用故意抖动信号(intentional jitter)来实现，例如，使用从LFSR的输出端取得的数字抖动信号。

可选的驱动强度校正

图7是根据本发明的一实施例示意绘示具有驱动强度校正功能的RNG的方块图。在此例中，RNG包含短路的背对背连接反相器32A以及32B，如上先前例子的说明。除此之外，RNG包含一对驱动强度校正电路66，其分别耦接两个反相器。

每一驱动强度校正电路66包含一滤波器68以及一驱动强度控制电路72。滤波器68对反相器的输出端上的电压进行低通滤波。根据滤波后的输出电压，驱动强度控制电路72可调整反相器的驱动强度。此两个驱动强度校正电路66是彼此独立操作。

图7的下方部分显示驱动强度校正电路66的一示例性实施例。在此例中，每一滤波器68包含一电阻电容(RC)滤波器，而每一驱动强度控制电路72包含一晶体管，其用于调整反相器的NMOS的偏压，使得在某一时间，因为RNG取样值的不平衡而使得具有PMOS P1与NMOS N1的反相器的平均输出电压降低，且耦接的电容器C上的电压将会下降，造成NMOS N1的源极接脚与接地之间的电阻值增加，藉此弱化自己驱动逻辑"0"的能力，同时造成具有PMOS P1与NMOS N1的反相器的平均输出电压上升，反之亦然。类似的，上述校正过程也会发生在PMOS P2与NMOS N2的校正过程。

在图7的示例中，反相器32A与32B皆会被校正。在另一实施例中，可以仅一反相器被校正，因此可省略其中一个校正电路66。

图8是根据本发明的另一实施例示意绘示使用位移暂存器76进行驱动强度校正的RNG的方块图。在此校正机制中，位移暂存器76保持一数字字元Q[N-1：0]，其载明一待施加至反相器32A以及32B的NMOS场效应晶体管的校正值。如图8的下半部所示，彼此平行连接的N个晶体管的叠堆耦接至每一反相器的NMOS。每一晶体管的栅极分别由反相器的控制字元的个别位所驱动。控制字元的数值可用于校正一反相器，而此数值的相反值则用于校正另一反相器。在图8的示例中，反相器32A以及32B皆会被校正。在另一实施例中，可仅一个反相器被校正。

当执行驱动强度校正时，例如使用图7或是图8所示的机制，每个校正过程中可调整对驱动强度的控制。

具有自抖动时脉信号的RNG

图9是根据本发明的一实施例示意绘示具有自抖动时脉信号的RNG的方块图。在本实施例中，在RNG内部使用在信号转态时间引入随机抖动的方式，从两反相器的输出信号衍生出用于切换开关36的交变信号(CLK)。

当对一些系统时脉取样，其可能在一些后处理之后，自抖动时脉信号有助于提升输出位DO的随机性。如果系统时脉的频率比时脉信号CLK低很多，则随机性可提升更多。除了使用上述短路的背对背连接反相器的随机性之外，可使用自抖动时脉信号来进一步提升随机程度。

图9的RNG包含背对背连接的反相器32A以及32B、以及一开关36。在此实施例，端点“A"的电压以及端点"B"上的电压(即两个反相器的瞬时输出电压)分别回授至或门80的两个输入端。

与门84的输入端连接或门80的输出端，而与门84的另一输入端接受一致能(ENABLE)信号。与门84是可选的元件，其用于选择性启动以及禁能RNG。上述说明假定致能信号为"1"，因此或门80的输出信号即是与门84的输出信号。与门84的输出信号会被延迟元件88延迟。延迟元件的输出信号作为提供给开关36的时脉信号CLK。延迟元件88为可选元件，在一些实施例中也可省略延迟元件88。

上述电路会产生一交变CLK信号用于切换开关36。如上所述，反相器的输出端"A"与"B"回授连接至或门80的输入端。然而，与传统或门不同的是，只有当或门80的输入端电压接近代表逻辑"1"的电压时，或门80才会把输入信号解释成逻辑"1"。否则，如果输入信号在代表“1”以及“0”的电压之间的电压范围内，或门80会把输入信号解释成逻辑“0”。具体而言，当反相器32A与32B处于亚稳态，则输出端"A"与"B"上的信号输入至或门80都会被解译成逻辑"0"。

例如，在电压0V代表逻辑“0”而电压1.2V代表逻辑“1”。传统的或门会把任何低于0.6V的电压解释成"0"而把任何高于0.6V的电压解释成"1"，而与传统的或门不同的是，本发明的或门80会把高于1V的输入电压解释成逻辑"1"，而把低于1V的输入电压解释成逻辑"0"。此外，可使用其他适合的阈值。通常，此实施例使用的阈值会比代表逻辑"1"与"0"的电压之间的中间电压更接近代表逻辑“1”的电压。

当开关36断路，即时脉信号CLK从逻辑“1”变成˙逻辑“0”，则输出端"A"与"B"的其中的一个上的信号电压会从任意电压转变成代表逻辑“1”的电压，而另一个上的信号电压从转变成代表逻辑“0”的电压。根据开关36断路时输出端"A"与"B"上的实际电压，上述转变的持续时间是随机的。

由于只有当输入端“A”与“B”的电压接近代表逻辑“1”的电压(而非代表逻辑“1”与逻辑"0"的电压之间的中间值)时，或门80才会把输入端“A”与“B”的电压解释成逻辑“1”，从开关36开始断路到或门80输出逻辑“1”的时间是随机的。此时，经过与门84以及延迟元件88的额外(可选的)延迟处理后，时脉信号CLK会变为逻辑"1"而开关36导通。

当开关36导通，端点"A"与"B"(即两个反相器的输出端)上的电压变为亚稳态。或门80会把此些电压解释成逻辑“0”并输出逻辑“0”。经过与门84以及延迟元件88的额外(可选的)延迟处理后，时脉信号CLK会变为逻辑“0”而开关36断路。持续上述流程，则从上述内容可看出开关36会以随机时序抖动的频率切换。

通常，或门80会设计成当开关36导通而使反相器32A与32B短路时，或门的两个输入信号(反相器的间歇亚稳态输出信号)会被解释成"0"而或门的输出信号会稳定在逻辑“0”。或门通常会采用间歇数值不会造成过高的漏电流的方式来实现。如下说明，延迟元件(DLY)88的延迟可设计成有不同的上升时间延迟以及下降时间延迟。具体而言，上述延迟可设计成当开关36导通时端点"A"与"B"会处于亚稳态。

图9的下方部分是根据本发明的一实施例显示符合上述需求的或门80的示例性实施例。在此例中，使用一对"强(STRONG)"PMOS场效应晶体管92以及一对"弱(WEAK)"NMOS场效应晶体管96来实现上述或门。在以下内容，用语“弱晶体管”表示晶体管需要有大栅极电压(gate voltage)才能导通，以使输入信号被解译成逻辑"1"；反之亦然。

“弱”NMOS可包含，例如，具有大的通道长度L及/或小的通道宽度W的高临界电压(HVT)晶体管。同样地，

“强”PMOS可包含，例如，具有小的通道长度L及/或大的通道宽度W的低临界电压(LVT)晶体管。此外，额外的串接元件，例如电阻、晶体管、二极管或其他元件，可插置在每一NMOS元件96的源极以及接地端之间。上述实现方式可藉由NMOS元件96弱化对逻辑“1”的辨识能力。只有当输入端"A"与"B"的输入信号都接近代表逻辑“1”的电压时，此组态才会使栅极80的输出信号变成逻辑"1"。

在图9的示例中，交变信号CLK可使用非传统的或门从端点“A”与“B”上的电压得出，如上所述。在一实施例中，或门可用具有类似特性的与非门(NAND gate)取代。

上述回授路径，其从端点"A"与"B"，通过或门80、与门84(如果有使用)、延迟元件88(如果有使用)，到开关36的栅极，应要足够长以让端点"A"与"B"上的电压在开关36导通与断路时能稳定。在一些实施例中，不同的延迟可施加在导通的开关36(时脉信号CLK从逻辑"0"变成"1")以及断路的开关36(时脉信号CLK从逻辑"1"变成"0")上。非对称的延迟可助于开关在导通以及断路时电压稳定，而不须降低周期时间(位元率)。

图10是根据本发明的再一实施例示意绘示另一具有自抖动时脉信号的RNG的方块图。在此实施例，RNG的一些元件，即反相器32A以及32B、开关36、延迟元件88以及与门84，是与图9的对应元件相似。然而，在此实施例中，不使用图9的或门80，而是RNG包含反相器100与104、以及一反异或门108(其为或非NOR、或是等效于XOR门加上NOT门)。反相器100与104的输入端皆连接端点"A"；或者，两个输入端也可皆连接端点"B"。

在图10的实施例中，使用一强PMOS以及一弱NMOS来实现反相器100。另一方面，使用一弱PMOS以及一强NMOS来实现反相器104。当反相器32A与32B处于双稳态，反相器100与104的输出信号(例如反异或门108的输入信号)处于相同逻辑状态，逻辑"1"或逻辑"0"。因此，反异或门108的输出信号可为逻辑"1"。当反相器32A与32B处于亚稳态时，反相器100与104的输出信号(例如反异或门108的输入信号)将会处于相对的逻辑状态，亦即，一个信号在逻辑"1"而另一个信号在逻辑"0"。因此，反异或门108的输出信号将会是逻辑"0"。

从上述说明内容可看出，反相器100与104、以及反异或门108的操作逻辑上等效于图9的或门80。而两者的差异在于，在图10中，反相器32A与32B的仅一个的输出信号(例如，只有端点"A"或"B"上的信号)有用于产生自抖动时脉。

此外，本发明可使用其他从反相器32A及/或反相器32B的输出信号产生出自抖动交变信号CLK的任何适合电路。

其他实施例以及变化型

为了清楚绘示本发明的概念，图1、图2A、图2B、图3、图4A、图4B、图5A、图5B、以及图6至图10所示的RNG组态仅是示例性组态。在其他实施例，可使用其他任何适合的组态。在上述图式以及其他实施例中反相器32A与32B、以及开关36之外的电路元件在本文中共同称之为"逻辑电路"。在其他可能的功能中，逻辑电路用以交替地导通以及断路(例如，使用一时脉信号)上述开关，并从反相器输出多个随机值。在一些实施例中，如图9与图10中所示，逻辑电路产生用于切换开关的交变信号。逻辑电路的其他功能可包含各种后处理功能，例如，用于增强随机性的后处理。

在各种实施例中，上述揭露的RNG可使用任何适合硬件来实现，例如使用一个或多个离散元件、一个或多个特殊应用集成电路(ASIC)、及/或一个或多个现场可程式逻辑门阵列(FPGA)。

虽然本发明以前述的实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的专利保护范围须视权利要求所界定者为准。

Claims (22)

1.一种随机乱数产生电子电路，其特征在于，包含：

一第一反相器，具有一第一输入端以及一第一输出端，以及一第二反相器，具有一第二输入端以及一第二输出端，其中该第一输出端连接至该第二输入端，以及该第二输出端连接至该第一输入端；

一开关，当该开关导通时，该第一输出端与该第一输入端短路且该第二输出端与该第二输入端短路，以设定该第一反相器及该第二反相器为一亚稳态，以及当该开关断路时，该第一反相器及该第二反相器解除该亚稳态而进入一随机双稳态；以及

一逻辑电路，用以交替地导通以及断路该开关，并在该随机双稳态时，从使该第一反相器及该第二反相器的至少其中的一个输出多个随机值。

2.如权利要求1所述的随机乱数产生电子电路，其特征在于，该逻辑电路用以对该开关施加一时脉信号，以交替地导通以及断路该开关。

3.如权利要求1所述的随机乱数产生电子电路，其特征在于，该逻辑电路用以施加一噪声信号至该开关。

4.如权利要求1所述的随机乱数产生电子电路，其特征在于，该逻辑电路累加该多个随机值，以提高该多个随机值的随机性。

5.如权利要求1所述的随机乱数产生电子电路，其特征在于，更包含：

一功能正反器，用以接收一功能输入信号以及输出一功能输出信号；以及

一多工器，用以产生一输出信号，在该输出信号中该多个随机值与该功能输出信号的值在时间上交错。

6.如权利要求1所述的随机乱数产生电子电路，其特征在于，该开关、该第一反相器及该第二反相器形成一RNG级，该随机乱数产生电子电路包含至少一额外RNG级，该至少一额外RNG级包含一开关以及一对反相器，其中该逻辑电路对该RNG级以及该额外RNG级的输出信号进行XOR运算，以提高该多个随机值的随机性。

7.如权利要求1所述的随机乱数产生电子电路，其特征在于，该开关以及该第一反相器及该第二反相器形成一RNG级，该随机乱数产生电子电路更包含至少一额外RNG级，该至少一额外RNG级包含一开关以及一对反相器，其中该逻辑电路根据该额外RNG级产生的该多个随机值，交替地导通以及断路该RNG级的该开关。

8.如权利要求1所述的随机乱数产生电子电路，其特征在于，该开关、该第一反相器及该第二反相器形成一RNG级，该随机乱数产生电子电路包含至少一额外RNG级，该至少一额外RNG级包含一开关以及一对反相器，其中该逻辑电路包含：

一振荡器，用以产生一噪声信号；以及

一反相器级链或是缓冲器级链，包含多个反相器或缓冲器级，并由该噪声信号驱动，其中该多个反相器级或是暂存器级的输出信号作为一外部噪声而施加至该RNG级以及该至少一额外RNG级。

9.如权利要求1所述的随机乱数产生电子电路，其特征在于，该开关、该第一反相器及该第二反相器形成一RNG级，该随机乱数产生电子电路包含至少一额外RNG级，该至少一额外RNG级包含一开关以及一对反相器，其中该逻辑电路包含一延迟元件链，其包含多个延迟元件并用以产生一时脉信号的复制信号，其中该多个延迟元件的输出信号施加至该RNG级的该开关以及该至少一额外RNG级的该开关。

10.如权利要求1所述的随机乱数产生电子电路，其特征在于，该逻辑电路根据该第一反相器及该第二反相器的该第一输出信号及该第二输出信号，衍生出一自抖动时脉信号，并使用该自抖动时脉信号以交替地导通以及断路该开关。

11.如权利要求10所述的随机乱数产生电子电路，其特征在于，该逻辑电路藉由以下操作以衍生出该自抖动时脉信号：

当该第一反相器的该输出信号与该第二反相器的该输出信号的至少其中的一信号与代表一第一逻辑值的电压相比小于一预先定义距离时，将该自抖动时脉信号设定成该第一逻辑值；以及

当该第一反相器的该输出信号与该第二反相器的该输出信号与代表该第一逻辑值的电压相比皆大于该预先定义距离时，将该自抖动时脉信号设定成一第二逻辑值。

12.一种随机乱数产生方法，其特征在于，包含：

操作一具有一第一输入端以及一第一输出端的第一反相器、以及一具有一第二输入端以及一第二输出端的第二反相器，其中该第一输出端连接至该第二输入端，以及该第二输出端连接至该第一输入端；

交替地导通以及断路一开关，当该开关导通时，该第一输出端与该第一输入端短路且该第二输出端与该第二输入端短路，以设定该第一反相器及该第二反相器为一亚稳态，以及当该开关断路时，该第一反相器及该第二反相器解除该亚稳态而进入一随机双稳态；以及

在该随机双稳态时，从该第一反相器及该第二反相器的至少其中的一个输出多个随机值。

13.如权利要求12所述的随机乱数产生方法，其特征在于，交替导通断路该开关的步骤更包含：对该开关施加一时脉信号。

14.如权利要求12所述的随机乱数产生方法，其特征在于，更包含施加一噪声信号至该开关。

15.如权利要求12所述的随机乱数产生方法，其特征在于，更包含累加该多个随机值，以提高所输出的该多个随机值的随机性。

16.如权利要求12所述的随机乱数产生方法，其特征在于，更包含：

使用一功能正反器以接收一功能输入信号以及输出一功能输出信号；以及

使用一多工器以产生一输出信号，在该输出信号中该多个随机值与该功能输出信号的数值在时间上交错。

17.如权利要求12所述的随机乱数产生方法，其特征在于，该开关、该第一反相器及该第二反相器形成一RNG级，该随机乱数产生方法包含:对RNG级以及一额外RNG级的输出信号分别进行XOR运算，以提高该多个随机值的随机性，其中该至少一额外RNG级包含一开关以及一对反相器。

18.如权利要求12所述的随机乱数产生方法，其特征在于，该开关、该第一反相器及该第二反相器形成一RNG级，该随机乱数产生方法更包含:根据一额外RNG级产生的多个随机值，交替地导通以及断路该RNG级的该开关，其中该额外RNG级包含一开关以及一对反相器。

19.如权利要求12所述的随机乱数产生方法，其特征在于，该开关、该第一反相器及该第二反相器形成一RNG级，该随机乱数产生方法包含:产生一噪声信号，使用该噪声信号驱动一反相器级链或是缓冲器级链，将该反相器级链或是缓冲器级链的多个反相器级或是多个暂存器级的输出信号作为一外部噪声而施加至该RNG级以及至少一额外RNG级，其中该至少一额外RNG级包含一开关以及一对反相器。

20.如权利要求12所述的随机乱数产生方法，其特征在于，该开关、该第一反相器及该第二反相器形成一RNG级，该随机乱数产生方法包含:使用一延迟元件链以产生一时脉信号的复制信号，将该延迟元件链的多个延迟元件的输出信号施加至该RNG级的该开关以及至少一额外RNG级的开关，其中该至少一额外RNG级包含一开关以及一对反相器。

21.如权利要求12所述的随机乱数产生方法，其特征在于，交替地导通以及断路该开关的步骤包含:根据该第一反相器及该第二反相器的该第一输出信号及该第二输出信号，衍生一自抖动时脉信号，并使用该自抖动时脉信号以交替地导通以及断路该开关。

22.如权利要求21所述的随机乱数产生方法，其特征在于，衍生该自抖动时脉信号的步骤包含：

当该第一反相器的该输出信号与该第二反相器的该输出信号的至少其中的一信号与代表一第一逻辑值的电压相比小于一预先定义距离时，将该自抖动时脉信号设定成该第一逻辑值；以及

当该第一反相器的该输出信号与该第二反相器的该输出信号与代表该第一逻辑值的电压相比皆大于该预先定义距离时，将该自抖动时脉信号设定成一第二逻辑值。

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