JP3467446B2 - デジタル位相制御回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所定の周波数を持
つリファレンスクロック信号を入力し、前記リファレン
スクロック信号に対し所定の遅延差（分解能）単位で位
相を制御された少なくとも１つ以上のクロック信号を出
力するデジタル位相制御回路に関するものである。

【０００２】

【従来の技術】従来、所定の周波数を持つリファレンス
クロック信号を入力し、前記リファレンスクロック信号
に対し所定の遅延差（分解能）単位で位相を制御された
少なくとも１つ以上のクロック信号を出力するデジタル
位相制御回路は、例えば図４に示す従来の一例のデジタ
ル位相制御回路１００のように構成される。この従来例
のデジタル位相制御回路１００は、１０段の差動バッフ
ァＧ１〜Ｇ１０で構成された電圧制御遅延線（Voltage
Control Deley Line）ＶＣＤＬ１を含む遅延ロックルー
プ（Deley Locked Loop）ＤＬＬ１に、４つの入力端子
を持つ入力用の選択回路（セレクタ：Selector）Ｓ１が
接続され、さらに、各差動バッファＧ１〜Ｇ１０の出力
に出力用の選択回路Ｓ２が接続されて構成される。遅延
ロックループＤＬＬ１は、電圧制御遅延線ＶＣＤＬ１
と、位相比較器（PhaseDetector）ＰＤ１と、チャージ
ポンプ（Charge Pump）ＣＰ１と、ロウパスフィルタ（L
ow Pass Filter）ＬＰＦ１とから構成される。以下にこ
の従来のデジタル位相制御回路の構成・動作につき数値
を挙げて説明する。

【０００３】選択回路Ｓ１の４つの入力端子ＩＮには、
それぞれ325.5ＭＨz（周期3200ｐｓ）のクロック信号Ｃ
ＬＫ１〜４（リファレンスクロック）が800psの位相差
を持って、計４相供給される。すなわち、相対的に半周
期の位相差（1600ps）を持つ２つのクロック信号ＣＬＫ
１、ＣＬＫ３が１対の差動を成し、同様に相対的に半周
期の位相差（1600ps）を持つ他の２つのクロック信号Ｃ
ＬＫ２、ＣＬＫ４が１対の差動を成す。このクロック信
号ＣＬＫ１〜４は、例えば図示しないフェイズロックル
ープ(Phase Locked Loop)で、４つのクロック信号ＣＬ
Ｋ１〜４の周波数とそれぞれの位相差（800ps）が同一
になるように予め制御されて入力端子ＩＮに供給される
ものである。

【０００４】選択回路Ｓ１は複数の入力端子ＩＮから一
対の差動を選択して取り出すものである。すなわち、選
択回路Ｓ１は、差動クロック信号ＣＬＫ１−３、ＣＬＫ
３−１、ＣＬＫ２−４、ＣＬＫ４−２の４通りうちから
一対の差動クロック信号を選択して電圧制御遅延線ＶＣ
ＤＬ１及び位相比較器ＰＤ１に出力する。差動クロック
信号ＣＬＫ１−３が選択された場合、２つの出力端子Ｏ
ＵＴの何れか一方にクロック信号ＣＬＫ１が出力され、
他方にクロック信号ＣＬＫ３が出力される。差動クロッ
ク信号ＣＬＫ３−１、ＣＬＫ２−４又はＣＬＫ４−２が
選択された場合も同様である。但し、差動クロック信号
ＣＬＫ１−３が選択された場合と、差動クロック信号Ｃ
ＬＫ３−１が選択された場合とでは、クロック信号ＣＬ
Ｋ１、ＣＬＫ３が出力される出力端子ＯＵＴは逆とな
る。差動クロック信号ＣＬＫ２−４と差動クロック信号
ＣＬＫ４−２との関係も同様である。

【０００５】電圧制御遅延線ＶＣＤＬ１に構成される１
０段の差動バッファＧ１〜Ｇ１０はそれぞれ160psの伝
搬遅延時間を持ち、遅延ロックループＤＬＬ１の帰還制
御によって遅延時間が一定になるように制御されてい
る。遅延ロックループＤＬＬ１の帰還制御は次のように
行われる。差動バッファＧ１０からは、全バッファＧ１
〜Ｇ１０の総合遅延を有するクロック信号が出力され
る。例えば、選択回路Ｓ１で差動クロック信号ＣＬＫ１
−３が選択された場合、位相比較器ＰＤ１は、電圧制御
遅延線ＶＣＤＬ１を通過し全バッファＧ１〜Ｇ１０の総
合遅延を有するクロック信号ＣＬＫ１、ＣＬＫ３を受け
るとともに、電圧制御遅延線ＶＣＤＬ１を介さず直接ク
ロック信号ＣＬＫ１、ＣＬＫ３（リファレンスクロッ
ク）を受ける。その上で、位相比較器ＰＤ１は、総合遅
延を有するクロック信号ＣＬＫ１と電圧制御遅延線ＶＣ
ＤＬ１通過前のクロック信号ＣＬＫ３（リファレンスク
ロック）とを位相比較し、また、総合遅延を有するクロ
ック信号ＣＬＫ３と電圧制御遅延線ＶＣＤＬ１通過前の
クロック信号ＣＬＫ１（リファレンスクロック）とを位
相比較し位相誤差を検出する。位相比較器ＰＤ１は、総
合遅延を有するクロック信号ＣＬＫ１（ＣＬＫ３）の位
相が電圧制御遅延線ＶＣＤＬ１通過前のクロック信号Ｃ
ＬＫ３（ＣＬＫ１）の位相より遅れていればＵＰ信号
を、進んでいればＤＯＷＮ信号をチャージポンプＣＰ１
に出力する。選択回路Ｓ１で差動クロック信号ＣＬＫ３
−１、ＣＬＫ２−４又はＣＬＫ４−２が選択された場合
も同様に動作する。チャージポンプＣＰ１＋ロウパスフ
ィルタＬＰＦ１は、位相比較器ＰＤ１からの信号により
各バッファを160psの伝搬遅延時間を保つように制御信
号を生成し各差動バッファＧ１〜Ｇ１０へ送り出す。こ
のような帰還制御により、電圧制御遅延線ＶＣＤＬ１内
の１０段のバッファの遅延時間が一定に保たれている。
すなわち電圧制御遅延線ＶＣＤＬ１は、160ps×１０段
＝1600psの周期が常に補償される。

【０００６】選択回路Ｓ１、Ｓ２の選択の組み合わせに
より、出力端子ＯＵＴからはリファレンスクロックに対
し分解能160psを持つクロック信号が出力される。例え
ば、基準状態として選択回路Ｓ２によって差動バッファ
Ｇ５が選択されていると仮定する。この時の遅延ロック
ループＤＬＬ１の出力遅延は選択回路Ｓ１、Ｓ２の遅延
を無視すると、160ps×５段＝800psの遅延時間になる。
この基準状態に対し、選択回路Ｓ２によって差動バッフ
ァＧ６が選択されると、遅延は160ps×６段＝960psにな
る。すなわち基準状態の総合遅延に対し、160psの分解
能で遅延（位相）が遅れたことになる。さらにクロック
信号の位相を遅れさせる場合は、選択回路Ｓ２によって
遅延ロックループＤＬＬ１内の番号のより大きい差動バ
ッファを選択することで実現できる。反対にクロック信
号の位相を進めさせる場合は、選択回路Ｓ２によって遅
延ロックループＤＬＬ１内の番号のより小さいバッファ
を選択することで実現できる。このように、従来例のデ
ジタル位相制御回路１００においては、遅延（位相）分
解能は電圧制御遅延線ＶＣＤＬ１内のバッファの伝搬遅
延時間（160ps）と一致する。すなわち、分解能はバッ
ファの伝搬遅延時間で決定される。

【０００７】

【発明が解決しようとする課題】しかし以上の従来技術
によっても以下のような問題があった。分解能はバッフ
ァの伝搬遅延時間で決定されるので、微少分解能を得る
ためには、差動バッファの伝搬遅延時間を小さくする
（高速化する）必要がある。しかし、バッファの遅延時
間には限界があり、現在では５０ps以下の伝搬遅延時間
を持つバッファを構成することは技術的に極めて困難で
ある。したがって、バッファの伝搬遅延時間より微少の
分解能を得ることができないという問題がある。2.5Gbp
sの高速データのクロックリカバリに必要な位相制御量
は40〜50ps程度であるため、データ通信の高速化が望ま
れる今日において、５０ps以下の微少の分解能で位相を
制御可能なデジタル位相制御回路を構成することは重要
である。また、電圧制御遅延線ＶＣＤＬ１内の全バッフ
ァの遅延の合計が、入力されているリファレンスクロッ
クの半周期分の遅延（1600ps）に一致するように遅延ロ
ックループＤＬＬ１によって帰還制御しているため、分
解能を小さくする分、バッファ数を多く挿入しなければ
ならない。例えば、分解能を４分の１にするには、バッ
ファ数を４倍にしなければならない。したがって、バッ
ファの高速化のための回路電流の増加のみならず、バッ
ファ数の追加による回路電流の追加によって消費電力が
増加するとともに、バッファ数の追加によって回路占有
面積が大きくなるという問題がある。

【０００８】一方、特開平０９−１８３０４号、特開平
０９−１８３０５号には、分解能を自由に設定し、製
造、温度のばらつきを補償することを課題とする遅延回
路が開示されている。これは、互いに異なる遅延時間を
持つ複数のパスから1本を選択することで遅延時間を切
り替えるパス切り替え方式の遅延回路についてのもので
ある。この遅延回路によれば、第一の遅延時間補償部が
制御する可変遅延ゲートの遅延時間と第二の遅延時間補
償部が制御する可変遅延ゲートの遅延時間との時間差が
つくる分解能は任意に設定できるとされている。また、
遅延時間生成回路とパスが互いに近接して配置されてい
るため、分解能のばらつきは同程度となるとされてい
る。

【０００９】しかし、このパス切り替え方式の遅延回路
では、分解能を上げるために、セレクタの段数と、各段
のバッファ数を増やさなければない点で問題である。し
たがって、このパス切り替え方式の遅延回路では、消費
電力の増加とバッファ数の追加による回路占有面積の増
大という問題を解決することはできない。特に、セレク
タ数の増加は、セレクタ切換の際、それぞれの切換タイ
ミングがずれることによる弊害を防止する必要性が生じ
る点でも問題となる。また、このパス切り替え方式の遅
延回路では、遅延時間を制御する第一及び第二の遅延時
間補償部は、遅延ロックループにより帰還制御されて分
解能が補償されているものの、実際にクロック信号を遅
延させる遅延処理部（遅延時間生成回路）は、遅延ロッ
クループにより帰還制御されず、第一及び第二の遅延時
間補償部から遅延制御信号を受けているのみである。し
たがって、遅延時間補償部と遅延処理部とが離れて、遅
延制御信号を伝搬する帰還系が長くなると、制御信号の
電圧低下等によりバッファの位置によって分解能（遅延
時間）のバラツキが生じるという問題がある。さらに、
このパス切り替え方式の遅延回路では、分解能を変更す
るためには、セレクタの他に、位相比較のためのクロッ
ク周波数を変更しなければならない。具体的には、特開
平９−１８３０４においてはＰＬＬ、特開平９−１８３
０５においてはシンセサイザにより基準クロックの周波
数を変更する。すなわち、このパス切り替え方式の遅延
回路は、アナログ回路であり、同じ回路内に２つの異な
る周波数クロックを生じることとなり、悪質な共振等の
発生が懸念されるとともに、一定の周波数の機器に適用
することができないという問題がある。

【００１０】本発明は以上の従来技術における問題に鑑
みてなされたものであって、入力された所定周波数のリ
ファレンスクロック信号に対して、位相が所定の分解能
で制御された１又は２以上のクロック信号を出力するデ
ジタル位相制御回路において、バッファの伝搬遅延時間
より微少の分解能を得ることができ、消費電力の増加及
び回路専有面積の増加が最小限に抑えられた省電力・小
面積型の高分解能デジタル位相制御回路を提供すること
を課題とする。また、選択回路（セレクタ）の数が最小
限に抑えられ、複数の選択回路の切換タイミングがずれ
ることによる弊害を低減することのできるデジタル位相
制御回路を提供することを課題とする。さらに、一定の
周波数の下で動作して信頼性が良く、バラツキのない精
度の良い分解能（遅延時間）でクロック信号を連続的に
制御することのできるデジタル位相制御回路を提供する
ことを課題とする。

【００１１】

【課題を解決するための手段】前記課題を解決する本出
願第１の発明は、入力された所定周波数のリファレンス
クロック信号に対して、位相が所定の分解能で制御され
た１又は２以上のクロック信号を出力するデジタル位相
制御回路において、それぞれ異なる伝搬遅延時間を有す
る遅延バッファを２種以上各種所定数備え、前記位相が
制御されたクロック信号を出力するために直列に接続さ
れる遅延バッファの段数は、前記遅延バッファの種類ご
とに独立に設定可能とされ、前記遅延バッファの種類ご
との段数を変更することにより、前記クロック信号の総
合遅延時間を前記遅延バッファの伝搬遅延時間より微少
な単位で変化させて前記クロック信号の位相を制御する
ことを特徴とするデジタル位相制御回路である。

【００１２】ここで、遅延バッファの種類が異なるとい
えば、その伝搬遅延時間が異なることを意味する。クロ
ック信号を通過させる遅延バッファの種類ごとの数に
は、０が含まれる場合があるとする。

【００１３】したがって本出願第１の発明のデジタル位
相制御回路によれば、それぞれ異なる伝搬遅延時間を有
する遅延バッファを２種以上各種所定数備え、前記位相
が制御されたクロック信号を出力するために直列に接続
される遅延バッファの段数は、前記遅延バッファの種類
ごとに独立に設定可能とされ、前記遅延バッファの種類
ごとの段数を変更することにより前記クロック信号の総
合遅延時間を前記遅延バッファの伝搬遅延時間より微少
な単位で変化させて前記クロック信号の位相を制御する
ので、分解能が遅延バッファの遅延時間よりも小さくな
るという利点がある。これにより、遅延バッファの限界
の微少遅延時間よりさらに小さい分解能を得ることがで
きるという利点がある。また、分解能を小さくするため
に遅延バッファの遅延時間を小さくする（高速化する）
必要はないので、分解能を小さくするために遅延バッフ
ァの数が増加してしまうという不利益はない。その結果
として、遅延バッファの高速化に伴う消費電力の増加及
び遅延バッファの数の増加に伴う消費電力の増加がとも
に防がれ、かつ、遅延バッファの数の増加に伴う回路専
有面積の増加が防がれ、省電力・小面積型の高分解能デ
ジタル位相制御回路を得ることができるという利点があ
る。また、分解能を小さくするために遅延バッファの遅
延時間を小さくする（高速化する）必要がないので、高
速化のために高度な設計や高性能プロセスが必要となら
ない。そのため、設計負担、プロセス負担を増大させる
ことなく高分解能デジタル位相制御回路を構成すること
ができるという利点がある。また、一定の周波数の下で
動作して信頼性が良く、バラツキのない精度の良い分解
能（遅延時間）でクロック信号を連続的に制御すること
が可能であるという利点がある。

【００１４】また本出願第２の発明は、本出願第１の発
明のデジタル位相制御回路において、第一種の伝搬遅延
時間を有する遅延バッファを複数段連接してなり、リフ
ァレンスクロック信号が入力される第一の電圧制御遅延
線と、第二種の伝搬遅延時間を有する遅延バッファを複
数段連接してなる第二の電圧制御遅延線と、第一の電圧
制御遅延線の何れかの段からクロック信号を取り出し、
かかる取り出したクロック信号を第二の電圧制御遅延線
の一段目に出力する選択回路と、第二の電圧制御遅延線
の何れかの段からクロック信号を取り出して出力する選
択回路とを備えることを特徴とする。

【００１５】また本出願第３の発明は、入力された所定
周波数のリファレンスクロック信号に対して、位相が所
定の分解能で制御された１又は２以上のクロック信号を
出力するデジタル位相制御回路において、第一種の伝搬
遅延時間を有する遅延バッファを複数段連接してなり、
リファレンスクロック信号が入力される第一の電圧制御
遅延線と、第二種の伝搬遅延時間を有する遅延バッファ
を複数段連接してなる第二の電圧制御遅延線と、第一の
電圧制御遅延線の何れかの段からクロック信号を取り出
し、かかる取り出したクロック信号を第二の電圧制御遅
延線の一段目に出力する選択回路と、第二の電圧制御遅
延線の何れかの段からクロック信号を取り出して出力す
る選択回路とを備え、第一の電圧制御遅延線及び第二の
電圧制御遅延線が、遅延ロックループにより帰還制御さ
れ、第一種の伝搬遅延時間と第二種の伝搬遅延時間との
時間差が、第一種の伝搬遅延時間及び第二種の伝搬遅延
時間のいずれよりも小さく設定され、第一種の伝搬遅延
時間と第二種の伝搬遅延時間との時間差を前記分解能と
してクロック信号の位相を制御することを特徴とするデ
ジタル位相制御回路である。

【００１６】したがって本出願第３の発明のデジタル位
相制御回路によれば、第一種の伝搬遅延時間と第二種の
伝搬遅延時間との時間差が、第一種の伝搬遅延時間及び
第二種の伝搬遅延時間のいずれよりも小さく設定され、
第一種の伝搬遅延時間と第二種の伝搬遅延時間との時間
差を前記分解能としてクロック信号の位相を制御するの
で、分解能が遅延バッファの遅延時間よりも小さくなる
という利点がある。これにより、遅延バッファの限界の
微少遅延時間よりさらに小さい分解能を得ることができ
るという利点がある。また、分解能を小さくするために
遅延バッファの遅延時間を小さくする（高速化する）必
要はないので、分解能を小さくするために遅延バッファ
の数が増加してしまうという不利益はない。その結果と
して、遅延バッファの高速化に伴う消費電力の増加及び
遅延バッファの数の増加に伴う消費電力の増加がともに
防がれ、かつ、遅延バッファの数の増加に伴う回路専有
面積の増加が防がれ、省電力・小面積型の高分解能デジ
タル位相制御回路を得ることができるという利点があ
る。また、分解能を小さくするために遅延バッファの遅
延時間を小さくする（高速化する）必要がないので、高
速化のために高度な設計や高性能プロセスが必要となら
ない。そのため、設計負担、プロセス負担を増大させる
ことなく高分解能デジタル位相制御回路を構成すること
ができるという利点がある。さらに、選択回路（セレク
タ）の数が最小限に抑えられ、複数の選択回路の切換タ
イミングがずれることによる弊害を低減することができ
るという利点がある。また、一定の周波数の下で動作し
て信頼性が良く、バラツキのない精度の良い分解能（遅
延時間）でクロック信号を連続的に制御することが可能
であるという利点がある。

【００１７】また本出願第４の発明は、本出願第１の発
明のデジタル位相制御回路において、第一種の伝搬遅延
時間を有する遅延バッファをｈ段連接してなり、リファ
レンスクロック信号が入力される第一の電圧制御遅延線
と、第一の電圧制御遅延線のｉ段の出力にそれぞれ接続
し、第二種の伝搬遅延時間を有する遅延バッファをｊ段
連接してなるｉ本の第二の電圧制御遅延線と、第二種の
伝搬遅延時間を有する遅延バッファをｋ段連接してなる
第三の電圧制御遅延線と、第一の電圧制御遅延線及び第
二の電圧制御遅延線の何れかの段からクロック信号を取
り出し、かかる取り出したクロック信号を第三の電圧制
御遅延線の一段目に出力する選択回路とを備えることを
特徴とする。

【００１８】また本出願第５の発明は、入力された所定
周波数のリファレンスクロック信号に対して、位相が所
定の分解能で制御された１又は２以上のクロック信号を
出力するデジタル位相制御回路において、第一種の伝搬
遅延時間を有する遅延バッファをｈ段連接してなり、リ
ファレンスクロック信号が入力される第一の電圧制御遅
延線と、第一の電圧制御遅延線のｉ段の出力にそれぞれ
接続し、第二種の伝搬遅延時間を有する遅延バッファを
ｊ段連接してなるｉ本の第二の電圧制御遅延線と、第二
種の伝搬遅延時間を有する遅延バッファをｋ段連接して
なる第三の電圧制御遅延線と、第一の電圧制御遅延線及
び第二の電圧制御遅延線の何れかの段からクロック信号
を取り出し、かかる取り出したクロック信号を第三の電
圧制御遅延線の一段目に出力する選択回路とを備え、第
一の電圧制御遅延線及び第三の電圧制御遅延線がそれぞ
れ遅延ロックループにより帰還制御され、各第二の電圧
制御遅延線の各遅延バッファには、第三の電圧制御遅延
線を帰還制御する遅延ロックループにより生成される分
解能を維持するための遅延制御電圧又は電流が供給さ
れ、第一種の伝搬遅延時間と第二種の伝搬遅延時間との
時間差が、第一種の伝搬遅延時間及び第二種の伝搬遅延
時間のいずれよりも小さく設定され、第一種の伝搬遅延
時間と第二種の伝搬遅延時間との時間差を前記分解能と
してクロック信号の位相を制御することを特徴とするデ
ジタル位相制御回路である。但し、ｈ、ｉ、ｊ、ｋは自
然数であり、ｈ、ｉについてはｈ≧（ｉ−１）の関係を
有する。

【００１９】したがって本出願第５の発明のデジタル位
相制御回路によれば、第一種の伝搬遅延時間と第二種の
伝搬遅延時間との時間差が、第一種の伝搬遅延時間及び
第二種の伝搬遅延時間のいずれよりも小さく設定され、
第一種の伝搬遅延時間と第二種の伝搬遅延時間との時間
差を前記分解能としてクロック信号の位相を制御するの
で、分解能が遅延バッファの遅延時間よりも小さくなる
という利点がある。これにより、遅延バッファの限界の
微少遅延時間より小さい分解能を得ることができるとい
う利点がある。また、分解能を小さくするために遅延バ
ッファの遅延時間を小さくする（高速化する）必要はな
いので、分解能を小さくするために遅延バッファの数が
増加してしまうという不利益はない。その結果として、
遅延バッファの高速化に伴う消費電力の増加及び遅延バ
ッファの数の増加に伴う消費電力の増加がともに防が
れ、かつ、遅延バッファの数の増加に伴う回路専有面積
の増加が防がれ、省電力・小面積型の高分解能デジタル
位相制御回路を得ることができるという利点がある。ま
た、分解能を小さくするために遅延バッファの遅延時間
を小さくする（高速化する）必要がないので、高速化の
ために高度な設計や高性能プロセスが必要とならない。
そのため、設計負担、プロセス負担を増大させることな
く高分解能デジタル位相制御回路を構成することができ
るという利点がある。また、選択回路（セレクタ）の数
が１つなので、複数の選択回路の切換タイミングがずれ
ることによる弊害が生じないという利点がある。さら
に、一定の周波数の下で動作して信頼性が良く、バラツ
キのない精度の良い分解能（遅延時間）でクロック信号
を連続的に制御することが可能であるという利点があ
る。特に、本出願第５の発明のデジタル位相制御回路に
よれば、第一の電圧制御遅延線及び第三の電圧制御遅延
線がそれぞれ遅延ロックループにより帰還制御され、各
第二の電圧制御遅延線の各遅延バッファには、第三の電
圧制御遅延線を帰還制御する遅延ロックループにより生
成される分解能を維持するための遅延制御電圧又は電流
が供給されるので、遅延バッファの位置によるその伝搬
遅延時間のバラツキが抑えられ、分解能の精度が向上す
るという利点がある。

【００２０】また本出願第６の発明は、本出願第５の発
明のデジタル位相制御回路において、第二の電圧制御遅
延線のうち少なくとも一の電圧制御遅延線が遅延ロック
ループにより帰還制御され、他の第二の電圧制御遅延線
の各遅延バッファには、前記一の電圧制御遅延線を帰還
制御する遅延ロックループにより生成される分解能を維
持するための遅延制御電圧又は電流が供給されてクロッ
ク信号の位相を制御することを特徴とする。

【００２１】したがって本出願第６の発明のデジタル位
相制御回路によれば、本出願第５の発明の利点があると
ともに、電圧制御遅延線を構成する遅延バッファの伝搬
遅延時間を一定に保持し、遅延バッファの位置によるそ
の伝搬遅延時間のバラツキがさらに抑えられ、分解能の
精度がさらに向上するという利点がある。

【００２２】また本出願第７の発明は、本出願第１の発
明のデジタル位相制御回路において、第一種の伝搬遅延
時間を有する遅延バッファを複数段連接してなり、リフ
ァレンスクロック信号が入力される第一の電圧制御遅延
線と、第二種の伝搬遅延時間を有する遅延バッファを複
数段連接してなる第二の電圧制御遅延線と、第二の電圧
制御遅延線の入力側に接続し、伝搬遅延時間を第一種の
伝搬遅延時間と第二種の伝搬遅延時間とに切換可能な可
変遅延バッファを複数段連接してなるサイクリック遅延
回路と、第一の電圧制御遅延線の何れかの段からクロッ
ク信号を取り出し、かかる取り出したクロック信号を前
記サイクリック遅延回路の一段目に出力する選択回路と
を備えることを特徴とする。

【００２３】また本出願第８の発明は、入力された所定
周波数のリファレンスクロック信号に対して、位相が所
定の分解能で制御された１又は２以上のクロック信号を
出力するデジタル位相制御回路において、第一種の伝搬
遅延時間を有する遅延バッファを複数段連接してなり、
リファレンスクロック信号が入力される第一の電圧制御
遅延線と、第二種の伝搬遅延時間を有する遅延バッファ
を複数段連接してなる第二の電圧制御遅延線と、第二の
電圧制御遅延線の入力側に接続し、可変遅延バッファを
複数段連接してなるサイクリック遅延回路と、第一の電
圧制御遅延線の何れかの段からクロック信号を取り出
し、かかる取り出したクロック信号を前記サイクリック
遅延回路の一段目に出力する選択回路とを備え、第一の
電圧制御遅延線及び第二の電圧制御遅延線がそれぞれ遅
延ロックループにより帰還制御され、第一の電圧制御遅
延線の各遅延バッファは、第一の電圧制御遅延線を帰還
制御する遅延ロックループにより生成される分解能を維
持するための第一の遅延制御電圧又は電流と、第二の電
圧制御遅延線を帰還制御する遅延ロックループにより生
成される分解能を維持するための第二の遅延制御電圧又
は電流とが供給され、前記サイクリック遅延回路の各可
変遅延バッファは、第一の遅延制御電圧又は電流、及び
第二の遅延制御電圧又は電流のうちいずれか一方が供給
されるとともに、他方をも供給するか否かを切り換える
切換回路が付設されてその伝搬遅延時間を第一種の伝搬
遅延時間と第二種の伝搬遅延時間とに切換可能にされ、
第一種の伝搬遅延時間と第二種の伝搬遅延時間との時間
差が、第一種の伝搬遅延時間及び第二種の伝搬遅延時間
のいずれよりも小さく設定され、第一種の伝搬遅延時間
と第二種の伝搬遅延時間との時間差を前記分解能として
クロック信号の位相を制御することを特徴とするデジタ
ル位相制御回路である。

【００２４】したがって本出願第８の発明のデジタル位
相制御回路によれば、第一種の伝搬遅延時間と第二種の
伝搬遅延時間との時間差が、第一種の伝搬遅延時間及び
第二種の伝搬遅延時間のいずれよりも小さく設定され、
第一種の伝搬遅延時間と第二種の伝搬遅延時間との時間
差を前記分解能としてクロック信号の位相を制御するの
で、分解能が遅延バッファの遅延時間よりも小さくなる
という利点がある。これにより、遅延バッファの限界の
微少遅延時間より小さい分解能を得ることができるとい
う利点がある。また、分解能を小さくするために遅延バ
ッファの遅延時間を小さくする（高速化する）必要はな
いので、分解能を小さくするために遅延バッファの数が
増加してしまうという不利益はない。その結果として、
遅延バッファの高速化に伴う消費電力の増加及び遅延バ
ッファの数の増加に伴う消費電力の増加がともに防が
れ、かつ、遅延バッファの数の増加に伴う回路専有面積
の増加が防がれ、省電力・小面積型の高分解能デジタル
位相制御回路を得ることができるという利点がある。ま
た、分解能を小さくするために遅延バッファの遅延時間
を小さくする（高速化する）必要がないので、高速化の
ために高度な設計や高性能プロセスが必要とならない。
そのため、設計負担、プロセス負担を増大させることな
く高分解能デジタル位相制御回路を構成することができ
るという利点がある。さらに、一定の周波数の下で動作
して信頼性が良く、バラツキのない精度の良い分解能
（遅延時間）でクロック信号を連続的に制御することが
可能であるという利点がある。特に、本出願第８の発明
のデジタル位相制御回路によれば、前記サイクリック遅
延回路の各可変遅延バッファは、第一の遅延制御電圧又
は電流、及び第二の遅延制御電圧又は電流のうちいずれ
か一方が供給されるとともに、選択的に他方が供給され
るので、遅延バッファの位置によるその伝搬遅延時間の
バラツキが抑えられ、分解能の精度が向上するという利
点がある。また、伝搬遅延時間を第一種の伝搬遅延時間
と第二種の伝搬遅延時間とに切換可能にされた可変遅延
バッファを採用したことにより、バッファ数及びセレク
タ数の少ない高分解能デジタル位相制御回路を構成する
ことができるという利点がある。選択回路（セレクタ）
の数が１つなので、複数の選択回路の切換タイミングが
ずれることによる弊害が生じないという利点がある。

【００２５】また本出願第９の発明は、前記分解能が、
前記リファレンスクロック信号の周期の1/n(nは整数)に
設定された本出願第１の発明から本出願第８の発明のう
ちいずれか一の発明のデジタル位相制御回路である。

【００２６】

【発明の実施の形態】以下に本発明の一実施の形態のデ
ジタル位相制御回路につき図面を参照して説明する。以
下は本発明の一実施形態であって本発明を限定するもの
ではない。

【００２７】実施の形態１ まず、本発明の実施の形態１のデジタル位相制御回路１
０につき、図１を参照して説明する。図１は本発明の実
施の形態１のデジタル位相制御回路１０を示す回路図で
ある。なお、実施の形態１は、分解能が、リファレンス
クロック信号の周期の1/80に設定された例である。

【００２８】実施の形態１のデジタル位相制御回路１０
は、入力された所定周波数のリファレンスクロック信号
に対して、位相が所定の分解能で制御された１又は２以
上のクロック信号を出力するデジタル位相制御回路にお
いて、第一種の伝搬遅延時間（160ps）を有する遅延バ
ッファ（Ｇ１〜Ｇ１０）を複数段（１０段）連接してな
り、リファレンスクロック信号が入力される第一の電圧
制御遅延線（ＶＣＤＬ１）と、第二種の伝搬遅延時間
（200ps）を有する遅延バッファ（Ｈ１〜Ｈ８）を複数
段（８段）連接してなる第二の電圧制御遅延線（ＶＣＤ
Ｌ２）と、第一の電圧制御遅延線（ＶＣＤＬ１）の何れ
かの段からクロック信号を取り出し、かかる取り出した
選択したクロック信号を第二の電圧制御遅延線（ＶＣＤ
Ｌ２）の一段目に出力する選択回路（Ｓ２）と、第二の
電圧制御遅延線（ＶＣＤＬ２）の何れかの段からクロッ
ク信号を取り出して出力する選択回路（Ｓ３）とを備
え、第一の電圧制御遅延線（ＶＣＤＬ１）及び第二の電
圧制御遅延線（ＶＣＤＬ２）が、遅延ロックループ（Ｄ
ＬＬ１、ＤＬＬ２）により帰還制御され、第一種の伝搬
遅延時間（160ps）と第二種の伝搬遅延時間（200ps）と
の時間差（40ps）が、第一種の伝搬遅延時間（160ps）
及び第二種の伝搬遅延時間（200ps）のいずれよりも小
さく設定され、第一種の伝搬遅延時間（160ps）と第二
種の伝搬遅延時間（200ps）との時間差（40ps）を前記
分解能として前記クロック信号の位相を制御することを
特徴とするデジタル位相制御回路の一実施形態である。

【００２９】図１に示すように、実施の形態１のデジタ
ル位相制御回路１０は、従来例のデジタル位相制御回路
１００と同様に、それぞれ160psの伝搬遅延時間を持つ
１０段の差動バッファＧ１〜Ｇ１０で構成された電圧制
御遅延線（Voltage ControlDeley Line）ＶＣＤＬ１を
含む遅延ロックループ（Deley Locked Loop）ＤＬＬ１
に、４つの入力端子を持つ入力用の選択回路（セレク
タ：Selector）Ｓ１が接続され、さらに、各差動バッフ
ァＧ１〜Ｇ１０の出力に選択回路Ｓ２が接続されて構成
される。しかし、実施の形態１のデジタル位相制御回路
１０は、従来例のデジタル位相制御回路１００と異な
り、それぞれ200psの伝搬遅延時間を持つ８段の差動バ
ッファＨ１〜Ｈ８で構成された電圧制御遅延線ＶＣＤＬ
２を含む遅延ロックループＤＬＬ２が、選択回路Ｓ２の
出力に接続され、さらに、電圧制御遅延線ＶＣＤＬ２の
各差動バッファＨ１〜Ｈ８の出力に出力用の選択回路Ｓ
３が接続されて構成される。

【００３０】遅延ロックループＤＬＬ１は、電圧制御遅
延線ＶＣＤＬ１と、位相比較器（Phase Detector）ＰＤ
１と、チャージポンプ（Charge Pump）ＣＰ１と、ロウ
パスフィルタ（Low Pass Filter）ＬＰＦ１とから構成
される。遅延ロックループＤＬＬ２は、電圧制御遅延線
ＶＣＤＬ２と、位相比較器（Phase Detector）ＰＤ２
と、チャージポンプ（Charge Pump）ＣＰ２と、ロウパ
スフィルタ（Low Pass Filter）ＬＰＦ２とから構成さ
れる。以下に実施の形態１のデジタル位相制御回路１０
の動作につき数値を挙げて説明する。

【００３１】従来例のデジタル位相制御回路１００と同
様に、選択回路Ｓ１の４つの入力端子ＩＮには、それぞ
れ325.5ＭＨz（周期3200ｐｓ）のクロック信号ＣＬＫ１
〜４（リファレンスクロック）が800psの位相差を持っ
て、計４相供給される。このクロック信号ＣＬＫ１〜４
は、例えば図示しないフェイズロックループ(Phase Loc
ked Loop)で、４つのクロック信号ＣＬＫ１〜４の周波
数とそれぞれの位相差（800ps）が同一になるように予
め制御されて入力端子ＩＮに供給されるものである。選
択回路Ｓ１は複数の入力端子ＩＮからある一対の差動を
選択して取り出すものである。すなわち、選択回路Ｓ１
は、差動クロック信号ＣＬＫ１−３、ＣＬＫ３−１、Ｃ
ＬＫ２−４、ＣＬＫ４−２の４通りうちから一対の差動
クロック信号を選択して電圧制御遅延線ＶＣＤＬ１及び
位相比較器ＰＤ１に出力する。

【００３２】電圧制御遅延線ＶＣＤＬ１に構成される１
０段の差動バッファＧ１〜Ｇ１０はそれぞれ160psの伝
搬遅延時間を持ち、遅延ロックループＤＬＬ１の帰還制
御によって遅延時間が一定になるように制御されてい
る。すなわち電圧制御遅延線ＶＣＤＬ１は、160ps×１
０段＝1600psの周期が常に補償される。電圧制御遅延線
ＶＣＤＬ２に構成される８段の差動バッファＨ１〜Ｈ８
はそれぞれ200psの伝搬遅延時間を持ち、遅延ロックル
ープＤＬＬ２の帰還制御によって遅延時間が一定になる
ように制御されている。すなわち電圧制御遅延線ＶＣＤ
Ｌ２は、200ps×８段＝1600psの周期が常に補償され
る。

【００３３】３つの選択回路Ｓ１、Ｓ２、Ｓ３の選択の
組み合わせにより、出力端子ＯＵＴからはリファレンス
クロックに対し分解能40psを持つクロック信号が出力さ
れる。３つの選択回路Ｓ１、Ｓ２、Ｓ３はそれぞれ複数
の入力端子からある１対の差動信号を選択して取り出す
ための回路である。例えば、基準状態として、電圧制御
遅延線ＶＣＤＬ１では差動バッファＧ５が選択回路Ｓ２
によって選択され、電圧制御遅延線ＶＣＤＬ２では差動
バッファＨ４が選択回路Ｓ３によって選択されていると
仮定する。この時の電圧制御遅延線ＶＣＤＬ１における
遅延は、160ps×５段＝800ps、電圧制御遅延線ＶＣＤＬ
２における遅延は、200ps×４段＝800psであるから、３
つの選択回路Ｓ１、Ｓ２、Ｓ３の遅延を無視すると、総
合では1600psの遅延時間になる。この基準状態に対し、
電圧制御遅延線ＶＣＤＬ１では差動バッファ４が選択回
路Ｓ２によって選択され、電圧制御遅延線ＶＣＤＬ２で
は差動バッファ５が選択回路Ｓ３によって選択される
と、電圧制御遅延線ＶＣＤＬ１における遅延は、160ps
×４＝640ps、電圧制御遅延線ＶＣＤＬ２における遅延
は、200ｐｓ×５＝1000psとなる。したがって、３つの
選択回路Ｓ１、Ｓ２、Ｓ３の遅延を無視すると、総合で
は1640psの遅延時間になる。すなわち基準状態の総合遅
延に対し、40psの分解能で遅延（位相）が遅れたことに
なる。さらにクロック信号の位相を遅れさせる場合は、
電圧制御遅延線ＶＣＤＬ１では選択回路Ｓ２によって番
号のより小さい差動バッファを選択し、電圧制御遅延線
ＶＣＤＬ２では選択回路Ｓ３によって番号のより大きい
差動バッファを選択することで容易に実現できる。ま
た、反対にクロック信号の位相を進めさせる場合は、電
圧制御遅延線ＶＣＤＬ１では選択回路Ｓ２によって番号
のより大きい差動バッファを選択し、電圧制御遅延線Ｖ
ＣＤＬ２では選択回路Ｓ３によって番号のより小さい差
動バッファを選択することで容易に実現できる。

【００３４】さらに実施の形態１のデジタル位相制御回
路１０の動作につき図１及び表１を参照して説明する。
表１は、実施の形態１のデジタル位相制御回路１０を用
いて位相を遅らせる場合の選択回路Ｓ１、Ｓ２、Ｓ３の
各選択状態と各部の遅延時間と総合遅延時間とを示す表
である。これは、40psの分解能で、リファレンスクロッ
クの周期（3200ps）を均等に８０等分しクロック信号の
位相が制御されることを表している。すなわち、リファ
レンスクロックの周期に対し、出力される信号のクロッ
ク位相が均一でかつ連続的に一定の分解能で追従できる
ことを表している。

【表１】

【００３５】表１に示すように、状態〈１１１〉におい
ては、選択回路Ｓ１によって差動クロック信号ＣＬＫ１
−３が選択されており、選択回路Ｓ２によって電圧制御
遅延線ＶＣＤＬ１の差動バッファＧ５の出力が選択され
ており、選択回路Ｓ３によって電圧制御遅延線ＶＣＤＬ
２の差動バッファＨ１の出力が選択されている。したが
って、状態〈１１１〉においては、選択回路Ｓ１から出
力される差動クロック信号ＣＬＫ１−３の遅延は０psで
あり、電圧制御遅延線ＶＣＤＬ１における遅延は800ps
のであり、電圧制御遅延線ＶＣＤＬ２における遅延は20
0psのである。その結果、総合遅延が1000psとなってい
る。

【００３６】状態〈１１２〉においては、選択回路Ｓ１
によって差動クロック信号ＣＬＫ１−３が選択されてお
り、選択回路Ｓ２によって電圧制御遅延線ＶＣＤＬ１の
差動バッファＧ４の出力が選択されており、選択回路Ｓ
３によって電圧制御遅延線ＶＣＤＬ２の差動バッファＨ
２の出力が選択されている。したがって、状態〈１１
２〉においては、選択回路Ｓ１から出力される差動クロ
ック信号ＣＬＫ１−３の遅延は０psであり、電圧制御遅
延線ＶＣＤＬ１における遅延は640psのであり、電圧制
御遅延線ＶＣＤＬ２における遅延は400psのである。そ
の結果、総合遅延が1040psとなって、状態〈１１１〉に
対し40ps位相が遅延している。したがって、状態〈１１
１〉のときに、出力されるクロック信号の位相が所望の
位相に対して40ps進んでいれば、状態〈１１２〉に切り
換えることにより所望の位相のクロック信号を出力端子
ＯＵＴから出力することができる。

【００３７】同様にしてさらに位相を遅らせる場合は、
表１に示すように、状態〈１１３〉→〈１１４〉→〈１
２１〉→・・・→〈１２４〉→〈１３１〉→・・・→
〈１３４〉→〈１４１〉→・・・→〈１４４〉→〈１５
１〉→・・・→〈１５４〉→〈２１１〉→・・・→〈２
１４〉→〈２２１〉→・・・→〈２２４〉→〈２３１〉
→・・・→〈２３４〉→〈２４１〉→・・・→〈２４
４〉→〈２５１〉→・・・→〈２５４〉と、選択回路Ｓ
２、Ｓ３の選択を切り換えることにより、40psの分解能
でクロック信号を連続的に制御することができる。さら
に、状態〈２５４〉に対し、状態〈３１１〉に切り換え
ると、位相を40ps遅らせることができる。

【００３８】表１に示すように、状態〈３１１〉におい
ては、選択回路Ｓ１によって差動クロック信号ＣＬＫ３
−１が選択されており、選択回路Ｓ２によって電圧制御
遅延線ＶＣＤＬ１の差動バッファＧ５の出力が選択され
ており、選択回路Ｓ３によって電圧制御遅延線ＶＣＤＬ
２の差動バッファＨ１の出力が選択されている。したが
って、状態〈３１１〉においては、選択回路Ｓ１から出
力される差動クロック信号ＣＬＫ３−１の遅延は1600ps
であり、電圧制御遅延線ＶＣＤＬ１における遅延は800p
sのであり、電圧制御遅延線ＶＣＤＬ２における遅延は2
00psのである。その結果、総合遅延が2600psとなってい
る。

【００３９】状態〈３１２〉においては、選択回路Ｓ１
によって差動クロック信号ＣＬＫ３−１が選択されてお
り、選択回路Ｓ２によって電圧制御遅延線ＶＣＤＬ１の
差動バッファＧ４の出力が選択されており、選択回路Ｓ
３によって電圧制御遅延線ＶＣＤＬ２の差動バッファＨ
２の出力が選択されている。したがって、状態〈３１
２〉においては、選択回路Ｓ１から出力される差動クロ
ック信号ＣＬＫ３−１の遅延は1600psであり、電圧制御
遅延線ＶＣＤＬ１における遅延は640psのであり、電圧
制御遅延線ＶＣＤＬ２における遅延は400psのである。
その結果、総合遅延が2640psとなって、状態〈３１１〉
に対し40ps位相が遅延している。

【００４０】同様にしてさらに位相を遅らせる場合は、
表１に示すように、状態〈３１３〉→〈３１４〉→〈３
２１〉→・・・→〈３２４〉→〈３３１〉→・・・〈３
３４〉→〈３４１〉→・・・〈３４４〉→〈３５１〉→
・・・〈３５４〉→〈４１１〉→・・・→〈４１４〉→
〈４２１〉→・・・→〈４２４〉→〈４３１〉→・・・
→〈４３４〉→〈４４１〉→・・・→〈４４４〉→〈４
５１〉→・・・→〈４５４〉と、選択回路Ｓ２、Ｓ３の
選択を切り換えることにより、40psの分解能でクロック
信号を連続的に制御することができる。さらに、状態
〈４５４〉の次は、状態〈１１１〉に切り換えることに
より連続的に40psの分解能でクロック信号を制御するこ
とができる。

【００４１】状態〈１１１〉〜〈４５４〉を上述の順番
とは逆順に切り換えれば、40psの分解能でクロック信号
の位相を進めさせることができる。また、表２に示すよ
うに動作させても良い。表２に、実施の形態１のデジタ
ル位相制御回路１０を用いて位相を進めさせる場合の選
択回路Ｓ１、Ｓ２、Ｓ３の各選択状態と各部の遅延時間
と総合遅延時間とを示した。

【表２】

【００４２】以上のように実施の形態１のデジタル位相
制御回路１０によれば、40psの分解能でクロック信号を
連続的に制御することができる。従来例のデジタル位相
制御回路１００に比較しても、分解能を４分の１にする
ことができた。実施の形態１のデジタル位相制御回路１
０では、電圧制御遅延線が２本であったが、本発明はこ
れに限られず、互いに伝搬遅延時間の異なる遅延バッフ
ァを有する３本以上の電圧制御遅延線を選択回路によっ
て接続し、クロック信号を通過させる遅延バッファの種
類ごとの数を変更することにより総合遅延時間を前記遅
延バッファの伝搬遅延時間より微少な単位で変化させて
クロック信号の位相を制御するデジタル位相制御回路を
構成してもよい。また、実施の形態１のデジタル位相制
御回路１０では、160ps及び200psの伝搬遅延時間を有す
る２種の遅延バッファを用い、分解能を40psとしたが、
本発明はこれに限られない。本発明によればさらに微少
の分解能で位相を制御するデジタル位相制御回路を構成
することができる。

【００４３】実施の形態２ 次ぎに本発明の実施の形態２のデジタル位相制御回路２
０につき図２を参照して説明する。図２は本発明の実施
の形態２のデジタル位相制御回路２０を示す回路図であ
る。なお、実施の形態２は、分解能が、リファレンスク
ロック信号の周期の1/80に設定された例である。

【００４４】実施の形態２のデジタル位相制御回路２０
は、入力された所定周波数のリファレンスクロック信号
に対して、位相が所定の分解能で制御された１又は２以
上のクロック信号を出力するデジタル位相制御回路にお
いて、第一種の伝搬遅延時間（160ps）を有する遅延バ
ッファ（Ｂ０〜Ｆ０）をｈ段（ｈ＝５）連接してなり、
リファレンスクロック信号が入力される第一の電圧制御
遅延線（遅延バッファＢ０〜Ｆ０でなる電圧制御遅延
線）と、第一の電圧制御遅延線のｉ段（ｉ＝６）の出力
にそれぞれ接続し、第二種の伝搬遅延時間（200ps）を
有する遅延バッファ（Ａ１〜Ａ５、Ｂ１〜Ｂ５、Ｃ１〜
Ｃ５、Ｄ１〜Ｄ５、Ｅ１〜Ｅ５、Ｆ１〜Ｆ５）をｊ段
（ｊ＝５）連接してなるｉ本（ｉ＝６）の第二の電圧制
御遅延線（遅延バッファＡ１〜Ａ５、Ｂ１〜Ｂ５、Ｃ１
〜Ｃ５、Ｄ１〜Ｄ５、Ｅ１〜Ｅ５又はＦ１〜Ｆ５でなる
電圧制御遅延線）と、第二種の伝搬遅延時間（200ps）
を有する遅延バッファ（Ｘ１〜Ｘ８）をｋ段（ｋ＝８）
連接してなる第三の電圧制御遅延線（遅延バッファＸ１
〜Ｘ８でなる電圧制御遅延線）と、第一の電圧制御遅延
線及び第二の電圧制御遅延線の何れかの段（a0,a0B〜f
5,f5B）からクロック信号を取り出し、かかる取り出し
たクロック信号を第三の電圧制御遅延線の一段目に出力
する選択回路（Ｓ４）とを備え、第一の電圧制御遅延線
及び第三の電圧制御遅延線がそれぞれ遅延ロックループ
（ＤＬＬ３、ＤＬＬ５）により帰還制御され、各第二の
電圧制御遅延線の各遅延バッファ（Ａ１〜Ｆ５）には、
第三の電圧制御遅延線を帰還制御する遅延ロックループ
（ＤＬＬ５）により生成される分解能を維持するための
遅延制御電圧又は電流（遅延制御信号２２）が供給さ
れ、第一種の伝搬遅延時間（160ps）と第二種の伝搬遅
延時間（200ps）との時間差（40ps）が、第一種の伝搬
遅延時間（160ps）及び第二種の伝搬遅延時間（200ps）
のいずれよりも小さく設定され、第一種の伝搬遅延時間
（160ps）と第二種の伝搬遅延時間（200ps）との時間差
（40ps）を前記分解能としてクロック信号の位相を制御
することを特徴とするデジタル位相制御回路の一実施形
態である。また、第二の電圧制御遅延線（遅延バッファ
Ａ１〜Ａ５、Ｂ１〜Ｂ５、Ｃ１〜Ｃ５、Ｄ１〜Ｄ５、Ｅ
１〜Ｅ５又はＦ１〜Ｆ５でなる電圧制御遅延線）のうち
少なくとも一の電圧制御遅延線（遅延バッファＦ１〜Ｆ
５でなる電圧制御遅延線）が遅延ロックループ（ＤＬＬ
４）により帰還制御され、他の第二の電圧制御遅延線
（遅延バッファＡ１〜Ａ５、Ｂ１〜Ｂ５、Ｃ１〜Ｃ５、
Ｄ１〜Ｄ５又はＥ１〜Ｅ５でなる電圧制御遅延線）の各
遅延バッファ（Ａ１〜Ｅ５）には、前記一の電圧制御遅
延線を帰還制御する遅延ロックループ（ＤＬＬ４）によ
り生成される分解能を維持するための遅延制御電圧又は
電流（遅延制御信号２１）が供給されてクロック信号の
位相を制御する。

【００４５】遅延ロックループＤＬＬ３には、位相比較
器ＰＤ３と、チャージポンプＣＰ３と、ロウパスフィル
タＬＰＦ３とが備えられる。遅延ロックループＤＬＬ４
には、位相比較器ＰＤ４と、チャージポンプＣＰ４と、
ロウパスフィルタＬＰＦ４とが備えられる。以下に実施
の形態２のデジタル位相制御回路２０の動作につき数値
を挙げて説明する。

【００４６】従来例のデジタル位相制御回路１００と同
様に、選択回路Ｓ１の４つの入力端子ＩＮには、それぞ
れ325.5ＭＨz（周期3200ｐｓ）のクロック信号ＣＬＫ１
〜４（リファレンスクロック）が800psの位相差を持っ
て、計４相供給される。このクロック信号ＣＬＫ１〜４
は、例えば図示しないフェイズロックループ(Phase Loc
ked Loop)で、４つのクロック信号ＣＬＫ１〜４の周波
数とそれぞれの位相差（800ps）が同一になるように予
め制御されて入力端子ＩＮに供給されるものである。選
択回路Ｓ１は複数の入力端子ＩＮからある一対の差動を
選択して取り出すものである。すなわち、選択回路Ｓ１
は、差動クロック信号ＣＬＫ１−３、ＣＬＫ３−１、Ｃ
ＬＫ２−４、ＣＬＫ４−２の４通りうちから一対の差動
クロック信号を選択して差動バッファＡ１、Ｂ０及び位
相比較器ＰＤ３に出力する。

【００４７】遅延ロックループＤＬＬ３は、５段の差動
バッファＢ０〜Ｆ０で構成される電圧制御遅延線を備え
る。この５段の差動バッファＢ０〜Ｆ０は、それぞれ16
0psの伝搬遅延時間を持ち、遅延ロックループＤＬＬ３
の帰還制御によって遅延時間が一定になるように制御さ
れている。すなわち遅延ロックループＤＬＬ３は、５段
の差動バッファＢ０〜Ｆ０の総合遅延とリファレンスク
ロックから１/４周期の位相（800ps）がずれた信号とが
同一位相になるように帰還制御され、160ps×５段＝800
psの周期が常に補償される。

【００４８】選択回路Ｓ４は、合計３６対の出力a0,a0B
〜f5,f5Bのうちの２２対の出力（図上網掛けされる差動
バッファの出力）から１対の出力を選択するための回路
である。遅延ロックループＤＬＬ５は、８段の差動バッ
ファＸ１〜Ｘ８で構成される電圧制御遅延線を備え、選
択回路Ｓ４にて選択された出力信号が供給される。この
８段の差動バッファＸ１〜Ｘ８はそれぞれ200psの伝搬
遅延時間を持ち、遅延ロックループＤＬＬ５の帰還制御
によって遅延時間が一定になるように制御されている。
すなわち遅延ロックループＤＬＬ５は、200ps×８段＝1
600psの周期が常に補償される。

【００４９】３０個の差動バッファＡ１〜Ｆ５はそれぞ
れ遅延ロックループＤＬＬ５内の差動バッファＸ１〜Ｘ
８と同一形状で同一の伝搬遅延時間のバッファで構成さ
る。この差動バッファＡ１〜Ｆ５には、遅延ロックルー
プＤＬＬ５の遅延制御信号２２が供給されているため、
伝搬遅延時間が200psに保たれる。さらに、差動バッフ
ァＡ１〜Ｆ５は、遅延ロックループＤＬＬ４の帰還制御
によって、200psの伝搬遅延時間が再度補償される。遅
延ロックループＤＬＬ４の帰還制御は次のように行われ
る。位相比較器ＰＤ４は、差動バッファＢ０〜Ｆ０、差
動バッファＦ１〜Ｆ５を通過し1800psの総合遅延を有す
る差動クロック信号を出力f5,f5Bから受けるとともに、
差動バッファＡ１を通過し200psの総合遅延を有する差
動クロック信号を出力a1,a1Bから受け、これらを位相比
較し位相誤差を検出して、ＵＰ信号又はＤＯＷＮ信号を
チャージポンプＣＰ４に出力する。チャージポンプＣＰ
４＋ロウパスフィルタＬＰＦ４は、位相比較器ＰＤ４か
らの信号により200psの伝搬遅延時間を保つように遅延
制御信号２１を生成し各差動バッファＡ１〜Ｆ５へ送り
出す。このように、差動バッファＡ１〜Ｆ５には、２つ
の遅延ロックループＤＬＬ４、ＤＬＬ５により生成され
る分解能を維持するための遅延制御電圧又は電流が供給
され、遅延バッファの位置によるその伝搬遅延時間のバ
ラツキが抑えられ、精度の良い分解能が補償されてい
る。実施の形態２のデジタル位相制御回路２０において
は、２つの遅延ロックループＤＬＬ４、ＤＬＬ５を用い
たが、遅延ロックループＤＬＬ５のみを用いても良い。
しかし、遅延ロックループＤＬＬ４をも用いれば、遅延
ロックループＤＬＬ５内の差動バッファＸ１〜Ｘ８と差
動バッファＡ１〜Ｆ５との遅延誤差を補償することがで
きる。200psの遅延を補償している遅延ロックループＤ
ＬＬ５は、出力端子T0,T0B〜T7,T7Bから合計１６相（差
動対８相）のクロック信号を出力する目的も兼ねてお
り、その１６相のクロックの用途によっては、クロック
供給先に近い場所に配置された方が都合の良い場合があ
る。そのような場合に、差動バッファＡ１〜Ｆ５と遅延
ロックループＤＬＬ５との距離を離してこれらを配置し
て、差動バッファＡ１〜Ｆ５の伝搬遅延時間にばらつき
が生じても、遅延ロックループＤＬＬ４を用いていれ
ば、遅延ロックループＤＬＬ４の帰還によって差動バッ
ファＡ１〜Ｆ５の伝搬遅延時間を補償することができる
のである。なお、位相比較器ＰＤ４が、リファレンスク
ロック信号に対し200psの総合遅延を有する差動クロッ
ク信号を比較的離れた出力a1,a1Bから受けるのは、差動
バッファの伝搬遅延時間の位置によるバラツキをより緩
和するためである。

【００５０】さらに実施の形態２のデジタル位相制御回
路２０の動作につき図２、表３及び表４を参照して説明
する。

【００５１】実施の形態２のデジタル位相制御回路２０
は、40psの微少遅延時間（分解能）の変化を、リファレ
ンスクロックと同一周期（40ps×40＝1600ps）単位でか
つ連続に出力することを目的とした回路である。表３
は、実施の形態２のデジタル位相制御回路２０のバッフ
ァの配列とその出力クロック信号の遅延時間との関係を
示した表である。表３の網掛け部分はそのまま図２の網
掛け部分に対応している。

【表３】 また、表４は、実施の形態２のデジタル位相制御回路２
０を用いて位相を遅らせる場合の選択回路Ｓ１、Ｓ４の
各選択状態と各部の遅延時間と総合遅延時間とを示す表
である。これは、40psの分解能でリファレンスクロック
の周期（3200ps）を均等に８０等分しクロック信号の位
相が制御されることを表している。すなわち、リファレ
ンスクロックの周期に対し、出力されるクロック信号の
位相が均一でかつ連続的に一定の分解能で追従できるこ
とを表している。なお、表４では、出力端子ＯＵＴは便
宜上図２の出力T0,T0Bのみに限定し、また選択回路Ｓ１
と選択回路Ｓ４の遅延を無視している。

【表４】

【００５２】表４に示すように、状態〈１１１〉におい
ては、選択回路Ｓ１によって差動クロック信号ＣＬＫ１
−３が選択されており、選択回路Ｓ４によって差動バッ
ファＤ０の出力d0,d0Bが選択されている。したがって、
状態〈１１１〉においては、選択回路Ｓ１から出力され
る差動クロック信号ＣＬＫ１−３の遅延は０psであり、
差動バッファＢ０〜Ｄ０による遅延は480psのである。
その結果、総合遅延が480psとなっている。

【００５３】状態〈１１２〉においては、選択回路Ｓ１
によって差動クロック信号ＣＬＫ１−３が選択されてお
り、選択回路Ｓ４によって差動バッファＣ１の出力c1,c
1Bが選択されている。したがって、状態〈１１２〉にお
いては、選択回路Ｓ１から出力される差動クロック信号
ＣＬＫ１−３の遅延は０psであり、差動バッファＢ０、
Ｃ０、Ｃ１による遅延は520psのである。その結果、総
合遅延が520psとなって、状態〈１１１〉に対し40ps位
相が遅延している。したがって、状態〈１１１〉のとき
に、出力されるクロック信号の位相が所望の位相に対し
て40ps進んでいれば、状態〈１１２〉に切り換えること
により所望の位相のクロック信号を出力端子ＯＵＴから
出力することができる。

【００５４】同様にしてさらに位相を遅らせる場合は、
表４に示すように、状態〈１１３〉→〈１１４〉→〈１
２１〉→・・・→〈１２４〉→〈１３１〉→・・・〈１
３４〉→〈１４１〉→・・・〈１４４〉→〈１５１〉→
・・・〈１５４〉と、選択回路Ｓ４の選択を切り換える
ことにより、40psの分解能でクロック信号を連続的に制
御することができる。さらに、状態〈１５４〉に対し、
状態〈２１１〉に切り換えると、位相を40ps遅らせるこ
とができる。

【００５５】表４に示すように、状態〈２１１〉におい
ては、選択回路Ｓ１によって差動クロック信号ＣＬＫ２
−４が選択されており、選択回路Ｓ４によって差動バッ
ファＤ０の出力d0,d0Bが選択されている。したがって、
状態〈２１１〉においては、選択回路Ｓ１から出力され
る差動クロック信号ＣＬＫ２−４の遅延は800psであ
り、差動バッファＢ０〜Ｄ０による遅延は480psのであ
る。その結果、総合遅延が1280psとなっている。

【００５６】同様にしてさらに位相を遅らせる場合は、
表４に示すように、状態〈２１２〉→〈２１４〉→〈２
２１〉→・・・→〈２２４〉→〈２３１〉→・・・→
〈２３４〉→〈２４１〉→・・・→〈２４４〉→〈２５
１〉→・・・→〈２５４〉と、選択回路Ｓ４の選択を切
り換え、さらに選択回路Ｓ１によって差動クロック信号
ＣＬＫ３−１を選択して、状態〈３１１〉→〈３１４〉
→〈３２１〉→・・・→〈３２４〉→〈３３１〉→・・
・〈３３４〉→〈３４１〉→・・・〈３４４〉→〈３５
１〉→・・・〈３５４〉と、選択回路Ｓ４の選択を切り
換える。同様に、選択回路Ｓ１によって差動クロック信
号ＣＬＫ４−２を選択して、状態４１１〉→・・・→
〈４１４〉→〈４２１〉→・・・→〈４２４〉→〈４３
１〉→・・・→〈４３４〉→〈４４１〉→・・・→〈４
４４〉→〈４５１〉→・・・→〈４５４〉と、選択回路
Ｓ４の選択を切り換える。さらに、状態〈４５４〉の次
は、状態〈１１１〉に切り換えることにより連続的に40
psの分解能でクロック信号を制御することができる。

【００５７】状態〈１１１〉〜〈４５４〉を上述の順番
とは逆順に切り換えれば、40psの分解能でクロック信号
の位相を進めさせることができる。

【００５８】以上のように実施の形態２のデジタル位相
制御回路２０によれば、40psの分解能でクロック信号を
連続的に制御することができる。従来例のデジタル位相
制御回路１００に比較しても、分解能を４分の１にする
ことができた。実施の形態２のデジタル位相制御回路２
０では、遅延バッファが２種であったが、本発明はこれ
に限られず、遅延バッファを３種以上各種所定数備え、
クロック信号を通過させる遅延バッファの種類ごとの数
を変更することによりクロック信号の総合遅延時間を遅
延バッファの伝搬遅延時間より微少な単位で変化させて
前記クロック信号の位相を制御するデジタル位相制御回
路を構成してもよい。また、実施の形態２のデジタル位
相制御回路２０では、160ps及び200psの伝搬遅延時間を
有する２種の遅延バッファを用い、分解能を40psとした
が、本発明はこれに限られない。本発明によればさらに
微少の分解能で位相を制御するデジタル位相制御回路を
構成することができる。

【００５９】実施の形態３次ぎに本発明の実施の形態３
のデジタル位相制御回路３０につき図３を参照して説明
する。図３は本発明の実施の形態３のデジタル位相制御
回路３０を示す回路図である。なお、実施の形態３は、
分解能が、リファレンスクロック信号の周期の1/80に設
定された例である。

【００６０】実施の形態３のデジタル位相制御回路２０
は、入力された所定周波数のリファレンスクロック信号
に対して、位相が所定の分解能で制御された１又は２以
上のクロック信号を出力するデジタル位相制御回路にお
いて、第一種の伝搬遅延時間（160ps）を有する遅延バ
ッファ（Ｊ１〜Ｊ５）を複数段（５段）連接してなり、
リファレンスクロック信号が入力される第一の電圧制御
遅延線（遅延バッファＪ１〜Ｊ５でなる電圧制御遅延
線）と、第二種の伝搬遅延時間（200ps）を有する遅延
バッファ（Ｌ１〜Ｌ８）を複数段（８段）連接してなる
第二の電圧制御遅延線（遅延バッファＬ１〜Ｌ８でなる
電圧制御遅延線）と、第二の電圧制御遅延線の入力側に
接続し、可変遅延バッファ（Ｋ１〜Ｋ４）を複数段（４
段）連接してなるサイクリック遅延回路（３１）と、第
一の電圧制御遅延線の何れかの段からクロック信号を取
り出し、かかる取り出したクロック信号を前記サイクリ
ック遅延回路（３１）の一段目に出力する選択回路（Ｓ
５）とを備え、第一の電圧制御遅延線及び第二の電圧制
御遅延線がそれぞれ遅延ロックループ（ＤＬＬ６、ＤＬ
Ｌ７）により帰還制御され、第一の電圧制御遅延線の各
遅延バッファ（Ｊ１〜Ｊ５）は、第一の電圧制御遅延線
を帰還制御する遅延ロックループ（ＤＬＬ６）により生
成される分解能を維持するための第一の遅延制御電圧又
は電流（遅延制御信号３４）と、第二の電圧制御遅延線
を帰還制御する遅延ロックループ（ＤＬＬ７）により生
成される分解能を維持するための第二の遅延制御電圧又
は電流（遅延制御信号３５）とが供給され、前記サイク
リック遅延回路（３１）の各可変遅延バッファ（差動バ
ッファＫ１〜Ｋ４）は、第一の遅延制御電圧（遅延制御
信号３４）又は電流、及び第二の遅延制御電圧又は電流
（遅延制御信号３５）のうちいずれか一方（遅延制御信
号３５）が供給されるとともに、他方（遅延制御信号３
４）をも供給するか否かを切り換える切換回路（３２）
が付設されてその伝搬遅延時間を第一種の伝搬遅延時間
（160ps）と第二種の伝搬遅延時間（200ps）とに切換可
能にされ、第一種の伝搬遅延時間（160ps）と第二種の
伝搬遅延時間（200ps）との時間差（40ps）が、第一種
の伝搬遅延時間（160ps）及び第二種の伝搬遅延時間の
いずれよりも小さく設定され、第一種の伝搬遅延時間
（160ps）と第二種の伝搬遅延時間（200ps）との時間差
（40ps）を前記分解能としてクロック信号の位相を制御
することを特徴とするデジタル位相制御回路の一実施形
態である。

【００６１】遅延ロックループＤＬＬ６には、位相比較
器ＰＤ６と、チャージポンプＣＰ６と、ロウパスフィル
タＬＰＦ６とが備えられる。遅延ロックループＤＬＬ７
には、位相比較器ＰＤ７と、チャージポンプＣＰ７と、
ロウパスフィルタＬＰＦ７とが備えられる。以下に実施
の形態３のデジタル位相制御回路３０の動作につき数値
を挙げて説明する。

【００６２】従来例のデジタル位相制御回路１００と同
様に、選択回路Ｓ１の４つの入力端子ＩＮには、それぞ
れ325.5ＭＨz（周期3200ｐｓ）のクロック信号ＣＬＫ１
〜４（リファレンスクロック）が800psの位相差を持っ
て、計４相供給される。このクロック信号ＣＬＫ１〜４
は、例えば図示しないフェイズロックループ(Phase Loc
ked Loop)で、４つのクロック信号ＣＬＫ１〜４の周波
数とそれぞれの位相差（800ps）が同一になるように予
め制御されて入力端子ＩＮに供給されるものである。選
択回路Ｓ１は複数の入力端子ＩＮからある一対の差動を
選択して取り出すものである。すなわち、選択回路Ｓ１
は、差動クロック信号ＣＬＫ１−３、ＣＬＫ３−１、Ｃ
ＬＫ２−４、ＣＬＫ４−２の４通りうちから一対の差動
クロック信号を選択して差動バッファＪ１及び位相比較
器ＰＤ６に出力する。

【００６３】遅延ロックループＤＬＬ７は、８段の差動
バッファＬ１〜Ｌ８で構成される電圧制御遅延線を備え
る。この８段の差動バッファＬ１〜Ｌ８は、それぞれ20
0psの伝搬遅延時間を持ち、遅延ロックループＤＬＬ７
の帰還制御によって遅延時間が一定になるように制御さ
れている。すなわち遅延ロックループＤＬＬ７は、200p
s×８段＝1600psの周期が常に補償される。一方、遅延
ロックループＤＬＬ６は、５段の差動バッファＪ１〜Ｊ
５で構成される電圧制御遅延線を備える。この５段の差
動バッファＪ１〜Ｊ５は、それぞれ160psの伝搬遅延時
間を持ち、遅延ロックループＤＬＬ６により生成される
遅延制御信号３４と遅延ロックループＤＬＬ７により生
成される遅延制御信号３５によって遅延時間が一定にな
るよう制御されている。遅延制御信号３４は、−40psの
遅延時間に制御するための信号である。遅延制御信号３
５は、200psの遅延時間に制御するための信号である。
遅延ロックループＤＬＬ６には、電流を調節するための
電流制御回路３３が付加されている。遅延ロックループ
ＤＬＬ６は、遅延ロックループＤＬＬ７で生成された20
0psの遅延時間に制御するための制御電流に、電流制御
回路３３から入力される−40psの遅延時間に制御するた
めの制御電流が加算されることで、160ps×５段＝800ps
の周期が常に補償される。

【００６４】選択回路Ｓ５は、５対の出力j1,j1B〜j5,j
5Bから１対の出力を選択するための回路である。

【００６５】またサイクリック遅延回路３１は微少遅延
（分解能）を生成しかつその遅延を加減するための回路
である。サイクリック遅延回路３１は遅延ロックループ
ＤＬＬ６内の差動バッファＪ１〜Ｊ５と同一形状で形成
された４段の差動バッファＫ１〜Ｋ４で構成されてい
る。また、サイクリック遅延回路３１には遅延制御信号
３５が常に供給されている。切換回路３２は、遅延ロッ
クループＤＬＬ６からの遅延制御信号３４を開閉するた
めのものである。切換回路３２には、各差動バッファＫ
１〜Ｋ４ごとにスイッチ素子ＳＷ１〜ＳＷ４が設けられ
ている。スイッチ素子ＳＷ１がＯＦＦ（閉）の時は、差
動バッファＫ１は、遅延制御信号３５のみを受け、伝搬
遅延時間が200psとなる。スイッチ素子ＳＷ１がＯＮ
（開）の時は、差動バッファＫ１は、遅延制御信号３４
及び遅延制御信号３５を受け、伝搬遅延時間が160psと
なる。スイッチ素子ＳＷ２〜ＳＷ４の動作と差動バッフ
ァＫ２〜Ｋ４の伝搬遅延時間との関係も同様である。

【００６６】出力端子CL1,XCL1〜CL8,XCL8からは、前記
リファレンスクロックに対し分解能40psを持つ合計１６
相（差動対８相）のクロック信号が同時に出力される。

【００６７】さらに実施の形態３のデジタル位相制御回
路３０の動作につき図３及び表５を参照して説明する。

【００６８】実施の形態３のデジタル位相制御回路３０
は、40psの微少遅延時間（分解能）の変化を、リファレ
ンスクロックと同一周期（40ps×40＝1600ps）単位でか
つ連続に出力することを目的とした回路である。表５
は、実施の形態３のデジタル位相制御回路３０を用いて
位相を遅らせる場合の選択回路Ｓ１、Ｓ５の各選択状態
と各部の遅延時間と総合遅延時間とを示す表である。こ
れは、40psの分解能でリファレンスクロックの周期（32
00ps）を均等に８０等分しクロック信号の位相が制御さ
れることを表している。すなわち、リファレンスクロッ
クの周期に対し、出力されるクロック信号の位相が均一
でかつ連続的に一定の分解能で追従できることを表して
いる。なお、表５では、出力端子ＯＵＴは便宜上図３の
出力XCL4,XCL8のみに限定し、また選択回路Ｓ１と選択
回路Ｓ５の遅延を無視している。

【表５】

【００６９】表５に示すように、状態〈１１１〉におい
ては、選択回路Ｓ１によって差動クロック信号ＣＬＫ１
−３が選択されており、選択回路Ｓ５によって差動バッ
ファＪ１の出力j1,j1Bが選択され、スイッチ素子ＳＷ１
がＯＦＦであり、スイッチ素子ＳＷ２〜ＳＷ４がＯＮで
ある。したがって、状態〈１１１〉においては、選択回
路Ｓ１から出力される差動クロック信号ＣＬＫ１−３の
遅延は０psであり、差動バッファＪ１による遅延は160p
s、サイクリック遅延回路３１による遅延が680ps（その
うち、差動バッファＫ１による遅延は200ps、差動バッ
ファＫ２〜Ｋ４による遅延は160ps×３＝480ps）、差動
バッファＬ１〜Ｌ８による遅延は200ps×８＝1600psで
ある。その結果、総合遅延は、2440psとなっている。

【００７０】状態〈１１２〉においては、選択回路Ｓ１
によって差動クロック信号ＣＬＫ１−３が選択されてお
り、選択回路Ｓ５によって差動バッファＪ１の出力j1,j
1Bが選択され、スイッチ素子ＳＷ１、ＳＷ２がＯＦＦで
あり、スイッチ素子ＳＷ３、ＳＷ４がＯＮである。した
がって、状態〈１１１〉においては、選択回路Ｓ１から
出力される差動クロック信号ＣＬＫ１−３の遅延は０ps
であり、差動バッファＪ１による遅延は160ps、サイク
リック遅延回路３１による遅延が720ps（そのうち、差
動バッファＫ１、Ｋ２による遅延は200ps×２＝400ps、
差動バッファＫ３、Ｋ４による遅延は160ps×２＝320p
s）、差動バッファＬ１〜Ｌ８による遅延は200ps×８＝
1600psである。その結果、総合遅延は、2480psとなって
いる。したがって、状態〈１１１〉のときに、出力され
るクロック信号の位相が所望の位相に対して40ps進んで
いれば、状態〈１１２〉に切り換えることにより所望の
位相のクロック信号を出力端子ＯＵＴから出力すること
ができる。

【００７１】状態〈１１３〉においては、選択回路Ｓ１
によって差動クロック信号ＣＬＫ１−３が選択されてお
り、選択回路Ｓ５によって差動バッファＪ１の出力j1,j
1Bが選択され、スイッチ素子ＳＷ１〜ＳＷ３がＯＦＦで
あり、スイッチ素子ＳＷ４がＯＮである。したがって、
状態〈１１３〉においては、選択回路Ｓ１から出力され
る差動クロック信号ＣＬＫ１−３の遅延は０psであり、
差動バッファＪ１による遅延は160ps、サイクリック遅
延回路３１による遅延が760ps（そのうち、差動バッフ
ァＫ１〜Ｋ３による遅延は200ps×３＝600ps、差動バッ
ファＫ４による遅延は160ps）、差動バッファＬ１〜Ｌ
８による遅延は200ps×８＝1600psである。その結果、
総合遅延は、2520psとなっている。したがって、状態
〈１１１〉のときに、出力されるクロック信号の位相が
所望の位相に対して80ps進んでいれば、状態〈１１３〉
に切り換えることにより所望の位相のクロック信号を出
力端子ＯＵＴから出力することができる。

【００７２】同様にしてさらに位相を遅らせる場合は、
表５に示すように、状態〈１１４〉→〈１２１〉→・・
・→〈１２４〉→〈１３１〉→・・・〈１３４〉→〈１
４１〉→・・・〈１４４〉→〈１５１〉→・・・〈１５
４〉と、選択回路Ｓ５及び切換回路３２を切り換えるこ
とにより、40psの分解能でクロック信号を連続的に制御
することができる。さらに、状態〈１５４〉に対し、状
態〈２１１〉に切り換えると、位相を40ps遅らせること
ができる。

【００７３】表５に示すように、状態〈２１１〉におい
ては、選択回路Ｓ１によって差動クロック信号ＣＬＫ２
−４が選択されており、選択回路Ｓ５によって差動バッ
ファＪ１の出力j1,j1Bが選択され、スイッチ素子ＳＷ１
がＯＦＦであり、スイッチ素子ＳＷ２〜ＳＷ４がＯＮで
ある。したがって、状態〈１１１〉においては、選択回
路Ｓ１から出力される差動クロック信号ＣＬＫ１−３の
遅延は800psであり、差動バッファＪ１による遅延は160
ps、サイクリック遅延回路３１による遅延が680ps（そ
のうち、差動バッファＫ１による遅延は200ps、差動バ
ッファＫ２〜Ｋ４による遅延は160ps×３＝480ps）、差
動バッファＬ１〜Ｌ８による遅延は200ps×８＝1600ps
である。その結果、総合遅延は、3240psとなっている。

【００７４】同様にしてさらに位相を遅らせる場合は、
表５に示すように、状態〈２１２〉→〈２１４〉→〈２
２１〉→・・・→〈２２４〉→〈２３１〉→・・・→
〈２３４〉→〈２４１〉→・・・→〈２４４〉→〈２５
１〉→・・・→〈２５４〉と、選択回路Ｓ５及び切換回
路３２を切り換え、さらに選択回路Ｓ１によって差動ク
ロック信号ＣＬＫ３−１を選択して、状態〈３１１〉→
〈３１４〉→〈３２１〉→・・・→〈３２４〉→〈３３
１〉→・・・〈３３４〉→〈３４１〉→・・・〈３４
４〉→〈３５１〉→・・・〈３５４〉と、選択回路Ｓ５
及び切換回路３２を切り換える。同様に、選択回路Ｓ１
によって差動クロック信号ＣＬＫ４−２を選択して、状
態４１１〉→・・・→〈４１４〉→〈４２１〉→・・・
→〈４２４〉→〈４３１〉→・・・→〈４３４〉→〈４
４１〉→・・・→〈４４４〉→〈４５１〉→・・・→
〈４５４〉と、選択回路Ｓ５及び切換回路３２を切り換
える。さらに、状態〈４５４〉の次は、状態〈１１１〉
に切り換えることにより連続的に40psの分解能でクロッ
ク信号を制御することができる。

【００７５】状態〈１１１〉〜〈４５４〉を上述の順番
とは逆順に切り換えれば、40psの分解能でクロック信号
の位相を進めさせることができる。表６に、実施の形態
３のデジタル位相制御回路３０を用いて位相を進める場
合（表５に対して逆順）の選択回路Ｓ１、Ｓ５の各選択
状態と各部の遅延時間と総合遅延時間とを示した。

【表６】

【００７６】以上のように実施の形態３のデジタル位相
制御回路２０によれば、40psの分解能でクロック信号を
連続的に制御することができる。従来例のデジタル位相
制御回路１００に比較しても、分解能を４分の１にする
ことができた。また、遅延バッファの位置によるその伝
搬遅延時間のバラツキが抑えられ、分解能の精度が向上
するという効果がある。伝搬遅延時間を第一種の伝搬遅
延時間（160ps）と第二種の伝搬遅延時間（200ps）とに
切換可能にされた可変遅延バッファ（差動バッファＫ１
〜Ｋ４）を採用したことにより、バッファ数及びセレク
タ数の少ない高分解能デジタル位相制御回路を構成する
ことができた。選択回路（セレクタ）の数が１つなの
で、複数の選択回路の切換タイミングがずれることによ
る弊害が生じないという効果がある。

【００７７】実施の形態３のデジタル位相制御回路３０
では、遅延バッファが２種であったが、本発明はこれに
限られず、遅延バッファを３種以上各種所定数備え、ク
ロック信号を通過させる遅延バッファの種類ごとの数を
変更することによりクロック信号の総合遅延時間を遅延
バッファの伝搬遅延時間より微少な単位で変化させて前
記クロック信号の位相を制御するデジタル位相制御回路
を構成してもよい。また、実施の形態３のデジタル位相
制御回路３０では、160ps及び200psの伝搬遅延時間を有
する２種の遅延バッファを用い、分解能を40psとした
が、本発明はこれに限られない。本発明によればさらに
微少の分解能で位相を制御するデジタル位相制御回路を
構成することができる。

【００７８】

【発明の効果】上述のように本発明には、主に以下のよ
うな効果がある。すなわち本発明は、それぞれ異なる伝
搬遅延時間を有する遅延バッファを２種以上各種所定数
備え、クロック信号を通過させる遅延バッファの種類ご
との数を変更することにより前記クロック信号の総合遅
延時間を前記遅延バッファの伝搬遅延時間より微少な単
位で変化させて前記クロック信号の位相を制御するの
で、分解能が遅延バッファの遅延時間よりも小さくなる
という効果がある。これにより、遅延バッファの限界の
微少遅延時間よりさらに小さい分解能を得ることができ
るという効果がある。また、分解能を小さくするために
遅延バッファの遅延時間を小さくする（高速化する）必
要はないので、分解能を小さくするために遅延バッファ
の数が増加してしまうという不利益はない。その結果と
して、遅延バッファの高速化に伴う消費電力の増加及び
遅延バッファの数の増加に伴う消費電力の増加がともに
防がれ、かつ、遅延バッファの数の増加に伴う回路専有
面積の増加が防がれ、省電力・小面積型の高分解能デジ
タル位相制御回路を得ることができるという効果があ
る。また、分解能を小さくするために遅延バッファの遅
延時間を小さくする（高速化する）必要がないので、高
速化のために高度な設計や高性能プロセスが必要となら
ない。そのため、設計負担、プロセス負担を増大させる
ことなく高分解能デジタル位相制御回路を構成すること
ができるという効果がある。

【図面の簡単な説明】

【図１】 本発明の実施の形態１のデジタル位相制御回
路１０を示す回路図

【図２】 本発明の実施の形態２のデジタル位相制御回
路２０を示す回路図

【図３】 本発明の実施の形態３のデジタル位相制御回
路３０を示す回路図

【図４】 従来の一例のデジタル位相制御回路１００を
示す回路図

【符号の説明】

１０…実施の形態１のデジタル位相制御回路 ２０…実施の形態２のデジタル位相制御回路 ３０…実施の形態３のデジタル位相制御回路 ３１…サイクリック遅延回路 １００…従来の一例のデジタル位相制御回路 Ｂ０〜Ｆ０、Ａ１〜Ｆ５、Ｘ１〜Ｘ８、Ｇ１〜Ｇ１０、
Ｈ１〜Ｈ８、Ｊ１〜Ｊ５、Ｌ１〜Ｌ８…差動バッファ Ｋ１〜Ｋ４…可変遅延バッファ ＶＣＤＬ１、ＶＣＤＬ２…電圧制御遅延線 ＤＬＬ１、ＤＬＬ２、ＤＬＬ３、ＤＬＬ４、ＤＬＬ５、
ＤＬＬ６、ＤＬＬ７…遅延ロックループ Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５…選択回路 ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５、ＰＤ６、Ｐ
Ｄ７…位相比較器 ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４、ＣＰ５、ＣＰ６、Ｃ
Ｐ７…チャージポンプ ＬＰＦ１、ＬＰＦ２、ＬＰＦ３、ＬＰＦ４、ＬＰＦ５、
ＬＰＦ６、ＬＰＦ７…ロウパスフィルタ ＩＮ…入力端子 ＯＵＴ…出力端子

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/02 G06F 1/06 H03K 5/13 H03L 7/00

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 入力された所定周波数のリファレンスク
   ロック信号に対して、位相が所定の分解能で制御された
   １又は２以上のクロック信号を出力するデジタル位相制
   御回路において、 それぞれ異なる伝搬遅延時間を有する遅延バッファを２
   種以上各種所定数備え、前記位相が制御されたクロック信号を出力するために直
   列に接続される遅延バッファの段数は、前記遅延バッフ
   ァの種類ごとに独立に設定可能とされ、 前記遅延バッファの種類ごとの段数 を変更することによ
   り、前記クロック信号の総合遅延時間を前記遅延バッフ
   ァの伝搬遅延時間より微少な単位で変化させて前記クロ
   ック信号の位相を制御することを特徴とするデジタル位
   相制御回路。
2. 【請求項２】 第一種の伝搬遅延時間を有する遅延バッ
   ファを複数段連接してなり、リファレンスクロック信号
   が入力される第一の電圧制御遅延線と、 第二種の伝搬遅延時間を有する遅延バッファを複数段連
   接してなる第二の電圧制御遅延線と、 第一の電圧制御遅延線の何れかの段からクロック信号を
   取り出し、かかる取り出したクロック信号を第二の電圧
   制御遅延線の一段目に出力する選択回路と、 第二の電圧制御遅延線の何れかの段からクロック信号を
   取り出して出力する選択回路とを備えることを特徴とす
   る請求項１に記載のデジタル位相制御回路。
3. 【請求項３】 入力された所定周波数のリファレンスク
   ロック信号に対して、位相が所定の分解能で制御された
   １又は２以上のクロック信号を出力するデジタル位相制
   御回路において、 第一種の伝搬遅延時間を有する遅延バッファを複数段連
   接してなり、リファレンスクロック信号が入力される第
   一の電圧制御遅延線と、 第二種の伝搬遅延時間を有する遅延バッファを複数段連
   接してなる第二の電圧制御遅延線と、 第一の電圧制御遅延線の何れかの段からクロック信号を
   取り出し、かかる取り出したクロック信号を第二の電圧
   制御遅延線の一段目に出力する選択回路と、 第二の電圧制御遅延線の何れかの段からクロック信号を
   取り出して出力する選択回路とを備え、 第一の電圧制御遅延線及び第二の電圧制御遅延線が、遅
   延ロックループにより帰還制御され、 第一種の伝搬遅延時間と第二種の伝搬遅延時間との時間
   差が、第一種の伝搬遅延時間及び第二種の伝搬遅延時間
   のいずれよりも小さく設定され、 第一種の伝搬遅延時間と第二種の伝搬遅延時間との時間
   差を前記分解能としてクロック信号の位相を制御するこ
   とを特徴とするデジタル位相制御回路。
4. 【請求項４】 第一種の伝搬遅延時間を有する遅延バッ
   ファをｈ段連接してなり、リファレンスクロック信号が
   入力される第一の電圧制御遅延線と、 第一の電圧制御遅延線のｉ段の出力にそれぞれ接続し、
   第二種の伝搬遅延時間を有する遅延バッファをｊ段連接
   してなるｉ本の第二の電圧制御遅延線と、 第二種の伝搬遅延時間を有する遅延バッファをｋ段連接
   してなる第三の電圧制御遅延線と、 第一の電圧制御遅延線及び第二の電圧制御遅延線の何れ
   かの段からクロック信号を取り出し、かかる取り出した
   クロック信号を第三の電圧制御遅延線の一段目に出力す
   る選択回路とを備えることを特徴とする請求項１に記載
   のデジタル位相制御回路。
5. 【請求項５】 入力された所定周波数のリファレンスク
   ロック信号に対して、位相が所定の分解能で制御された
   １又は２以上のクロック信号を出力するデジタル位相制
   御回路において、 第一種の伝搬遅延時間を有する遅延バッファをｈ段連接
   してなり、リファレンスクロック信号が入力される第一
   の電圧制御遅延線と、 第一の電圧制御遅延線のｉ段の出力にそれぞれ接続し、
   第二種の伝搬遅延時間を有する遅延バッファをｊ段連接
   してなるｉ本の第二の電圧制御遅延線と、 第二種の伝搬遅延時間を有する遅延バッファをｋ段連接
   してなる第三の電圧制御遅延線と、 第一の電圧制御遅延線及び第二の電圧制御遅延線の何れ
   かの段からクロック信号を取り出し、かかる取り出した
   クロック信号を第三の電圧制御遅延線の一段目に出力す
   る選択回路とを備え、 第一の電圧制御遅延線及び第三の電圧制御遅延線がそれ
   ぞれ遅延ロックループにより帰還制御され、各第二の電
   圧制御遅延線の各遅延バッファには、第三の電圧制御遅
   延線を帰還制御する遅延ロックループにより生成される
   分解能を維持するための遅延制御電圧又は電流が供給さ
   れ、 第一種の伝搬遅延時間と第二種の伝搬遅延時間との時間
   差が、第一種の伝搬遅延時間及び第二種の伝搬遅延時間
   のいずれよりも小さく設定され、 第一種の伝搬遅延時間と第二種の伝搬遅延時間との時間
   差を前記分解能としてクロック信号の位相を制御するこ
   とを特徴とするデジタル位相制御回路。
6. 【請求項６】 第二の電圧制御遅延線のうち少なくとも
   一の電圧制御遅延線が遅延ロックループにより帰還制御
   され、他の第二の電圧制御遅延線の各遅延バッファに
   は、前記一の電圧制御遅延線を帰還制御する遅延ロック
   ループにより生成される分解能を維持するための遅延制
   御電圧又は電流が供給されてクロック信号の位相を制御
   することを特徴とする請求項５に記載のデジタル位相制
   御回路。
7. 【請求項７】 第一種の伝搬遅延時間を有する遅延バッ
   ファを複数段連接してなり、リファレンスクロック信号
   が入力される第一の電圧制御遅延線と、 第二種の伝搬遅延時間を有する遅延バッファを複数段連
   接してなる第二の電圧制御遅延線と、 第二の電圧制御遅延線の入力側に接続し、伝搬遅延時間
   を第一種の伝搬遅延時間と第二種の伝搬遅延時間とに切
   換可能な可変遅延バッファを複数段連接してなるサイク
   リック遅延回路と、 第一の電圧制御遅延線の何れかの段からクロック信号を
   取り出し、かかる取り出したクロック信号を前記サイク
   リック遅延回路の一段目に出力する選択回路とを備える
   ことを特徴とする請求項１に記載のデジタル位相制御回
   路。
8. 【請求項８】 入力された所定周波数のリファレンスク
   ロック信号に対して、位相が所定の分解能で制御された
   １又は２以上のクロック信号を出力するデジタル位相制
   御回路において、 第一種の伝搬遅延時間を有する遅延バッファを複数段連
   接してなり、リファレンスクロック信号が入力される第
   一の電圧制御遅延線と、 第二種の伝搬遅延時間を有する遅延バッファを複数段連
   接してなる第二の電圧制御遅延線と、 第二の電圧制御遅延線の入力側に接続し、可変遅延バッ
   ファを複数段連接してなるサイクリック遅延回路と、 第一の電圧制御遅延線の何れかの段からクロック信号を
   取り出し、かかる取り出したクロック信号を前記サイク
   リック遅延回路の一段目に出力する選択回路とを備え、 第一の電圧制御遅延線及び第二の電圧制御遅延線がそれ
   ぞれ遅延ロックループにより帰還制御され、 第一の電圧制御遅延線の各遅延バッファは、第一の電圧
   制御遅延線を帰還制御する遅延ロックループにより生成
   される分解能を維持するための第一の遅延制御電圧又は
   電流と、第二の電圧制御遅延線を帰還制御する遅延ロッ
   クループにより生成される分解能を維持するための第二
   の遅延制御電圧又は電流とが供給され、 前記サイクリック遅延回路の各可変遅延バッファは、第
   一の遅延制御電圧又は電流、及び第二の遅延制御電圧又
   は電流のうちいずれか一方が供給されるとともに、他方
   をも供給するか否かを切り換える切換回路が付設されて
   その伝搬遅延時間を第一種の伝搬遅延時間と第二種の伝
   搬遅延時間とに切換可能にされ、 第一種の伝搬遅延時間と第二種の伝搬遅延時間との時間
   差が、第一種の伝搬遅延時間及び第二種の伝搬遅延時間
   のいずれよりも小さく設定され、 第一種の伝搬遅延時間と第二種の伝搬遅延時間との時間
   差を前記分解能としてクロック信号の位相を制御するこ
   とを特徴とするデジタル位相制御回路。
9. 【請求項９】 前記分解能が、前記リファレンスクロ
   ック信号の周期の1/n(nは整数)に設定された請求項１か
   ら請求項８のうちいずれか一に記載のデジタル位相制御
   回路。