JPH0918305A - 遅延回路 - Google Patents
遅延回路Info
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- JPH0918305A JPH0918305A JP18208595A JP18208595A JPH0918305A JP H0918305 A JPH0918305 A JP H0918305A JP 18208595 A JP18208595 A JP 18208595A JP 18208595 A JP18208595 A JP 18208595A JP H0918305 A JPH0918305 A JP H0918305A
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Abstract
(57)【要約】
【目的】 遅延時間の製造、温度ばらつきを自動的に補
償する遅延回路を提供する。 【構成】 遅延時間補償部２２、２３において、遅延処
理部２１の各系統のパスＡ１１〜Ａ１４、Ｂ１１〜Ｂ１
２に用いられる可変遅延ゲートＤ（Ｔ１）、Ｄ（Ｔ２）
とそれぞれ同じ可変遅延ゲートＤ（Ｔ１）、Ｄ（Ｔ２）
を、クロックｆ0、ｆ1 を１周期分遅延するのに必要な
数だけ直列に接続して遅延時間生成回路２２１、２３１
を構成し、対応するパスに近接配置する。そして、クロ
ックｆ0 、ｆ1 と遅延時間生成手段２２１、２３１の遅
延出力とを位相比較して位相のずれ量を求め、そのずれ
を補正する遅延時間制御信号ＣＴＲ１、ＣＴＲ２を生成
し、各制御信号により遅延時間生成回路２２１、２３１
の遅延時間及びパスＡ１１〜Ａ１４、Ｂ１１〜Ｂ１２の
遅延時間を同時に制御するようにしたものである。
償する遅延回路を提供する。 【構成】 遅延時間補償部２２、２３において、遅延処
理部２１の各系統のパスＡ１１〜Ａ１４、Ｂ１１〜Ｂ１
２に用いられる可変遅延ゲートＤ（Ｔ１）、Ｄ（Ｔ２）
とそれぞれ同じ可変遅延ゲートＤ（Ｔ１）、Ｄ（Ｔ２）
を、クロックｆ0、ｆ1 を１周期分遅延するのに必要な
数だけ直列に接続して遅延時間生成回路２２１、２３１
を構成し、対応するパスに近接配置する。そして、クロ
ックｆ0 、ｆ1 と遅延時間生成手段２２１、２３１の遅
延出力とを位相比較して位相のずれ量を求め、そのずれ
を補正する遅延時間制御信号ＣＴＲ１、ＣＴＲ２を生成
し、各制御信号により遅延時間生成回路２２１、２３１
の遅延時間及びパスＡ１１〜Ａ１４、Ｂ１１〜Ｂ１２の
遅延時間を同時に制御するようにしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、互いに異なる遅延時
間を持つ複数のパスから１本を選択することで遅延時間
を切り替えるパス切り替え方式の遅延回路についてのも
のである。
間を持つ複数のパスから１本を選択することで遅延時間
を切り替えるパス切り替え方式の遅延回路についてのも
のである。
【０００２】
【従来の技術】従来、この種の遅延回路は、例えば図３
に示すように構成される。この遅延回路は、各段の第１
のパスＡ１〜Ａ４と第２のパスＢ１〜Ｂ４をセレクタ１
１〜１４により選択的に接続し、最終段のパスＡ４、Ｂ
４をＯＲゲート１５の入力端に接続して構成される。
に示すように構成される。この遅延回路は、各段の第１
のパスＡ１〜Ａ４と第２のパスＢ１〜Ｂ４をセレクタ１
１〜１４により選択的に接続し、最終段のパスＡ４、Ｂ
４をＯＲゲート１５の入力端に接続して構成される。
【０００３】セレクタ１１の入力端は入力端子ＩＮに接
続され、ＯＲゲート１５の出力端は出力端子ＯＵＴに接
続される。また、第１のパスＡ１〜Ａ４は遅延時間Ｔ１
の遅延ゲートＤ（Ｔ１）を持ち、第２のパスＢ１〜Ｂ４
は遅延時間Ｔ２（Ｔ１＞Ｔ２）の任意個数の遅延ゲート
Ｄ（Ｔ２）を持つ。なお、この例では、パスＡ１〜Ａ４
のゲート数をそれぞれ１、２、１、２とし、パスＢ１〜
Ｂ４のゲート数をそれぞれ１、２、０、０とする。
続され、ＯＲゲート１５の出力端は出力端子ＯＵＴに接
続される。また、第１のパスＡ１〜Ａ４は遅延時間Ｔ１
の遅延ゲートＤ（Ｔ１）を持ち、第２のパスＢ１〜Ｂ４
は遅延時間Ｔ２（Ｔ１＞Ｔ２）の任意個数の遅延ゲート
Ｄ（Ｔ２）を持つ。なお、この例では、パスＡ１〜Ａ４
のゲート数をそれぞれ１、２、１、２とし、パスＢ１〜
Ｂ４のゲート数をそれぞれ１、２、０、０とする。
【０００４】図３の構成において、入力端子ＩＮに供給
される信号は１段目のセレクタ１１によりパスＡ１かパ
スＢ１のいずれかに選択的に導出されて２段目のセレク
タ１２に入力される。パスＡ１が持つ遅延ゲートＤ（Ｔ
１）の遅延時間Ｔ１は、パスＢが持つ遅延ゲートＤ（Ｔ
２）の遅延時間Ｔ２よりも長い。このため、２段目のセ
レクタ１２の出力には、パスＡ１、Ｂ１の選択に応じて
遅延ゲートＤ（Ｔ１）と遅延ゲートＤ（Ｔ２）との遅延
時間差を生じさせることができる。
される信号は１段目のセレクタ１１によりパスＡ１かパ
スＢ１のいずれかに選択的に導出されて２段目のセレク
タ１２に入力される。パスＡ１が持つ遅延ゲートＤ（Ｔ
１）の遅延時間Ｔ１は、パスＢが持つ遅延ゲートＤ（Ｔ
２）の遅延時間Ｔ２よりも長い。このため、２段目のセ
レクタ１２の出力には、パスＡ１、Ｂ１の選択に応じて
遅延ゲートＤ（Ｔ１）と遅延ゲートＤ（Ｔ２）との遅延
時間差を生じさせることができる。
【０００５】パスＡ１、Ｂ１のいずれかを通った信号は
２段目のセレクタ１２によりパスＡ２、Ｂ２のいずれか
に選択的に導出されて３段目のセレクタ１３に入力され
る。パスＡ２が持つ２段の遅延ゲートＤ（Ｔ１）の遅延
時間Ｔ１×２は、パスＢ２が持つ２段の遅延ゲートＤ
（Ｔ２）の遅延時間Ｔ２×２よりも長い。このため、３
段目のセレクタ１３の出力には、パスＡ２、Ｂ２の選択
に応じて、２段目のセレクタ１２の出力の遅延差を含む
１〜３段分の遅延ゲートＤ（Ｔ１）と遅延ゲートＤ（Ｔ
２）との遅延時間差を生じさせることができる。
２段目のセレクタ１２によりパスＡ２、Ｂ２のいずれか
に選択的に導出されて３段目のセレクタ１３に入力され
る。パスＡ２が持つ２段の遅延ゲートＤ（Ｔ１）の遅延
時間Ｔ１×２は、パスＢ２が持つ２段の遅延ゲートＤ
（Ｔ２）の遅延時間Ｔ２×２よりも長い。このため、３
段目のセレクタ１３の出力には、パスＡ２、Ｂ２の選択
に応じて、２段目のセレクタ１２の出力の遅延差を含む
１〜３段分の遅延ゲートＤ（Ｔ１）と遅延ゲートＤ（Ｔ
２）との遅延時間差を生じさせることができる。
【０００６】パスＡ２、Ｂ２のいずれかを通った信号は
３段目のセレクタ１３によりパスＡ３かパスＢ３のいず
れかに選択的に導出されて４段目のセレクタ１４に入力
される。パスＡ３には遅延ゲートＤ（Ｔ１）が含まれる
が、パスＢ３には遅延ゲートが含まれない。このため、
４段目のセレクタ１４の出力には、パスＡ３、Ｂ３の選
択に応じて、２、３段目のセレクタ１２、１３の出力の
遅延差を含む１〜７段分の遅延ゲートＤ（Ｔ１）と遅延
ゲートＤ（Ｔ２）との遅延時間差を生じさせることがで
きる。
３段目のセレクタ１３によりパスＡ３かパスＢ３のいず
れかに選択的に導出されて４段目のセレクタ１４に入力
される。パスＡ３には遅延ゲートＤ（Ｔ１）が含まれる
が、パスＢ３には遅延ゲートが含まれない。このため、
４段目のセレクタ１４の出力には、パスＡ３、Ｂ３の選
択に応じて、２、３段目のセレクタ１２、１３の出力の
遅延差を含む１〜７段分の遅延ゲートＤ（Ｔ１）と遅延
ゲートＤ（Ｔ２）との遅延時間差を生じさせることがで
きる。
【０００７】パスＡ３、Ｂ３のいずれかを通った信号
は、４段目のセレクタ１４によりパスＡ４かパスＢ４の
いずれかに選択的に導出されてＯＲゲート１５に入力さ
れる。パスＡ４には２段の遅延ゲートＤ（Ｔ１）が含ま
れるが、パスＢ３には遅延ゲートが含まれない。このた
め、ＯＲゲート１５の出力には２〜４段目のセレクタ１
２〜１４の出力の遅延差を含む１〜１５段分の遅延ゲー
トＤ（Ｔ１）と遅延ゲートＤ（Ｔ２）との遅延時間差を
生じさせることができる。
は、４段目のセレクタ１４によりパスＡ４かパスＢ４の
いずれかに選択的に導出されてＯＲゲート１５に入力さ
れる。パスＡ４には２段の遅延ゲートＤ（Ｔ１）が含ま
れるが、パスＢ３には遅延ゲートが含まれない。このた
め、ＯＲゲート１５の出力には２〜４段目のセレクタ１
２〜１４の出力の遅延差を含む１〜１５段分の遅延ゲー
トＤ（Ｔ１）と遅延ゲートＤ（Ｔ２）との遅延時間差を
生じさせることができる。
【０００８】よって、以上のような構成による遅延回路
は、パスＡ１〜Ａ４、Ｂ１〜Ｂ４を適宜選択することに
より、入力端子ＩＮに供給される信号を、１〜１５段分
の遅延ゲートＤ（Ｔ１）と遅延ゲートＤ（Ｔ２）との遅
延時間差を与えて出力端子ＯＵＴから出力することがで
きる。
は、パスＡ１〜Ａ４、Ｂ１〜Ｂ４を適宜選択することに
より、入力端子ＩＮに供給される信号を、１〜１５段分
の遅延ゲートＤ（Ｔ１）と遅延ゲートＤ（Ｔ２）との遅
延時間差を与えて出力端子ＯＵＴから出力することがで
きる。
【０００９】ところで、図３に示した遅延回路は４段の
パス切り替え方式であるため、遅延ゲートＤ（Ｔ１）の
遅延時間Ｔ１を１とすると、１段目のセレクタ１１の選
択するパスＡ１、Ｂ１の遅延時間差は１／４、２段目の
セレクタ７の選択するパスＡ２、Ｂ２の遅延時間差は１
／２、３段目のセレクタ１３の選択するパスＡ３、Ｂ３
の遅延時間差は１、４段目のセレクタ１４の選択するパ
スＡ４、Ｂ４の遅延時間差は２となる。
パス切り替え方式であるため、遅延ゲートＤ（Ｔ１）の
遅延時間Ｔ１を１とすると、１段目のセレクタ１１の選
択するパスＡ１、Ｂ１の遅延時間差は１／４、２段目の
セレクタ７の選択するパスＡ２、Ｂ２の遅延時間差は１
／２、３段目のセレクタ１３の選択するパスＡ３、Ｂ３
の遅延時間差は１、４段目のセレクタ１４の選択するパ
スＡ４、Ｂ４の遅延時間差は２となる。
【００１０】遅延ゲートＤ（Ｔ１）の遅延時間と遅延ゲ
ートＤ（Ｔ２）の遅延時間の関係を、遅延ゲートＤ（Ｔ
１）、Ｄ（Ｔ２）が共に用いられる段数をｎとして一般
化すると、遅延ゲートＤ（Ｔ２）は遅延ゲートＤ（Ｔ
１）の遅延時間に対して（１−１／２n ）の遅延時間を
持っている。この遅延ゲートＤ（Ｔ１）と遅延ゲートＤ
（Ｔ２）の遅延時間差が遅延回路の分解能となる。
ートＤ（Ｔ２）の遅延時間の関係を、遅延ゲートＤ（Ｔ
１）、Ｄ（Ｔ２）が共に用いられる段数をｎとして一般
化すると、遅延ゲートＤ（Ｔ２）は遅延ゲートＤ（Ｔ
１）の遅延時間に対して（１−１／２n ）の遅延時間を
持っている。この遅延ゲートＤ（Ｔ１）と遅延ゲートＤ
（Ｔ２）の遅延時間差が遅延回路の分解能となる。
【００１１】このように、図４に示した従来の遅延回路
は、セレクタ１１〜１４によりパスＡ１〜Ａ４、パスＢ
１〜Ｂ４を任意に組み合わせる選択制御を行うことで、
プログラマブルに遅延時間を可変することができる。
は、セレクタ１１〜１４によりパスＡ１〜Ａ４、パスＢ
１〜Ｂ４を任意に組み合わせる選択制御を行うことで、
プログラマブルに遅延時間を可変することができる。
【００１２】なお、上記の動作は、遅延ゲートＤ（Ｔ
１）の遅延時間Ｔ１に対して遅延ゲートＤ（Ｔ２）の遅
延時間Ｔ２の方が大きい場合も成り立つ。このときの遅
延ゲートＤ（Ｔ１）と遅延ゲートＤ（Ｔ２）の遅延時間
の関係を上記と同様に一般化すると、遅延ゲートＤ（Ｔ
２）は遅延ゲートＤ（Ｔ１）の遅延時間に対して（１＋
１／２n ）の遅延時間を持っている。
１）の遅延時間Ｔ１に対して遅延ゲートＤ（Ｔ２）の遅
延時間Ｔ２の方が大きい場合も成り立つ。このときの遅
延ゲートＤ（Ｔ１）と遅延ゲートＤ（Ｔ２）の遅延時間
の関係を上記と同様に一般化すると、遅延ゲートＤ（Ｔ
２）は遅延ゲートＤ（Ｔ１）の遅延時間に対して（１＋
１／２n ）の遅延時間を持っている。
【００１３】しかし、上記のような従来のパス切り替え
方式による遅延回路では、モノリシック化すると、温度
変動によるゲート遅延の変化や、製造ロット間での遅延
時間のばらつきが発生してしまう。このため、設計値通
りの遅延時間を得ることは不可能であり、精度を必要と
する遅延回路を実現することは極めて困難であった。
方式による遅延回路では、モノリシック化すると、温度
変動によるゲート遅延の変化や、製造ロット間での遅延
時間のばらつきが発生してしまう。このため、設計値通
りの遅延時間を得ることは不可能であり、精度を必要と
する遅延回路を実現することは極めて困難であった。
【００１４】
【発明が解決しようとする課題】以上述べたように、従
来のパス切り替え方式による遅延回路では、モノリシッ
ク化に際し、温度変動によるゲート遅延の変化や、製造
ロット間での遅延時間のばらつきが発生してしまうた
め、設計値通りの遅延時間を得ることができず、高精度
な遅延回路を実現することは極めて困難であった。この
発明は、製造、温度ばらつきを補償して精度の高い遅延
時間を設定する遅延回路を提供することを目的とする。
来のパス切り替え方式による遅延回路では、モノリシッ
ク化に際し、温度変動によるゲート遅延の変化や、製造
ロット間での遅延時間のばらつきが発生してしまうた
め、設計値通りの遅延時間を得ることができず、高精度
な遅延回路を実現することは極めて困難であった。この
発明は、製造、温度ばらつきを補償して精度の高い遅延
時間を設定する遅延回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】この目的を達成するた
め、この発明は、各段毎に可変遅延ゲートＤ（Ｔ１）、
Ｄ（Ｔ２）を直列に持つ複数段の複数系統のパスＡ１１
〜Ａ１４、Ｂ１１〜Ｂ１４、前記複数段の複数系統のパ
スを段毎に選択的に接続して遅延時間を設定するパス選
択手段２１１〜２１５を備える遅延処理部２１と、前記
パスの系統別に設けられ、それぞれ対応する系統のパス
に用いられる可変遅延ゲートＤ（Ｔ１）、Ｄ（Ｔ２）と
同じ可変遅延ゲートＤ（Ｔ１）、Ｄ（Ｔ２）を直列に接
続して、そのパスに近接配置し、入力クロックｆ0 、ｆ
1 を通して１周期分遅延する遅延時間生成手段２２１、
２３１、遅延時間生成手段２２１、２３１の入出力の位
相誤差を検出する位相誤差検出手段２２２、２３２、位
相誤差検出手段２２２、２３２の検出結果から遅延時間
制御信号ＣＴＲ１、ＣＴＲ２を生成する制御信号生成手
段２２３、２３３を備え、遅延時間制御信号ＣＴＲ１、
ＣＴＲ２により内部可変遅延ゲートＤ（Ｔ１）、Ｄ（Ｔ
２）と共に対応する系統のパスに用いられる可変遅延ゲ
ートＤ（Ｔ１）、Ｄ（Ｔ２）の遅延時間を同時に制御す
る複数の遅延時間補償部２２、２３と、基準クロックｆ
0 から複数の遅延時間補償部２２、２３のそれぞれの入
力クロックｆ0 、ｆ1 を一定の周波数関係を持って生成
するクロック生成部２４とを具備して構成するように
し、遅延処理部２１のパス選択切り替えにより任意の遅
延時間を設定する。
め、この発明は、各段毎に可変遅延ゲートＤ（Ｔ１）、
Ｄ（Ｔ２）を直列に持つ複数段の複数系統のパスＡ１１
〜Ａ１４、Ｂ１１〜Ｂ１４、前記複数段の複数系統のパ
スを段毎に選択的に接続して遅延時間を設定するパス選
択手段２１１〜２１５を備える遅延処理部２１と、前記
パスの系統別に設けられ、それぞれ対応する系統のパス
に用いられる可変遅延ゲートＤ（Ｔ１）、Ｄ（Ｔ２）と
同じ可変遅延ゲートＤ（Ｔ１）、Ｄ（Ｔ２）を直列に接
続して、そのパスに近接配置し、入力クロックｆ0 、ｆ
1 を通して１周期分遅延する遅延時間生成手段２２１、
２３１、遅延時間生成手段２２１、２３１の入出力の位
相誤差を検出する位相誤差検出手段２２２、２３２、位
相誤差検出手段２２２、２３２の検出結果から遅延時間
制御信号ＣＴＲ１、ＣＴＲ２を生成する制御信号生成手
段２２３、２３３を備え、遅延時間制御信号ＣＴＲ１、
ＣＴＲ２により内部可変遅延ゲートＤ（Ｔ１）、Ｄ（Ｔ
２）と共に対応する系統のパスに用いられる可変遅延ゲ
ートＤ（Ｔ１）、Ｄ（Ｔ２）の遅延時間を同時に制御す
る複数の遅延時間補償部２２、２３と、基準クロックｆ
0 から複数の遅延時間補償部２２、２３のそれぞれの入
力クロックｆ0 、ｆ1 を一定の周波数関係を持って生成
するクロック生成部２４とを具備して構成するように
し、遅延処理部２１のパス選択切り替えにより任意の遅
延時間を設定する。
【００１６】
【作用】この発明による遅延回路では、例えばＡ系統の
パスＡ１１〜Ａ１４に用いられる可変遅延ゲートＤ（Ｔ
１）と同じ可変遅延ゲートＤ（Ｔ１）を、基準クロック
ｆ0 を１周期分遅延するのに必要な数だけ直列に接続し
たものを遅延時間生成手段２２１とし、パスＡ１１〜Ａ
１４に近接配置し、基準クロックｆ0 と遅延時間生成手
段２２１の出力とを位相比較して位相のずれ量を求め、
そのずれを補正する遅延時間制御信号ＣＴＲ１を生成
し、この制御信号により遅延時間生成手段２２１の可変
遅延ゲートＤ（Ｔ１）及びパスＡ１１〜Ａ１４の可変遅
延ゲートＤ（Ｔ１）を同時に制御する。
パスＡ１１〜Ａ１４に用いられる可変遅延ゲートＤ（Ｔ
１）と同じ可変遅延ゲートＤ（Ｔ１）を、基準クロック
ｆ0 を１周期分遅延するのに必要な数だけ直列に接続し
たものを遅延時間生成手段２２１とし、パスＡ１１〜Ａ
１４に近接配置し、基準クロックｆ0 と遅延時間生成手
段２２１の出力とを位相比較して位相のずれ量を求め、
そのずれを補正する遅延時間制御信号ＣＴＲ１を生成
し、この制御信号により遅延時間生成手段２２１の可変
遅延ゲートＤ（Ｔ１）及びパスＡ１１〜Ａ１４の可変遅
延ゲートＤ（Ｔ１）を同時に制御する。
【００１７】また、クロック生成手段２４により、基準
クロックｆ0 から一定の周波数関係を持つクロックｆ1
を生成し、Ｂ系統のパスＢ１１〜Ｂ１２に用いられる可
変遅延ゲートＤ（Ｔ２）と同じ可変遅延ゲートＤ（Ｔ
２）を直列に接続したものを遅延時間生成手段２３１と
し、パスＢ１１〜Ｂ１２に近接配置し、クロックｆ1 と
遅延時間生成手段２３１の出力とを位相比較して位相の
ずれ量を求め、そのずれを補正する遅延時間制御信号Ｃ
ＴＲ２を生成し、この制御信号により遅延時間生成手段
２３１の可変遅延ゲートＤ（Ｔ２）及びパスＢ１１〜Ｂ
１２の可変遅延ゲートＤ（Ｔ２）を同時に制御する。
クロックｆ0 から一定の周波数関係を持つクロックｆ1
を生成し、Ｂ系統のパスＢ１１〜Ｂ１２に用いられる可
変遅延ゲートＤ（Ｔ２）と同じ可変遅延ゲートＤ（Ｔ
２）を直列に接続したものを遅延時間生成手段２３１と
し、パスＢ１１〜Ｂ１２に近接配置し、クロックｆ1 と
遅延時間生成手段２３１の出力とを位相比較して位相の
ずれ量を求め、そのずれを補正する遅延時間制御信号Ｃ
ＴＲ２を生成し、この制御信号により遅延時間生成手段
２３１の可変遅延ゲートＤ（Ｔ２）及びパスＢ１１〜Ｂ
１２の可変遅延ゲートＤ（Ｔ２）を同時に制御する。
【００１８】遅延時間生成手段２２１とパスＡ１１〜Ａ
１４、遅延時間生成手段２３１とパスＢ１１〜Ｂ１２は
それぞれ互いに近接して配置されるので、同程度のばら
つきを持っており、同じ遅延時間制御信号ＣＴＲ１、Ｃ
ＴＲ２を用いて対応する系統のパスの可変遅延ゲートＤ
（Ｔ１）、Ｄ（Ｔ２）を制御することで、遅延時間のば
らつきを制御し、補償することが可能となる。また、遅
延時間補償部２２が制御する可変遅延ゲートＤ（Ｔ１）
の遅延時間と、遅延時間補償部２３が制御する可変遅延
ゲートＤ（Ｔ２）の遅延時間の差は、ばらつきが生じて
も補償されるため、分解能は補償される。
１４、遅延時間生成手段２３１とパスＢ１１〜Ｂ１２は
それぞれ互いに近接して配置されるので、同程度のばら
つきを持っており、同じ遅延時間制御信号ＣＴＲ１、Ｃ
ＴＲ２を用いて対応する系統のパスの可変遅延ゲートＤ
（Ｔ１）、Ｄ（Ｔ２）を制御することで、遅延時間のば
らつきを制御し、補償することが可能となる。また、遅
延時間補償部２２が制御する可変遅延ゲートＤ（Ｔ１）
の遅延時間と、遅延時間補償部２３が制御する可変遅延
ゲートＤ（Ｔ２）の遅延時間の差は、ばらつきが生じて
も補償されるため、分解能は補償される。
【００１９】
【実施例】つぎに、図１及び図２を参照してこの発明の
実施例を説明する。図１はこの発明に係る４段のパス切
り替え方式による遅延回路の構成を示すものである。こ
の遅延回路は、Ａ系統とＢ系統のパス切り替えにより入
力信号の遅延処理を行う遅延処理部２１と、Ａ系統のパ
スが持つ遅延ゲートの遅延時間の変動、ばらつきを補償
する第１の遅延時間補償部２２と、Ｂ系統のパスが持つ
遅延ゲートの遅延時間の変動、ばらつきを補償する第２
の遅延時間補償部２３と、Ａ系統のパスに対してＢ系統
のパスの遅延時間を決定するシンセサイザ２４とで構成
される。
実施例を説明する。図１はこの発明に係る４段のパス切
り替え方式による遅延回路の構成を示すものである。こ
の遅延回路は、Ａ系統とＢ系統のパス切り替えにより入
力信号の遅延処理を行う遅延処理部２１と、Ａ系統のパ
スが持つ遅延ゲートの遅延時間の変動、ばらつきを補償
する第１の遅延時間補償部２２と、Ｂ系統のパスが持つ
遅延ゲートの遅延時間の変動、ばらつきを補償する第２
の遅延時間補償部２３と、Ａ系統のパスに対してＢ系統
のパスの遅延時間を決定するシンセサイザ２４とで構成
される。
【００２０】遅延処理部２１は、図３に示した回路とほ
ぼ同構成であり、各段のＡ系統のパスＡ１１〜Ａ１４と
Ｂ系統のパスＢ１１〜Ｂ１４をセレクタ２１１〜２１４
により選択的に接続し、最終段のパスＡ１４、Ｂ１４を
ＯＲゲート２１５の入力端に接続して構成される。
ぼ同構成であり、各段のＡ系統のパスＡ１１〜Ａ１４と
Ｂ系統のパスＢ１１〜Ｂ１４をセレクタ２１１〜２１４
により選択的に接続し、最終段のパスＡ１４、Ｂ１４を
ＯＲゲート２１５の入力端に接続して構成される。
【００２１】セレクタ２１１の入力端は入力端子ＩＮに
接続され、ＯＲゲート２１５の出力端は出力端子ＯＵＴ
に接続される。また、パスＡ１１〜Ａ１４は遅延時間Ｔ
１の任意個数の遅延ゲートＤ（Ｔ１）を持ち、パスＢ１
１〜Ｂ１４は遅延時間Ｔ２の任意個数の遅延ゲートＤ
（Ｔ２）を持つ。なお、この例では、パスＡ１１〜Ａ１
４のゲート数をそれぞれ１、２、１、２とし、パスＢ１
１〜Ｂ１４のゲート数をそれぞれ１、２、０、０とす
る。
接続され、ＯＲゲート２１５の出力端は出力端子ＯＵＴ
に接続される。また、パスＡ１１〜Ａ１４は遅延時間Ｔ
１の任意個数の遅延ゲートＤ（Ｔ１）を持ち、パスＢ１
１〜Ｂ１４は遅延時間Ｔ２の任意個数の遅延ゲートＤ
（Ｔ２）を持つ。なお、この例では、パスＡ１１〜Ａ１
４のゲート数をそれぞれ１、２、１、２とし、パスＢ１
１〜Ｂ１４のゲート数をそれぞれ１、２、０、０とす
る。
【００２２】第１の遅延時間補償部２２は、Ａ系統のパ
スＡ１１〜Ａ１４に用いられる可変遅延ゲートＤ（Ｔ
１）と同じ可変遅延ゲートＤ（Ｔ１）を、基準クロック
ｆ0 を１周期分遅延するのに必要な数だけ直列に接続し
た遅延時間生成回路２２１と、基準クロックｆ0 と遅延
時間生成回路２２１で遅延処理された基準クロック
ｆ0′とを位相比較する位相比較器（ＰＤ）２２２と、
この位相比較器２２２の出力の低周波成分を通過させて
直流電圧信号を生成するローパスフィルタ（ＬＰＦ）２
２３とを備える。
スＡ１１〜Ａ１４に用いられる可変遅延ゲートＤ（Ｔ
１）と同じ可変遅延ゲートＤ（Ｔ１）を、基準クロック
ｆ0 を１周期分遅延するのに必要な数だけ直列に接続し
た遅延時間生成回路２２１と、基準クロックｆ0 と遅延
時間生成回路２２１で遅延処理された基準クロック
ｆ0′とを位相比較する位相比較器（ＰＤ）２２２と、
この位相比較器２２２の出力の低周波成分を通過させて
直流電圧信号を生成するローパスフィルタ（ＬＰＦ）２
２３とを備える。
【００２３】ローパスフィルタ２２３の出力は遅延時間
制御信号ＣＴＲ１として遅延時間生成回路２２１の各可
変遅延ゲートＤ（Ｔ１）に供給され、同時にＡ系統のパ
スＡ１１〜Ａ１４の各可変遅延ゲートＤ（Ｔ１）にも供
給される。上記遅延時間生成回路２２１は遅延処理部２
１のＡ系統のパスＡ１１〜Ａ１４に近接配置される。
制御信号ＣＴＲ１として遅延時間生成回路２２１の各可
変遅延ゲートＤ（Ｔ１）に供給され、同時にＡ系統のパ
スＡ１１〜Ａ１４の各可変遅延ゲートＤ（Ｔ１）にも供
給される。上記遅延時間生成回路２２１は遅延処理部２
１のＡ系統のパスＡ１１〜Ａ１４に近接配置される。
【００２４】同様に、第２の遅延時間補償部２３は、Ｂ
系統のパスＢ１１〜Ｂ１２に用いられる可変遅延ゲート
Ｄ（Ｔ２）と同じ可変遅延ゲートＤ（Ｔ２）を、クロッ
クｆ1 を１周期分遅延するのに必要な数だけ直列に接続
した遅延時間生成回路２３１と、クロックｆ1 と遅延時
間生成回路２３１で遅延処理されたクロックｆ1 ′とを
位相比較する位相比較器（ＰＤ）２３２と、この位相比
較器２３２の出力の低周波成分を通過させて直流電圧信
号を生成するローパスフィルタ（ＬＰＦ）２３３とを備
える。
系統のパスＢ１１〜Ｂ１２に用いられる可変遅延ゲート
Ｄ（Ｔ２）と同じ可変遅延ゲートＤ（Ｔ２）を、クロッ
クｆ1 を１周期分遅延するのに必要な数だけ直列に接続
した遅延時間生成回路２３１と、クロックｆ1 と遅延時
間生成回路２３１で遅延処理されたクロックｆ1 ′とを
位相比較する位相比較器（ＰＤ）２３２と、この位相比
較器２３２の出力の低周波成分を通過させて直流電圧信
号を生成するローパスフィルタ（ＬＰＦ）２３３とを備
える。
【００２５】ローパスフィルタ２３３の出力は遅延時間
制御信号ＣＴＲ２として遅延時間生成回路２３１の各可
変遅延ゲートＤ（Ｔ２）に供給され、同時にＢ系統のパ
スＢ１１〜Ｂ１２の各可変遅延ゲートＤ（Ｔ２）にも供
給される。遅延時間生成回路２３１は遅延処理部２１の
Ｂ系統のパスＢ１１〜Ｂ１２に近接配置される。
制御信号ＣＴＲ２として遅延時間生成回路２３１の各可
変遅延ゲートＤ（Ｔ２）に供給され、同時にＢ系統のパ
スＢ１１〜Ｂ１２の各可変遅延ゲートＤ（Ｔ２）にも供
給される。遅延時間生成回路２３１は遅延処理部２１の
Ｂ系統のパスＢ１１〜Ｂ１２に近接配置される。
【００２６】なお、第１の遅延時間補償部２２の遅延時
間生成回路２２１の可変遅延ゲート数と第２の遅延時間
補償部２３の遅延時間生成回路２３１の可変遅延ゲート
数は同数にする。
間生成回路２２１の可変遅延ゲート数と第２の遅延時間
補償部２３の遅延時間生成回路２３１の可変遅延ゲート
数は同数にする。
【００２７】シンセサイザ２４は、基準クロックｆ0 か
ら特定の周波数のクロックｆ1 を生成して、第２の遅延
時間補償部２３に出力するものである。
ら特定の周波数のクロックｆ1 を生成して、第２の遅延
時間補償部２３に出力するものである。
【００２８】次に、以上の構成において、その動作を説
明する。まず、第１の遅延時間補償部２２の遅延時間生
成回路２２１は、基準クロックｆ0 の１周期分の遅延時
間に設計されている。また、遅延時間補償部２３の遅延
時間生成回路２３１は、基準クロックｆ0 をシンセサイ
ザ２４により変換したクロックｆ1 の１周期分の遅延時
間に設計されている。
明する。まず、第１の遅延時間補償部２２の遅延時間生
成回路２２１は、基準クロックｆ0 の１周期分の遅延時
間に設計されている。また、遅延時間補償部２３の遅延
時間生成回路２３１は、基準クロックｆ0 をシンセサイ
ザ２４により変換したクロックｆ1 の１周期分の遅延時
間に設計されている。
【００２９】図３と同様に、パスＡ１３とパスＢ１３の
遅延時間差を１とすると、パスＡ１１とパスＢ１１は１
／４、パスＡ１２とパスＢ１２は１／２、パスＡ１４と
Ｂ１４は２の遅延時間差を持つ。そのため、クロックｆ
0 、ｆ1 の関係は、パスＡ１１を通過する時間よりパス
Ｂ１１の方を速くするとき、ｆ1 ＝４／３＊ｆ0 とな
り、パスＡ１１を通過する時間よりパスＢ１１の方を遅
くするとき、ｆ1 ＝４／５＊ｆ0 となる。
遅延時間差を１とすると、パスＡ１１とパスＢ１１は１
／４、パスＡ１２とパスＢ１２は１／２、パスＡ１４と
Ｂ１４は２の遅延時間差を持つ。そのため、クロックｆ
0 、ｆ1 の関係は、パスＡ１１を通過する時間よりパス
Ｂ１１の方を速くするとき、ｆ1 ＝４／３＊ｆ0 とな
り、パスＡ１１を通過する時間よりパスＢ１１の方を遅
くするとき、ｆ1 ＝４／５＊ｆ0 となる。
【００３０】そこで、遅延処理部２１をＮ段、遅延時間
補償部２２が制御する可変遅延ゲートＤ（Ｔ１）の１段
分の遅延時間差を持たせる段を後ろから数えてＭ段とす
ると、この関係式は、 ｆ1 ／ｆ0 ＝２N-M ／（２N-M ±１） …(1) と一般化することができる。
補償部２２が制御する可変遅延ゲートＤ（Ｔ１）の１段
分の遅延時間差を持たせる段を後ろから数えてＭ段とす
ると、この関係式は、 ｆ1 ／ｆ0 ＝２N-M ／（２N-M ±１） …(1) と一般化することができる。
【００３１】ただし、(1) 式の極性符号がプラスになる
のは、パスＡ１１の可変遅延ゲートＤ（Ｔ１）の遅延時
間Ｔ１よりパスＢ１１の可変遅延ゲートＤ（Ｔ２）の遅
延時間Ｔ２が大きいときである。逆に、 (1)式の極性符
号がマイナスになるのは、パスＡ１１の可変遅延ゲート
Ｄ（Ｔ１）の遅延時間Ｔ１よりパスＢ１１の可変遅延ゲ
ートＤ（Ｔ２）の遅延時間Ｔ２が小さいときである。
のは、パスＡ１１の可変遅延ゲートＤ（Ｔ１）の遅延時
間Ｔ１よりパスＢ１１の可変遅延ゲートＤ（Ｔ２）の遅
延時間Ｔ２が大きいときである。逆に、 (1)式の極性符
号がマイナスになるのは、パスＡ１１の可変遅延ゲート
Ｄ（Ｔ１）の遅延時間Ｔ１よりパスＢ１１の可変遅延ゲ
ートＤ（Ｔ２）の遅延時間Ｔ２が小さいときである。
【００３２】実際には、設計値に対して遅延時間生成回
路２２１、２３１の遅延時間は温度により変動したり、
ばらついたりするので補償する必要がある。そこで、遅
延時間生成回路２２１に基準クロックｆ0 を入力して１
周期分遅延させ、その出力と入力の位相を位相比較器２
２２で比較する。ここで、両者の位相が合っていれば位
相比較器２２２は何も出力しないが、位相がずれていれ
ばローパスフィルタ２２３へずれた分の位相誤差信号が
出力される。
路２２１、２３１の遅延時間は温度により変動したり、
ばらついたりするので補償する必要がある。そこで、遅
延時間生成回路２２１に基準クロックｆ0 を入力して１
周期分遅延させ、その出力と入力の位相を位相比較器２
２２で比較する。ここで、両者の位相が合っていれば位
相比較器２２２は何も出力しないが、位相がずれていれ
ばローパスフィルタ２２３へずれた分の位相誤差信号が
出力される。
【００３３】ローパスフィルタ２２３は、位相比較器２
２２からの出力をその低周波部分のみ通過させることで
直流電圧信号に変換する。この信号は遅延時間制御信号
ＣＴＲ１として遅延時間生成回路２２１の各可変遅延ゲ
ートＤ（Ｔ１）を制御する。すなわち、遅延時間生成回
路２２１の遅延時間は、各ゲート遅延時間が遅延時間制
御信号ＣＴＲ１により制御され、全体として基準クロッ
クｆ0 の１周期分の遅延時間に調整される。
２２からの出力をその低周波部分のみ通過させることで
直流電圧信号に変換する。この信号は遅延時間制御信号
ＣＴＲ１として遅延時間生成回路２２１の各可変遅延ゲ
ートＤ（Ｔ１）を制御する。すなわち、遅延時間生成回
路２２１の遅延時間は、各ゲート遅延時間が遅延時間制
御信号ＣＴＲ１により制御され、全体として基準クロッ
クｆ0 の１周期分の遅延時間に調整される。
【００３４】この遅延時間生成回路２２１を遅延処理部
２１のＡ系統のパスＡ１１〜Ａ１４の近傍に配置し、ロ
ーパスフィルタ２２３から出力される遅延時間制御信号
ＣＴＲ１をパスＡ１１〜Ａ１４の各可変遅延ゲートＤ
（Ｔ１）に分配供給する。この場合、遅延時間生成回路
２２１とパスＡ１１〜Ａ１４とが、互いに近接して配置
されているため、そのばらつきは同程度となる。
２１のＡ系統のパスＡ１１〜Ａ１４の近傍に配置し、ロ
ーパスフィルタ２２３から出力される遅延時間制御信号
ＣＴＲ１をパスＡ１１〜Ａ１４の各可変遅延ゲートＤ
（Ｔ１）に分配供給する。この場合、遅延時間生成回路
２２１とパスＡ１１〜Ａ１４とが、互いに近接して配置
されているため、そのばらつきは同程度となる。
【００３５】よって、同じ遅延時間制御信号ＣＴＲ１を
用いてパスＡ１１〜Ａ１４の可変遅延ゲートＤ（Ｔ１）
を制御することで、温度変化、ばらつきによらず、遅延
時間を常に設計値に合わせることができる。
用いてパスＡ１１〜Ａ１４の可変遅延ゲートＤ（Ｔ１）
を制御することで、温度変化、ばらつきによらず、遅延
時間を常に設計値に合わせることができる。
【００３６】同様に、第２の遅延時間補償部２３におい
ても、遅延時間生成回路２３１にクロックｆ1 を入力し
て１周期分遅延させ、その出力と入力の位相を位相比較
器２３２で比較して位相誤差信号を生成し、これをロー
パスフィルタ２３３で直流電圧信号に変換し、遅延時間
制御信号ＣＴＲ２として遅延時間生成回路２３１の各可
変遅延ゲートＤ（Ｔ２）を制御する。
ても、遅延時間生成回路２３１にクロックｆ1 を入力し
て１周期分遅延させ、その出力と入力の位相を位相比較
器２３２で比較して位相誤差信号を生成し、これをロー
パスフィルタ２３３で直流電圧信号に変換し、遅延時間
制御信号ＣＴＲ２として遅延時間生成回路２３１の各可
変遅延ゲートＤ（Ｔ２）を制御する。
【００３７】すなわち、遅延時間生成回路２３１の遅延
時間は、各ゲート遅延時間が遅延時間制御信号ＣＴＲ２
により制御され、全体としてクロックｆ1 の１周期分の
遅延時間に調整される。
時間は、各ゲート遅延時間が遅延時間制御信号ＣＴＲ２
により制御され、全体としてクロックｆ1 の１周期分の
遅延時間に調整される。
【００３８】この遅延時間生成回路２３１をＢ系統のパ
スＢ１１〜Ｂ１２の近傍に配置し、ローパスフィルタ２
３３から出力される遅延時間制御信号ＣＴＲ２をパスＢ
１１〜Ｂ１２の各可変遅延ゲートＤ（Ｔ２）に分配供給
する。この場合、遅延時間生成回路２３１とパスＢ１１
〜Ｂ１２とが互いに近接して配置されているため、その
ばらつきは同程度となる。
スＢ１１〜Ｂ１２の近傍に配置し、ローパスフィルタ２
３３から出力される遅延時間制御信号ＣＴＲ２をパスＢ
１１〜Ｂ１２の各可変遅延ゲートＤ（Ｔ２）に分配供給
する。この場合、遅延時間生成回路２３１とパスＢ１１
〜Ｂ１２とが互いに近接して配置されているため、その
ばらつきは同程度となる。
【００３９】よって、同じ遅延時間制御信号ＣＴＲ２を
用いてパスＢ１１〜Ｂ１２の可変遅延ゲートＤ（Ｔ２）
を制御することで、温度変化、ばらつきによらず、遅延
時間を常に設計値に合わせることができる。
用いてパスＢ１１〜Ｂ１２の可変遅延ゲートＤ（Ｔ２）
を制御することで、温度変化、ばらつきによらず、遅延
時間を常に設計値に合わせることができる。
【００４０】さらに、可変遅延ゲートＤ（Ｔ１）、Ｄ
（Ｔ２）の１段分の遅延時間よりも小さい遅延時間を発
生させる部分は、パスＡ１１〜Ａ１２、パスＢ１１〜Ｂ
１２がそれぞれ製造、温度ばらつきに対して補償される
ので、パスＡ１１とパスＢ１１、パスＡ１２とパスＢ１
２の遅延時間差は設計値が保たれ、遅延回路の分解能は
製造、温度ばらつきに対して補償される。
（Ｔ２）の１段分の遅延時間よりも小さい遅延時間を発
生させる部分は、パスＡ１１〜Ａ１２、パスＢ１１〜Ｂ
１２がそれぞれ製造、温度ばらつきに対して補償される
ので、パスＡ１１とパスＢ１１、パスＡ１２とパスＢ１
２の遅延時間差は設計値が保たれ、遅延回路の分解能は
製造、温度ばらつきに対して補償される。
【００４１】この遅延処理部２１に入力した信号を任意
の時間遅延させるためには、各段のセレクタ２１１〜２
１４で適当なパスＡ１１〜Ａ１４、Ｂ１１〜Ｂ１４を選
択する。各段の可変遅延ゲートＤ（Ｔ１）、Ｄ（Ｔ２）
の遅延時間は、遅延時間制御信号ＣＴＲ１、ＣＴＲ２に
より自動的に調整される。そのため、遅延処理部２１の
出力信号は、極めて精度高く遅延された信号となる。
の時間遅延させるためには、各段のセレクタ２１１〜２
１４で適当なパスＡ１１〜Ａ１４、Ｂ１１〜Ｂ１４を選
択する。各段の可変遅延ゲートＤ（Ｔ１）、Ｄ（Ｔ２）
の遅延時間は、遅延時間制御信号ＣＴＲ１、ＣＴＲ２に
より自動的に調整される。そのため、遅延処理部２１の
出力信号は、極めて精度高く遅延された信号となる。
【００４２】したがって、上記構成による遅延回路は、
自由に分解能を設定することができ、製造、温度ばらつ
きを補償して精度の高い遅延時間を設定することができ
る。なお、図１の実施例において、遅延処理部２１のセ
レクタの段数、各段の可変遅延ゲート数は、必要に応じ
て増減可能である。
自由に分解能を設定することができ、製造、温度ばらつ
きを補償して精度の高い遅延時間を設定することができ
る。なお、図１の実施例において、遅延処理部２１のセ
レクタの段数、各段の可変遅延ゲート数は、必要に応じ
て増減可能である。
【００４３】図２はこの発明に係る遅延回路の他の実施
例の構成を示すものである。なお、図２において図１と
同一部分には同一符号を付して示し、その説明は省略す
る。図２に示す遅延回路では、図１と比較して明らかな
ように、遅延処理部２１のパスの選択構成が異なってい
る。すなわち、この遅延処理部２１では、パスＡ１１〜
Ａ１４、Ｂ１１〜Ｂ１４の選択に２入力２出力構造（２
入力の一方を２出力する）のセレクタ２１６〜２１８と
１入力１出力構造のセレクタ２１９を用いている。
例の構成を示すものである。なお、図２において図１と
同一部分には同一符号を付して示し、その説明は省略す
る。図２に示す遅延回路では、図１と比較して明らかな
ように、遅延処理部２１のパスの選択構成が異なってい
る。すなわち、この遅延処理部２１では、パスＡ１１〜
Ａ１４、Ｂ１１〜Ｂ１４の選択に２入力２出力構造（２
入力の一方を２出力する）のセレクタ２１６〜２１８と
１入力１出力構造のセレクタ２１９を用いている。
【００４４】図２において、入力端子ＩＮに供給された
入力信号は直接双方のパスＡ１１、Ｂ１１を通ってセレ
クタ２１６に入力され、いずれか一方の信号が選択され
てパスＡ１２、Ｂ１２の双方に出力される。
入力信号は直接双方のパスＡ１１、Ｂ１１を通ってセレ
クタ２１６に入力され、いずれか一方の信号が選択され
てパスＡ１２、Ｂ１２の双方に出力される。
【００４５】同様に、パスＡ１２、Ｂ１２の伝送信号は
セレクタ２１７に入力され、いずれか一方の信号が選択
されてパスＡ１３、Ｂ１３の双方に出力され、パスＡ１
３、Ｂ１３の伝送信号はセレクタ２１８に入力され、い
ずれか一方の信号が選択されてパスＡ１４、Ｂ１４の双
方に出力され、パスＡ１４、Ｂ１４の伝送信号はセレク
タ２１９に入力され、いずれか一方の信号が選択されて
出力端子ＯＵＴに出力される。
セレクタ２１７に入力され、いずれか一方の信号が選択
されてパスＡ１３、Ｂ１３の双方に出力され、パスＡ１
３、Ｂ１３の伝送信号はセレクタ２１８に入力され、い
ずれか一方の信号が選択されてパスＡ１４、Ｂ１４の双
方に出力され、パスＡ１４、Ｂ１４の伝送信号はセレク
タ２１９に入力され、いずれか一方の信号が選択されて
出力端子ＯＵＴに出力される。
【００４６】このような構成でも、図１に示した実施例
と全く同様に、パスＡ１１〜Ａ１４の可変遅延ゲートＤ
（Ｔ１）のばらつきを第１の遅延時間補償部２２からの
遅延時間制御信号ＣＴＲ１により、パスＢ１１〜Ｂ１２
の可変遅延ゲートＤ（Ｔ２）のばらつきを第２の遅延時
間補償部２３からの遅延時間制御信号ＣＴＲ２によって
補償することができる。また、遅延回路の分解能とな
る、遅延時間生成回路２２１と２３１の可変遅延ゲート
Ｄ（Ｔ１）、Ｄ（Ｔ２）の１段分の遅延時間差を、製
造、温度ばらつきに対して補償することができる。
と全く同様に、パスＡ１１〜Ａ１４の可変遅延ゲートＤ
（Ｔ１）のばらつきを第１の遅延時間補償部２２からの
遅延時間制御信号ＣＴＲ１により、パスＢ１１〜Ｂ１２
の可変遅延ゲートＤ（Ｔ２）のばらつきを第２の遅延時
間補償部２３からの遅延時間制御信号ＣＴＲ２によって
補償することができる。また、遅延回路の分解能とな
る、遅延時間生成回路２２１と２３１の可変遅延ゲート
Ｄ（Ｔ１）、Ｄ（Ｔ２）の１段分の遅延時間差を、製
造、温度ばらつきに対して補償することができる。
【００４７】なお、以上のような実施例においても、先
の実施例と同様に、遅延処理部２１のセレクタの段数、
各段の可変遅延ゲート数は必要に応じて増減可能であ
り、系統別に個数を増減してもかまわない。また、いず
れの実施例もパスを２系統としたが、それ以上の系統数
であってもよい。この場合、各系統毎に遅延時間補償部
を設け、各遅延時間補償部の入力クロックをシンセサイ
ザによって基準クロックから生成するように構成すれ
ば、同様の効果が得られる。その他、種々の変形がこの
発明に含まれることはいうまでもない。
の実施例と同様に、遅延処理部２１のセレクタの段数、
各段の可変遅延ゲート数は必要に応じて増減可能であ
り、系統別に個数を増減してもかまわない。また、いず
れの実施例もパスを２系統としたが、それ以上の系統数
であってもよい。この場合、各系統毎に遅延時間補償部
を設け、各遅延時間補償部の入力クロックをシンセサイ
ザによって基準クロックから生成するように構成すれ
ば、同様の効果が得られる。その他、種々の変形がこの
発明に含まれることはいうまでもない。
【００４８】
【発明の効果】この発明によれば、製造、温度ばらつき
を補償し、精度の高い遅延時間を発生することが可能な
遅延回路を提供することができる。
を補償し、精度の高い遅延時間を発生することが可能な
遅延回路を提供することができる。
【図１】この発明による遅延回路の一実施例の構成を示
すブロック回路図である。
すブロック回路図である。
【図２】この発明による遅延回路の他の実施例の構成を
示すブロック回路図である。
示すブロック回路図である。
【図３】従来のパス切り替え方式による遅延回路の構成
を示すブロック回路図である。
を示すブロック回路図である。
１１〜１４ セレクタ １５ ＯＲゲート ２１ 遅延処理部 ２１１〜２１４ セレクタ ２１５ ＯＲゲート ２１６〜２１９ セレクタ ２２ 第１の遅延時間補償部 ２２１ 遅延時間生成回路 ２２２ 位相比較器（ＰＤ） ２２３ ローパスフィルタ（ＬＰＦ） ２３ 第２の遅延時間補償部 ２３１ 遅延時間生成回路 ２３２ 位相比較器（ＰＤ） ２３３ ローパスフィルタ（ＬＰＦ） ２４ シンセサイザ ＩＮ 入力端子 ＯＵＴ 出力端子 Ａ１〜Ａ４、Ｂ１〜Ｂ４ パス Ａ１１〜Ａ１４、Ｂ１１〜Ｂ１４ パス ｆ0 、ｆ0 ′、ｆ1 、ｆ1 ′ クロック
Claims (3)
- 【請求項１】 各段毎かつ各系統毎に可変遅延ゲート(D
(T1),D(T2)) を直列に持つ複数段の複数系統のパス(A1
1,A12,A13,A14,B11,B12,B13,B14) 、前記複数段の複数
系統のパスを段毎に選択的に接続して遅延時間を設定す
るパス選択手段(211,212,213,214,215) を備える遅延処
理部(21)と、 前記パスの系統別に設けられ、それぞれ対応する系統の
パスに用いられる可変遅延ゲート(D(T1),D(T2)) と同じ
可変遅延ゲート(D(T1),D(T2)) を直列に接続して、その
パスに近接配置し、入力クロック(f0,f1) を通して１周
期分遅延する遅延時間生成手段(221,231) 、この遅延時
間生成手段(221,231) の入出力の位相誤差を検出する位
相誤差検出手段(222,232) 、この位相誤差検出手段(22
2,232) の検出結果から遅延時間制御信号(CTR1,CTR2)
を生成する制御信号生成手段(223,233) を備え、前記遅
延時間制御信号(CTR1,CTR2) により内部可変遅延ゲート
(D(T1),D(T2)) と共に対応する系統のパスに用いられる
可変遅延ゲート(D(T1),D(T2)) の遅延時間を同時に制御
する複数の遅延時間補償部(22,23) と、 基準クロック(f0)から前記複数の遅延時間補償部(22,2
3) の入力クロック(f0,f1) を一定の周波数関係を持っ
て生成するクロック生成部(24)とを具備し、 前記遅延処理部(21)のパス選択切り替えにより任意の遅
延時間を設定することを特徴とする遅延回路。 - 【請求項２】 請求項１において、前記パス選択手段(2
11,212,213,214) はセレクタであることを特徴とする遅
延回路。 - 【請求項３】 請求項１において、前記位相誤差検出手
段(222,232) は位相比較器であり、前記制御信号生成手
段(223,233) はローパスフィルタであることを特徴とす
る遅延回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18208595A JPH0918305A (ja) | 1995-06-26 | 1995-06-26 | 遅延回路 |
| US08/621,969 US5719514A (en) | 1995-03-31 | 1996-03-26 | Delay circuit compensating for variations in delay time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18208595A JPH0918305A (ja) | 1995-06-26 | 1995-06-26 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0918305A true JPH0918305A (ja) | 1997-01-17 |
Family
ID=16112105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18208595A Pending JPH0918305A (ja) | 1995-03-31 | 1995-06-26 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0918305A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002057559A (ja) * | 2000-06-26 | 2002-02-22 | Samsung Electronics Co Ltd | 信号伝達回路、信号伝達方法及びデータラッチ回路 |
| US6492851B2 (en) | 2000-03-30 | 2002-12-10 | Nec Corporation | Digital phase control circuit |
| US6549052B2 (en) | 1999-07-07 | 2003-04-15 | Advantest Corporation | Variable delay circuit |
| JP2008172323A (ja) * | 2007-01-09 | 2008-07-24 | Nec Electronics Corp | デッドタイム制御回路 |
| JP2009153084A (ja) * | 2007-12-24 | 2009-07-09 | Fujitsu Microelectronics Ltd | 可変遅延回路及びその制御方法 |
| US7902897B2 (en) | 2007-08-14 | 2011-03-08 | Fujitsu Limited | Variable delay circuit and delay correction method |
| JP2011082639A (ja) * | 2009-10-05 | 2011-04-21 | Hitachi Ltd | 半導体集積回路 |
| JP2012029211A (ja) * | 2010-07-27 | 2012-02-09 | Fujitsu Ltd | タイミング調整回路 |
-
1995
- 1995-06-26 JP JP18208595A patent/JPH0918305A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6549052B2 (en) | 1999-07-07 | 2003-04-15 | Advantest Corporation | Variable delay circuit |
| US6492851B2 (en) | 2000-03-30 | 2002-12-10 | Nec Corporation | Digital phase control circuit |
| US6900679B2 (en) | 2000-03-30 | 2005-05-31 | Nec Electronics Corporation | Digital phase control circuit |
| JP2002057559A (ja) * | 2000-06-26 | 2002-02-22 | Samsung Electronics Co Ltd | 信号伝達回路、信号伝達方法及びデータラッチ回路 |
| JP2008172323A (ja) * | 2007-01-09 | 2008-07-24 | Nec Electronics Corp | デッドタイム制御回路 |
| US7902897B2 (en) | 2007-08-14 | 2011-03-08 | Fujitsu Limited | Variable delay circuit and delay correction method |
| JP2009153084A (ja) * | 2007-12-24 | 2009-07-09 | Fujitsu Microelectronics Ltd | 可変遅延回路及びその制御方法 |
| JP2011082639A (ja) * | 2009-10-05 | 2011-04-21 | Hitachi Ltd | 半導体集積回路 |
| JP2012029211A (ja) * | 2010-07-27 | 2012-02-09 | Fujitsu Ltd | タイミング調整回路 |
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