JP3575430B2 - ２段階可変長遅延回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、２段階可変長遅延回路に関し、詳しくは、情報処理装置のクロック作成回路あるいは通信処理回路のタイミング作成回路が有するＤＬＬ（遅延制御ループ）に用いられる２段階可変長遅延回路に関する。
【０００２】
【従来の技術】
「Ａ Ｓｅｍｉｄｅｇｉｔａｌ Ｄｕａｌ Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ」 Ｓｔｅｆａｎｏｓ Ｓｉｄｉｒｏｐｏｕｌｏｓ 他 ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、 ＶＯＬ３２、 ＮＯ．１１ Ｎｏｖｅｍｂｅｒ １９９７ ｐ．ｐ１６８３−１６９２（以下、従来例１）および特開平１１−２６１４０８号公報が開示するところの位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システム（以下、従来例２）に記載されているように、従来の可変長遅延回路は、２つの位相の信号を電流合成するアナログ系のミキサー回路により、実現されていたが、ばらつき等が生じるため正確に要求する仕様を実現することが困難であり、デジタル回路を用いることにより設計の容易性および動作の安定性が保証された可変長遅延回路が提供されることが要請されていた。
【０００３】
上記の要請に応えるために、例えば、「Ｐｏｒｔａｂｌｅ Ｄｉｇｉｔａｌ ＤＬＬ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ＣＭＯＳ Ｉｎｔｅｒｆａｃｅ Ｃｉｒｃｕｉｔ」Ｂｒｕｎｏ Ｗ． Ｇａｒｌｅ 他 １９９８ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ ２１４−２１５（以下、従来例３）に開示されているように、制御回路だけでなく、遅延素子もディジタル回路にすることが提案されている。
【０００４】
図５は、従来例３の一実施形態における２段階可変長遅延回路のインターポレータの構成を示す図である。以下、図５を用いて、従来例３の一実施形態における２段階可変長遅延回路の構成について説明する。
【０００５】
従来例３における２段階可変長遅延回路は、入力Ｉｎ１、Ｉｎ２と、出力ａ〜ｃ、ｅ〜ｉと、バッファ（インバータ）Ｂ１００〜Ｂ１０３、Ｂ１２１〜Ｂ１２３、Ｂ１２３ｉ、Ｂ２００〜Ｂ２０３、Ｂ２１３ｉと、インターポレータｉｐ１２０、ｉｐ１２１、ｉｐ１２２と、を有する。
【０００６】
また、インターポレータｉｐ１２０は、バッファＢ１２０、Ｂ２１０を有し、インターポレータｉｐ１２１は、バッファＢ１２０ｉ、Ｂ１２１ｉを有し、インターポレータｉｐ１２２は、Ｂ２１０ｉ、Ｂ２１１ｉを有する。
【０００７】
入力Ｉｎ１を入力とするインバータＢ１００の出力がバッファＢ１０１によりバッファされたバッファ出力を出力ａ、入力Ｉｎ２を入力とするインバータＢ２００の出力がバッファＢ２０１によりバッファされたバッファ出力を出力ｃとする場合、バッファＢ１２０とバッファＢ２１０との出力を結合して電流合成するインターポレータｉｐ１２０の出力がバッファ１２１によりバッファされたバッファ出力である出力ｂが、出力ａと出力ｃとの半分の位相の出力となるディジタル回路が従来例３では使用されている。
【０００８】
さらに、出力ａを入力とするインバータＢ１０２と、該出力をバッファするバッファＢ１０３と、出力ｂを入力とするＢ１２２と、該出力をバッファするＢ１２３と、出力ａを入力とするＢ１２０ｉと出力ｂを入力とするＢ１２１ｉとの出力同士を結合したインターポレータｉｐ１２１と、該出力をバッファするＢ１２３ｉと、同様に出力ｂを入力とするＢ２１０ｉと出力ｃを入力とするＢ２１１ｉとの出力同士を結合したインターポレータｉｐ１２２と、出力ｃを入力とする
インバータＢ２０２と、該出力をバッファするバッファＢ２０３と、を設けることにより、微細な時間隔を得ている。
【０００９】
従来例３では、上記のようなインターポレータを３段縦続出力し、入力の位相を８分割した８個の出力（正確には９個の出力が得られるが、９個目の出力は次の入力の組み合わせにおける１個目の出力と等しいため出力として出していない）を得ている。
【００１０】
また、特開２０００−１６３９６１号公報が開示するところの同期型半導体集積回路装置（以下、従来例４）には、位相の粗調整を行った後、微調整することにより外部クロック信号に同期した内部クロック信号を生成し、さらに、入力信号の変動によるグリッジ生成を防止する発明が記載されていた。
【００１１】
また、特開２０００−１９５１６６号公報が開示するところの遅延時間制御回路（以下、従来例５）には、遅延回路により、所定の遅延時間で遅延させられたパルス信号をカウントすることにより、単位回路の遅延時間が変化しても適正な遅延時間を有するパルス信号を生成する発明が記載されていた。
【００１２】
また、特開２０００−２５２８０２号公報が開示するところのクロック周期検知回路（以下、従来例６）には、周期粗調整をあらかじめ行い、位相調整などの動作範囲を広くとることを可能とする発明が記載されていた。
【００１３】
また、特開２０００−２９８５３２号公報が開示するところのタイミング制御回路装置（以下、従来例７）には、入力クロック信号と出力クロック信号との位相差を粗調整する粗調タイミング制御回路と、温度上昇などにより遅延時間が変化した場合に微調整する微調タイミング制御回路と、を有する発明が記載されていた。
【００１４】
また、特開平６−２０４７９２号公報が開示するところの遅延回路（以下、従来例８）には、粗調整部および微調整回路を有し、長大な可変レンジと微小な最小ステップで遅延量を調整する遅延回路が記載されていた。
【００１５】
【発明が解決しようとする課題】
従来例３では、インターポレータにより中間の位相を作るために、インバータＢ１００、Ｂ１０１、Ｂ２００、Ｂ２０１を接続して出力ａと出力ｂとを作成するインバータ２段のトランジスタの大きさを１０とすると、位相が速い入力側Ｉｎ１に接続されるインバータＢ１２０のトランジスタの大きさを６、位相が遅い入力側Ｉｎ２に接続されるインバータＢ２１０のトランジスタの大きさを４にして、出力同士を接続し、トランジスタの大きさ１０で作られたインバータＢ１２１を介して、出力ａと出力ｃとの中間の位相を持つ出力ｂを合成して得ている。
【００１６】
このとき、２つの位相の信号を、速いほうの入力が位相が速い入力側Ｉｎ１に入力され、出力同士が接続されたインバータＢ１２０が変化しても遅いほうのインバータＢ２１０は、まだ変化せず、一方のインバータのｐチャネルのトランジスタと他方のインバータのｎチャネルのトランジスタが両方オンするため、出力は両方のトランジスタのオン抵抗によって電圧分割された値に向かうため、速いほうの入力がインバータ２段を介して出力される値よりも遅れ、遅いほうの入力が位相が遅い入力側Ｉｎ２に入力され変化するときに、中間値から一挙に変化するため、遅いほうの入力がインバータ２段Ｂ２００、Ｂ２０１を介して出力されるより、速く変化することにより、中間の位相の出力が得られる。
【００１７】
しかしながら、上記のように出力同士を接続したインバータＢ１２０、Ｂ２１０の入力Ｉｎ１に速いほうの位相の信号を入力したときに、出力は負荷が重く、遅くなる傾向があるため、中間の位相が得られるように、遅いほうの入力Ｉｎ２に接続されたＢ２１０より、Ｂ１２０を大きなトランジスタにしてある。ここで、中間の位相を得るためには、位相が速い入力側Ｉｎ１に常に速いほうの位相の入力信号を入力するという制限ができる。
【００１８】
図６は、従来例３の一実施形態における２段階可変長遅延回路の構成を示す図であり、以下、図６を用いて、上記実施形態における２段階可変長遅延回路の構成、および上記の制限ができた場合における上記実施形態における２段階可変長遅延回路の動作について説明する。
【００１９】
従来例３における２段階可変長遅延回路は、ディレーチェーン６０１と、ディレーチェーン６０２と、位相分割器６０３と、サイクル終了検出器６０４と、カウンタおよび制御回路および選択回路６０５と、３２：１マルチプレクサ６０６と、３ステージインターポレータ６０７と、１６：１マルチプレクサ６０８と、フィルタ６０９と、位相検出器６１０と、を有する。
【００２０】
位相が速い入力側Ｉｎ１に常に速いほうの位相の入力信号を入力するという上記の制限のために、ディレーチェーン６０１、６０２のタップ数合計３２に対して、タップ数に等しい入力数を１本の出力にするため、位相が速い入力側Ｉｎ１用および位相が遅い入力側Ｉｎ２用に、３２：１マルチプレクサ６０６を必要とする。
【００２１】
以上のような構成を取るために、同じタップから出力をとっても、信号が伝達する経路が異なるため、速い位相となったときの位相の速い入力側Ｉｎ１から出力までの遅延と、遅い位相となった時の位相の遅い入力側Ｉｎ２から出力までの遅延にばらつきがあり、遅延が同じにならない。つまり、Ｉｎ２とＩｎ１に同じ入力を入力しても同じ遅延時間を出力できないという欠点を持つ。従って、ディレーチェーン６０１、６０２のタップ出力を切り替えるときに、均一な時間隔を作成できないという問題が発生する。
【００２２】
さらには、３２：１マルチプレクサ６０６および３ステージインターポレータ６０７の遅延のために、ひげ状のパルスが発生しないように、Ｉｎ１とＩｎ２がともに０の時に切り替える必要があるが、そのタイミングを作成するのが難しいという問題を発生する。
【００２３】
また、従来例４に記載されている発明では、粗調整を終了した後、微調整を行うことになっており、粗調整タップを変化させるときは、粗調整１タップ分の変動が出力に生じるため、常時調整を行うようなＤＬＬにおいて、出力のジッタが大きくなるという欠点と、粗調整１タップ分の微調整の長さとしているが、ばらつきにより、粗調整１タップと微調整範囲を合わせるのはできないため、同時に行った場合でも、等間隔の位相変化を実現できないことと、切り替えタイミングを設定するのが困難であるという問題点がある。
【００２４】
また、従来例５に記載されている発明では、遅延時間を広範囲かつ微細に調整する構成を有しておらず、遅延時間をより小さな時間隔で調整するような要求に即座に対応することが不可能であった。さらに、単位遅延回路を切り替える際に発生してしまうパルス状のノイズを抑制することが不可能であった。
【００２５】
また、従来例６に記載されている発明では、遅延回路が、アナログ回路であり、設計が困難である。また、粗調整タップを変化させるときは、粗調整１タップ分の変動が出力に生じるため、常時調整を行うようなＤＬＬにおいて、出力のジッタが大きくなるという欠点と、粗調整１タップ分の微調整の長さとしているが、ばらつきにより、粗調整１タップと微調整範囲を合わせるのはできないため、同時に行った場合でも、等間隔の位相変化を実現できないことと、切り替えタイミングを設定するのが困難であるという問題点がある。
【００２６】
また、従来例７に記載されている発明では、遅延回路が、アナログ回路であり、設計が困難である。また、粗調整タップを変化させるときは、粗調整１タップ分の変動が出力に生じるため、常時調整を行うようなＤＬＬにおいて、出力のジッタが大きくなるという問題点があった。
【００２７】
また、従来例８に記載されている発明では、アナログ回路を用いているために設計が困難になるという問題点と、粗調整１タップ分の微調整の長さとしており、ばらつきにより、粗調整１タップと微調整範囲を合わせることをおこなっているが、粗調整部を切り替える際に発生してしまうパルス状のノイズを抑制することが困難であるといった問題点があった。
【００２８】
本発明は、上記問題点に鑑みてなされたものであり、遅延時間を可変するために、設計の困難なアナログ回路を設計が容易なデジタル素子に置き換えることにより、設計を容易にし、図１に示すように、粗調整を行うタップの時間隔の大きい粗調整用遅延回路（ゲートチェーン）ＧＣと、入力をバッファするインバータ群と、隣接する各２入力をバッファした出力を結合することにより波形合成し、中間の位相を作成するインターポレータ（位相合成回路）群を使用し、調整範囲の広いかつ詳細な調整を可能にする２段階可変遅延回路を提供することを目的とする。
【００２９】
さらに、速い位相から遅い位相または、遅い位相から速い位相に変化するときに同じタップを選択したときには、常に同じ位相の出力信号を得られるようにすることにより、ジッタの少ない、等間隔の安定な位相出力ＣＬＫＯＵＴが得られる回路を提供することを目的とする。
【００３０】
さらに、粗調整用の出力の選択回路Ｓ１〜Ｓ３、リングインターポレータＲＩａ、ＲＩｂ、および微調整用の選択回路Ｓ４の遅延時間が、大きさのために、粗調整出力の選択切り替え時にパルス状のノイズ（グリッジ）がでないようにすることが困難な切り替えタイミングの作成を容易にする回路構成を提供することを目的とする。
【００３１】
【課題を解決するための手段】
かかる目的を達成するため、請求項１記載の発明は、入力信号を所定の時間隔ずつ遅延させ、遅延した入力信号から選択したｍ個の遅延した入力信号を第１から第ｍの粗調整遅延信号とし（ｍは３以上の整数）、第ｎの粗調整遅延信号は第（ｎ＋１）の粗調整遅延信号より時間隔ｄｔｃだけ速い位相を有するとし（ｎは１以上（ｍ−１）以下の整数）、第１から第ｍの粗調整遅延信号を増幅し、第ｎと第（ｎ＋１）の粗調整遅延信号、および第ｍと第１の粗調整遅延信号とを基にして２ｍ個の微調整遅延信号を生成し、第ｍと第１の粗調整遅延信号とから作成された微調整遅延信号と、第ｍと第１の粗調整遅延信号とから作成された微調整遅延信号以外の他の微調整遅延信号との時間隔を除いて、第ｊの微調整遅延信号は、第（ｊ＋１）の微調整遅延信号よりも、時間隔ｄｔｃより微細な時間隔ｄｔｃ’だけ速い位相を有するとし（ｊは１以上（２ｍ−２）以下の整数）、２ｍ個の微調整遅延信号から１個の微調整遅延信号を選択し、選択された微調整遅延信号を切り替える際、選択された微調整遅延信号を生成する際に用いられていない粗調整遅延信号を切り替えることを特徴とする。
【００３２】
従って、請求項１記載の発明によれば、入力信号を所定の時間隔遅延させたｍ個の粗調整遅延信号を基にして２ｍ個の微調整遅延信号を生成し、２ｍ個の微調整遅延信号から１個の微調整遅延信号を選択し、選択された微調整遅延信号を切り替える際に、選択された微調整遅延信号を生成する際に用いられていない粗調整遅延信号を切り替えることによって、広範囲かつ詳細な調整間隔の出力を得ることを可能とし、粗調整遅延信号を切り替えるタイミングを無視することが可能となるためタイミング設計を容易にし、選択された微調整遅延信号の遅延時間が変化しない高精度の２段階可変長遅延回路を提供することが可能となる。
【００３３】
また、請求項２記載の発明によれば、請求項１記載の２段階可変長遅延回路において、切り替え対象となる粗調整遅延信号は、切り替え時に選択されている微調整遅延信号を生成する際に用いられている粗調整遅延信号から最も位相差が大きな粗調整遅延信号であり、かつ、切り替え対象となる粗調整遅延信号を増幅させた微調整遅延信号と切り替え時に選択されている微調整遅延信号との位相差よりも、切り替え後の粗調整遅延信号を増幅させた微調整遅延信号と切り替え後に選択される微調整遅延信号との位相差の方が小さな場合に、切り替わる粗調整遅延信号であることを特徴とする。
【００３４】
従って、請求項２記載の発明によれば、切り替え時の微調整遅延信号を生成する際に用いられている粗調整遅延信号から最も位相差が大きな粗調整遅延信号かつ他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号を切り替えることによって、微調整遅延信号を生成する際に用いられていない粗調整遅延信号を切り替えるタイミングを無視することが可能となるためタイミング設計を容易にし、選択された微調整遅延信号の遅延時間が変化しない高精度の２段階可変長遅延回路を提供することが可能となる。
【００３５】
また、請求項３記載の発明によれば、請求項１または２記載の２段階可変長遅延回路において、選択された微調整遅延信号が選択された微調整遅延信号より位相が時間隔ｄｔｃ’速い微調整遅延信号に切り替えられる場合、切り替え対象となる粗調整遅延信号は、切り替え対象となる粗調整遅延信号より位相が時間隔（ｍ×ｄｔｃ）速い遅延した入力信号に切り替えられ、選択された微調整遅延信号が選択された微調整遅延信号より位相が時間隔ｄｔｃ’遅い微調整遅延信号に切り替えられる場合、切り替え対象となる粗調整遅延信号は、切り替え対象となる粗調整遅延信号より位相が時間隔（ｍ×ｄｔｃ）遅い遅延した入力信号に切り替えられることを特徴とする。
【００３６】
従って、請求項３記載の発明によれば、選択された微調整遅延信号より位相が時間隔（ｄｔｃ／２）速い微調整遅延信号に切り替えられる場合、切り替え対象となる粗調整遅延信号は、切り替え対象となる粗調整遅延信号より位相が時間隔（ｍ×ｄｔｃ）速い遅延した入力信号に切り替えられ、選択された微調整遅延信号より位相が時間隔（ｄｔｃ／２）遅い微調整遅延信号に切り替えられる場合、切り替え対象となる粗調整遅延信号は、切り替え対象となる粗調整遅延信号より位相が時間隔（ｍ×ｄｔｃ）遅い遅延した入力信号に切り替えられることによって、微調整遅延信号の切り替えタイミング調整を容易にし、選択される可能性が高い微調整遅延信号を予め生成することが可能となる。
【００３７】
また、請求項４記載の発明によれば、時間隔ｄｔｃを遅延時間とする遅延素子が３個以上縦続接続され、入力信号が入力される側を前段として、前段の遅延素子の出力から位相が時間隔ｄｔｃ遅延した遅延素子の出力を出力とする遅延手段と、遅延素子の出力から、ｍ個の遅延素子の出力を選択する第１の選択手段と、第１の選択手段により選択されたｍ個の遅延素子の出力を位相が速い順に第１から第ｍまでの入力となっている場合に、ｍ個の遅延素子の出力を増幅させた第１から第（２ｍ―１）の出力と、それぞれの位相差が時間隔ｄｔｃである第ｎ（ｎは１以上（ｍ−１）以下の任意の整数）の入力と第（ｎ＋１）の入力とを波形合成して生成された第ｎの出力と第（ｎ＋１）の出力との中間の位相を有する信号と、第１と第ｍの入力とを波形合成して生成された第１の出力と第ｍの出力との中間の位相を有する信号とを出力する波形合成手段ＲＩａと、波形合成手段ＲＩａの出力から１個の波形合成手段ＲＩａの出力を選択する第２の選択手段と、を有し、第２の選択手段により選択された波形合成手段ＲＩａの出力を切り替える際、選択された波形合成手段ＲＩａの出力を生成する際に用いられていない遅延素子の出力を切り替えることを特徴とする。
【００３８】
従って、請求項４記載の発明によれば、入力信号を所定の時間隔遅延させたｍ個の遅延素子の出力を基にして２ｍ個の波形合成手段ＲＩａの出力を生成し、２ｍ個の波形合成手段ＲＩａの出力から１個の波形合成手段ＲＩａの出力を選択し、選択された波形合成手段ＲＩａを切り替える際に、選択された波形合成手段ＲＩａを生成する際に用いられていない遅延素子の出力を切り替えることによって、広範囲かつ詳細な調整間隔の出力を得ることを可能とし、遅延素子の出力を切り替えるタイミングを無視することが可能となるためタイミング設計を容易にし、選択された波形合成手段ＲＩａの遅延時間が変化しない高精度の２段階可変長遅延回路を提供することが可能となる。
【００３９】
また、請求項５記載の発明によれば、請求項４記載の２段階可変長遅延回路において、波形合成手段ＲＩａは、第ｎの入力の位相を増幅させた出力を第（２ｎ−１）の出力とし、第ｍの入力の位相を増幅させた出力を第（２ｍ−１）の出力とし、第ｎの入力と第（ｎ＋１）の入力とを波形合成した出力を第２ｎの出力とし、第ｍの入力と第１の入力とを波形合成した出力を第２ｍの出力とし、第ｊ（ｊは１以上（２ｍ−２）以下の任意の整数）の出力と第（ｊ＋１）の出力との位相差が時間隔（ｄｔｃ／２）であり、第ｍの入力第１の入力より時間隔ｄｔｃ速い位相の信号が入力されるように粗調整遅延信号が選択されたとき、第（２ｍ―１）の出力の位相と第ｍの出力の位相が時間隔（ｄｔｃ／２）となるように構成したことを特徴とする。
【００４０】
従って、請求項５記載の発明によれば、波形合成手段ＲＩａの隣接する出力の位相差を時間隔（ｄｔｃ／２）とすることによって、時間隔ｄｔｃよりもさらに微細である調整間隔を得ることが可能となる。
【００４１】
また、請求項６記載の発明によれば、請求項４または５記載の２段階可変長遅延回路において、波形合成手段ＲＩａは、第１から第ｍまでの入力をそれぞれ増幅させるｍ個のバッファと、第ｎの入力を位相が速い信号の入力側とし、第（ｎ＋１）の入力を位相が遅い信号の入力側として、第ｎの入力と第（ｎ＋１）の入力とを増幅させた後、結合させ、波形合成して中間の位相の出力を生成する（ｍ−１）個のインターポレータＩＰｘ（ｘは１以上（ｍ−１）以下の整数）と、第ｍの入力を位相が速い入力側とし、第１の入力を位相が遅い入力側として、第ｍの入力と第１の入力とを増幅させた後、結合させ、波形合成して中間の位相の出力を生成する第ｍのインターポレータＩＰｍと、を有するリングインターポレータＲＩａであることを特徴とする。
【００４２】
従って、請求項６記載の発明によれば、波形合成手段ＲＩａを、ｍ個のインターポレータを有するリングインターポレータＲＩａとし、第ｎの入力がインターポレータの速い位相の信号の入力側に入力され、第（ｎ＋１）の入力がインターポレータの遅い位相の信号の入力側に入力されることによって、第ｎの入力と第（ｎ＋１）の入力との中間の位相を有する微細である調整間隔の出力を得ることが可能となる。
【００４３】
また、請求項７記載の発明によれば、請求項４から６のいずれか１項に記載の２段階可変長遅延回路において、遅延素子は、時間隔ｄｔｃを遅延時間とするディジタル回路であることを特徴とする。
【００４４】
従って、請求項７記載の発明によれば、遅延素子は、時間隔ｄｔｃを遅延時間とするディジタル回路であることによって、回路の設計を容易にし、出力の遅延時間の調整を容易にすることが可能となる。
【００４５】
また、請求項８記載の発明によれば、請求項４から７のいずれか１項に記載の２段階可変長遅延回路において、第１の選択手段に遅延素子の出力からｍ個の遅延素子の出力を選択させる第１の選択信号を第１の選択手段に送信する第１の制御手段と、第２の選択手段に波形合成手段ＲＩａの出力から１個の波形合成手段ＲＩａの出力を選択させる第２の選択信号を第２の選択回路に送信する第２の制御手段と、を有することを特徴とする。
【００４６】
従って、請求項８記載の発明によれば、第１の選択手段が第１の遅延手段の出力からｍ個の第１の遅延手段の出力を選択し、第２の選択手段が波形合成手段ＲＩａの出力から１個の波形合成手段ＲＩａの出力を選択することを制御することによって、グリッジが生じない正常な波形合成手段ＲＩａの出力を得ることが可能となる。
【００４７】
また、請求項９記載の発明によれば、請求項８記載の２段階可変長遅延回路において、第１の制御手段は、第２の選択手段により選択された波形合成手段ＲＩａの出力をより速い位相の波形合成手段ＲＩａの出力に切り替える信号である第１の遅れ信号を受信した場合、選択された波形合成手段ＲＩａの出力を生成する際に用いられていない遅延素子の出力を切り替え対象の遅延素子の出力として、時間隔（ｍ×ｄｔｃ）だけ位相が速い遅延素子の出力に切り替え、ｍ個の連続した遅延素子の出力を選択するように第１の選択手段を制御することを特徴とする。
【００４８】
従って、請求項９記載の発明によれば、第１の遅れ信号を受信した場合、切り替え対象の遅延素子の出力を時間隔（ｍ×ｄｔｃ）だけ位相が速い遅延素子の出力に切り替え、ｍ個の連続した遅延素子の出力を選択するように第１の選択手段を制御することによって、波形合成手段ＲＩａの出力の切り替えタイミング調整を容易にし、選択される可能性が高い波形合成手段ＲＩａの出力を予め生成することが可能となる。
【００４９】
また、請求項１０記載の発明によれば、請求項９記載の２段階可変長遅延回路において、第１の遅れ信号を受信した場合の切り替え対象の遅延素子の出力は、第２の選択手段により切り替え時に選択されている波形合成手段ＲＩａの出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな粗調整遅延信号であり、かつ、第１の遅れ信号を受信した場合の切り替え対象となる遅延素子の出力を増幅させた波形合成手段ＲＩａの出力と第１の遅れ信号を受信した場合に切り替え時に選択されている波形合成手段ＲＩａの出力との位相差よりも、第１の遅れ信号を受信した場合における切り替え後の遅延素子の出力を増幅させた波形合成手段ＲＩａの出力と第１の遅れ信号を受信した場合に切り替え後に選択される波形合成手段ＲＩａの出力との位相差の方が小さな場合に、切り替わる遅延素子の出力であることを特徴とする。
【００５０】
従って、請求項１０記載の発明によれば、第１の遅れ信号を受信した場合の切り替え対象の遅延素子の出力は、切り替え時に選択される波形合成手段ＲＩａの出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号であることによって、波形合成手段ＲＩａの出力の切り替えタイミング調整を容易にし、選択される可能性が高い波形合成手段ＲＩａの出力を予め生成することが可能となる。
【００５１】
また、請求項１１記載の発明によれば、請求項９または１０記載の２段階可変長遅延回路において、第２の選択手段により第ｐ（ｐは２以上２ｍ以下の任意の整数）の波形合成手段ＲＩａの出力が選択されており、第２の制御手段が第１の遅れ信号を受信した場合、第２の制御手段は、第ｐの波形合成手段ＲＩａの出力を第（ｐ−１）の波形合成手段ＲＩａの出力に切り替えるように第２の選択手段を制御し、第２の選択手段により第１の波形合成手段ＲＩａの出力が選択されており、第２の制御手段が第１の遅れ信号を受信した場合、第２の制御手段は、第１の波形合成手段ＲＩａの出力を第２ｍの波形合成手段ＲＩａの出力に切り替えるように第２の選択手段を制御することを特徴とする。
【００５２】
従って、請求項１１記載の発明によれば、第１の遅れ信号を受信した場合、第２の制御手段は、第ｐの波形合成手段ＲＩａの出力を第（ｐ−１）の波形合成手段ＲＩａの出力に切り替え、第１の波形合成手段ＲＩａの出力を第２ｍの波形合成手段ＲＩａの出力に切り替えるように第２の選択手段を制御することによって、２ｍ個の波形合成手段ＲＩａの出力をループ状に繰り返して選択し、要求された位相の波形合成手段ＲＩａの出力を得ることが可能となる。
【００５３】
また、請求項１２記載の発明によれば、請求項９から１１のいずれか１項に記載の２段階可変長遅延回路において、第１の制御手段は、第２の選択手段により選択された波形合成手段ＲＩａの出力をより遅い位相の波形合成手段ＲＩａの出力に切り替える信号である第１の進み信号を受信した場合、選択された波形合成手段ＲＩａの出力を生成する際に用いられていない遅延素子の出力を切り替え対象の遅延素子の出力として、時間隔（ｍ×ｄｔｃ）だけ位相が遅い遅延素子の出力に切り替え、ｍ個の連続した遅延素子の出力を選択するように第１の選択手段を制御することを特徴とする。
【００５４】
従って、請求項１２記載の発明によれば、第１の進み信号を受信した場合、切り替え対象の遅延素子の出力を時間隔（ｍ×ｄｔｃ）だけ位相が遅い遅延素子の出力に切り替え、ｍ個の連続した遅延素子の出力を選択するように第１の選択手段を制御することによって、波形合成手段ＲＩａの出力の切り替えタイミング調整を容易にし、選択される可能性が高い波形合成手段ＲＩａの出力を予め生成することが可能となる。
【００５５】
また、請求項１３記載の発明によれば、請求項１２記載の２段階可変長遅延回路において、１の進み信号を受信した場合の切り替え対象の遅延素子の出力は、第２の選択手段により切り替え時に選択されている波形合成手段ＲＩａの出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな粗調整遅延信号であり、かつ、第１の進み信号を受信した場合の切り替え対象となる遅延素子の出力を増幅させた波形合成手段ＲＩａの出力と第１の進み信号を受信した場合の切り替え時に選択されている波形合成手段ＲＩａの出力との位相差よりも、第１の進み信号を受信した場合における切り替え後の遅延素子の出力を増幅させた波形合成手段ＲＩａの出力と第１の進み信号を受信した場合に切り替え後に選択される波形合成手段ＲＩａの出力との位相差の方が小さな場合に、切り替わる遅延素子の出力であることを特徴とする。
【００５６】
従って、請求項１３記載の発明によれば、第１の進み信号を受信した場合の切り替え対象の遅延素子の出力は、切り替え時に選択される波形合成手段ＲＩａの出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号であることによって、波形合成手段ＲＩａの出力の切り替えタイミング調整を容易にし、選択される可能性が高い波形合成手段ＲＩａの出力を予め生成することが可能となる。
【００５７】
また、請求項１４記載の発明によれば、請求項１２または１３記載の２段階可変長遅延回路において、第２の選択手段により第ｑ（ｑは１以上（２ｍ−１）以下の任意の整数）の波形合成手段ＲＩａの出力が選択されており、第２の制御手段が第１の進み信号を受信した場合、第２の制御手段は、第ｑの波形合成手段ＲＩａの出力を第（ｑ＋１）の波形合成手段ＲＩａの出力に切り替えるように第２の選択手段を制御し、第２の選択手段により第２ｍの波形合成手段ＲＩａの出力が選択されており、第２の制御手段が第１の進み信号を受信した場合、第２の制御手段は、第２ｍの波形合成手段ＲＩａの出力を第１の波形合成手段ＲＩａの出力に切り替えるように第２の選択手段を制御することを特徴とする。
【００５８】
従って、請求項１４記載の発明によれば、第１の進み信号を受信した場合、第２の制御手段は、第ｑの波形合成手段ＲＩａの出力を第（ｑ＋１）の波形合成手段ＲＩａの出力に切り替え、第２ｍの波形合成手段ＲＩａの出力を第１の波形合成手段ＲＩａの出力に切り替えるように第２の選択手段を制御することによって、２ｍ個の波形合成手段ＲＩａの出力をループ状に繰り返して選択し、要求された位相の波形合成手段ＲＩａの出力を得ることが可能となる。
【００５９】
また、請求項１５記載の発明によれば、請求項４から１４のいずれか１項に記載の２段階可変長遅延回路において、波形合成手段ＲＩａと第２の選択手段との間に縦続接続されたｒ（ｒは１以上の任意の整数）個の波形合成手段が直列に挿入されていることを特徴とする。
【００６０】
従って、請求項１５記載の発明によれば、波形合成手段ＲＩａと第２の選択手段との間に縦続接続されたｒ個の波形合成手段を直列に挿入することによって、時間隔（ｄｔｃ／２）よりもさらに微細な調整間隔の波形合成手段の出力を得ることが可能となる。
【００６１】
また、請求項１６記載の発明によれば、請求項１５記載の２段階可変長遅延回路において、ｒ個の波形合成手段が接続されている波形合成手段ＲＩａの出力側を前段、第２の選択手段の入力側を後段として、ｒ個の波形合成手段のうち、前段からｓ（ｓは１以上ｒ以下の任意の整数）個目の波形合成手段は、第１の選択手段により選択されたｍ個の遅延素子の出力を位相が速い順に第１から第ｍまでの入力となっている場合に、前段の波形合成手段の第１から第（ｍ×２^ｓ ）までの出力をそれぞれ第１から第（ｍ×２^ｓ ）までの入力とし、第１から第（ｍ×２^ｓ ）の入力を増幅させた出力をそれぞれ第１から第（ｍ×２^ｓ＋１ −１）の出力とし、第ｔ（ｔは１以上（ｍ×２^ｓ ―１）以下の任意の整数）の入力と第（ｔ＋１）の入力とを波形合成した出力を第２ｔの出力とし、第（ｍ×２^ｓ ）の入力と第１の入力とを波形合成した出力を第（ｍ×２^ｓ＋１ ）の出力とし、第１の選択手段により選択されたｍ個の遅延素子の出力である第ｎの入力（ｎは１以上（ｍ−１）以下の任意の整数）と第（ｎ＋１）の入力との時間隔を（ｄｔｃ）である場合、ｔが１から（２^ｓ ×（ｍ−１）＋１）の範囲で、第ｔの入力と第（ｔ＋１）の入力との位相差が時間隔（ｄｔｃ／２^ｓ ）であり、ｕが１から（２^ｓ＋１ ×（ｍ−１）＋１）の範囲で第ｕの入力と第（ｕ＋１）の入力との位相差が時間隔（ｄｔｃ／２^ｓ＋１ ）であり、第１の選択手段により選択されたｍ個の遅延素子の出力である第ｍの入力の位相が第１の入力の位相より速くなったときに、ｔが（２^ｓ ×（ｍ−１）＋１）から（ｍ×２^ｓ −１）の範囲で、第ｔの入力と第（ｔ＋１）の入力との位相差が時間隔（ｄｔｃ／２^ｓ ）であり、ｕが（２^ｓ＋１ ×（ｍ−１）＋１）から（ｍ×２^ｓ＋１ −１）の範囲で第ｕの入力と第（ｕ＋１）の入力との位相差が時間隔（ｄｔｃ／２^ｓ＋１ ）であることを特徴とする。
【００６２】
従って、請求項１６記載の発明によれば、前段からｓ個目の波形合成手段の第ｕの出力と第（ｕ＋１）の出力との位相差を時間隔（ｄｔｃ／２^ｓ＋１ ）とすることによって、時間隔（ｄｔｃ／２）よりもさらに微細である調整間隔を得ることが可能となる。
【００６３】
また、請求項１７記載の発明によれば、請求項１５または１６記載の２段階可変長遅延回路において、ｒ個の波形合成手段のうち、前段からｓ個目の波形合成手段は、第１から第（ｍ×２^ｓ ）までの入力をそれぞれ増幅させる（ｍ×２^ｓ ）個のバッファと、第ｔの入力を位相が速い入力側とし、第（ｔ＋１）の入力を位相が遅い入力側として、第ｔの入力と第（ｔ＋１）の入力とを増幅させた後、結合させ、波形合成して中間の位相の出力を生成する（ｍ×２^ｓ −１）個のインターポレータｉｐｙ（ｙは１以上（ｍ×２^ｓ −１）以下の整数）と、第（ｍ×２^ｓ ）の入力を位相が速い入力側とし、第１の入力を位相が遅い入力側として、第（ｍ×２^ｓ ）の入力と第１の入力とを増幅させた後、結合させ、波形合成して中間の位相の出力を生成するインターポレータｉｐ（ｍ×２^ｓ ）と、を有するリングインターポレータであることを特徴とする。
【００６４】
従って、請求項１７記載の発明によれば、前段からｓ個目の波形合成手段を、（ｍ×２^ｓ ）個のインターポレータを有するリングインターポレータとし、第ｔの入力がインターポレータの速い位相の信号の入力側に入力され、第（ｔ＋１）の入力がインターポレータの遅い位相の信号の入力側に入力されることによって、第ｔの入力と第（ｔ＋１）の入力との中間の位相を有する微細である調整間隔の出力を得ることが可能となる。
【００６５】
また、請求項１８記載の発明によれば、請求項１５から１７のいずれか１項に記載の２段階可変長遅延回路において、第２の選択回路は、波形合成手段ＲＩａと第２の選択手段との間に縦続接続されたｒ個の波形合成手段が直列に挿入されている場合、ｒ個の波形合成手段のうち、第２の選択回路と接続されている最も後段の波形合成手段の出力から１個の出力を選択することを特徴とする。
【００６６】
従って、請求項１８記載の発明によれば、第２の選択回路は、ｒ個の波形合成手段のうち、第２の選択回路と接続されている最も後段の波形合成手段の出力から１個の出力を選択することによって、要求された位相の最も後段の波形合成手段の最も微細である調整間隔の出力を得ることが可能となる。
【００６７】
また、請求項１９記載の発明によれば、請求項１８記載の２段階可変長遅延回路において、第１の制御手段は、最も後段の波形合成手段と第２の選択手段との間に縦続接続されたｒ個の波形合成手段が直列に挿入されており、第２の選択手段により選択された最も後段の波形合成手段の出力をより速い位相の最も後段の波形合成手段の出力に切り替える信号である第２の遅れ信号を受信した場合、選択された最も後段の波形合成手段の出力を生成する際に用いられていない遅延素子の出力を切り替え対象の遅延素子の出力として、時間隔（ｍ×ｄｔｃ）だけ位相が速い遅延素子の出力に切り替え、ｍ個の連続した遅延素子の出力を選択するように第１の選択手段を制御することを特徴とする。
【００６８】
従って、請求項１９記載の発明によれば、第２の遅れ信号を受信した場合、切り替え対象の遅延素子の出力を時間隔（ｍ×ｄｔｃ）だけ位相が速い遅延素子の出力に切り替え、ｍ個の連続した遅延素子の出力を選択するように第１の選択手段を制御することによって、最も後段の波形合成手段の出力の切り替えタイミング調整を容易にし、選択される可能性が高い最も後段の波形合成手段の出力を予め生成することが可能となる。
【００６９】
また、請求項２０記載の発明によれば、請求項１９記載の２段階可変長遅延回路において、第２の遅れ信号を受信した場合の切り替え対象の遅延素子の出力は、第２の選択手段により切り替え時に選択されている最も後段の波形合成手段の出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、かつ、第２の遅れ信号を受信した場合の切り替え対象となる遅延素子の出力を増幅させた波形合成手段ＲＩａの出力と第２の遅れ信号を受信した場合の切り替え時に選択されている波形合成手段ＲＩａの出力との位相差よりも、第２の遅れ信号を受信した場合における切り替え後の遅延素子の出力を増幅させた波形合成手段ＲＩａの出力と第２の遅れ信号を受信した場合に切り替え後に選択される波形合成手段ＲＩａの出力との位相差の方が小さな場合に、切り替わる遅延素子の出力であることを特徴とする。
【００７０】
従って、請求項２０記載の発明によれば、第２の遅れ信号を受信した場合の切り替え対象の遅延素子の出力は、切り替え時に選択される最も後段の波形合成手段の出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号であることによって、最も後段の波形合成手段の出力の切り替えタイミング調整を容易にし、選択される可能性が高い最も後段の波形合成手段の出力を予め生成することが可能となる。
【００７１】
また、請求項２１記載の発明によれば、請求項１９または２０記載の２段階可変長遅延回路において、最も後段の波形合成手段と第２の選択手段との間に縦続接続されたｒ個の波形合成手段が直列に挿入されており、第２の選択手段により第ｆ（ｆは２以上（ｍ×２^ｓ＋１ ）以下の任意の整数）の最も後段の波形合成手段の出力が選択されており、第２の制御手段が第２の遅れ信号を受信した場合、第２の制御手段は、第ｆの最も後段の波形合成手段の出力を第（ｆ−１）の最も後段の波形合成手段の出力に切り替えるように第２の選択手段を制御することを特徴とする。
【００７２】
従って、請求項２１記載の発明によれば、第２の遅れ信号を受信した場合、第２の制御手段は、第ｆの最も後段の波形合成手段の出力を第（ｆ−１）の最も後段の波形合成手段の出力に切り替えるように第２の選択手段を制御することによって、要求された位相の最も後段の波形合成手段の出力を得ることが可能となる。
【００７３】
また、請求項２２記載の発明によれば、請求項１９から２１のいずれか１項に記載の２段階可変長遅延回路において、最も後段の波形合成手段と第２の選択手段との間に縦続接続されたｒ個の波形合成手段が直列に挿入されており、第２の選択手段により第１の最も後段の波形合成手段の出力が選択されており、第２の制御手段が第２の遅れ信号を受信した場合、第２の制御手段は、第１の最も後段の波形合成手段の出力を第（ｍ×２^ｓ＋１ ）の最も後段の波形合成手段の出力に切り替えるように第２の選択手段を制御することを特徴とする。
【００７４】
従って、請求項２２記載の発明によれば、第２の遅れ信号を受信した場合、第２の制御手段は、第１の最も後段の波形合成手段の出力を第（ｍ×２^ｓ＋１ ）の最も後段の波形合成手段の出力に切り替えるように第２の選択手段を制御することによって、２ｍ個の波形合成手段ＲＩａの出力をループ状に繰り返して選択し、要求された位相の最も後段の波形合成手段の出力を得ることが可能となる。
【００７５】
また、請求項２３記載の発明によれば、請求項１８から２２のいずれか１項に記載の２段階可変長遅延回路において、第１の制御手段は、最も後段の波形合成手段と第２の選択手段との間に縦続接続されたｒ個の波形合成手段が直列に挿入されており、第２の選択手段により選択された最も後段の波形合成手段の出力をより遅い位相の最も後段の波形合成手段の出力に切り替える信号である第２の進み信号を受信した場合、選択された最も後段の波形合成手段の出力を生成する際に用いられていない遅延素子の出力を切り替え対象の遅延素子の出力として、時間隔（ｍ×ｄｔｃ）だけ位相が遅い遅延素子の出力に切り替え、ｍ個の連続した遅延素子の出力を選択するように第１の選択手段を制御することを特徴とする。
【００７６】
従って、請求項２３記載の発明によれば、第２の進み信号を受信した場合、切り替え対象の遅延素子の出力を時間隔（ｍ×ｄｔｃ）だけ位相が遅い遅延素子の出力に切り替え、ｍ個の連続した遅延素子の出力を選択するように第１の選択手段を制御することによって、最も後段の波形合成手段の出力の切り替えタイミング調整を容易にし、選択される可能性が高い最も後段の波形合成手段の出力を予め生成することが可能となる。
【００７７】
また、請求項２４記載の発明によれば、請求項２３記載の２段階可変長遅延回路において、第２の進み信号を受信した場合の切り替え対象の遅延素子の出力は、第２の選択手段により切り替え時に選択されている最も後段の波形合成手段の出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、かつ、第２の進み信号を受信した場合の切り替え対象となる遅延素子の出力を増幅させた波形合成手段ＲＩａの出力と第２の進み信号を受信した場合の切り替え時に選択されている波形合成手段ＲＩａの出力との位相差よりも、第２の進み信号を受信した場合における切り替え後の遅延素子の出力を増幅させた波形合成手段ＲＩａの出力と第２の進み信号を受信した場合に切り替え後に選択される波形合成手段ＲＩａの出力との位相差の方が小さな場合に、切り替わる遅延素子の出力であることを特徴とする。
【００７８】
従って、請求項２４記載の発明によれば、第２の進み信号を受信した場合の切り替え対象の遅延素子の出力は、切り替え時に選択される最も後段の波形合成手段の出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号であることによって、最も後段の波形合成手段の出力の切り替えタイミング調整を容易にし、選択される可能性が高い最も後段の波形合成手段の出力を予め生成することが可能となる。
【００７９】
また、請求項２５記載の発明によれば、請求項２３または２４記載の２段階可変長遅延回路において、最も後段の波形合成手段と第２の選択手段との間に縦続接続されたｒ個の波形合成手段が直列に挿入されており、第２の選択手段により第ｇ（ｇは１以上（ｍ×２^ｓ＋１ −１）以下の任意の整数）の最も後段の波形合成手段の出力が選択されており、第２の制御手段が第２の進み信号を受信した場合、第２の制御手段は、第ｇの最も後段の波形合成手段の出力を第（ｇ＋１）の最も後段の波形合成手段の出力に切り替えるように第２の選択手段を制御することを特徴とする。
【００８０】
従って、請求項２５記載の発明によれば、第２の進み信号を受信した場合、第２の制御手段は、第ｇの最も後段の波形合成手段の出力を第（ｇ＋１）の最も後段の波形合成手段の出力に切り替えるように第２の選択手段を制御することによって、要求された位相の最も後段の波形合成手段の出力を得ることが可能となる。
【００８１】
また、請求項２６記載の発明によれば、請求項２３から２５のいずれか１項に記載の２段階可変長遅延回路において、最も後段の波形合成手段と第２の選択手段との間に縦続接続されたｒ個の波形合成手段が直列に挿入されており、第２の選択手段により第（ｍ×２^ｓ＋１ ）の最も後段の波形合成手段の出力が選択されており、第２の制御手段が第２の進み信号を受信した場合、第２の制御手段は、第（ｍ×２^ｓ＋１ ）の最も後段の波形合成手段の出力を第１の最も後段の波形合成手段の出力に切り替えるように第２の選択手段を制御することを特徴とする。
【００８２】
従って、請求項２６記載の発明によれば、第２の進み信号を受信した場合、第２の制御手段は、第（ｍ×２^Ｓ＋１ ）の最も後段の波形合成手段の出力を第１の最も後段の波形合成手段の出力に切り替えるように第２の選択手段を制御することによって、２ｍ個の波形合成手段ＲＩａの出力をループ状に繰り返して選択し、要求された位相の最も後段の波形合成手段の出力を得ることが可能となる。
【００８３】
また、請求項２７記載の発明によれば、請求項１７から２６のいずれか１項に記載の２段階可変長遅延回路において、インターポレータＩＰＸ、インターポレータＩＰｍ、インターポレータｉｐｙ、およびインターポレータｉｐ（ｍ×２^ｓ ）は、位相が異なる２個の信号が入力され、２個の信号のうち速い位相の信号を増幅させる位相の速い入力側に接続されたバッファＢ１およびバッファＢ３と、位相が遅い入力信号を増幅させる位相の遅い入力側に接続されたバッファＢ２およびバッファＢ４と、をそれぞれ有した場合、バッファＢ１の出力とバッファＢ２の出力とを接続し、波形合成した出力が、位相の速い入力信号を増幅したバッファＢ３の出力の位相と位相の遅い入力信号を増幅したバッファＢ４の出力の位相との中間の位相が得られるように、バッファＢ１およびバッファＢ２に用いられているトランジスタのオン抵抗値が設定されるバッファＢ１およびバッファＢ２からなることを特徴とする。
【００８４】
従って、請求項２７記載の発明によれば、インターポレータＩＰＸ、インターポレータＩＰｍ、インターポレータｉｐｙ、およびインターポレータｉｐ（ｍ×２^ｓ ）が有するバッファのオン抵抗値を設定することによって、位相が異なる２個の信号の中間の位相を有する信号を精度よく生成することが可能となる。
【００８５】
また、請求項２８記載の発明によれば、請求項２７記載の２段階可変長遅延回路において、バッファＢ１、バッファＢ２、バッファＢ３、バッファＢ４、ｍ個のバッファのうち任意のバッファ、および（ｍ×２^ｓ ）個のバッファのうち任意のバッファは、それぞれアンプあるいはインバータであることを特徴とする。
【００８６】
従って、請求項２８記載の発明によれば、バッファは、アンプあるいはインバータであることによって、出力の遅延時間の設計を容易にすることが可能となる。
【００８７】
【発明の実施の形態】
（第１の実施形態の構成）
図１は、本発明の第１の実施形態における２段階可変長遅延回路の構成を示す図である。以下、図１を用いて、本実施形態における２段階可変長遅延回路が有する各部位の構成および機能について説明する。
【００８８】
本実施形態における２段階可変長遅延回路は、遅延手段として粗調整用遅延回路ＧＣと、波形合成手段ＲＩａとして第１のリングインターポレータＲＩａと、第１の選択手段として第１の選択回路ＳＬと、第２の選択手段として第２の選択回路Ｓ４と、第１の制御手段として第１の制御回路ＣＯＮＴ１と、第２の制御手段として第２の制御回路ＣＯＮＴ２とを有する。
【００８９】
また、粗調整用遅延回路ＧＣは、粗調整するときに使われる入力ＣＬＫＩＮを時間隔ｄｔｃの遅延時間を持つディジタル回路である複数の遅延素子Ｄ０〜Ｄ１４と、遅延素子Ｄ０〜Ｄ１４の出力である１５個のタップとを有する。
【００９０】
入力ＣＬＫＩＮは、１個の遅延素子を通過するごとに時間隔ｄｔｃずつ位相が遅れる。例えば、遅延素子Ｄ５の出力の位相は、遅延素子Ｄ０の出力の位相より時間隔（５×ｄｔｃ）だけ遅れる。
【００９１】
第１の選択回路ＳＬは、セレクタＳ１と、セレクタＳ２と、セレクタＳ３とを有する。遅延素子の出力は、各々のセレクタに３出力毎に接続されている。セレクタＳ１〜Ｓ３は、それぞれ１個の遅延素子の出力を選択し、その３個の遅延素子の出力は、例えば、遅延素子Ｄ３の出力、遅延素子Ｄ４の出力、遅延素子Ｄ５の出力というように連続するように選択される。
【００９２】
第１のリングインターポレータＲＩａは、セレクタＳ１〜Ｓ３が選択した遅延素子の出力を入力とし、セレクタＳ１とセレクタＳ２との出力間の波形合成を行うインターポレータと、セレクタＳ２とセレクタＳ３との出力間の波形合成を行うインターポレータと、セレクタＳ３とセレクタＳ１との出力間の波形合成を行うインターポレータと、セレクタＳ１〜Ｓ３からの入力をバッファするバッファと、を有する。バッファした出力及び、インターポレータの出力をバッファするバッファがあっても良い。
【００９３】
また、第１のリングインターポレータＲＩａでは、入力としたセレクタＳ１〜Ｓ３が選択した遅延素子の出力をバッファしたものと、上記のインターポレータの出力を出力とする。更に出力をバッファして出力しても良い。以下、第１のリングインターポレータＲＩａの入力をＲＩａ入力とし、出力をＲＩａ出力とする。
【００９４】
図３は、本発明の第１の実施形態における第１のリングインターポレータＲＩａの構成を示す図であり、以下、図３を用いて、第１のリングインターポレータＲＩａの構成についてさらに詳しく説明する。
【００９５】
第１のリングインターポレータＲＩａは、インターポレータｉｐ１２０と、インターポレータｉｐ２３０と、インターポレータｉｐ３１０と、バッファＢ１００、Ｂ２００、Ｂ３００と、入力Ｉｎ１〜Ｉｎ３と、出力Ｔ１ａ、Ｔ１ｂ、Ｔ１ｃ、Ｔ１ｊ、Ｔ１ｋ、Ｔ１ｌ、とを有する。また、出力Ｔ１ａ、Ｔ１ｂ、Ｔ１ｃ、Ｔ１ｊ、Ｔ１ｋ、Ｔ１ｌをバッファするバッファＢ１０１、Ｂ１２１、Ｂ２０１、Ｂ２３１、Ｂ３０１、Ｂ３１１と、を有し、出力をａ、ｂ、ｃ、ｊ、ｋ、ｌとしてもよい。
【００９６】
インターポレータｉｐ１２０は、バッファＢ１２０、Ｂ２１０と、バッファＢ１２０の出力とバッファＢ２１０の出力とを波形合成した出力Ｔ１ｂと、を有し、インターポレータｉｐ２３０は、バッファＢ２３０、Ｂ３２０と、バッファＢ２３０の出力とバッファＢ３２０の出力とを波形合成した出力Ｔ１ｊと、を有し、インターポレータｉｐ３１０は、バッファＢ３１０、Ｂ１３０と、バッファＢ３１０の出力とバッファＢ１３０の出力とを波形合成した出力Ｔ１ｌと、を有する。
【００９７】
以下、第２の選択回路Ｓ４、第１の制御回路ＣＯＮＴ１、および第２の制御回路ＣＯＮＴ２について図１および図３を用いて説明する。
【００９８】
第２の選択回路Ｓ４は、出力Ｔ１ａ、Ｔ１ｂ、Ｔ１ｃ、Ｔ１ｊ、Ｔ１ｋ、Ｔ１ｌ、あるいは該出力をバッファしたＲＩａ出力ａ、ｂ、ｃ、ｊ、ｋ、ｌから１つの出力を選択する。
【００９９】
第１の制御回路ＣＯＮＴ１は、セレクタＳ１〜Ｓ３に、粗調整用遅延回路ＧＣの遅延素子Ｄ０〜Ｄ１４の出力から連続した３個の出力を選択させる第１の選択信号を送信する。
【０１００】
第１の制御回路ＣＯＮＴ１は、第２の選択回路Ｓ４が選択しているＲＩａ出力あるいは該出力をバッファした出力より速い位相のＲＩａ出力に切り替える信号である遅れ信号ｕｐを受信した場合、現在第１の選択回路により選択されている３個の遅延素子の出力のうちの１個を切り替えるように第１の選択回路を制御する。
【０１０１】
また、第１の制御回路ＣＯＮＴ１は、第２の選択回路Ｓ４が選択しているＲＩａ出力あるいは該出力をバッファした出力より遅い位相のＲＩａ出力に切り替える信号である進み信号ｄｎを受信した場合も同様に、現在第１の選択回路により選択されている３個の遅延素子の出力のうちの１個を切り替えるように第１の選択回路を制御する。
【０１０２】
第２の制御回路ＣＯＮＴ２は、第１のリングインターポレータＲＩａの出力から１個の出力を選択する第２の選択信号を第２の選択回路Ｓ４に送信することにより、第２の選択回路Ｓ４を制御する。
【０１０３】
第２の制御回路ＣＯＮＴ２は、遅れ信号ｕｐを受信した場合、より速いＲＩａ出力を選択するように切り替え、進み信号ｄｎを受信した場合、より遅いＲＩａ出力を選択するように切り替える選択信号を第２の選択回路Ｓ４に送信する。
【０１０４】
（第１の実施形態の動作）
以下、本発明の第１の実施形態の動作を図１および図３を用いて説明する。
【０１０５】
入力ＣＬＫＩＮは粗調整用遅延回路ＧＣの遅延素子を通過するごとに時間隔ｄｔｃずつ位相が遅れる。従って、粗調整用遅延回路ＧＣは、入力ＣＬＫＩＮの位相より時間隔ｄｔｃだけ遅い遅延素子Ｄ０の出力と、前段の遅延素子の出力の位相より時間隔ｄｔｃだけ遅い遅延素子Ｄ１〜Ｄ１４の出力とを得る。
【０１０６】
第１の選択回路ＳＬは、セレクタＳ１〜Ｓ３を有し、セレクタＳ１は、第１の制御回路ＣＯＮＴ１からの第１の選択信号により、粗調整用遅延回路ＧＣの遅延素子Ｄ０から３個ごとの出力である遅延素子Ｄ０、Ｄ３、Ｄ６、Ｄ９、Ｄ１２の出力から１個の出力を選択する。
【０１０７】
また、セレクタＳ２は、第１の制御回路ＣＯＮＴ１からの第１の選択信号により、遅延素子Ｄ１から３個ごとの出力である遅延素子Ｄ１、Ｄ４、Ｄ７、Ｄ１０、Ｄ１３の出力から１個の出力を選択する。
【０１０８】
また、セレクタＳ３は、第１の制御回路ＣＯＮＴ１からの第１の選択信号により、遅延素子Ｄ２から３個ごとの出力である遅延素子Ｄ２、Ｄ５、Ｄ８、Ｄ１１、Ｄ１４の出力から１個の出力を選択する。
【０１０９】
第１の制御回路ＣＯＮＴ１は、セレクタＳ１〜Ｓ３に、粗調整用遅延回路ＧＣの遅延素子Ｄ０〜Ｄ１４の出力から連続した３個の遅延素子の出力を選択させる第１の選択信号を送信する。
【０１１０】
第１のリングインターポレータＲＩａは、セレクタＳ１〜Ｓ３により選択された３個の遅延素子の出力をＲＩａ入力Ｉｎ１〜Ｉｎ３とする。
【０１１１】
ＲＩａ入力Ｉｎ１に入力された入力信号は、それぞれ、バッファＢ１００、Ｂ１２０、Ｂ１３０に入力され、バッファされる。バッファＢ１００によりバッファされた入力信号をＲＩａ出力Ｔ１ａとする。
【０１１２】
同様に、ＲＩａ入力Ｉｎ２に入力された入力信号は、それぞれ、バッファＢ２００、Ｂ２１０、Ｂ２３０に入力され、バッファされる。バッファＢ２００によりバッファされた入力信号をＲＩａ出力Ｔ１ｃとする。
【０１１３】
同様に、ＲＩａ入力Ｉｎ３に入力された入力信号は、それぞれ、バッファＢ３００、Ｂ３１０、Ｂ３２０に入力され、バッファされる。バッファＢ３００によりバッファされた入力信号をＲＩａ出力Ｔ１ｋとする。
【０１１４】
以下、各インターポレータにおける動作について説明する。位相の異なる２つの入力信号がインターポレータｉｐ１２０に入力する場合、ＲＩａ入力Ｉｎ１には位相が速い入力信号が入力され、ＲＩａ入力Ｉｎ２には位相が遅い入力信号が入力される。その際、インターポレータｉｐ１２０は、位相が速い入力信号をバッファしたバッファＢ１２０の出力と、位相が遅い入力信号をバッファしたバッファＢ２１０の出力とを電流合成する。その際、バッファＢ１００の出力Ｔ１ａの位相とバッファＢ２００の出力Ｔ１ｃの位相との中間の位相が得られるようにバッファＢ１２０およびＢ２１０を構成するトランジスタの大きさは設定されており、ＲＩａ出力Ｔ１ｂから出力される信号は、ＲＩａ出力Ｔ１ａから出力される信号とＲＩａ出力Ｔ１ｃから出力される信号との中間の位相を得る。
【０１１５】
同様に、位相の異なる２つの入力信号がインターポレータｉｐ２３０に入力する場合、ＲＩａ入力Ｉｎ２には位相が速い入力信号が入力され、ＲＩａ入力Ｉｎ３には位相が遅い入力信号が入力される。その際、インターポレータｉｐ２３０は、位相が速い入力信号をバッファしたバッファＢ２３０の出力と、位相が遅い入力信号をバッファしたバッファＢ３２０の出力とを電流合成する。その際、バッファＢ２００の出力Ｔ１ｃの位相とバッファＢ３００の出力Ｔ１ｋの位相との中間の位相が得られるようにバッファＢ２３０およびＢ３２０を構成するトランジスタの大きさは設定されており、ＲＩａ出力Ｔ１ｊから出力される信号は、ＲＩａ出力Ｔ１ｃから出力される信号とＲＩａ出力Ｔ１ｋから出力される信号との中間の位相を得る。
【０１１６】
同様に、位相の異なる２つの入力信号がインターポレータｉｐ３１０に入力される場合、ＲＩａ入力Ｉｎ３には位相が速い入力信号が入力され、ＲＩａ入力Ｉｎ１には位相が遅い入力信号が入力される。その際、インターポレータｉｐ３１０は、位相が速い入力信号をバッファしたバッファＢ３１０の出力と、位相が遅い入力信号をバッファしたバッファＢ１３０の出力とを電流合成する。その際、バッファＢ３００の出力Ｔ１ｋの位相とバッファＢ１００の出力Ｔ１ａの位相との中間の位相Ｔ１ｌが得られるようにバッファＢ３１０およびＢ１３０を構成するトランジスタの大きさは設定されており、ＲＩａ出力Ｔ１ｌから出力される信号は、ＲＩａ出力Ｔ１ｋから出力される信号とＲＩａ出力Ｔ１ａから出力される信号との中間の位相を得る。
【０１１７】
上記のＲＩａ出力Ｔ１ａ、Ｔ１ｂ、Ｔ１ｃ、Ｔ１ｊ、Ｔ１ｋ、Ｔ１ｌから出力された信号は、それぞれバッファＢ１０１、Ｂ１２１、Ｂ２０１、Ｂ２３１、Ｂ３０１、Ｂ３１１により再度バッファされ、それぞれＲＩａ出力ａ、ｂ、ｃ、ｊ、ｋ、ｌとしてもよい。
【０１１８】
第２の選択回路Ｓ４は、第２の制御回路ＣＯＮＴ２からの第２の選択信号に従い、ＲＩａ出力Ｔ１ａ、Ｔ１ｂ、Ｔ１ｃ、Ｔ１ｊ、Ｔ１ｋ、Ｔ１ｌ、あるいはそれらの出力をバッファしたＲＩａ出力ａ、ｂ、ｃ、ｊ、ｋ、ｌから１つの出力を選択する。
【０１１９】
第２の制御回路ＣＯＮＴ２は、第１のリングインターポレータＲＩａの出力から１個の出力を選択する第２の選択信号を第２の選択回路Ｓ４に送信し、第２の選択回路Ｓ４を制御する。
【０１２０】
図７は、本発明の第１の実施形態におけるインターポレータｉｐ１２０の構成を示す回路図である。以下、本実施形態では、図７に示されているように、バッファＢ１２０、Ｂ２１０は、ｎＭＯＳおよびｐＭＯＳトランジスタを組み合わせて作成されたＣＭＯＳ回路であるとして、図３および図７を用いて、インターポレータｉｐ１２０による波形合成の動作について説明する。
【０１２１】
ＲＩａ入力Ｉｎ１および出力Ｔ１ａに接続されたバッファＢ１００と、ＲＩａ入力Ｉｎ２および出力Ｔ１ｃに接続されたバッファＢ２００とは、同じ大きさのトランジスタを使用して作成されているため、ＲＩａ入力Ｉｎ１から出力Ｔ１ａまでの遅延時間とＲＩａ入力Ｉｎ２から出力Ｔ１ｃまでの遅延時間とは等しい。そのため、ＲＩａ入力Ｉｎ１に入力された入力信号とＲＩａ入力Ｉｎ２に入力された入力信号との位相差と同じ位相差を持つＲＩａ出力Ｔ１ａとＲＩａ出力Ｔ１ｃとを得ることができる。
【０１２２】
インターポレータｉｐ１２０は、速い位相の入力信号が入力されるＲＩａ入力Ｉｎ１側に接続されるバッファＢ１２０と、遅い位相の入力信号が入力されるＲＩａ入力Ｉｎ２に接続されるバッファＢ２１０との出力同士を接続して電流合成する。
【０１２３】
互いに位相が異なる２つの入力信号のうち一方の入力信号の状態が「０」、他方の入力信号の状態が「１」である場合、バッファＢ１２０、Ｂ２１０のうち一方のバッファのｐＭＯＳのトランジスタと他方のバッファのｎＭＯＳのトランジスタとが同時に両方オンし、上記の両トランジスタにオン抵抗が生じる。
【０１２４】
上記のように、バッファＢ１２０のＲＩａ入力Ｉｎ１に速い位相の入力信号を入力した場合、バッファＢ１２０の出力の過渡現象が非線形であり、負荷が重いため、バッファＢ１２０の出力の位相が遅くなる傾向がある。
【０１２５】
そこで、速い位相の入力信号が入力されるＲＩａ入力Ｉｎ１に接続されたバッファＢ１２０のトランジスタが、遅い位相の入力信号が入力されるＲＩａ入力Ｉｎ２に接続されたＢ２１０のトランジスタより大きなトランジスタに設定されることにより、バッファＢ１２０の抵抗値は、バッファＢ２１０の抵抗値より小さな値となる。
【０１２６】
バッファＢ１２０、Ｂ２１０のうち一方のバッファのｐＭＯＳのトランジスタと他方のバッファのｎＭＯＳのトランジスタとが同時に両方オンすると、上記の抵抗値の関係から、波形合成されたＲＩａ出力Ｔ１ｂは、バッファＢ１２０においてオンしているトランジスタに接続された電源あるいはグランドに近い値となる。
【０１２７】
バッファＢ１２０に入力された入力信号が「０」、バッファＢ２１０に入力された入力信号が「１」であるとすると、バッファＢ１２０の出力値が「１」、バッファＢ２１０の出力値が「０」となり、波形合成されたＲＩａ出力Ｔ１ｂは、中間値をとり、ＲＩａ出力Ｔ１ａより遅い位相となる。
【０１２８】
また、遅い位相の入力信号が、速い位相の入力信号の入力がバッファＢ１２０を介して出力されるタイミングよりも遅れて、Ｉｎ２に入力され、バッファＢ２１０の出力値が「１」に変化すると、ＲＩａ出力Ｔ１ｂは、中間値から急激に「１」に変化する。従って、遅い位相の入力信号がバッファＢ２００を介する出力Ｔ１ｃより速く「１」に変化し、さらに、バッファＢ１２０、Ｂ２１０が有するトランジスタの大きさを調整することにより、ＲＩａ出力Ｔ１ａとＲＩａ出力Ｔ１ｃとの中間の位相のＲＩａ出力Ｔ１ｂが得られる。
【０１２９】
インターポレータｉｐ２３０、ｉｐ３１０もインターポレータｉｐ１２０と同様の構成となっており、２つの入力をバッファした２つの出力の中間の位相を持つ出力を得られる。
【０１３０】
第１の選択回路ＳＬが有するセレクタＳ１〜Ｓ３が、粗調整用遅延回路ＧＣの出力から、ＲＩａ入力Ｉｎ１に最も速い位相の入力を選択し、ＲＩａ入力Ｉｎ３に最も遅い入力を選択した場合、第１のリングインターポレータＲＩａは、ＲＩａ入力Ｉｎ１の信号をバッファした出力Ｔ１ａが最も速い位相を持ち、ＲＩａ入力Ｉｎ３をバッファした出力Ｔ１ｋが最も遅い位相を持つ。
【０１３１】
その際、ＲＩａ入力Ｉｎ１とＲＩａ入力Ｉｎ３とは粗調整用遅延回路ＧＣの出力のタップが２タップ分離れており、かつインターポレータｉｐ３１０の入力は、位相が速い入力をＲＩａ入力Ｉｎ３、位相が遅い入力をＲＩａ入力Ｉｎ１としており、逆になっているために、インターポレータｉｐ３１０は、微少な時間隔かつＲＩａ入力Ｉｎ３とＲＩａ入力Ｉｎ１との中間の位相を有する出力を得ることができない。
【０１３２】
例えば、第１の選択回路ＳＬがＲＩａ入力として遅延素子Ｄ４、Ｄ５、Ｄ６の出力を選択しており、ＲＩａ入力Ｉｎ１として遅延素子Ｄ４の出力、ＲＩａ入力Ｉｎ２として遅延素子Ｄ５の出力、ＲＩａ入力Ｉｎ３として遅延素子Ｄ６の出力が選択されているとする。
【０１３３】
上記のように、ＲＩａ入力が選択されている場合、ＲＩａ出力ａ、ｂ、ｃ、ｊ、ｋ、ｌは以下のように設定される。遅延素子Ｄ４の出力を２度バッファしたものをＲＩａ出力ａとし、遅延素子Ｄ４の出力をバッファしたものと遅延素子Ｄ５の出力をバッファしたものとを波形合成し、再度バッファしたものをＲＩａ出力ｂとし、遅延素子Ｄ５の出力を２度バッファしたものをＲＩａ出力ｃとし、遅延素子Ｄ５の出力をバッファしたものと遅延素子Ｄ６の出力をバッファしたものとを波形合成し、再度バッファしたものをＲＩａ出力ｊとし、遅延素子Ｄ６の出力を２度バッファしたものをＲＩａ出力ｋとし、遅延素子Ｄ６の出力をバッファしたものと遅延素子Ｄ４の出力をバッファしたものとを波形合成し、再度バッファしたものをＲＩａ出力ｌとする。
【０１３４】
上記のようにＲＩａ入力が選択されている場合、ＲＩａ出力のうち、遅延素子Ｄ４の出力をバッファしたＲＩａ出力ａが最も位相が速い出力となり、遅延素子Ｄ６の出力をバッファしたＲＩａ出力ｋが最も位相が遅い出力となる。
【０１３５】
また、インターポレータｉｐ３１０において、２つの入力信号のうち速い位相の入力信号が入力されるように設計されているバッファＢ３１０に遅延素子Ｄ６の出力が入力され、遅い位相の入力信号が入力されるように設計されているバッファＢ１３０に遅延素子Ｄ４の出力が入力される。
【０１３６】
上記のように、インターポレータｉｐ３１０には、遅延素子Ｄ６の出力および遅延素子Ｄ４の出力のうち、遅い位相である遅延素子Ｄ６の出力が速い位相の入力側に入力され、速い位相である遅延素子Ｄ４の出力が遅い入力側に入力されており、また、遅延素子Ｄ６の出力と遅延素子Ｄ４の出力との位相差は、時間隔（２×ｄｔｃ）であるため、上記した条件下では、インターポレータｉｐ３１０において２つの入力を基にしてその２つの入力の中間の位相の出力を微小な時間隔で生成することができない。
【０１３７】
第１の制御回路ＣＯＮＴ１は、第２の選択回路Ｓ４が選択するＲＩａ出力を時間隔ｄｔｃの２分の１である時間隔ｄｔｃ１だけ速い位相の出力に切り替えさせる遅れ信号ｕｐ、あるいは第２の選択回路Ｓ４が選択するＲＩａ出力を時間隔ｄｔｃ１だけ遅い位相の出力に切り替えさせる進み信号ｄｎを受信した場合、第１のリングインターポレータＲＩａの入力となる遅延素子の出力を切り替える。
【０１３８】
以下、第１の制御回路ＣＯＮＴ１および第２の制御回路ＣＯＮＴ２が、遅れ信号ｕｐあるいは進み信号ｄｎを受信した際における第１のリングインターポレータＲＩａの入力および出力の切り替え動作について説明する。
【０１３９】
第２の選択回路Ｓ４がＲＩａ出力ｂを選択している際に第２の制御回路ＣＯＮＴ２が遅れ信号ｕｐを受信した場合、第２の制御回路ＣＯＮＴ２は、ＲＩａ出力ｂからｄｔｃ１だけ位相が速い出力ａに切り替えるように第２の選択回路Ｓ４を制御する。
【０１４０】
第１の制御回路ＣＯＮＴ１は、遅れ信号ｕｐを受信した場合、すなわち第２の選択回路Ｓ４がＲＩａ出力ｊ、ｋを選択する可能性よりも、ＲＩａ出力ａより速い出力を選択する可能性が高くなった場合、第１の選択回路ＳＬにより選択されている遅延素子の出力のうち１個の出力を他の遅延素子の出力に切り替えさせるように第１の選択回路ＳＬを制御する。その切り替え対象となる遅延素子の出力は以下のように選択される。
【０１４１】
切り替え対象となる遅延素子の出力は、第２の選択回路Ｓ４により現在選択されているＲＩａ出力の基となる遅延素子の出力を除いた遅延素子の出力のうち、切り替え時のＲＩａ出力の基となる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、かつ、切り替え対象となる遅延素子の出力を増幅させた波形合成手段ＲＩａの出力と切り替え時に選択されているＲＩａ出力との位相差よりも、切り替え後における遅延素子の出力を増幅させたＲＩａ出力と切り替え時に選択されるＲＩａ出力との位相差の方が小さな場合に、切り替わる遅延素子の出力である。
【０１４２】
現在選択されているＲＩａ出力ｂは、遅延素子Ｄ４の出力と遅延素子Ｄ５の出力とを波形合成した出力をバッファしたものであり、切り替え対象の遅延素子の出力として、遅延素子Ｄ６の出力が選択される。また、遅延素子Ｄ６の出力は、切り替え時のＲＩａ出力ｂの基となる遅延素子の出力である遅延素子Ｄ４とＤ５の出力から最も位相差が大きな遅延素子となっている。
【０１４３】
さらに、遅延素子Ｄ６の出力をバッファしたＲＩａ出力と切り替え時に選択されているＲＩａ出力ｂとの位相差よりも、遅延素子Ｄ３の出力をバッファしたＲＩａ出力と切り替え後に選択されるＲＩａ出力ａとの位相差の方が小さくなり、ＲＩａ出力ｂがＲＩａ出力ａに切り替わったときに遅延素子Ｄ３の出力の方が遅延素子Ｄ６の出力よりも、ＲＩａ入力Ｉｎ３として使用される可能性が高くなる。
【０１４４】
切り替え対象として選択された遅延素子Ｄ６の出力は、ＲＩａ入力Ｉｎ１〜Ｉｎ３が連続した３個の遅延素子の出力となるように、位相が時間隔（ｄｔｃ×３）だけ速い遅延素子Ｄ３の出力に切り替えられる。この結果、ＲＩａ入力Ｉｎ１には遅延素子Ｄ４の出力、ＲＩａ入力Ｉｎ２には遅延素子Ｄ５の出力、ＲＩａ入力Ｉｎ３には遅延素子Ｄ３の出力が入力される。
【０１４５】
上記のように、ＲＩａ入力を切り替えることにより、インターポレータｉｐ３１０において、遅延素子Ｄ３の出力および遅延素子Ｄ４の出力のうち速い位相である遅延素子Ｄ３の出力が速い位相の入力側に入力され、遅い位相である遅延素子Ｄ４の出力が遅い入力側に入力されており、ＲＩａ入力Ｉｎ３とＲＩａ入力Ｉｎ１との中間の位相の出力を得ることが可能となる。
【０１４６】
上記のように、ＲＩａ入力Ｉｎ３が遅延素子Ｄ３の出力に切り替えられたことにより、ＲＩａ出力ａより時間隔ｄｔｃ１だけ速い位相のＲＩａ出力ｌと、ＲＩａ出力ｌより時間隔ｄｔｃ１だけ位相が速いＲＩａ出力ｋとを得ることが可能となる。
【０１４７】
また、同様に、ＲＩａ入力Ｉｎ１として遅延素子Ｄ４の出力、ＲＩａ入力Ｉｎ２として遅延素子Ｄ５の出力、ＲＩａ入力Ｉｎ３として遅延素子Ｄ６の出力が選択されているとして、第１の制御回路ＣＯＮＴ１がＲＩａ出力ｃからＲＩａ出力ｂに切り替わる遅れ信号ｕｐを受信した場合は、切り替え時のＲＩａ出力を生成する際に用いられている遅延素子Ｄ５の出力から最も位相差が大きな遅延素子の出力として遅延素子Ｄ４の出力および遅延素子Ｄ６の出力が選択されるが、両出力とも、「切り替え対象となる遅延素子の出力を増幅させた波形合成手段ＲＩａの出力と切り替え時に選択されているＲＩａ出力との位相差よりも、切り替え後における遅延素子の出力を増幅させたＲＩａ出力と切り替え時に選択されるＲＩａ出力との位相差の方が小さい」という条件を満たしていないため、遅延素子の出力の切り替えは行われない。
【０１４８】
第２の選択回路Ｓ４がＲＩａ出力ｊを選択している際に第２の制御回路ＣＯＮＴ２が進み信号ｄｎを受信した場合、第２の制御回路ＣＯＮＴ２は、ＲＩａ出力ｊから時間隔ｄｔｃ１だけ位相が遅い出力ｋに切り替えるように第２の選択回路Ｓ４を制御する。
【０１４９】
第１の制御回路ＣＯＮＴ１は、進み信号ｄｎを受信した場合、すなわち第２の選択回路Ｓ４がＲＩａ出力ａ、ｂを選択する可能性よりも、ＲＩａ出力ｋより遅い出力を選択する可能性が高くなった場合、第１の選択回路ＳＬにより選択されている遅延素子の出力のうち１個の出力を他の遅延素子の出力に切り替えさせるように第１の選択回路ＳＬを制御する。その切り替え対象となる遅延素子の出力は以下のように選択される。
【０１５０】
切り替え対象となる遅延素子の出力は、第２の選択回路Ｓ４により現在選択されているＲＩａ出力の基となる遅延素子の出力を除いた遅延素子の出力のうち、切り替え時のＲＩａ出力の基となる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、かつ、切り替え対象となる遅延素子の出力を増幅させた波形合成手段ＲＩａの出力と切り替え時に選択されているＲＩａ出力との位相差よりも、切り替え後における遅延素子の出力を増幅させたＲＩａ出力と切り替え後に選択されるＲＩａ出力との位相差の方が小さな場合に、切り替わる遅延素子の出力である。
【０１５１】
現在選択されているＲＩａ出力ｊは、遅延素子Ｄ５の出力と遅延素子Ｄ６の出力とを波形合成した出力をバッファしたものであり、切り替え対象の遅延素子の出力として、遅延素子Ｄ４の出力が選択される。また、遅延素子Ｄ４の出力は、切り替え時のＲＩａ出力ｋの基となる遅延素子の出力である遅延素子Ｄ５とＤ６の出力から最も位相差が大きな遅延素子となっている。また遅延素子Ｄ４の出力を遅延素子Ｄ７に切り替えた方が、ＲＩａの出力ｊが出力ｋに切り替わったときに、使用する可能性が高くなる。
【０１５２】
さらに、遅延素子Ｄ４の出力をバッファしたＲＩａ出力と切り替え時に選択されているＲＩａ出力ｊとの位相差よりも、遅延素子Ｄ７の出力をバッファしたＲＩａ出力と切り替え後に選択されるＲＩａ出力ｋとの位相差の方が小さくなり、ＲＩａ出力ｊがＲＩａ出力ｋに切り替わったときに遅延素子Ｄ７の出力の方が遅延素子Ｄ４の出力よりも、ＲＩａ入力Ｉｎ３として使用される可能性が高くなる。
【０１５３】
切り替え対象として選択された遅延素子Ｄ４の出力は、ＲＩａ入力Ｉｎ１〜Ｉｎ３が連続した３個の遅延素子の出力となるように、位相が時間隔（ｄｔｃ×３）だけ遅い遅延素子Ｄ７の出力に切り替えられる。この結果、ＲＩａ入力Ｉｎ１には遅延素子Ｄ７の出力、ＲＩａ入力Ｉｎ２には遅延素子Ｄ５の出力、ＲＩａ入力Ｉｎ３には遅延素子Ｄ６の出力が入力される。
【０１５４】
上記のように、ＲＩａ入力を切り替えることにより、インターポレータｉｐ３１０において、遅延素子Ｄ６の出力および遅延素子Ｄ７の出力のうち速い位相である遅延素子Ｄ６の出力が速い位相の入力側に入力され、遅い位相である遅延素子Ｄ７の出力が遅い入力側に入力されており、ＲＩａ入力Ｉｎ３とＲＩａ入力Ｉｎ１との中間の位相の出力を得ることが可能となる。
【０１５５】
上記のように、ＲＩａ入力Ｉｎ１が遅延素子Ｄ７の出力に切り替えられたことにより、ＲＩａ出力ｋより時間隔ｄｔｃ１だけ遅い位相のＲＩａ出力ｌと、ＲＩａ出力ｌより時間隔ｄｔｃ１だけ位相が遅いＲＩａ出力ａとを得ることが可能となる。
【０１５６】
また、同様に、ＲＩａ入力Ｉｎ１として遅延素子Ｄ４の出力、ＲＩａ入力Ｉｎ２として遅延素子Ｄ５の出力、ＲＩａ入力Ｉｎ３として遅延素子Ｄ６の出力が選択されているとして、第１の制御回路ＣＯＮＴ１がＲＩａ出力ｃからＲＩａ出力ｊに切り替わる進み信号ｄｎを受信した場合は、切り替え時のＲＩａ出力を生成する際に用いられている遅延素子Ｄ５の出力から最も位相差が大きな遅延素子の出力として遅延素子Ｄ４および遅延素子Ｄ６の出力が選択されるが、「切り替え対象となる遅延素子の出力を増幅させた波形合成手段ＲＩａの出力と切り替え時に選択されているＲＩａ出力との位相差よりも、切り替え後における遅延素子の出力を増幅させたＲＩａ出力と切り替え時に選択されるＲＩａ出力との位相差の方が小さい」という条件を満たしていないため、遅延素子の出力の切り替えは行われない。
【０１５７】
一般に、「１」の状態の時にディジタル回路の出力を切り替えると、グリッジと呼ばれるヒゲ状の不要なパルスが生じてしまう。従って、ディジタル回路の出力が「０」の状態の時にディジタル回路の出力を切り替えるように、切り替えタイミングを調整する必要が生じる。
【０１５８】
ディジタル回路で構成されている遅延素子の出力を切り替える際は、グリッジ発生を抑制するために切り替えタイミングを調整する必要があるが、第１の選択回路ＳＬ、第２の選択回路Ｓ４、および第１のリングインターポレータＲＩａなどの遅延時間が大きいために遅延素子の出力の切り替えタイミングを制御することが困難である。従って、第２の選択回路Ｓ４によりＲＩａ出力を切り替える際に、同時に、その切り替え対象となるＲＩａ出力の基となる遅延素子の出力を切り替えると、ディジタル回路により構成されている遅延素子を切り替える際に生じるグリッジがＲＩａ出力において検出されてしまう可能性がある。
【０１５９】
本実施形態では、第２の選択回路Ｓ４によりＲＩａ出力を切り替える際に、その切り替えられるＲＩａ出力の基となる遅延素子の出力を切り替えないように設計されているため、遅延素子の出力の切り替えにより生じるグリッジが第２の選択回路Ｓ４により選択されたＲＩａ出力において検出されず、遅延素子の出力の切り替えタイミングを考慮に入れる必要がなくなり、２段階可変長遅延回路のタイミング設計が容易となる。
【０１６０】
また、第２の選択回路Ｓ４により選択されているＲＩａ出力、および以後選択される可能性が高いＲＩａ出力の基となるインターポレータｉｐ１２０、ｉｐ２３０、ｉｐ３１０の入力には、常に位相が速い入力信号が位相が速い入力側に入力され、位相が遅い入力信号が位相が遅い入力側に入力されるため、入力切り替えの時に遅延時間の変動が生じることが無く、ジッタを軽減させることが可能となる。
【０１６１】
なお、本実施形態では、粗調整用遅延回路ＧＣの出力を１５タップとしたが、任意のタップ数であってもよいし、最初のタップから選択せず、任意のタップから出力をとってもよい。また、第１の選択回路ＳＬのセレクタ数を３個としたが、３個以上であってもよい。
【０１６２】
図８（ａ）は、本発明の第１の実施形態におけるインタ−ポレータの構成を示す回路図であり、図８（ｂ）は、図８（ａ）で示されている本発明の第１の実施形態におけるインタ−ポレータを論理回路図で示したものである。
【０１６３】
図９（ａ）は、本発明の第１の実施形態におけるインタ−ポレータの構成を示す回路図であり、図９（ｂ）は、図９（ａ）で示されている本発明の第１の実施形態におけるインタ−ポレータを論理回路図で示したものである。
【０１６４】
図１０（ａ）は、本発明の第１の実施形態におけるインタ−ポレータの構成を示す回路図であり、図１０（ｂ）は、図１０（ａ）で示されている本発明の第１の実施形態におけるインタ−ポレータを論理回路図で示したものである。
【０１６５】
また、本実施形態では、インターポレータｉｐ１２０、ｉｐ２３０、ｉｐ３１０を、図７（ａ）および図７（ｂ）に示されているようなＣＭＯＳ回路を組み合わせて作成された回路としたが、図８（ａ）、図８（ｂ）、図９（ａ）、図９（ｂ）、図１０（ａ）、および図１０（ｂ）に示されているようなＣＭＬ（カレントモードロジック）回路を組み合わせた回路としてもよい。
【０１６６】
また、本実施形態では、バッファとしてインバータを用いたが、アンプを用いてもよい。
【０１６７】
（第２の実施形態の構成）
図２は、本発明の第２の実施形態における２段階可変長遅延回路の構成を示す図である。以下、図２を用いて、本実施形態における２段階可変長遅延回路が有する各部位の構成および機能について説明する。
【０１６８】
本実施形態における２段階可変長遅延回路は、第１の実施形態と同様に、遅延手段として粗調整用遅延回路ＧＣと、波形合成手段ＲＩａとして第１のリングインターポレータＲＩａと、第１の選択手段として第１の選択回路ＳＬと、第２の選択手段として第２の選択回路Ｓ４と、第１の制御手段として第１の制御回路ＣＯＮＴ１と、第２の制御手段として第２の制御回路ＣＯＮＴ２とを有し、さらに波形合成手段ＲＩａと第２の選択手段との間に縦続接続されたｒ個（ｒ＝１の場合）の波形合成手段として第２のリングインターポレータＲＩｂを有する。
【０１６９】
粗調整用遅延回路ＧＣは、第１の実施形態と同様に、粗調整するときに使われる入力ＣＬＫＩＮを時間隔ｄｔｃの遅延時間を持つディジタル回路である複数の遅延素子Ｄ０〜Ｄ１４と、遅延素子Ｄ０〜Ｄ１４の出力である１５個のタップとを有する。
【０１７０】
第１の選択回路ＳＬは、第１の実施形態と同様に、第１のセレクタであるセレクタＳ１と、第２のセレクタであるセレクタＳ２と、第３のセレクタであるセレクタＳ３と、を有する。遅延素子の出力は、各々のセレクタに３出力毎に接続されている。セレクタＳ１〜Ｓ３は、それぞれ１個の遅延素子の出力を選択し、その３個の遅延素子の出力は、連続するように選択される。
【０１７１】
第１のリングインターポレータＲＩａは、第１の実施形態と同様の構成を有し、時間隔ｄｔｃであるセレクタＳ１〜Ｓ３の出力を入力とし（以下、ＲＩａ入力）、時間隔ｄｔｃ１である信号を出力とする（以下、ＲＩａ出力）。更に出力をバッファーした出力であっても良い。
【０１７２】
第１の制御回路ＣＯＮＴ１は、第１の実施形態と同様に、セレクタＳ１〜Ｓ３に、粗調整用遅延回路ＧＣの遅延素子Ｄ０〜Ｄ１４の出力から連続した３個の出力を選択させる第１の選択信号を送信する。
【０１７３】
本実施形態は、第１の実施形態の構成に加え、第１のリングインターポレータＲＩａと第２の選択回路Ｓ４との間に第２のリングインターポレータＲＩｂが挿入されている。図４は、本発明の第２の実施形態における第１のリングインターポレータＲＩａおよび第２のリングインターポレータＲＩｂの構成を示す図であり、以下、図４を用いて、第２のリングインターポレータＲＩｂの構成について説明する。
【０１７４】
第２のリングインターポレータＲＩｂは、第１のリングインターポレータＲＩａの出力Ｔ１ａ、Ｔ１ｂ、Ｔ１ｃ、Ｔ１ｊ、Ｔ１ｋ、Ｔ１ｌの出力をバッファした出力ａ、ｂ、ｃ、ｊ、ｋ、ｌを、それぞれＲＩｂ入力Ｉｎａ、Ｉｎｂ、Ｉｎｃ、Ｉｎｊ、Ｉｎｋ、Ｉｎｌとし、各ＲＩｂ入力をバッファした出力および各ＲＩｂ入力を波形合成した出力を出力Ｔ１ｅ、Ｔ１ｆ、Ｔ１ｇ、Ｔ１ｈ、Ｔ１ｉ、Ｔ１ｐ、Ｔ１ｑ、Ｔ１ｒ、Ｔ１ｓ、Ｔ１ｔ、Ｔ１ｕ、Ｔ１ｖとする。また、各出力をさらにバッファしたものをそれぞれＲＩｂ出力ｅ、ｆ、ｇ、ｈ、ｉ、ｐ、ｑ、ｒ、ｓ、ｔ、ｕ、ｖとしてもよい。
【０１７５】
また、第２のリングインターポレータＲＩｂは、バッファＢ１０２、Ｂ１２２、Ｂ２０２、Ｂ２３２、Ｂ３０２、Ｂ３１２と、インターポレータｉｐ１２１、ｉｐ１２２、ｉｐ２３１、ｉｐ２３２、ｉｐ３１１、ｉｐ３１２と、を有する。
【０１７６】
ＲＩｂ入力Ｉｎａに入力された信号は、バッファＢ１０２によりバッファされ、出力Ｔ１ｅから出力され、ＲＩｂ入力Ｉｎｂに入力された信号は、バッファＢ１２２によりバッファされ、出力Ｔ１ｇから出力され、ＲＩｂ入力Ｉｎｃに入力された信号は、バッファＢ２０２によりバッファされ、出力Ｔ１ｉから出力され、ＲＩｂ入力Ｉｎｊに入力された信号は、バッファＢ２３２によりバッファされ、出力Ｔ１ｑから出力され、ＲＩｂ入力Ｉｎｋに入力された信号は、バッファＢ３０２によりバッファされ、出力Ｔ１ｓから出力され、ＲＩｂ入力Ｉｎｌに入力された信号は、バッファＢ３１２によりバッファされ、出力Ｔ１ｕから出力される。
【０１７７】
インターポレータｉｐ１２１は、バッファＢ１２０ｉ、Ｂ１２１ｉとを有し、バッファＢ１２０ｉの出力とバッファＢ１２１ｉの出力とを波形合成した出力を出力Ｔ１ｆとする。また、位相が速い信号はバッファＢ１２０ｉに入力され、位相が遅い信号はバッファＢ１２１ｉに入力される。
【０１７８】
インターポレータｉｐ１２２は、バッファＢ２１０ｉ、Ｂ２１１ｉとを有し、バッファＢ２１０ｉの出力とバッファＢ２１１ｉの出力とを波形合成した出力を出力Ｔ１ｈとする。また、位相が速い信号はバッファＢ２１０ｉに入力され、位相が遅い信号はバッファＢ２１１ｉに入力される。
【０１７９】
インターポレータｉｐ２３１は、バッファＢ２３０ｉ、Ｂ２３１ｉとを有し、バッファＢ２３０ｉの出力とバッファＢ２３１ｉの出力とを波形合成した出力を出力Ｔ１ｐとする。また、位相が速い信号はバッファＢ２３０ｉに入力され、位相が遅い信号はバッファＢ２３１ｉに入力される。
【０１８０】
インターポレータｉｐ２３２は、バッファＢ３２０ｉ、Ｂ３２１ｉとを有し、バッファＢ３２０ｉの出力とバッファＢ３２１ｉの出力とを波形合成した出力を出力Ｔ１ｒとする。また、位相が速い信号はバッファＢ３２０ｉに入力され、位相が遅い信号はバッファＢ３２１ｉに入力される。
【０１８１】
インターポレータｉｐ３１１は、バッファＢ３１０ｉ、Ｂ３１１ｉとを有し、バッファＢ３１０ｉの出力とバッファＢ３１１ｉの出力とを波形合成した出力を出力Ｔ１ｔとする。また、位相が速い信号はバッファＢ３１０ｉに入力され、位相が遅い信号はバッファＢ３１１ｉに入力される。
【０１８２】
インターポレータｉｐ３１２は、バッファＢ１３０ｉ、Ｂ１３１ｉとを有し、バッファＢ１３０ｉの出力とバッファＢ１３１ｉの出力とを波形合成した出力を出力Ｔ１ｖとする。また、位相が速い信号はバッファＢ１３０ｉに入力され、位相が遅い信号はバッファＢ１３１ｉに入力される。
【０１８３】
第２の選択回路Ｓ４は、出力Ｔ１ｅ、Ｔ１ｆ、Ｔ１ｇ、Ｔ１ｈ、Ｔ１ｉ、Ｔ１ｐ、Ｔ１ｑ、Ｔ１ｒ、Ｔ１ｓ、Ｔ１ｔ、Ｔ１ｕ、Ｔ１ｖ、あるいは該出力をバッファしたＲｉｂ出力ｅ、ｆ、ｇ、ｈ、ｉ、ｐ、ｑ、ｒ、ｓ、ｔ、ｕ、ｖから１つの出力を選択する。
【０１８４】
第２の制御回路ＣＯＮＴ２は、第２のリングインターポレータＲＩｂの出力から１個の出力を選択する第３の選択信号を第２の選択回路Ｓ４に送信することにより、第２の選択回路Ｓ４を制御する。
【０１８５】
（第２の実施形態の動作）
以下、本発明の第２の実施形態の動作を図２および図４を用いて説明する。
【０１８６】
入力ＣＬＫＩＮは粗調整用遅延回路ＧＣの遅延素子を通過するごとに時間隔ｄｔｃずつ位相が遅れる。従って、第１の実施形態と同様に、粗調整用遅延回路ＧＣは、入力ＣＬＫＩＮの位相より時間隔ｄｔｃだけ遅い遅延素子Ｄ０の出力と、前段の遅延素子の出力の位相より時間隔ｄｔｃだけ遅い遅延素子Ｄ１〜Ｄ１４の出力とを得る。
【０１８７】
第１の選択回路ＳＬは、第１の実施形態と同様に、セレクタＳ１〜Ｓ３を有し、セレクタＳ１は、第１の制御回路ＣＯＮＴ１からの第１の選択信号により、遅延素子Ｄ０、Ｄ３、Ｄ６、Ｄ９、Ｄ１２の出力から１個の出力を選択し、セレクタＳ２は、第１の制御回路ＣＯＮＴ１からの第１の選択信号により、遅延素子Ｄ１、Ｄ４、Ｄ７、Ｄ１０、Ｄ１３の出力から１個の出力を選択し、セレクタＳ３は、第１の制御回路ＣＯＮＴ１からの第１の選択信号により、遅延素子Ｄ２、Ｄ５、Ｄ８、Ｄ１１、Ｄ１４の出力から１個の出力を選択する。
【０１８８】
第１の制御回路ＣＯＮＴ１は、第１の実施形態と同様に、セレクタＳ１〜Ｓ３に、遅延素子Ｄ０〜Ｄ１４の出力から連続した３個の遅延素子の出力を選択させる第１の選択信号を送信する。
【０１８９】
第１のリングインターポレータＲＩａは、第１の実施形態と同様の構成を有し、セレクタＳ１〜Ｓ３により選択された３個の遅延素子の出力をＲＩａ入力Ｉｎ１〜Ｉｎ３とし、ＲＩａ入力Ｉｎ１をバッファした信号をＲＩａ出力Ｔ１ａ、ＲＩａ入力Ｉｎ２をバッファした信号をＲＩａ出力Ｔ１ｃ、ＲＩａ入力Ｉｎ３をバッファした信号をＲＩａ出力Ｔ１ｋとする。各々の出力をバッファーした出力ａ、ｃ、ｋであっても良い。
【０１９０】
また、第１の実施形態と同様に、インターポレータｉｐ１２０により波形合成された信号をＲＩａ出力Ｔ１ｂ、インターポレータｉｐ２３０により波形合成された信号をＲＩａ出力Ｔ１ｊ、インターポレータｉｐ３１０により波形合成された信号をＲＩａ出力Ｔ１ｌとする。各々の出力をバッファーした出力ｂ、ｊ、ｌであっても良い。
【０１９１】
第２のリングインターポレータＲＩｂは、位相差が時間隔ｄｔｃ１のＲＩａ出力を入力とし、位相差が時間隔ｄｔｃ１の２分の１である時間隔ｄｔｃ２の信号を出力とする。
【０１９２】
第２の選択回路Ｓ４は、第２の制御回路ＣＯＮＴ２からの第３の選択信号に従い、ＲＩｂ出力Ｔ１ｅ、Ｔ１ｆ、Ｔ１ｇ、Ｔ１ｈ、Ｔ１ｉ、Ｔ１ｐ、Ｔ１ｑ、Ｔ１ｒ、Ｔ１ｓ、Ｔ１ｔ、Ｔ１ｕ、Ｔ１ｖあるいはそれらの出力をバッファしたＲＩｂ出力ｅ、ｆ、ｇ、ｈ、ｉ、ｐ、ｑ、ｒ、ｓ、ｔ、ｕ、ｖから１つの出力を選択する。
【０１９３】
第２の制御回路ＣＯＮＴ２は、第２のリングインターポレータＲＩｂの出力から１個の出力を選択する第３の選択信号を第２の選択回路Ｓ４に送信し、第２の選択回路Ｓ４を制御する。
【０１９４】
セレクタＳ１〜Ｓ３が、粗調整用遅延回路ＧＣの出力から、ＲＩａ入力Ｉｎ１に最も速い位相の入力を選択し、ＲＩａ入力Ｉｎ３に最も遅い入力を選択した場合、第２のリングインターポレータＲＩｂは、ＲＩｂ入力Ｉｎａの信号をバッファした出力Ｔ１ｅが最も速い位相を持ち、ＲＩｂ入力Ｉｎｋをバッファした出力Ｔ１ｓが最も遅い位相を持つ。
【０１９５】
その際、ＲＩａ入力Ｉｎ１とＲＩａ入力Ｉｎ３とは粗調整用遅延回路ＧＣの出力のタップが２タップ分離れており、かつインターポレータｉｐ３１０の入力は、位相が速い入力をＲＩａ入力Ｉｎ３、位相が遅い入力をＲＩａ入力Ｉｎ１としており、逆になっているために、インポレータｉｐ３１０は、微少な時間隔かつ中間の出力を得ることができない。従って、ＲＩｂ出力Ｔ１ｔ、Ｔ１ｕ、Ｔ１ｖも同様に微小な時間隔の出力を得ることが不可能である。
【０１９６】
例えば、第１の選択回路ＳＬがＲＩａ入力として遅延素子Ｄ４、Ｄ５、Ｄ６の出力を選択しており、ＲＩａ入力Ｉｎ１として遅延素子Ｄ４の出力、ＲＩａ入力Ｉｎ２として遅延素子Ｄ５の出力、ＲＩａ入力Ｉｎ３として遅延素子Ｄ６の出力と設定されているとする。
【０１９７】
上記のように、ＲＩａ入力が選択されている場合、ＲＩａ出力ａ、ｂ、ｃ、ｊ、ｋ、ｌは以下のように設定される。遅延素子Ｄ４の出力を２度バッファしたものを出力ａとし、遅延素子Ｄ４の出力をバッファしたものと遅延素子Ｄ５の出力をバッファしたものとを波形合成し、再度バッファしたものを出力ｂとし、遅延素子Ｄ５の出力を２度バッファしたものを出力ｃとし、遅延素子Ｄ５の出力をバッファしたものと遅延素子Ｄ６の出力をバッファしたものとを波形合成し、再度バッファしたものを出力ｊとし、遅延素子Ｄ６の出力を２度バッファしたものを出力ｋとし、遅延素子Ｄ６の出力をバッファしたものと遅延素子Ｄ４の出力をバッファしたものとを波形合成し、再度バッファしたものを出力ｌとする。
【０１９８】
ＲＩａ出力のうち、遅延素子Ｄ４の出力をバッファした出力ａが最も位相が速い出力となり、遅延素子Ｄ６の出力をバッファした出力ｋが最も位相が遅い出力となる。
【０１９９】
上記のようにＲＩａ入力が選択されている場合、インターポレータｉｐ３１０において、２つの入力信号のうち速い位相の入力信号が入力されるように設計されているバッファＢ３１０に遅延素子Ｄ６の出力が入力され、遅い位相の入力信号が入力されるように設計されているバッファＢ１３０に遅延素子Ｄ４の出力が入力される。
【０２００】
上記のように、インターポレータｉｐ３１０には、遅延素子Ｄ６の出力および遅延素子Ｄ４の出力のうち、遅い位相である遅延素子Ｄ６の出力が速い位相の入力側に入力され、速い位相である遅延素子Ｄ４の出力が遅い入力側に入力されており、また、遅延素子Ｄ６の出力と遅延素子Ｄ４の出力との位相差は、（２×ｄｔｃ）であるため、上記した条件下では、インターポレータｉｐ３１０では、２つの入力を基にしてその２つの入力の中間の位相の出力を微小な時間隔で生成することができない。
【０２０１】
従って、インターポレータｉｐ３１１、ｉｐ３１２においても、２つの入力を基にしてその２つの入力の中間の位相の出力を微小な時間隔で生成することができない。また、ＲＩｂ出力Ｔ１ｓより時間隔（２×ｄｔｃ２）より遅い信号をＲＩｂ出力Ｔ１ｕから得ることも不可能である。
【０２０２】
第１の制御回路ＣＯＮＴ１は、第２の選択回路Ｓ４が選択するＲＩｂ出力を時間隔ｄｔｃ１の２分の１である時間隔ｄｔｃ２だけ速い位相のＲＩｂ出力に切り替えさせる遅れ信号ｕｐ、あるいは第２の選択回路Ｓ４が選択するＲＩｂ出力を時間隔ｄｔｃ２だけ遅い位相のＲＩｂ出力に切り替えさせる進み信号ｄｎを受信した場合、第１のリングインターポレータＲＩａの入力となる遅延素子の出力を切り替える。
【０２０３】
以下、第１の制御回路ＣＯＮＴ１および第２の制御回路ＣＯＮＴ２が、遅れ信号ｕｐあるいは進み信号ｄｎを受信した際における第１のリングインターポレータＲＩａおよび第２のリングインターポレータＲＩｂの入出力の切り替え動作について説明する。
【０２０４】
第２の選択回路Ｓ４がＲＩｂ出力ｇを選択している際に第２の制御回路ＣＯＮＴ２が遅れ信号ｕｐを受信した場合、第２の制御回路ＣＯＮＴ２は、ＲＩｂ出力ｇからｄｔｃ２だけ位相が速いＲＩｂ出力ｆに切り替えるように第２の選択回路Ｓ４を制御する。
【０２０５】
第１の制御回路ＣＯＮＴ１は、遅れ信号ｕｐを受信した場合、すなわち第２の選択回路Ｓ４がＲＩｂ出力ｐ、ｑ、ｒ、ｓを選択する可能性よりも、ＲＩｂ出力ｅより速いＲＩｂ出力を選択する可能性が高くなった場合、第１の選択回路ＳＬにより選択されている遅延素子の出力のうち１個の出力を他の遅延素子の出力に切り替えさせるように第１の選択回路ＳＬを制御する。その切り替え対象となる遅延素子の出力は以下のように選択される。
【０２０６】
切り替え対象となる遅延素子の出力は、第２の選択回路Ｓ４により現在選択されているＲＩｂ出力の基となる遅延素子の出力を除いた遅延素子の出力のうち、切り替え時のＲＩｂ出力の基となる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、かつ切り替え対象となる遅延素子の出力を増幅させた波形合成手段ＲＩｂの出力と切り替え時に選択されているＲＩｂ出力との位相差よりも、切り替え後における遅延素子の出力を増幅させたＲＩｂ出力と切り替え時に選択されるＲＩｂ出力との位相差の方が小さな場合に、切り替わる遅延素子の出力である。
【０２０７】
現在選択されているＲＩｂ出力ｇは、遅延素子Ｄ４の出力と遅延素子Ｄ５の出力とを波形合成した出力であり、切り替え対象の遅延素子の出力として、遅延素子Ｄ６の出力が選択される。また、遅延素子Ｄ６の出力は、切り替え時の出力ｇの基となる遅延素子の出力である遅延素子Ｄ４とＤ５の出力から最も位相差が大きな遅延素子となっている。
【０２０８】
さらに、遅延素子Ｄ６の出力をバッファしたＲＩｂ出力と切り替え時に選択されているＲＩａ出力ｇとの位相差よりも、遅延素子Ｄ３の出力をバッファしたＲＩａ出力と切り替え後に選択されるＲＩａ出力ｆとの位相差の方が小さくなり、ＲＩａ出力ｇがＲＩａ出力ｆに切り替わったときに出力ｖは出力ｅより速い位相を持つ出力として使われる可能性が高くなる。つまり、遅延素子Ｄ３の出力の方が遅延素子Ｄ６の出力よりも、ＲＩａ入力Ｉｎ３として使用される可能性が高くなる。
【０２０９】
切り替え対象として選択された遅延素子Ｄ６の出力は、ＲＩａ入力Ｉｎ１〜Ｉｎ３が連続した３個の遅延素子の出力となるように、位相が時間隔（ｄｔｃ×３）だけ速い遅延素子Ｄ３の出力に切り替えられる。この結果、ＲＩａ入力Ｉｎ１には遅延素子Ｄ４の出力、ＲＩａ入力Ｉｎ２には遅延素子Ｄ５の出力、ＲＩａ入力Ｉｎ３には遅延素子Ｄ３の出力が入力される。
【０２１０】
上記のように、ＲＩａ入力を切り替えることにより、インターポレータｉｐ３１０において、遅延素子Ｄ３の出力および遅延素子Ｄ４の出力のうち速い位相である遅延素子Ｄ３の出力が速い位相の入力側に入力され、遅い位相である遅延素子Ｄ４の出力が遅い入力側に入力されており、ＲＩａ入力Ｉｎ３とＲＩａ入力Ｉｎ１との中間の位相の出力を得ることが可能となる。
【０２１１】
上記のように、ＲＩａ入力Ｉｎ３が遅延素子Ｄ３の出力に切り替えられたことにより、ＲＩａ出力ａより時間隔ｄｔｃ１だけ速い位相のＲＩａ出力ｌと、ＲＩａ出力ｌより時間隔ｄｔｃ１だけ位相が速いＲＩａ出力ｋとを得ることが可能となる。
【０２１２】
従って、ＲＩｂ出力ｅより時間隔ｄｔｃ２だけ速い位相のＲＩｂ出力ｖと、ＲＩｂ出力ｖより時間隔ｄｔｃ２だけ位相が速いＲＩｂ出力ｕと、ＲＩｂ出力ｕより時間隔ｄｔｃ２だけ速い位相のＲＩｂ出力ｔと、ＲＩｂ出力ｔより時間隔ｄｔｃ２だけ位相が速いＲＩｂ出力ｓを得ることが可能となる。
【０２１３】
また、同様に、ＲＩａ入力Ｉｎ１として遅延素子Ｄ４の出力、ＲＩａ入力Ｉｎ２として遅延素子Ｄ５の出力、ＲＩａ入力Ｉｎ３として遅延素子Ｄ６の出力が選択されているとして、第１の制御回路ＣＯＮＴ１がＲＩｂ出力ｉからＲＩｂ出力ｈに切り替わる遅れ信号ｕｐを受信した場合は、切り替え時のＲＩａ出力を生成する際に用いられている遅延素子Ｄ５の出力から最も位相差が大きな遅延素子の出力として遅延素子Ｄ４の出力および遅延素子Ｄ６の出力が選択されるが、両出力とも、「切り替え対象となる遅延素子の出力を増幅させた波形合成手段ＲＩｂの出力と切り替え時に選択されているＲＩｂ出力との位相差よりも、切り替え後における遅延素子の出力を増幅させたＲＩｂ出力と切り替え時に選択されるＲＩｂ出力との位相差の方が小さい」という条件を満たしていないため、遅延素子の出力の切り替えは行われない。
【０２１４】
第２の選択回路Ｓ４がＲＩｂ出力ｑを選択している際に第２の制御回路ＣＯＮＴ２が進み信号ｄｎを受信した場合、第２の制御回路ＣＯＮＴ２は、ＲＩｂ出力ｑから時間隔ｄｔｃ１だけ位相が遅いＲＩｂ出力ｒに切り替えるように第２の選択回路Ｓ４を制御する。
【０２１５】
第１の制御回路ＣＯＮＴ１は、進み信号ｄｎを受信した場合、すなわち第２の選択回路Ｓ４がＲＩｂ出力ｅ、ｆ、ｇ、ｈを選択する可能性よりも、ＲＩｂ出力ｓより遅い出力を選択する可能性が高くなった場合、第１の選択回路ＳＬにより選択されている遅延素子の出力のうち１個の出力を他の遅延素子の出力に切り替えさせるように第１の選択回路ＳＬを制御する。その切り替え対象となる遅延素子の出力は以下のように選択される。
【０２１６】
切り替え対象となる遅延素子の出力は、第２の選択回路Ｓ４により現在選択されているＲＩｂ出力の基となる遅延素子の出力を除いた遅延素子の出力のうち、切り替え後のＲＩｂ出力の基となる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、かつ切り替え対象となる遅延素子の出力を増幅させた波形合成手段ＲＩｂの出力と切り替え時に選択されているＲＩｂ出力との位相差よりも、切り替え後における遅延素子の出力を増幅させたＲＩｂ出力と切り替え時に選択されるＲＩｂ出力との位相差の方が小さな場合に、切り替わる遅延素子の出力である。
【０２１７】
現在選択されているＲＩｂ出力ｑは、遅延素子Ｄ５の出力と遅延素子Ｄ６の出力とを波形合成した出力であり、切り替え対象の遅延素子の出力として、遅延素子Ｄ４の出力が選択される。また、遅延素子Ｄ４の出力は、切り替え時のＲＩｂ出力ｑの基となる遅延素子の出力である遅延素子Ｄ５、Ｄ６の出力から最も位相差が大きな遅延素子となっている。出力ｑが出力ｒに変化するときは、出力ｅは出力ｓより遅い方が使われる可能性が高くなる。つまりＤ４の出力よりもＤ７の出力の方が使われる可能性が高くなる。
【０２１８】
さらに、遅延素子Ｄ４の出力をバッファしたＲＩｂ出力と切り替え時に選択されているＲＩａ出力ｑとの位相差よりも、遅延素子Ｄ７の出力をバッファしたＲＩａ出力と切り替え後に選択されるＲＩａ出力ｒとの位相差の方が小さくなり、ＲＩａ出力ｑがＲＩａ出力ｒに切り替わったときに出力ｅは出力ｖより遅い位相を持つ出力として使われる可能性が高くなる。つまり、遅延素子Ｄ７の出力の方が遅延素子Ｄ４の出力よりも、ＲＩａ入力Ｉｎ１として使用される可能性が高くなる。
【０２１９】
切り替え対象として選択された遅延素子Ｄ４の出力は、ＲＩａ入力Ｉｎ１〜Ｉｎ３が連続した３個の遅延素子の出力となるように、位相が時間隔（ｄｔｃ×３）だけ速い遅延素子Ｄ７の出力に切り替えられる。この結果、ＲＩａ入力Ｉｎ１には遅延素子Ｄ７の出力、ＲＩａ入力Ｉｎ２には遅延素子Ｄ５の出力、ＲＩａ入力Ｉｎ３には遅延素子Ｄ６の出力が入力される。
【０２２０】
上記のように、ＲＩａ入力を切り替えることにより、インターポレータｉｐ３１０において、遅延素子Ｄ６の出力および遅延素子Ｄ７の出力のうち速い位相である遅延素子Ｄ６の出力が速い位相の入力側に入力され、遅い位相である遅延素子Ｄ７の出力が遅い入力側に入力されており、ＲＩａ入力Ｉｎ３とＲＩａ入力Ｉｎ１との中間の位相の出力を得ることが可能となる。
【０２２１】
上記のように、ＲＩａ入力Ｉｎ１が遅延素子Ｄ７の出力に切り替えられたことにより、ＲＩａ出力ｋより時間隔ｄｔｃ１だけ遅い位相のＲＩａ出力ｌと、ＲＩａ出力ｌより時間隔ｄｔｃ１だけ位相が遅いＲＩａ出力ａとを得ることが可能となる。
【０２２２】
従って、ＲＩｂ出力ｓより時間隔ｄｔｃ２だけ遅い位相のＲＩｂ出力ｔと、ＲＩｂ出力ｔより時間隔ｄｔｃ２だけ位相が遅いＲＩｂ出力ｕと、ＲＩｂ出力ｕより時間隔ｄｔｃ２だけ遅いＲＩｂ出力ｖと、ＲＩｂ出力ｖより時間隔ｄｔｃ２だけ遅いＲＩｂ出力ｅとを得ることが可能となる。
【０２２３】
また、同様に、ＲＩａ入力Ｉｎ１として遅延素子Ｄ４の出力、ＲＩａ入力Ｉｎ２として遅延素子Ｄ５の出力、ＲＩａ入力Ｉｎ３として遅延素子Ｄ６の出力が選択されているとして、第１の制御回路ＣＯＮＴ１がＲＩｂ出力ｉからＲＩｂ出力ｐに切り替わる進み信号ｄｎを受信した場合は、切り替え時のＲＩａ出力を生成する際に用いられている遅延素子Ｄ５の出力から最も位相差が大きな遅延素子の出力として遅延素子Ｄ４の出力および遅延素子Ｄ６の出力が選択されるが、両出力とも、「切り替え対象となる遅延素子の出力を増幅させた波形合成手段ＲＩｂの出力と切り替え時に選択されているＲＩｂ出力との位相差よりも、切り替え後における遅延素子の出力を増幅させたＲＩｂ出力と切り替え時に選択されるＲＩｂ出力との位相差の方が小さい」という条件を満たしていないため、遅延素子の出力の切り替えは行われない。
【０２２４】
一般に、「１」の状態の時にディジタル回路の出力を切り替えると、グリッジと呼ばれるヒゲ状の不要なパルスが生じてしまう。従って、ディジタル回路の出力が「０」の状態の時にディジタル回路の出力を切り替えるように、切り替えタイミングを調整する必要が生じる。
【０２２５】
ディジタル回路で構成されている遅延素子の出力を切り替える際は、グリッジ発生を抑制するために切り替えタイミングを調整する必要があるが、第１の選択回路ＳＬ、第２の選択回路Ｓ４、および第１のリングインターポレータＲＩａなどの遅延時間が大きいために遅延素子の出力の切り替えタイミングを制御することが困難である。従って、第２の選択回路Ｓ４によりＲＩａ出力を切り替える際に、同時に、その切り替え対象となるＲＩａ出力の基となる遅延素子の出力を切り替えると、ディジタル回路により構成されている遅延素子を切り替える際に生じるグリッジがＲＩａ出力において検出されてしまう可能性がある。
【０２２６】
本実施形態では、第２の選択回路Ｓ４によりＲＩａ出力を切り替える際に、その切り替えられるＲＩａ出力の基となる遅延素子の出力を切り替えないように設計されているため、遅延素子の出力の切り替えにより生じるグリッジが第２の選択回路Ｓ４により選択されたＲＩａ出力において検出されず、遅延素子の出力の切り替えタイミングを考慮に入れる必要がなくなり、２段階可変長遅延回路のタイミング設計が容易となる。
【０２２７】
また、第２の選択回路Ｓ４により選択されているＲＩａ出力、および以後選択される可能性が高いＲＩａ出力の基となるインターポレータｉｐ１２０、ｉｐ２３０、ｉｐ３１０の入力には、常に位相が速い入力信号が位相が速い入力側に入力され、位相が遅い入力信号が位相が遅い入力側に入力されるため、入力切り替えの時に遅延時間の変動が生じることが無く、ジッタを軽減させることが可能となる。
【０２２８】
なお、上記の実施形態では、粗調整用遅延回路ＧＣの出力を１５タップとしたが、任意のタップ数であってもよいし、最初のタップから選択せず、任意のタップから出力をとってもよい。また、第１の選択回路ＳＬのセレクタ数を３個としたが、３個以上であってもよい。
【０２２９】
また、本実施形態では、バッファとしてインバータを用いたが、アンプを用いてもよい。
【０２３０】
本実施形態におけるインターポレータｉｐ１２０、ｉｐ２３０、ｉｐ３１０は、第１の実施形態で示されたインターポレータｉｐ１２０と同様の動作により異なる位相の２個の入力を波形合成し、その２個の入力の中間の位相を有する出力を生成する。
【０２３１】
本実施形態における２段階可変長遅延素子回路は、第２の選択回路Ｓ４および第２の制御回路ＣＯＮＴ２により、選択する出力を、第２のリングインターポレータＲＩｂの出力、あるいは第２のリングインターポレータＲＩｂの出力をバッファした出力とし、時間隔を第１の実施形態における２段階可変長遅延回路よりもさらに微細にしたことを特徴とした回路である。
【０２３２】
上記のように、本実施形態では、粗調整用遅延回路ＧＣのタップ出力間の時間隔を第１の実施形態よりもさらに微細に分割するため、遅延時間の調整をさらに微細に行うことができるという効果が得られる。
【０２３３】
なお、本実施形態では、第１のリングインターポレータＲＩａの出力側と第２の選択回路Ｓ４の入力側との間に第２のリングインターポレータＲＩｂが挿入されていたが、縦続接続されたｒ個のリングインターポレータを挿入してもよい。
【０２３４】
ｒ個のリングインターポレータにおいて、第１のリングインターポレータＲＩａの出力側を前段、第２の選択回路Ｓ４の入力側を後段とした場合、ｒ個のリングインターポレータのうち任意のリングインターポレータは、前段のリングインターポレータの出力を入力とする。また、第２の選択回路Ｓ４は、最も後段のリングインターポレータの出力から１個の選択し、第２の制御回路ＣＯＮＴ２は第２の選択回路Ｓ４を制御する。
【０２３５】
ｒ個のリングインターポレータのうちの任意のリングインターポレータは、本実施形態における他のリングインターポレータと同様の構成を有し、同様の動作を行うとしてよい。以下、ｒ個のリングインターポレータのうち前段から数えてｓ個目のリングインターポレータ（ｓは１以上ｒ以下の整数）の動作について説明する。
【０２３６】
第１の選択手段により選択されたｍ個の遅延素子の出力を位相が速い順に第１から第ｍまでの入力となっている場合に、ｓ個目のリングインターポレータは、前段のリングインターポレータ（（ｓ−１）個目のリングインターポレータ）の第１から第（ｍ×２^ｓ ）までの出力をそれぞれ第１から第（ｍ×２^ｓ ）までの入力とし、第１から第（ｍ×２^ｓ ）までの出力をそれぞれ第１から第（ｍ×２^ｓ ）までの入力をバッファするバッファと、その出力をそれぞれ第１から第（ｍ×２^ｓ＋１ −１）の出力とし、第ｔ（ｔは１以上（ｍ×２^ｓ −１）以下の任意の整数）の入力と第（ｔ＋１）の入力とを波形合成して中間の位相の出力を生成した出力を第２ｔの出力とする（ｍ×２^ｓ −１）個のインターポレータｉｐｙ（ｙは１以上（ｍ×２^ｓ −１）以下の整数）と、第（ｍ×２^ｓ ）の入力を位相が速い入力側とし、第１の入力を位相が遅い入力側として、波形合成し、中間の位相の出力を生成した出力を第（ｍ×２^ｓ＋１ ）の出力とするインターポレータｉｐ（ｍ×２^ｓ ）とを有する。
【０２３７】
第１の選択手段により選択されたｍ個の遅延素子の出力である第ｎの入力（ｎは１以上（ｍ−１）以下の任意の整数）と第（ｎ＋１）の入力との時間隔を（ｄｔｃ）である場合、ｔが１から（２^ｓ ×（ｍ−１）＋１）の範囲で、第ｔの入力と第（ｔ＋１）の入力との位相差が時間隔（ｄｔｃ／２^ｓ ）であり、第１の選択手段により選択されたｍ個の遅延素子の出力である第ｍの入力の位相が第１の入力の位相より速くなったときに、ｔが（２^ｓ ×（ｍ−１）＋１）から（ｍ×２^ｓ −１）の範囲で、第ｔの入力と第（ｔ＋１）の入力との位相差が時間隔（ｄｔｃ／２^ｓ ）である。
【０２３８】
第１の選択手段により選択されたｍ個の遅延素子の出力である第ｎの入力（ｎは１以上（ｍ−１）以下の任意の整数）と第（ｎ＋１）の入力との時間隔が（ｄｔｃ）である場合、ｕが１から（２^ｓ＋１ ×（ｍ−１）＋１）の範囲で第ｕの入力と第（ｕ＋１）の入力との位相差が時間隔（ｄｔｃ／２^ｓ＋１ ）であり、第１の選択手段により選択されたｍ個の遅延素子の出力である第ｍの入力の位相が第１の入力の位相より速くなったときに、ｕが（２^ｓ＋１ ×（ｍ−１）＋１）から（ｍ×２^ｓ＋１ −１）の範囲で第ｕの入力と第（ｕ＋１）の入力との位相差が時間隔（ｄｔｃ／２^ｓ＋１ ）であり、時間隔ｄｔｃ２より微細な調整間隔の出力を得ることが可能となる。
【０２３９】
第２の制御回路ＣＯＮＴ２は、遅れ信号ｕｐを受信した場合、ｒ個のリングインターポレータのうち最も後段のリングインターポレータの出力を位相が時間隔（ｄｔｃ／２^ｓ＋１ ）速い出力に切り替え、進み信号ｄｎを受信した場合、最も後段のリングインターポレータの出力を位相が時間隔（ｄｔｃ／２^ｓ＋１ ）遅い出力に切り替えるように、第２の選択回路Ｓ４を制御する。
【０２４０】
また、第２の制御回路ＣＯＮＴ２は、最も後段のリングインターポレータの第１の出力が選択されている際に遅れ信号ｕｐを受信した場合は、最も後段のリングインターポレータの第（ｍ×２^ｓ＋１ ）の出力に切り替え、最も後段のリングインターポレータの第（ｍ×２^ｓ＋１ ）の出力が選択されている際に進み信号ｄｎを受信した場合は、最も後段のリングインターポレータの第１の出力に切り替えるように、第２の選択回路Ｓ４を制御する。
【０２４１】
第１の制御回路ＣＯＮＴ１は、遅れ信号ｕｐを受信した場合、最も後段のリングインターポレータの出力を生成する際に用いられていない遅延素子の出力を切り替え対象の遅延素子の出力として、時間隔（ｍ×ｄｔｃ）だけ位相が速い遅延素子の出力に切り替え、ｍ個の連続した遅延素子の出力を選択するように第１の選択回路ＳＬを制御する。また、この際の切り替え対象の遅延素子の出力は、切り替え後に選択される最も後段のリングインターポレータの出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号である。
【０２４２】
第１の制御回路ＣＯＮＴ１は、進み信号ｄｎを受信した場合、最も後段のリングインターポレータの出力を生成する際に用いられていない遅延素子の出力を切り替え対象の遅延素子の出力として、時間隔（ｍ×ｄｔｃ）だけ位相が遅い遅延素子の出力に切り替え、ｍ個の連続した遅延素子の出力を選択するように第１の選択回路ＳＬを制御する。また、この際の切り替え対象の遅延素子の出力は、切り替え後に選択される最も後段のリングインターポレータの出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号である。
【０２４３】
また、第１の実施形態と同様に、粗調整用遅延回路ＧＣの出力を１５タップとしたが、任意のタップ数であってもよいし、最初のタップから選択せず、任意のタップから出力をとってもよい。また、第１の選択回路ＳＬのセレクタ数を３個としたが、３個以上であってもよい。
【０２４４】
また、第１の実施形態と同様に、本実施形態では、インターポレータｉｐ１２０、ｉｐ１２１、ｉｐ１２２、ｉｐ２３０、ｉｐ２３１、ｉｐ２３２、ｉｐ３１０、ｉｐ３１１、ｉｐ３１２、ｉｐｙ、ｉｐ（ｍ×２^ｓ ）を、図７（ａ）および図７（ｂ）に示されているようなＣＭＯＳ回路を組み合わせて作成された回路としてもよいし、図８（ａ）、図８（ｂ）、図９（ａ）、図９（ｂ）、図１０（ａ）、および図１０（ｂ）に示されているようなＣＭＬ（カレントモードロジック）回路を組み合わせた回路としてもよい。
【０２４５】
また、第１の実施形態と同様に、本実施形態では、インターポレータｉｐ１２０、ｉｐ１２１、ｉｐ１２２、ｉｐ２３０、ｉｐ２３１、ｉｐ２３２、ｉｐ３１０、ｉｐ３１１、ｉｐ３１２、ｉｐｙ、ｉｐ（ｍ×２^ｓ ）は、入力される２個の信号の中間の位相を有する信号を生成できるように上記のインターポレータが有するトランジスタの大きさ（オン抵抗値）が調整されている。
【０２４６】
また、第１の実施形態と同様に、本実施形態では、バッファとしてインバータを用いたが、アンプを用いてもよい。
【０２４７】
なお、上記の第１および第２の実施形態は本発明の好適な実施の一例であり、本発明の実施形態は、これに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変形して実施することが可能となる。
【０２４８】
【発明の効果】
以上説明したように、請求項１記載の発明によれば、入力信号を所定の時間隔遅延させたｍ個の粗調整遅延信号を基にして２ｍ個の微調整遅延信号を生成し、２ｍ個の微調整遅延信号から１個の微調整遅延信号を選択し、選択された微調整遅延信号を切り替える際に、選択された微調整遅延信号を生成する際に用いられていない粗調整遅延信号を切り替えることによって、広範囲かつ詳細な調整間隔の出力を得ることを可能とし、粗調整遅延信号を切り替えるタイミングを無視することが可能となるためタイミング設計を容易にし、選択された微調整遅延信号の遅延時間が変化しない高精度の２段階可変長遅延回路を提供することが可能となる。
【０２４９】
また、請求項２記載の発明によれば、切り替え時の微調整遅延信号を生成する際に用いられている粗調整遅延信号から最も位相差が大きな粗調整遅延信号かつ他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号を切り替えることによって、微調整遅延信号を生成する際に用いられていない粗調整遅延信号を切り替えるタイミングを無視することが可能となるためタイミング設計を容易にし、選択された微調整遅延信号の遅延時間が変化しない高精度の２段階可変長遅延回路を提供することが可能となる。
【０２５０】
また、請求項３記載の発明によれば、選択された微調整遅延信号より位相が時間隔（ｄｔｃ／２）速い微調整遅延信号に切り替えられる場合、切り替え対象となる粗調整遅延信号は、切り替え対象となる粗調整遅延信号より位相が時間隔（ｍ×ｄｔｃ）速い遅延した入力信号に切り替えられ、選択された微調整遅延信号より位相が時間隔（ｄｔｃ／２）遅い微調整遅延信号に切り替えられる場合、切り替え対象となる粗調整遅延信号は、切り替え対象となる粗調整遅延信号より位相が時間隔（ｍ×ｄｔｃ）遅い遅延した入力信号に切り替えられることによって、微調整遅延信号の切り替えタイミング調整を容易にし、選択される可能性が高い微調整遅延信号を予め生成することが可能となる。
【０２５１】
また、請求項４記載の発明によれば、入力信号を所定の時間隔遅延させたｍ個の遅延素子の出力を基にして２ｍ個の波形合成手段ＲＩａの出力を生成し、２ｍ個の波形合成手段ＲＩａの出力から１個の波形合成手段ＲＩａの出力を選択し、選択された波形合成手段ＲＩａを切り替える際に、選択された波形合成手段ＲＩａを生成する際に用いられていない遅延素子の出力を切り替えることによって、広範囲かつ詳細な調整間隔の出力を得ることを可能とし、遅延素子の出力を切り替えるタイミングを無視することが可能となるためタイミング設計を容易にし、選択された波形合成手段ＲＩａの遅延時間が変化しない高精度の２段階可変長遅延回路を提供することが可能となる。
【０２５２】
また、請求項５記載の発明によれば、波形合成手段ＲＩａの隣接する出力の位相差を時間隔（ｄｔｃ／２）とすることによって、時間隔ｄｔｃよりもさらに微細である調整間隔を得ることが可能となる。
【０２５３】
また、請求項６記載の発明によれば、波形合成手段ＲＩａを、ｍ個のインターポレータを有するリングインターポレータＲＩａとし、第ｎの入力がインターポレータの速い位相の信号の入力側に入力され、第（ｎ＋１）の入力がインターポレータの遅い位相の信号の入力側に入力されることによって、第ｎの入力と第（ｎ＋１）の入力との中間の位相を有する微細である調整間隔の出力を得ることが可能となる。
【０２５４】
また、請求項７記載の発明によれば、遅延素子は、時間隔ｄｔｃを遅延時間とするディジタル回路であることによって、回路の設計を容易にし、出力の遅延時間の調整を容易にすることが可能となる。
【０２５５】
また、請求項８記載の発明によれば、第１の選択手段が第１の遅延手段の出力からｍ個の第１の遅延手段の出力を選択し、第２の選択手段が波形合成手段ＲＩａの出力から１個の波形合成手段ＲＩａの出力を選択することを制御することによって、グリッジが生じない正常な波形合成手段ＲＩａの出力を得ることが可能となる。
【０２５６】
また、請求項９記載の発明によれば、第１の遅れ信号を受信した場合、切り替え対象の遅延素子の出力を時間隔（ｍ×ｄｔｃ）だけ位相が速い遅延素子の出力に切り替え、ｍ個の連続した遅延素子の出力を選択するように第１の選択手段を制御することによって、波形合成手段ＲＩａの出力の切り替えタイミング調整を容易にし、選択される可能性が高い波形合成手段ＲＩａの出力を予め生成することが可能となる。
【０２５７】
また、請求項１０記載の発明によれば、第１の遅れ信号を受信した場合の切り替え対象の遅延素子の出力は、切り替え時に選択される波形合成手段ＲＩａの出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号であることによって、波形合成手段ＲＩａの出力の切り替えタイミング調整を容易にし、選択される可能性が高い波形合成手段ＲＩａの出力を予め生成することが可能となる。
【０２５８】
また、請求項１１記載の発明によれば、第１の遅れ信号を受信した場合、第２の制御手段は、第ｐの波形合成手段ＲＩａの出力を第（ｐ−１）の波形合成手段ＲＩａの出力に切り替え、第１の波形合成手段ＲＩａの出力を第２ｍの波形合成手段ＲＩａの出力に切り替えるように第２の選択手段を制御することによって、２ｍ個の波形合成手段ＲＩａの出力をループ状に繰り返して選択し、要求された位相の波形合成手段ＲＩａの出力を得ることが可能となる。
【０２５９】
また、請求項１２記載の発明によれば、第１の進み信号を受信した場合、切り替え対象の遅延素子の出力を時間隔（ｍ×ｄｔｃ）だけ位相が遅い遅延素子の出力に切り替え、ｍ個の連続した遅延素子の出力を選択するように第１の選択手段を制御することによって、波形合成手段ＲＩａの出力の切り替えタイミング調整を容易にし、選択される可能性が高い波形合成手段ＲＩａの出力を予め生成することが可能となる。
【０２６０】
また、請求項１３記載の発明によれば、第１の進み信号を受信した場合の切り替え対象の遅延素子の出力は、切り替え時に選択される波形合成手段ＲＩａの出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号であることによって、波形合成手段ＲＩａの出力の切り替えタイミング調整を容易にし、選択される可能性が高い波形合成手段ＲＩａの出力を予め生成することが可能となる。
【０２６１】
また、請求項１４記載の発明によれば、第１の進み信号を受信した場合、第２の制御手段は、第ｑの波形合成手段ＲＩａの出力を第（ｑ＋１）の波形合成手段ＲＩａの出力に切り替え、第２ｍの波形合成手段ＲＩａの出力を第１の波形合成手段ＲＩａの出力に切り替えるように第２の選択手段を制御することによって、２ｍ個の波形合成手段ＲＩａの出力をループ状に繰り返して選択し、要求された位相の波形合成手段ＲＩａの出力を得ることが可能となる。
【０２６２】
また、請求項１５記載の発明によれば、波形合成手段ＲＩａと第２の選択手段との間に縦続接続されたｒ個の波形合成手段を直列に挿入することによって、時間隔（ｄｔｃ／２）よりもさらに微細な調整間隔の波形合成手段の出力を得ることが可能となる。
【０２６３】
また、請求項１６記載の発明によれば、前段からｓ個目の波形合成手段の第ｕの出力と第（ｕ＋１）の出力との位相差を時間隔（ｄｔｃ／２^ｓ＋１ ）とすることによって、時間隔（ｄｔｃ／２）よりもさらに微細である調整間隔を得ることが可能となる。
【０２６４】
また、請求項１７記載の発明によれば、前段からｓ個目の波形合成手段を、（ｍ×２^ｓ ）個のインターポレータを有するリングインターポレータとし、第ｔの入力がインターポレータの速い位相の信号の入力側に入力され、第（ｔ＋１）の入力がインターポレータの遅い位相の信号の入力側に入力されることによって、第ｔの入力と第（ｔ＋１）の入力との中間の位相を有する微細である調整間隔の出力を得ることが可能となる。
【０２６５】
また、請求項１８記載の発明によれば、第２の選択回路は、ｒ個の波形合成手段のうち、第２の選択回路と接続されている最も後段の波形合成手段の出力から１個の出力を選択することによって、要求された位相の最も後段の波形合成手段の最も微細である調整間隔の出力を得ることが可能となる。
【０２６６】
また、請求項１９記載の発明によれば、第２の遅れ信号を受信した場合、切り替え対象の遅延素子の出力を時間隔（ｍ×ｄｔｃ）だけ位相が速い遅延素子の出力に切り替え、ｍ個の連続した遅延素子の出力を選択するように第１の選択手段を制御することによって、最も後段の波形合成手段の出力の切り替えタイミング調整を容易にし、選択される可能性が高い最も後段の波形合成手段の出力を予め生成することが可能となる。
【０２６７】
また、請求項２０記載の発明によれば、第２の遅れ信号を受信した場合の切り替え対象の遅延素子の出力は、切り替え時に選択される最も後段の波形合成手段の出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号であることによって、最も後段の波形合成手段の出力の切り替えタイミング調整を容易にし、選択される可能性が高い最も後段の波形合成手段の出力を予め生成することが可能となる。
【０２６８】
また、請求項２１記載の発明によれば、第２の遅れ信号を受信した場合、第２の制御手段は、第ｆの最も後段の波形合成手段の出力を第（ｆ−１）の最も後段の波形合成手段の出力に切り替えるように第２の選択手段を制御することによって、要求された位相の最も後段の波形合成手段の出力を得ることが可能となる。
【０２６９】
また、請求項２２記載の発明によれば、第２の遅れ信号を受信した場合、第２の制御手段は、第１の最も後段の波形合成手段の出力を第（ｍ×２^ｓ＋１ ）の最も後段の波形合成手段の出力に切り替えるように第２の選択手段を制御することによって、２ｍ個の波形合成手段ＲＩａの出力をループ状に繰り返して選択し、要求された位相の最も後段の波形合成手段の出力を得ることが可能となる。
【０２７０】
また、請求項２３記載の発明によれば、第２の進み信号を受信した場合、切り替え対象の遅延素子の出力を時間隔（ｍ×ｄｔｃ）だけ位相が遅い遅延素子の出力に切り替え、ｍ個の連続した遅延素子の出力を選択するように第１の選択手段を制御することによって、最も後段の波形合成手段の出力の切り替えタイミング調整を容易にし、選択される可能性が高い最も後段の波形合成手段の出力を予め生成することが可能となる。
【０２７１】
また、請求項２４記載の発明によれば、第２の進み信号を受信した場合の切り替え対象の遅延素子の出力は、切り替え時に選択される最も後段の波形合成手段の出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号であることによって、最も後段の波形合成手段の出力の切り替えタイミング調整を容易にし、選択される可能性が高い最も後段の波形合成手段の出力を予め生成することが可能となる。
【０２７２】
また、請求項２５記載の発明によれば、第２の進み信号を受信した場合、第２の制御手段は、第ｇの最も後段の波形合成手段の出力を第（ｇ＋１）の最も後段の波形合成手段の出力に切り替えるように第２の選択手段を制御することによって、要求された位相の最も後段の波形合成手段の出力を得ることが可能となる。
【０２７３】
また、請求項２６記載の発明によれば、第２の進み信号を受信した場合、第２の制御手段は、第（ｍ×２^ｓ＋１ ）の最も後段の波形合成手段の出力を第１の最も後段の波形合成手段の出力に切り替えるように第２の選択手段を制御することによって、２ｍ個の波形合成手段ＲＩａの出力をループ状に繰り返して選択し、要求された位相の最も後段の波形合成手段の出力を得ることが可能となる。
【０２７４】
また、請求項２７記載の発明によれば、インターポレータＩＰＸ、インターポレータＩＰｍ、インターポレータｉｐｙ、およびインターポレータｉｐ（ｍ×２^ｓ ）が有するバッファのオン抵抗値を設定することによって、位相が異なる２個の信号の中間の位相を有する信号を精度よく生成することが可能となる。
【０２７５】
また、請求項２８記載の発明によれば、バッファは、アンプあるいはインバータであることによって、出力の遅延時間の設計を容易にすることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における２段階可変長遅延回路の構成を示す図である。
【図２】本発明の第２の実施形態における２段階可変長遅延回路の構成を示す図である。
【図３】本発明の第１の実施形態における第１のリングインターポレータＲＩａの構成を示す図である。
【図４】本発明の第２の実施形態における第１のリングインターポレータおよび第２のリングインターポレータの構成を示す図である。
【図５】従来例の一実施形態における２段階可変長遅延回路のインターポレータの構成を示す図である。
【図６】従来例の一実施形態における２段階可変長遅延回路の構成を示す図である。
【図７】本発明の第１の実施形態におけるインターポレータの構成を示す回路図である。
【図８】（ａ）は、本発明の第１の実施形態におけるインタ−ポレータの構成を示す回路図であり、（ｂ）は、（ａ）で示されている本発明の第１の実施形態におけるインタ−ポレータを論理回路図で示したものである。
【図９】（ａ）は、本発明の第１の実施形態におけるインタ−ポレータの構成を示す回路図であり、（ｂ）は、（ａ）で示されている本発明の第１の実施形態におけるインタ−ポレータを論理回路図で示したものである。
【図１０】（ａ）は、本発明の第１の実施形態におけるインタ−ポレータの構成を示す回路図であり、（ｂ）は、（ａ）で示されている本発明の第１の実施形態におけるインタ−ポレータを論理回路図で示したものである。
【符号の説明】
ＧＣ 粗調整用遅延回路
ＣＬＫＩＮ 入力
Ｄ１〜Ｄ１４ 遅延素子
ＳＬ 第１の選択回路
Ｓ１、Ｓ２、Ｓ３ 第１の選択回路のセレクタ
ＲＩａ 第１のリングインターポレータ
ＲＩｂ 第２のリングインターポレータ
Ｓ４ 第２の選択回路
ＣＬＫＯＵＴ ２段階可変長遅延回路の出力
ＣＯＮＴ１ 第１の制御回路
ＣＯＮＴ２ 第２の制御回路
ｄｔｃ、ｄｔｃ１、ｄｔｃ２ 時間隔
Ｉｎ１、Ｉｎ２、Ｉｎ３ インターポレータまたは、第１のリングインターポレータの入力
Ｔ１ａ、Ｔ１ｂ、Ｔ１ｃ、Ｔ１ｊ、Ｔ１ｋ、Ｔ１ｌ、ａ、ｂ、ｃ、ｄ、ｊ、ｋ、ｌ 第１のリングインターポレータの出力
Ｔ１ｅ、Ｔ１ｆ、Ｔ１ｇ、Ｔ１ｈ、Ｔ１ｉ、Ｔ１ｐ、Ｔ１ｑ、Ｔ１ｒ、Ｔ１ｓ、Ｔ１ｔ、Ｔ１ｕ、Ｔ１ｖ、ｅ、ｆ、ｇ、ｈ、ｉ、ｐ、ｑ、ｒ、ｓ、ｔ、ｕ、ｖ第２のリングインターポレータの出力
Ｂ１００、Ｂ１０１、Ｂ１０２、Ｂ１０３、Ｂ２００、Ｂ２０１、Ｂ２０２、Ｂ２０３、Ｂ３００、Ｂ３０１、Ｂ３０２、Ｂ３０３、Ｂ１２１、Ｂ１２２、Ｂ１２３、Ｂ１２３ｉ、Ｂ２１３ｉ、Ｂ２１３ｉ、Ｂ２３１、Ｂ２３２、Ｂ２３３ｉ、Ｂ２３３、Ｂ３２３ｉ、Ｂ３１１、Ｂ３１２、Ｂ３１３ｉ、Ｂ３１３、Ｂ１３０ｉ、Ｂ１３１ｉ、３１３ｉ、Ｂ３１３、Ｂ１３３ｉ、Ｂ１２０、Ｂ２３０、Ｂ３１０、Ｂ１２０ｉ、Ｂ２１０ｉ、Ｂ３２０ｉ、Ｂ３１０ｉ、Ｂ１３０ｉ、Ｂ２１０、Ｂ３２０、Ｂ１３０、Ｂ１２１ｉ、Ｂ２１１ｉ、Ｂ３２１ｉ、Ｂ３１１ｉ、Ｂ１３１ｉ バッファ
ｉｐ１２０、ｉｐ２３０、ｉｐ３１０、ｉｐ１２１、ｉｐ１２２、ｉｐ２３１、ｉｐ２３２、ｉｐ３１１、ｉｐ３１２ インターポレータ
ｕｐ 遅れ信号
ｄｎ 進み信号
６０３ 位相分割器
６０４ サイクル終了検出器
６０５ カウンタおよび制御回路および選択回路
６０６ ３２：１マルチプレクサ
６０７ ３ステージインターポレータ
６０８ １６：１マルチプレクサ
６０９ フィルタ
６１０ 位相検出器

Claims (28)

1. 入力信号を所定の時間隔ずつ遅延させ、該遅延した入力信号から選択したｍ個の遅延した入力信号を第１から第ｍの粗調整遅延信号とし（ｍは３以上の整数）、第ｎの粗調整遅延信号は第（ｎ＋１）の粗調整遅延信号より時間隔ｄｔｃだけ速い位相を有するとし（ｎは１以上（ｍ−１）以下の整数）、前記第１から第ｍの粗調整遅延信号を増幅した信号と、前記第ｎと第（ｎ＋１）の粗調整遅延信号、および前記第ｍと第１の粗調整遅延信号とを基にして２ｍ個の微調整遅延信号を生成し、第ｍと第１の前記粗調整遅延信号とから作成された微調整遅延信号と、前記第ｍと第１の前記粗調整遅延信号とから作成された微調整遅延信号以外の他の微調整遅延信号との時間隔を除いて、第ｊの微調整遅延信号は、第（ｊ＋１）の微調整遅延信号よりも、時間隔ｄｔｃより微細な時間隔ｄｔｃ’だけ速い位相を有するとし（ｊは１以上（２ｍ−２）以下の整数）、（２ｍ−１）個の微調整遅延信号から１個の微調整遅延信号を選択し、該選択された微調整遅延信号を切り替える際、該選択された微調整遅延信号を生成する際に用いられていない粗調整遅延信号を切り替えることを特徴とする２段階可変長遅延回路。
2. 前記切り替え対象となる粗調整遅延信号は、
   前記切り替え時に選択されている微調整遅延信号を生成する際に用いられている粗調整遅延信号から最も位相差が大きな粗調整遅延信号であり、
   かつ、前記切り替え対象となる粗調整遅延信号を増幅させた微調整遅延信号と前記切り替え時に選択されている微調整遅延信号との位相差よりも、切り替え後の粗調整遅延信号を増幅させた微調整遅延信号と切り替え後に選択される微調整遅延信号との位相差の方が小さな場合に、切り替わる粗調整遅延信号であることを特徴とする請求項１記載の２段階可変長遅延回路。
3. 前記選択された微調整遅延信号が該選択された微調整遅延信号より位相が前記時間隔ｄｔｃ’速い微調整遅延信号に切り替えられる場合、前記切り替え対象となる粗調整遅延信号は、該切り替え対象となる粗調整遅延信号より位相が時間隔（ｍ×ｄｔｃ）速い前記遅延した入力信号に切り替えられ、
   前記選択された微調整遅延信号が該選択された微調整遅延信号より位相が前記時間隔ｄｔｃ’遅い微調整遅延信号に切り替えられる場合、前記切り替え対象となる粗調整遅延信号は、該切り替え対象となる粗調整遅延信号より位相が前記時間隔（ｍ×ｄｔｃ）遅い前記遅延した入力信号に切り替えられることを特徴とする請求項１または２記載の２段階可変長遅延回路。
4. 時間隔ｄｔｃを遅延時間とする遅延素子が３個以上縦続接続され、入力信号が入力される側を前段として、前段の前記遅延素子の出力から位相が前記時間隔ｄｔｃ遅延した前記遅延素子の出力を出力とする遅延手段と、
   該遅延素子の出力から、ｍ個の前記遅延素子の出力を選択する第１の選択手段と、
   前記第１の選択手段により選択された前記ｍ個の遅延素子の出力を位相が速い順に第１から第ｍまでの入力となっている場合に、前記ｍ個の遅延素子の出力を増幅させた第１から第（２ｍ―１）の出力と、それぞれの位相差が前記時間隔ｄｔｃである第ｎ（ｎは１以上（ｍ−１）以下の任意の整数）の入力と第（ｎ＋１）の入力とを波形合成して生成された前記第ｎの出力と第（ｎ＋１）の出力との中間の位相を有する信号と、前記第１と第ｍの入力とを波形合成して生成された前記第１の出力と第ｍの出力との中間の位相を有する信号とを出力する波形合成手段ＲＩａと、
   前記波形合成手段ＲＩａの出力から１個の前記波形合成手段ＲＩａの出力を選択する第２の選択手段と、を有し、
   該第２の選択手段により選択された前記波形合成手段ＲＩａの出力を切り替える際、該選択された波形合成手段ＲＩａの出力を生成する際に用いられていない前記遅延素子の出力を切り替えることを特徴とする２段階可変長遅延回路。
5. 前記波形合成手段ＲＩａは、
   前記第ｎの入力の位相を増幅させた出力を第（２ｎ−１）の出力とし、前記第ｍの入力の位相を増幅させた出力を第（２ｍ−１）の出力とし、前記第ｎの入力と前記第（ｎ＋１）の入力とを波形合成した出力を第２ｎの出力とし、前記第ｍの入力と前記第１の入力とを波形合成した出力を第２ｍの出力とし、第ｊ（ｊは１以上（２ｍ−２）以下の任意の整数）の出力と第（ｊ＋１）の出力との位相差が時間隔（ｄｔｃ／２）であり、第ｍの入力第１の入力より時間隔ｄｔｃ速い位相の信号が入力されるように粗調整遅延信号が選択されたとき、第（２ｍ―１）の出力の位相と第ｍの出力の位相が時間隔（ｄｔｃ／２）となるように構成したことを特徴とする請求項４記載の２段階可変長遅延回路。
6. 前記波形合成手段ＲＩａは、
   前記第１から第ｍまでの入力をそれぞれ増幅させるｍ個のバッファと、
   前記第ｎの入力を位相が速い信号の入力側とし、前記第（ｎ＋１）の入力を位相が遅い信号の入力側として、前記第ｎの入力と前記第（ｎ＋１）の入力とを増幅させた後、結合させ、波形合成して中間の位相の出力を生成する（ｍ−１）個のインターポレータＩＰｘ（ｘは１以上（ｍ−１）以下の整数）と、
   前記第ｍの入力を位相が速い入力側とし、前記第１の入力を位相が遅い入力側として、前記第ｍの入力と前記第１の入力とを増幅させた後、結合させ、波形合成して中間の位相の出力を生成する第ｍのインターポレータＩＰｍと、
   を有するリングインターポレータＲＩａであることを特徴とする請求項４または５記載の２段階可変長遅延回路。
7. 前記遅延素子は、
   前記時間隔ｄｔｃを遅延時間とするディジタル回路であることを特徴とする請求項４から６のいずれか１項に記載の２段階可変長遅延回路。
8. 前記第１の選択手段に前記遅延素子の出力から前記ｍ個の遅延素子の出力を選択させる第１の選択信号を前記第１の選択手段に送信する第１の制御手段と、
   前記第２の選択手段に前記波形合成手段ＲＩａの出力から前記１個の波形合成手段ＲＩａの出力を選択させる第２の選択信号を前記第２の選択回路に送信する第２の制御手段と、
   を有することを特徴とする請求項４から７のいずれか１項に記載の２段階可変長遅延回路。
9. 前記第１の制御手段は、
   前記第２の選択手段により選択された前記波形合成手段ＲＩａの出力をより速い位相の前記波形合成手段ＲＩａの出力に切り替える信号である第１の遅れ信号を受信した場合、
   前記選択された波形合成手段ＲＩａの出力を生成する際に用いられていない前記遅延素子の出力を切り替え対象の前記遅延素子の出力として、時間隔（ｍ×ｄｔｃ）だけ位相が速い前記遅延素子の出力に切り替え、ｍ個の連続した前記遅延素子の出力を選択するように前記第１の選択手段を制御することを特徴とする請求項８記載の２段階可変長遅延回路。
10. 前記第１の遅れ信号を受信した場合の切り替え対象の遅延素子の出力は、
    前記第２の選択手段により切り替え時に選択されている前記波形合成手段ＲＩａの出力を生成する際に用いられる前記遅延素子の出力から最も位相差が大きな粗調整遅延信号であり、
    かつ、前記第１の遅れ信号を受信した場合の切り替え対象となる遅延素子の出力を増幅させた波形合成手段ＲＩａの出力と前記第１の遅れ信号を受信した場合に切り替え時に選択されている波形合成手段ＲＩａの出力との位相差よりも、前記第１の遅れ信号を受信した場合における切り替え後の遅延素子の出力を増幅させた波形合成手段ＲＩａの出力と前記第１の遅れ信号を受信した場合に切り替え後に選択される波形合成手段ＲＩａの出力との位相差の方が小さな場合に、切り替わる遅延素子の出力であることを特徴とする請求項９記載の２段階可変長遅延回路。
11. 前記第２の選択手段により第ｐ（ｐは２以上２ｍ以下の任意の整数）の前記波形合成手段ＲＩａの出力が選択されており、前記第２の制御手段が前記第１の遅れ信号を受信した場合、前記第２の制御手段は、前記第ｐの波形合成手段ＲＩａの出力を第（ｐ−１）の波形合成手段ＲＩａの出力に切り替えるように前記第２の選択手段を制御し、
    前記第２の選択手段により前記第１の波形合成手段ＲＩａの出力が選択されており、前記第２の制御手段が前記第１の遅れ信号を受信した場合、前記第２の制御手段は、前記第１の波形合成手段ＲＩａの出力を第２ｍの前記波形合成手段ＲＩａの出力に切り替えるように前記第２の選択手段を制御することを特徴とする請求項９または１０記載の２段階可変長遅延回路。
12. 前記第１の制御手段は、
    前記第２の選択手段により選択された前記波形合成手段ＲＩａの出力をより遅い位相の前記波形合成手段ＲＩａの出力に切り替える信号である第１の進み信号を受信した場合、
    前記選択された波形合成手段ＲＩａの出力を生成する際に用いられていない前記遅延素子の出力を切り替え対象の前記遅延素子の出力として、前記時間隔（ｍ×ｄｔｃ）だけ位相が遅い前記遅延素子の出力に切り替え、ｍ個の連続した前記遅延素子の出力を選択するように前記第１の選択手段を制御することを特徴とする請求項９から１１のいずれか１項に記載の２段階可変長遅延回路。
13. 前記第１の進み信号を受信した場合の切り替え対象の遅延素子の出力は、
    前記第２の選択手段により切り替え時に選択されている前記波形合成手段ＲＩａの出力を生成する際に用いられる前記遅延素子の出力から最も位相差が大きな粗調整遅延信号であり、
    かつ、前記第１の進み信号を受信した場合の切り替え対象となる遅延素子の出力を増幅させた波形合成手段ＲＩａの出力と前記第１の進み信号を受信した場合の切り替え時に選択されている波形合成手段ＲＩａの出力との位相差よりも、前記第１の進み信号を受信した場合における切り替え後の遅延素子の出力を増幅させた波形合成手段ＲＩａの出力と前記第１の進み信号を受信した場合に切り替え後に選択される波形合成手段ＲＩａの出力との位相差の方が小さな場合に、切り替わる遅延素子の出力であることを特徴とする請求項１２記載の２段階可変長遅延回路。
14. 前記第２の選択手段により第ｑ（ｑは１以上（２ｍ−１）以下の任意の整数）の前記波形合成手段ＲＩａの出力が選択されており、前記第２の制御手段が前記第１の進み信号を受信した場合、前記第２の制御手段は、前記第ｑの波形合成手段ＲＩａの出力を第（ｑ＋１）の前記波形合成手段ＲＩａの出力に切り替えるように前記第２の選択手段を制御し、
    前記第２の選択手段により前記第２ｍの波形合成手段ＲＩａの出力が選択されており、前記第２の制御手段が前記第１の進み信号を受信した場合、前記第２の制御手段は、前記第２ｍの波形合成手段ＲＩａの出力を前記第１の波形合成手段ＲＩａの出力に切り替えるように前記第２の選択手段を制御することを特徴とする請求項１２または１３記載の２段階可変長遅延回路。
15. 前記波形合成手段ＲＩａと前記第２の選択手段との間に縦続接続されたｒ（ｒは１以上の任意の整数）個の波形合成手段が直列に挿入されていることを特徴とする請求項４から１４のいずれか１項に記載の２段階可変長遅延回路。
16. 前記ｒ個の波形合成手段が接続されている前記波形合成手段ＲＩａの出力側を前段、前記第２の選択手段の入力側を後段として、前記ｒ個の波形合成手段のうち、前段からｓ（ｓは１以上ｒ以下の任意の整数）個目の波形合成手段は、
    前記第１の選択手段により選択された前記ｍ個の遅延素子の出力を位相が速い順に第１から第ｍまでの入力となっている場合に、前記前段の波形合成手段の第１から第（ｍ×２^ｓ ）までの出力をそれぞれ第１から第（ｍ×２^ｓ ）までの入力とし、前記第１から第（ｍ×２^ｓ ）の入力を増幅させた出力をそれぞれ第１から第（ｍ×２^ｓ＋１ −１）の出力とし、前記第ｔ（ｔは１以上（ｍ×２^ｓ ―１）以下の任意の整数）の入力と前記第（ｔ＋１）の入力とを波形合成した出力を第２ｔの出力とし、前記第（ｍ×２^ｓ ）の入力と前記第１の入力とを波形合成した出力を第（ｍ×２^ｓ＋１ ）の出力とし、前記第１の選択手段により選択された前記ｍ個の遅延素子の出力である第ｎの入力（ｎは１以上（ｍ−１）以下の任意の整数）と第（ｎ＋１）の入力との時間隔を（ｄｔｃ）である場合、ｔが１から（２^ｓ ×（ｍ−１）＋１）の範囲で、第ｔの入力と第（ｔ＋１）の入力との位相差が時間隔（ｄｔｃ／２^ｓ ）であり、ｕが１から（２^ｓ＋１ ×（ｍ−１）＋１）の範囲で第ｕの入力と第（ｕ＋１）の入力との位相差が時間隔（ｄｔｃ／２^ｓ＋１ ）であり、前記第１の選択手段により選択された前記ｍ個の遅延素子の出力である第ｍの入力の位相が第１の入力の位相より速くなったときに、ｔが（２^ｓ ×（ｍ−１）＋１）から（ｍ×２^ｓ −１）の範囲で、第ｔの入力と第（ｔ＋１）の入力との位相差が時間隔（ｄｔｃ／２^ｓ ）であり、ｕが（２^ｓ＋１ ×（ｍ−１）＋１）から（ｍ×２^ｓ＋１ −１）の範囲で第ｕの入力と第（ｕ＋１）の入力との位相差が時間隔（ｄｔｃ／２^ｓ＋１ ）であることを特徴とする請求項１５記載の２段階可変長遅延回路。
17. 前記ｒ個の波形合成手段のうち、前段からｓ個目の波形合成手段は、
    前記第１から第（ｍ×２^ｓ ）までの入力をそれぞれ増幅させる（ｍ×２^ｓ ）個のバッファと、
    前記第ｔの入力を位相が速い入力側とし、前記第（ｔ＋１）の入力を位相が遅い入力側として、前記第ｔの入力と前記第（ｔ＋１）の入力とを増幅させた後、結合させ、波形合成して中間の位相の出力を生成する（ｍ×２^ｓ −１）個のインターポレータｉｐｙ（ｙは１以上（ｍ×２^ｓ −１）以下の整数）と、
    前記第（ｍ×２^ｓ ）の入力を位相が速い入力側とし、前記第１の入力を位相が遅い入力側として、前記第（ｍ×２^ｓ ）の入力と前記第１の入力とを増幅させた後、結合させ、波形合成して中間の位相の出力を生成するインターポレータｉｐ（ｍ×２^ｓ ）と、
    を有するリングインターポレータであることを特徴とする請求項１５または１６記載の２段階可変長遅延回路。
18. 前記第２の選択回路は、
    前記波形合成手段ＲＩａと前記第２の選択手段との間に縦続接続された前記ｒ個の波形合成手段が直列に挿入されている場合、前記ｒ個の波形合成手段のうち、前記第２の選択回路と接続されている最も後段の波形合成手段の出力から１個の出力を選択することを特徴とする請求項１５から１７のいずれか１項に記載の２段階可変長遅延回路。
19. 前記第１の制御手段は、
    前記最も後段の波形合成手段と前記第２の選択手段との間に縦続接続された前記ｒ個の波形合成手段が直列に挿入されており、前記第２の選択手段により選択された前記最も後段の波形合成手段の出力をより速い位相の前記最も後段の波形合成手段の出力に切り替える信号である第２の遅れ信号を受信した場合、
    前記選択された最も後段の波形合成手段の出力を生成する際に用いられていない前記遅延素子の出力を切り替え対象の前記遅延素子の出力として、前記時間隔（ｍ×ｄｔｃ）だけ位相が速い前記遅延素子の出力に切り替え、ｍ個の連続した前記遅延素子の出力を選択するように前記第１の選択手段を制御することを特徴とする請求項１８記載の２段階可変長遅延回路。
20. 前記第２の遅れ信号を受信した場合の切り替え対象の遅延素子の出力は、
    前記第２の選択手段により切り替え時に選択されている前記最も後段の波形合成手段の出力を生成する際に用いられる前記遅延素子の出力から最も位相差が大きな前記遅延素子の出力であり、
    かつ、前記第２の遅れ信号を受信した場合の切り替え対象となる遅延素子の出力を増幅させた波形合成手段ＲＩａの出力と前記第２の遅れ信号を受信した場合の切り替え時に選択されている波形合成手段ＲＩａの出力との位相差よりも、前記第２の遅れ信号を受信した場合における切り替え後の遅延素子の出力を増幅させた波形合成手段ＲＩａの出力と前記第２の遅れ信号を受信した場合に切り替え後に選択される波形合成手段ＲＩａの出力との位相差の方が小さな場合に、切り替わる遅延素子の出力であることを特徴とする請求項１９記載の２段階可変長遅延回路。
21. 前記最も後段の波形合成手段と前記第２の選択手段との間に縦続接続された前記ｒ個の波形合成手段が直列に挿入されており、前記第２の選択手段により第ｆ（ｆは２以上（ｍ×２^ｓ＋１ ）以下の任意の整数）の前記最も後段の波形合成手段の出力が選択されており、前記第２の制御手段が前記第２の遅れ信号を受信した場合、
    前記第２の制御手段は、前記第ｆの最も後段の波形合成手段の出力を第（ｆ−１）の最も後段の波形合成手段の出力に切り替えるように前記第２の選択手段を制御することを特徴とする請求項１９または２０記載の２段階可変長遅延回路。
22. 前記最も後段の波形合成手段と前記第２の選択手段との間に縦続接続された前記ｒ個の波形合成手段が直列に挿入されており、前記第２の選択手段により前記第１の最も後段の波形合成手段の出力が選択されており、前記第２の制御手段が前記第２の遅れ信号を受信した場合、
    前記第２の制御手段は、前記第１の最も後段の波形合成手段の出力を第（ｍ×２^ｓ＋１ ）の前記最も後段の波形合成手段の出力に切り替えるように前記第２の選択手段を制御することを特徴とする請求項１９から２１のいずれか１項に記載の２段階可変長遅延回路。
23. 前記第１の制御手段は、
    前記最も後段の波形合成手段と前記第２の選択手段との間に縦続接続された前記ｒ個の波形合成手段が直列に挿入されており、前記第２の選択手段により選択された前記最も後段の波形合成手段の出力をより遅い位相の前記最も後段の波形合成手段の出力に切り替える信号である第２の進み信号を受信した場合、
    前記選択された最も後段の波形合成手段の出力を生成する際に用いられていない前記遅延素子の出力を切り替え対象の前記遅延素子の出力として、前記時間隔（ｍ×ｄｔｃ）だけ位相が遅い前記遅延素子の出力に切り替え、ｍ個の連続した前記遅延素子の出力を選択するように前記第１の選択手段を制御することを特徴とする請求項１８から２２のいずれか１項に記載の２段階可変長遅延回路。
24. 前記第２の進み信号を受信した場合の切り替え対象の遅延素子の出力は、
    前記第２の選択手段により切り替え時に選択されている前記最も後段の波形合成手段の出力を生成する際に用いられる前記遅延素子の出力から最も位相差が大きな前記遅延素子の出力であり、
    かつ、前記第２の進み信号を受信した場合の切り替え対象となる遅延素子の出力を増幅させた波形合成手段ＲＩａの出力と前記第２の進み信号を受信した場合の切り替え時に選択されている波形合成手段ＲＩａの出力との位相差よりも、前記第２の進み信号を受信した場合における切り替え後の遅延素子の出力を増幅させた波形合成手段ＲＩａの出力と前記第２の進み信号を受信した場合に切り替え後に選択される波形合成手段ＲＩａの出力との位相差の方が小さな場合に、切り替わる遅延素子の出力であることを特徴とする請求項２３記載の２段階可変長遅延回路。
25. 前記最も後段の波形合成手段と前記第２の選択手段との間に縦続接続された前記ｒ個の波形合成手段が直列に挿入されており、前記第２の選択手段により第ｇ（ｇは１以上（ｍ×２^ｓ＋１ −１）以下の任意の整数）の前記最も後段の波形合成手段の出力が選択されており、前記第２の制御手段が前記第２の進み信号を受信した場合、
    前記第２の制御手段は、前記第ｇの最も後段の波形合成手段の出力を第（ｇ＋１）の前記最も後段の波形合成手段の出力に切り替えるように前記第２の選択手段を制御することを特徴とする請求項２３または２４記載の２段階可変長遅延回路。
26. 前記最も後段の波形合成手段と前記第２の選択手段との間に縦続接続された前記ｒ個の波形合成手段が直列に挿入されており、前記第２の選択手段により前記第（ｍ×２^ｓ＋１ ）の最も後段の波形合成手段の出力が選択されており、前記第２の制御手段が前記第２の進み信号を受信した場合、
    前記第２の制御手段は、前記第（ｍ×２^ｓ＋１ ）の最も後段の波形合成手段の出力を前記第１の最も後段の波形合成手段の出力に切り替えるように前記第２の選択手段を制御することを特徴とする請求項２３から２５のいずれか１項に記載の２段階可変長遅延回路。
27. 前記インターポレータＩＰＸ、前記インターポレータＩＰｍ、前記インターポレータｉｐｙ、および前記インターポレータｉｐ（ｍ×２^ｓ ）は、
    位相が異なる２個の信号が入力され、該２個の信号のうち速い位相の信号を増幅させる位相の速い入力側に接続されたバッファＢ１およびバッファＢ３と、位相が遅い入力信号を増幅させる位相の遅い入力側に接続されたバッファＢ２およびバッファＢ４と、をそれぞれ有した場合、
    前記バッファＢ１の出力と前記バッファＢ２の出力とを接続し、波形合成した出力が、位相の速い入力信号を増幅した前記バッファＢ３の出力の位相と位相の遅い入力信号を増幅した前記バッファＢ４の出力の位相との中間の位相が得られるように、前記バッファＢ１および前記バッファＢ２に用いられているトランジスタのオン抵抗値が設定される前記バッファＢ１および前記バッファＢ２からなることを特徴とする請求項１７から２６のいずれか１項に記載の２段階可変長遅延回路。
28. 前記バッファＢ１、前記バッファＢ２、前記バッファＢ３、前記バッファＢ４、前記ｍ個のバッファのうち任意のバッファ、および前記（ｍ×２^ｓ ）個のバッファのうち任意のバッファは、
    それぞれアンプあるいはインバータであることを特徴とする請求項２７記載の２段階可変長遅延回路。

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