JP4619446B2 - 周波数逓倍回路 - Google Patents

Description

本発明は、リファレンスクロック信号から高速クロックを発生させるためのクロック発生回路の分野に関し、さらに詳しく言えば、遅延ロックループ（ＤＬＬ）を組み込んだ回路に関する。

集積回路やマルチチップモジュールなどの比較的自己完結したタイプの多くの電子サブシステムにおいて、動作を同期させるために内部クロックが使用される。多くの場合、内部クロックの周波数は、サブシステムとの間でのデータおよび制御情報の転送を同期させることに使用される外部インタフェースクロックの周波数よりも高い。インタフェースの効率的な低遅延動作のために、内部クロックとより低速の外部インタフェースクロックとの間に規定の位相および周波数の関係を確立することが必要とされる場合が多い。例えば、一般的に、内部クロック信号の周波数をインタフェースクロックの周波数のちょうど２倍にすることが要求される。より厳しい制限として、インタフェースクロックの立ち上がりエッジを内部クロックの立ち上がりエッジと１つおきに一致させることが要求される場合がある。

インタフェースクロックがサブシステムの外部で発生される場合、サブシステム内でより高い周波数の内部クロック信号を合成し、それと同時に、所望の位相および周波数の関係を満たす必要がある。また、内部クロックは、インタフェースクロックの位相および／または周波数の変動を追跡する必要もある。

多くの場合、適切な内部クロックをより遅いインタフェースクロックに基づいて合成することは、サブシステム内の位相ロックループ回路、すなわちＰＬＬ回路を用いて行われる。これまで多くのＰＬＬ実装が当業界では提供されてきた。一般的に、ＰＬＬ方式では、外部インタフェースクロックは、内部クロック信号を発生するＰＬＬにリファレンスクロック入力を与える。内部クロック信号を適切に分割した信号（またはその遅延信号）が、ＰＬＬへのローカルフィードバックとして働く。このような手法の典型例が、Ｙｏｕｎｇ等の特許文献１およびその添付書類である非特許文献１に開示されている。これらの文献に開示されているＰＬＬベースのクロック発生器は、位相周波数検出器、チャージポンプ、ループフィルタ、および電圧制御発振器（ＶＣＯ）とを含み、これにより５０％デューティサイクルを有する内部クロックが発生される。ＶＣＯは、外部クロック周波数の２倍で動作し、二分割（divide-by-2）回路を使用して、マイクロプロセッサの内部で使用する５０％デューティサイクル内部クロックを正確に発生する。Ｃｏｎａｒｙ等の特許文献２に、ＰＬＬクロック発生手法の別の例が提示されている。この特許文献では、選択的に、システムバスの速度で動作するか、またはバス速度の倍数の速度で動作するマイクロプロセッサが開示されている。特に、マイクロプロセッサコアは、マイクロプロセッサ内での動作を制御するためのクロック信号を発生するＰＬＬを用いることにより、アドレス／データバスと同じ周波数または２倍の周波数で動作する。

上述した特許文献１及び２において、外部インタフェースクロックは、連続的な自走クロックであり、この連続的な自走クロックは、通常、サブシステム上の所定の場所に設けられた水晶発振器で発生され、マイクロプロセッサ、メモリおよび他の構成要素に送られる。その後、ＰＬＬベースのクロック発生システムが用いられて、内部クロックを発生する。しかしながら、インタフェースクロックが断続的（すなわち、非連続的）である場合であって、かつ、インタフェースクロックを再び検出するとすぐにインタフェースクロックと内部クロックとの間に所望の位相および周波数の関係を回復する必要がある場合においては、一般的に、ＰＬＬベースのクロック発生システムは不適切である。さらに、内部クロックがインタフェースリファレンスクロックの高周波位相ジッタを正確に追跡する必要がある場合においても、ＰＬＬは不適切である。

より一般的に、今日のほぼディジタルのメモリ設計環境において、アナログＰＬＬは多くの一般的な欠点を有する。第１に、ＰＬＬはアナログ構成要素を用いているが、アナログ構成要素は通常、直流バイアス電流を必要とすることに起因して、ディジタル構成要素よりも実質的に多くの電力を消費する。第２に、最近の傾向として、高密度メモリの用途において電力消費量を減少させるために電源電圧を低減する方向にあるが、この傾向は、ＰＬＬのアナログ構成要素が比較的高い電源電圧を必要とすることに反している。第３に、ＰＬＬのロック状態の達成にかかる時間の長さは、ジッタを最小限に抑えるように大きな閉ループ時定数が必要なため、比較的長い。一般的に、メモリ、マイクロプロセッサおよびＡＳＩＣなどのディジタルシステムにおいて、これらのタイプのＰＬＬは、ほぼディジタルの設計では不要なアナログ設計の複雑性を持ち込むため、最近では避けられている。

遅延ロックループ（ＤＬＬ：Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）を使用することにより、クロックデータを同期させる別のアプローチがとられてよい。従来のＤＬＬ回路は、アナログＰＬＬに代わるディジタル代替物として業界で使用されてきた。ＤＬＬ回路は、通常、複数のディジタル遅延素子からなるタップ付きディジタル遅延ラインから構成される。タップ出力は、入力クロックの適切な位相遅延を選択して内部回路に供給するように使用されるマルチプレクサ回路に入力される。内部クロックは、ＰＬＬの位相検出器に機能的に類似した位相検出器にもフィードバックされる。Ｆｏｓｓ等の特許文献３（ＭＯＳＡＩＤ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃ．）に、この構造の一例が開示されている。Ａｂｏｕｓｉｅｄｏの特許文献４（ＭＯＳＡＩＤ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃ．）に、別のＤＬＬ構成が開示されている。この構造では、折り畳み遅延ラインの実装が用いられ、詳しくは、遅延ラインを全遅延長の約半分に折り畳み、遅延ラインの一方に進む部分と他方に戻る部分との間に分路接続が設けられる。分路接続は、所望のクロックを内部に分配するように正しいタップ位置を選択するシフトレジスタにより制御される。

最近では、高速メモリインタフェース回路により、ＤＬＬベースの内部クロック発生手法がさらに改良されてきた。特に、Ｌｅｅ等の特許文献５に、差動チャージポンプと位相シフタとを用いた高帯域メモリインタフェースの応用が提示されている。このアプローチは、かなり頑健であるが、差動チャージポンプ、デューティサイクル補正増幅器および位相ミキサなどの多数の複雑なアナログ構成要素を用いるアナログ解決法の１つであるため、上述したように、ディジタルドメインでアナログ回路を実装するときと同じ一般的な欠点を有することになる。非特許文献２において、Ｇｉｌｌｉｎｇｈａｍ等により、高帯域メモリインタフェース回路において使用するＤＬＬの改良されたディジタル実装が提示されている。

この回路において、遅延ロックループは、５ｎｓのリファレンスクロックにロックして、３２個の等間隔の出力を与える。固定遅延素子を備えた単純なＤＬＬを用いる場合、温度または電圧の変動に起因してＤＬＬが１つの遅延素子から別の遅延素子へとジャンプするため、動作中にジッタが生じることになる。この問題は、３２段が常に５ｎｓ遅延を発生するように各ユニットの遅延段の遅延を制御することにより解消される。図１に示す７ビット電流出力ＤＡＣが、遅延段にリファレンス電流を与える。ＤＡＣは、プロセス、温度および電圧の変動にわたったコストと遅延の解決を与える非線形伝達関数を有する。演算回路は、以下のように説明されてよい。初期化中、３２段遅延ラインから、リファレンスクロックと一致する単一のタップが選択される。これを仮想０度タップと呼ぶ。普通、入力バッファとクロック分配の遅延を補償するために、遅延のリードとして数段が使用されてよい。初期化時に、この遅延のリードの電流制御はミッドレンジに設定されるため、動作中に温度または電圧が変動すると、遅延のリードは、リファレンスクロックと同期して仮想０度タップを維持するように調節される。したがって、３２段遅延ラインは、リファレンスクロックの１つの全周期に位相が合わせられ、外部クロックに対して一定の位相で維持される。

米国特許第５，４１２，３４９号明細書。 米国特許第５，６３４，１１７号明細書。 米国特許第５，７９６，６７３号明細書。 米国特許第５，７７７，５０１号明細書。 米国特許第５，６１４，８５５号明細書。

「マイクロプロセッサ用の５〜１１０ＭＨｚレンジをもつＰＬＬクロック発生器（Ａ ＰＬＬ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ ｗｉｔｈ ５ ｔｏ １１０ ＭＨｚ Ｒａｎｇｅ ｆｏｒ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ）」，ＩＥＥＥ ＪＳＳＣ Ｖｏｌ．２７，Ｎｏ．１１，Ｎｏｖ．１９９２，ｐｇ．１５９９−１６０６。 「ディジタル較正ＤＬＬを備えた８００メガバイト／秒 ７２メガビットＳＬＤＲＡＭ（Ａ ８００Ｍｂｙｔｅ／ｓｅｃ ７２Ｍｂｉｔ ＳＬＤＲＡＭ ｗｉｔｈ Ｄｉｇｉｔａｌｌｙ Ｃａｌｉｂｒａｔｅｄ ＤＬＬ）」，ＩＳＳＣＣ Ｆｅｂｒｕａｒｙ １９９９。

一般的に、ほとんどのＤＬＬベースの内部クロック発生手法は、位相ジッタを正確に追跡でき、位相を即座に回復できるが、インタフェースクロック周波数と同じ内部クロック周波数を発生するように制限が課せられている。

したがって、低電力、高帯域の用途の分野において、位相ジッタを正確に追跡でき、断続的なインタフェースクロックを再び検出すると即座に位相を回復でき、インタフェースクロックまたは外部クロックの倍数である内部クロックを発生することもできるディジタル遅延ロックループの実装が必要とされている。

本発明により、
（ａ）全体としてリファレンスクロックの一周期に一致するように設けられた複数の遅延素子を備えた遅延ラインであって、リファレンスクロックを一端で受けて、遅延素子のそれぞれからクロックタップ出力を発生する遅延ラインと、
（ｂ）それぞれ対になった複数のタップ出力に応答して、対のそれぞれから出力クロックパルスの立ち上がりエッジおよび立ち下がりエッジを発生させるクロック合成回路とを具備し、出力クロックの周期が入力クロックの周期よりも小さいものである周波数逓倍回路が提供される。

本発明は２つの変形例を含む。第１の変形例を、デューティサイクル補正を用いない周波数二倍ＤＬＬと呼ぶのに対して、第２の変形例を、デューティサイクル補正を用いた周波数二倍ＤＬＬと呼ぶ。これらの２つの変形例は、ＴＯＧセルの特定の実装と、一周期に一致したＮ段ＤＬＬへのこれらのセルの接続方法とに関して異なる。

従来技術による遅延ライン段を通過する際の遅延を制御するディジタル符号化制御回路を用いた従来のＤＬＬの略図的ブロック図である。 図１（ａ）に示すＤＬＬのリファレンス入力クロックと（Ｎ−１）段目のタップ出力のクロック周期を示すタイミング図である。 本発明の第１の実施形態のブロック図である。 図２（ａ）の実施形態で使用される２入力セルのうちの１つを示す図である。 図２（ａ）の実施形態の動作を示すタイミング図である。 本発明の第２の実施形態のブロック図である。 図４（ａ）の実施形態において使用される４入力セルのうちの１つを示す図である。 図４（ｂ）に示す４入力セルの詳細図である。 図４（ａ）の実施形態の動作を示すタイミング図である。 図４（ａ）に示す本発明の第２の実施形態を用いた、全体にわたるＤＬＬベースのクロック発生手法のブロック図である。

本発明の好適な実施形態の上記の特徴および他の特徴は、添付の図面を参照しながら以下の詳細な説明においてさらに明らかになるであろう。

図１（ａ）を参照すると、上述の非特許文献２に開示されている従来の遅延ロックループ（ＤＬＬ）が示されている。このＤＬＬは、全体としてリファレンス入力クロックの一周期に一致したＮ段ＤＬＬ９から構成され、すなわち、Ｔ_ＣＰをリファレンス入力クロック周期とするとき、０段目〜Ｎ−１段目のタップ位置出力１０のそれぞれは、Ｔ_ＣＰのＴ_ＣＰ／Ｎ部分を表す。このＤＬＬは、直列に接続されたＮ個の同一の遅延段に基づいており、最後の遅延段出力ＴＡＰ［Ｎ−１］は、この最後の遅延段出力とリファレンス入力クロック１１とを比較する位相検出器１３に入力される。位相検出器１３は、ＴＡＰ［Ｎ−１］出力がリファレンス入力クロック１１より進んでいるか、それとも遅れているかを表す２つの制御信号ＬＥＡＤおよびＬＡＧを出力し、これらの信号を遅延制御ブロック１２への入力として用いる。各遅延素子を通過する際の伝搬遅延は、電流や電圧などのアナログ量に基づいて遅延制御ブロック１２により発生される制御信号を用いることにより、またはディジタル符号化された値を用いることにより調節可能である。このような電流または電圧に係るアナログ技術は公知のものである。最後の遅延段ＴＡＰ［Ｎ−１］からの出力の立ち上がりエッジと最初の遅延段に供給されるリファレンス入力クロックとの間の位相差をできるだけ小さくするように、全Ｎ段の遅延は、位相検出器と協働する遅延制御ブロックにより同一に設定される。最初のＤＬＬロック捕捉後に静止状態に達すると（図示していないが、当業者に公知のものである）、Ｎ個の遅延段のそれぞれを通過する際の伝搬遅延であるｔ_ＰＤ［段］は、Ｔ_ＣＰ／Ｎに非常に近くなる。遅延制御ブロックと位相検出器が動作した結果、図１（ｂ）に示すように、ＴＡＰ［Ｎ−１］の出力とＴＡＰ［０］の出力との間の遅延は、入力リファレンスクロックのクロック周期とほぼ同じものである。

図２（ａ）に、本発明の第１の実施形態による周波数二倍ＤＬＬが示されている。（Ｎ−１）段目のタップ出力ＴＡＰ［Ｎ−１］を与えるために、一周期に一致したＮ段ＤＬＬ（Ｎは４の倍数）が使用されており、各遅延段２０は、１つのＴＡＰ［ｉ］出力を与える。最初のＮ／２個の遅延段出力は、図２（ａ）に示されているように、Ｎ／４個の２入力タップ出力発生器セル、すなわち「ＴＯＧ」セルに接続される。Ｔ_ＰＤを均一に保つために、ＴＯＧセルに接続されない残りのＮ／２個の遅延段出力には、ダミーの負荷２５が接続される。

さらに詳しく言えば、２入力ＴＯＧセルにおけるＩ（同相または０度）入力およびＱ（直交位相または９０度）入力は、互いにＮ／４段だけ隔てた２つの遅延素子にそれぞれ接続される。例えば、Ｎ＝３２であれば、ＴＯＧセル２１の入力には、ＴＡＰ［０］およびＴＡＰ［８］が接続され、ＴＯＧセル２２の入力には、ＴＡＰ［１］およびＴＡＰ［９］が接続され、以下同様に続き、最後のＴＯＧセル２３の入力には、ＴＡＰ［７］およびＴＡＰ［１５］が接続される。各ＴＯＧセルにより、２つの出力である真値（Ｔ）および補数値（Ｃ）が発生される。例えば、上記からの構成要素の番号付与方法に従うと、ＴＯＧセル２１では出力ＰＨＩ［０］およびＰＨＩ［Ｎ／４］を発生し、ＴＯＧセル２２では出力ＰＨＩ［１］およびＰＨＩ［Ｎ／４＋１］を発生し、以下同様に続き、最後のＴＯＧセル２３では出力ＰＨＩ［Ｎ／４−１］およびＰＨＩ［Ｎ／２−１］を発生する。Ｎ／４個のＴＯＧセルのＰＨＩ［ｉ］出力は、互いに３６０／（Ｎ／２）度間隔をおき、リファレンス入力クロックの２倍の周波数を有する、内部発生クロック信号のＮ／２個の異なる位相を表す。以下にさらに詳細に記載するように、これらの位相出力を用いて、所望の内部発生クロックを内部回路に与える。

図２（ｂ）は、図２（ａ）において使用した２入力ＴＯＧセル２３のうちの１つを示す。図３のタイミング図に示すように、ＴＯＧセルは、Ｉ（同相出力）の立ち上がりおよび立ち下がりエッジにセットされ、Ｑ（直交位相出力）の立ち上がりおよび立ち下がりエッジにリセットされている相補出力をもつＳＲフリップフロップ２６を備える。

以下、図３を参照しながら、図２（ａ）および図２（ｂ）に示す実施形態の動作について記載する。ＤＬＬイネーブル信号（図示せず）に応答して、リファレンス入力クロックの立ち上がりエッジであるクロックエッジＡにおいて、周波数が二倍された出力クロックの発生が開始される。タップｉのＩ（同相または０度）タップ位置は、立ち上がりエッジＡに応答して、クロックエッジＢにおいて立ち上がる。ＴＡＰ［ｉ］に関連付けられたＴＯＧセル内において、Ｉ入力は、ＴＯＧセルにおいてＳＲフリップフロップをセットするためのセット信号Ｓ１を発生し、このセット信号Ｓ１は、立ち上がりエッジＣにおいて生じる。ＴＯＧセルのＴ出力は、立ち上がりエッジＤにおいて開始するクロック信号ＰＨＩ［ｉ］を出力し、これはリファレンス入力クロックの２倍の周波数をもつ。同じＴＡＰ［ｉ］に関連付けられたＴＯＧセルのＣ出力は、Ｔ出力の論理補数値ＰＨＩ［ｉ＋Ｎ／４］を出力し、これはＰＨＩ［ｉ］と同じ周波数をもつ。

また、立ち上がりエッジＢから、Ｑ出力ＴＡＰ［ｉ＋Ｎ／４］が開始されるが、これは、リファレンスクロックがＴＡＰ［ｉ］からＴＡＰ［ｉ＋Ｎ／４］までの遅延を経た後にこの出力が生じるためである。立ち上がりエッジＢ−Ｃ−Ｄに対して上述したものと同様のシーケンスが、立ち上がりエッジＢにトリガされて立ち上がりエッジＥ−Ｆ−Ｇとして生じる。図から分かるように、シーケンスＢ−Ｃ−ＤおよびＥ−Ｆ−Ｇはともに、経路にある固定数の遅延素子に基づく内部的に固定された遅延を有し（遅延素子間の温度およびプロセスの変動を除く）、両方の経路は、リファレンス入力クロックの立ち上がりエッジＡにより開始される。したがって、クロックエッジＡが立ち上がると、２つのシーケンスＢ−Ｃ−ＤおよびＥ−Ｆ−Ｇは独立して伝搬する。

引き続き、リファレンス入力クロックの立ち下がりエッジであるエッジＨにおいて、同様のシーケンス動作がセットされる。立ち上がりエッジＨは、立ち下がりエッジＩ−Ｊ−ＫをトリガするとともにＬ−Ｍ−Ｎをトリガする。ここでも、立ち上がりエッジＡの場合と同様に、リファレンス入力クロックの立ち下がりエッジＨが生じると、シーケンスＩ−Ｊ−ＫおよびＬ−Ｍ−Ｎは独立して伝搬することに留意されたい。しかしながら、リファレンス入力クロックのデューティサイクルが５０％でない場合、すなわち、立ち上がりエッジＡと立ち下がりエッジＨとの間の持続時間が、立ち下がりエッジＨとその後の立ち上がりエッジＺとの間の遅延に等しくない場合、関連するシーケンスにゆがみが生じ、結果的に得られる出力クロックＴおよびＣもまた、５０％デューティサイクルをもたなくなる。例えば、ＡとＨとの間の持続時間がＨとＺとの間よりも長ければ、出力クロックＴの立ち上がりエッジＤと立ち下がりエッジＧとの間の遅延が対応して広くなり、立ち上がりエッジＫと立ち下がりエッジＮとの間の遅延が縮まる。したがって、上述した実装例は、デューティサイクル補正を用いないものであると考えられ、これは、入力クロックのデューティサイクルが５０％を超える変動または５０％を下回る変動があると、周波数が二倍された出力クロックの周期は偶数番目と奇数番目のパルス間および奇数番目と偶数番目のパルス間において不均一になるためである。

図４（ａ）は、デューティサイクル補正を用いた周波数二倍ＤＬＬの本発明の代替実施形態を示す。図３（ａ）を参照して上述した第１の実施形態と同様に、（Ｎ−１）段目の出力ＴＡＰ［Ｎ−１］を与えるために、一周期に一致したＮ段ＤＬＬ（Ｎは４の倍数）が使用されており、各遅延段３０は、１つのＴＡＰ［ｉ］出力を与える。しかしながら、この代替実施形態では、Ｎ／４−１個のＴＯＧセルは、１つのセルにつき２つの入力の代わりに４つの入力を有する。さらに詳しく言えば、Ｎ個の遅延段すべての出力が、Ｎ／４個のＴＯＧセルに接続される。各ＴＯＧセルへの０度、９０度、１８０度および２７０度の入力は、Ｎ／４段ずつ隔てて並んだ４つの遅延素子の出力にそれぞれ接続される。例えば、ＴＯＧセル０の０度入力にはＴＡＰ［０］が接続され、９０度入力にはＴＡＰ［Ｎ／４］が接続され、１８０度入力にはＴＡＰ［２Ｎ／４］が接続され、そして２７０度入力にはＴＡＰ［３Ｎ／４］が接続される。さらに、Ｎ／４個のＴＯＧセル３１，３２，．．．３３のすべての真値（Ｔ）および補数値（Ｃ）の出力ＰＨＩ［０］．．．ＰＨＩ［Ｎ／２−１］は、互いに７２０／Ｎ度間隔をおき、リファレンス入力クロックの２倍の周波数を有する、発生されたクロック信号のＮ／２個の異なる位相を表す。

図４（ｂ）は、２つのセット信号Ｓ１およびＳ２と、２つのリセット信号Ｒ１およびＲ２と、２つの相補出力ＴおよびＣとを有するＳＲフリップフロップを備える４入力ＴＯＧセルを示し、ここで、相補出力ＴおよびＣは、０度（Ｓ１）および１８０度（Ｓ２）入力の立ち上がりエッジでセットされ、９０度（Ｒ１）および２７０度（Ｒ２）入力の立ち上がりエッジでリセットされる。

図４（ｃ）は、図４（ａ）の実施形態で使用したＴＯＧセルの１つの詳細な回路図である。ＴＯＧセルは、０＿ｄｅｇ、９０＿ｄｅｇ、１８０＿ｄｅｇおよび２７０＿ｄｅｇ入力を有し、これらの入力は、立ち上がりエッジパルス発生器４０を経由してセット／リセットＮＡＮＤゲート４１および４２へ送られる。ＮＡＮＤゲート４１および４２の出力は、パスゲート４３および４４のＳＰＵＬＳおよびＲＰＵＬＳ入力にそれぞれ接続されるとともに、インバータ４５および４６にそれぞれ接続される。パスゲート４３および４４は、ＮＭＯＳゲートをＶＤＤに結線し、ＰＭＯＳゲートをＶＳＳに結線することでイネーブルにされている。パスゲート４３および４４のそれぞれの出力ＲＮＧおよびＳＮＧは、ＮＭＯＳトランジスタ４７および４８のゲートに接続され、ＮＭＯＳトランジスタ４７および４８のソースおよびドレインは、ＶＳＳとノードＩＮおよびＩＰとにそれぞれ接続される。これらの２つのノードＩＮおよびＩＰは、２つの交差結合したインバータ４９および５０によりラッチされ、インバータ５３および５４を経由して出力ＴおよびＣにそれぞれ接続される。また、ノードＩＮおよびＩＰにはプルアップＰＭＯＳトランジスタ５１および５２が接続され、トランジスタ５１および５２のソースおよびドレインは、ＶＤＤとノードＩＮおよびＩＰとにそれぞれ接続され、トランジスタ５１および５２のゲートには、インバータ４５および４６を経由してＮＡＮＤゲート４１および４２の出力がそれぞれ供給される。

パスゲート４３の目的は、インバータ４５の遅延を補償するように遅延を付加して、ＲＮＧおよびＳＰＧのラインでの遷移をより厳密に一致させることである。同様に、パスゲート４４の目的は、インバータ４６の遅延を補償するように遅延を付加して、ＳＮＧおよびＲＰＧの遷移をより厳密に一致させることである。

以下に、図４（ｃ）および発生した信号のタイミングを示す図５を参照して、４入力ＴＯＧセルの動作について記載する。内部クロック発生シーケンスが始まる前、立ち上がりエッジ検出器内のＮＡＮＤゲートへの入力のうちの少なくとも１つの論理が低であるため、ＮＡＮＤゲート４１および４２へのすべての入力の論理は高である。リファレンスクロック信号の立ち上がりエッジＡに応答して、０度ＴＡＰ［Ｉ］信号には立ち上がりエッジＢが生じ、これは立ち上がりエッジパルス発生器４０に入力され、その後、この発生器は、ＮＡＮＤゲート４１に入力するための論理低出力を発生する。このように、ＮＡＮＤゲート４１への出力の論理が低であることにより、ＮＡＮＤゲート４１から出力される信号の論理が高になり、この信号は図５のＳ１セットパルス信号Ｃを表す。ＮＡＮＤゲート４１からのＳ１パルス出力は、パスゲート４３を通過して、ＮＭＯＳ４８をオンにした後、ノードＩＮの電位をＶＳＳに変化させる。交差結合したインバータ４９および５０のラッチ動作により、ノードＩＰおよびＩＮのそれぞれの論理高および論理低が、インバータ５３および５４を経由して出力ＴおよびＣにそれぞれ接続され、図５では、これらの出力を立ち上がりエッジＤ１および立ち下がりエッジＤ２として示す。

ｉ段目からＮ／４＋ｉ段目までを通過することによる遅延後、９０度タップ出力ＴＡＰ［Ｎ／４＋ｉ］には、立ち上がりエッジＢに応答して立ち上がりエッジＥが生じる。立ち上がりエッジＥは、立ち上がりエッジパルス発生器４０の９０度入力として入力され、この発生器は、ＮＡＮＤゲート４２に出力される論理低出力を発生した後、このＮＡＮＤゲートは、図５において立ち上がりエッジＦをもつリセットパルスＲ１を発生する。Ｓ１経路と同様に、ＮＡＮＤゲート４２のＲ１パルス出力は、パスゲート４４を通過してＮＭＯＳ４７のゲートへ進み、ノードＩＰの電位をＶＳＳに変化させる。交差結合したインバータ４９および５０のラッチ動作により、出力ＴおよびＣはインバータ５３および５４を経由してそれぞれ論理低および高にされ、これらは、図５では、立ち下がりエッジＧ１および立ち上がりエッジＧ２としてそれぞれ示す。これまでのところ、ＴおよびＣ出力の発生は、図３に示す手法に酷似しており、すなわち、立ち上がりエッジＡが生じたときに、シーケンスＡ−Ｂ−Ｃ−Ｄ１／Ｄ２およびＡ−Ｂ−Ｅ−Ｆ−Ｇ１／Ｇ２は独立して伝搬することに留意されたい。図２（ａ）および図３に示す第１の実施形態と、図４（ａ）および図５に示す第２の実施形態の相違点は、出力クロック信号ＴおよびＣの周期の後半部分の発生にある。出力ＴおよびＣの周期の後半がリファレンス入力クロックの立ち下がりエッジであるエッジＨにより開始されて、シーケンスＩ−Ｊ−ＫおよびＬ−Ｍ−Ｎを伝搬する図３とは異なり、図５に示すこの第２の実施形態では、リファレンスクロックの立ち下がりエッジであるエッジＨは、シーケンスＩ−Ｊ−ＫおよびＬ−Ｍ−Ｎの発生に何ら影響を及ぼさない。これは、シーケンスＩ−Ｊ−Ｋが、立ち上がりエッジＥに応答して固定的な内部遅延後に開始されるためであり、すなわち、１８０度タップ出力は、９０度タップ出力に応答して発生されるためである。同様に、シーケンスＬ−Ｍ−Ｎは、上述したように立ち上がりエッジＥに応答して発生される立ち上がりエッジＩに応答して発生される。その結果、シーケンスＡ−Ｂ−Ｃ−ＤおよびＡ−Ｂ−Ｅ−Ｆ−ＧおよびＡ−Ｂ−Ｅ−Ｉ−Ｊ−ＫおよびＡ−Ｂ−Ｅ−Ｉ−Ｌ−Ｍ−Ｎ全体（概してＡ−Ｎ）は、リファレンス入力クロックの立ち下がりエッジＨが生じるタイミングからは独立したものである。したがって、ＴＯＧセルのＴおよびＣ出力で５０％デューティサイクル出力を得るために、リファレンス入力クロックのデューティサイクルを５０％にする必要はない。したがって、この第２の実施形態は、デューティサイクル補正されているものであり、これは、入力クロックのデューティサイクルが変動しても、周波数が二倍された出力クロックのパルス間隔またはデューティサイクルに影響を及ぼさないためである。

本発明の上述した両方の実施形態において、ＴＯＧセルの伝搬遅延特性は、周波数が二倍された出力クロック波形の質に重要なものである。ＴＯＧセルに入るアクティブエッジと内部ＳＲフリップフロップのセットまたはリセットとの間の遅延が、２つの入力または４つの入力に対して可能な限り近いものであることが重要である。また、ＴＯＧセルの真値および補数値の出力が、可能な限り同様のタイミングおよびスイッチング特性をもつことも重要である。図４（ｃ）に示す実装例は、これらの所望のタイミング関連特性をすべて備えるものである。

リファレンス入力クロックと周波数が二倍された内部クロックとの間の位相関係が重要である用途では、周波数二倍ＤＬＬからのＮ／２個の出力クロック位相が、Ｎ／２対１のマルチプレクサの入力に与えられてよい。位相検出器とＭＵＸ制御論理を追加することにより、Ｎ／２個のクロック位相出力から最も適切なクロック位相を選択することが可能である。図６に、メモリインタフェースＡＳＩＣで使用するための、本発明の第２の実施形態に係るデューティサイクル補正を用いた周波数二倍ＤＬＬのフルクロック発生手法の概要が、参照番号１００によって、または遅延素子１０１の部分で示されている。この実装例では、Ｎ＝６４段であり、入力リファレンスクロック１０２は、公称１００ＭＨｚ（Ｔ_ＣＰ＝１０．０ｎｓ）である。分解能は、遅延素子１０１の数に左右されることが分かる。ＤＬＬは、各位相出力が互いに７２０／６４度または１１．２５度間隔をおいた、５０％デューティサイクルの２００ＭＨｚクロックの３２個の位相１０４を発生する。３２入力マルチプレクサ１０６が、３２個の位相のうちの１つを選択して、クロックバッファ１０８とＡＳＩＣ内の分配ツリー１１０を駆動する。分配されたクロック１１０は、ＤＬＬにフィードバックされ、その位相は、位相検出器１１２を用いて、１００ＭＨｚリファレンス入力クロック１１２と比較される。ＭＵＸ制御ブロック１１４が、位相検出器１１２の出力を用いて３２対１のマルチプレクサ１０６を制御して、入力リファレンスクロック１０２の立ち上がりエッジを、分配されたクロック１１０の１つおきの立ち上がりエッジと可能な限り厳密に一致させるようなセッティングを選択する。

入力リファレンスクロック周波数の２倍よりも大きな倍数の周波数を有する内部クロックを発生させるように、本発明を拡張可能であることに留意されたい。図４（ｃ）に示す４入力ＴＯＧに２つの入力をさらに追加し、その６つの入力を互いにＮ／６段だけ隔てたＤＬＬ遅延素子にそれぞれ接続することにより、デューティサイクル補正を用いたクロック三倍ＤＬＬが得られる。したがって、タップ入力は、０度、６０度、１２０度、１８０度、２４０度および３００度でオフセットされることになる。同様に、この方法は、８入力ＴＯＧセルと、互いにＮ／８段だけ隔てたＤＬＬ遅延素子への接続、すなわち、入力が互いに４５度間隔で隔てられたものを用いることにより、デューティサイクル補正を用いたクロック４倍ＤＬＬにさらに拡張してもよい。さらに多数のファンインを備えたＴＯＧセルを注意深く設計するならば、４よりも大きなファクタでのクロック逓倍も実現可能である。

周波数二倍ＤＬＬは、現在ＰＬＬを用いている多くのタイプの用途に用いられてよい。これらには、データ通信インタフェース回路、メモリシステムインタフェース回路、マイクロプロセッサオンチップクロック発生、およびコンピュータシステムチップセットクロック発生が挙げられる。

さらに、本発明の多くの可能な実施形態では、位相ロックループと比較すると、アナログ回路および混成信号回路に対する必要性が大幅に低下するので、実現のためにさらなる低電圧、短ゲート長の半導体プロセスを要する高集積化「システム・オン・ア・チップ」の用途に非常に適している。

上述した開示は、本発明を説明するものであって、本発明の範囲または趣旨を限定するものではない。上記開示を熟考することにより、さまざまな修正および変更が当業者には明らかであろう。

一般的な概念および特定の実施形態の上記開示を考慮に入れながら、本発明の保護範囲は、添付の特許請求の範囲により限定される。

Claims (10)

1. リファレンス入力クロック信号に応答して出力クロック信号を発生させる周波数逓倍回路であって、上記周波数逓倍回路は、
   遅延段タップ出力をそれぞれ有する直列接続された複数の遅延段を含む遅延ラインであって、上記リファレンス入力クロック信号を受けて遅延させる遅延ラインと、
   上記遅延段タップ出力のうちの４つにそれぞれ接続された入力をそれぞれ有し、上記リファレンス入力クロック信号の二倍の周波数を有する少なくとも１つの合成セル出力信号をそれぞれ発生する複数の合成回路セルとを備え、上記複数の合成回路セルからの複数の合成セル出力信号は、実質的に互いに等間隔の位相であって、上記リファレンス入力クロック信号の位相とは異なる位相を有し、
   上記周波数逓倍回路は、
   上記複数の合成回路セルに接続され、上記複数の合成セル出力信号のうちの１つを選択して上記出力クロック信号を発生するセレクタを備え、
   上記合成回路セルのそれぞれは、
   上記４つの遅延段タップ出力のうちの２つに接続され、第１及び第２のセット信号を発生する第１の一対のエッジ検出器と、
   上記４つの遅延段タップ出力のうちの残り２つに接続され、第１及び第２のリセット信号を発生する第２の一対のエッジ検出器と、
   上記第１及び第２のセット信号を合成して共通セット信号を発生する第１のゲートと、
   上記第１及び第２のリセット信号を合成して共通リセット信号を発生する第２のゲートと、
   上記共通セット信号及び上記共通リセット信号を受けて上記合成セル出力信号を発生するフリップフロップ回路とを備えた周波数逓倍回路。
2. 上記遅延ラインは、上記リファレンス入力クロック信号の一周期に一致した遅延ロックループ（ＤＬＬ）内における遅延ラインである請求項１記載の周波数逓倍回路。
3. 上記直列接続された複数の遅延段は、４の倍数である段数を有する請求項１記載の周波数逓倍回路。
4. 上記合成回路セルのそれぞれに接続された４つの遅延段タップ出力は、位相について互いに９０度だけ隔てられている請求項１記載の周波数逓倍回路。
5. 上記リファレンス入力クロック信号と上記出力クロック信号との間の位相差が最小化されるような最適な合成セル出力信号を選択するように上記セレクタを制御する位相検出器をさらに備えた請求項１記載の周波数逓倍回路。
6. 上記遅延ラインは、上記リファレンス入力クロック信号の位相の一周期内でＮ個の遅延段タップ出力を発生する、直列接続されたＮ個の遅延段を含み、
   上記Ｎ個の遅延段タップ出力は、Ｎ／４個の合成回路セルに接続され、
   上記Ｎ／４個の合成回路セルは、上記出力クロック信号のＮ／２個の等間隔の位相を与える請求項１記載の周波数逓倍回路。
7. 上記合成回路セルのそれぞれは真値出力と補数値出力とを有する請求項１記載の周波数逓倍回路。
8. 上記周波数逓倍回路は、電子サブシステムにおいて使用するための出力クロック信号を発生し、上記リファレンス入力クロック信号は上記電子サブシステムの外部で発生される請求項１記載の周波数逓倍回路。
9. リファレンス入力クロック信号に応答して出力クロック信号を発生させる周波数逓倍回路であって、上記周波数逓倍回路は、
   遅延段タップ出力をそれぞれ有する直列接続された複数の遅延段を含む遅延ラインであって、上記リファレンス入力クロック信号を受けて遅延させる遅延ラインと、
   上記遅延段タップ出力のうちの４つにそれぞれ接続された入力をそれぞれ有し、上記リファレンス入力クロック信号の二倍の周波数を有する少なくとも１つの合成セル出力信号をそれぞれ発生する複数の合成回路セルとを備え、上記複数の合成回路セルからの複数の合成セル出力信号は、位相について互いに隔てられ、上記リファレンス入力クロック信号の位相とは異なる位相を有し、
   上記周波数逓倍回路は、
   上記複数の合成回路セルに接続され、上記複数の合成セル出力信号のうちの１つを選択して上記出力クロック信号を発生するセレクタを備え、
   上記周波数逓倍回路は遅延ロックループであり、
   上記直列接続された複数の遅延段は、４の倍数である段数を有し、
   上記合成回路セルのそれぞれに接続された４つの遅延段タップ出力は、位相について互いに９０度だけ隔てられ、
   上記合成回路セルのそれぞれは、
   上記４つの遅延段タップ出力のうちの２つに接続され、第１及び第２のセット信号を発生する第１の一対のエッジ検出器と、
   上記４つの遅延段タップ出力のうちの残り２つに接続され、第１及び第２のリセット信号を発生する第２の一対のエッジ検出器と、
   上記第１及び第２のセット信号を合成して共通セット信号を発生する第１のＯＲゲートと、
   上記第１及び第２のリセット信号を合成して共通リセット信号を発生する第２のＯＲゲートと、
   上記共通セット信号及び上記共通リセット信号を受けて上記合成セル出力信号を発生するフリップフロップ回路とを備えた周波数逓倍回路。
10. 上記リファレンス入力クロック信号及び上記出力クロック信号を受けて、上記リファレンス入力クロック信号及び上記出力クロック信号を互いに同期させるように上記セレクタを制御する位相検出器をさらに備えた請求項９記載の周波数逓倍回路。

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