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Die
vorliegende Erfindung bezieht sich auf eine Takterzeugungsschaltung.
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Die
vorliegende Erfindung bezieht sich weiterhin auf eine integrierte
Schaltung zur Wiedergabe eines Audiosignals mit einer derartigen
Takterzeugungsschaltung.
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In
vielen elektronischen Schaltungen, insbesondere denjenigen, die
digitale Elektronik benutzen und in Computern, ist es notwendig,
Taktsignale zu erzeugen mit einer Anzahl verschiedener Frequenzen.
Insbesondere tritt dieses Element in den Vordergrund in optischen
Aufzeichnungssystemen, wobei verschiedene Schritte in dem Prozess
der Umwandlung eines Eingangssignals in ein Schreibsignal zueinander
synchronisiert sein sollen. Der genannte Prozess umfasst im Allgemeinen
die Schritte der Codierung des Eingangssignals mit einem Fehlerkorrekturcode,
wie einem kreuzverschachtelten Reed-Solomon-Code. Kanalcodierung
des auf diese Weise erhaltenen Signals mit einem Kanalcode, beispielsweise
EFM-Modulation. Erzeugung eines Schreibsignals, was dazu führt, dass
das genannte kanalcodierte Signal möglichst genau auf dem Aufzeichnungsträger geschrieben
wird. Dazu wird ein Schreibstrategiegenerator verwendet, der im
Allgemeinen ein Taktsignal erfordert, das eine Frequenz hat, die
wesentlich höher
ist als die Frequenz, die zum Takten des Kanalcodierers erforderlich
ist. Ein derartiger Schreibstrategiegenerator ist beispielsweise
in der nicht vorher veröffentlichten
Patentanmeldung PHN 17747 beschrieben worden. Oft wird eine externe
phasenverriegelte Schleife verwendet zum Erzeugen der Taktfrequenz
für den
Schreibstrategiegenerator. Es hat sich herausgestellt, dass es notwendig
ist, für
die genannte PLL ein Taktsignal zu erzeugen, das dieselbe Frequenz
und Phase hat wie das Bezugstaktsignal, das aber ein Tastverhältnis von
50% hat, unabhängig
von dem Tastverhältnis
des Bezugstaktsignals.
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Es
ist nun u.a. eine Aufgabe der vorliegenden Erfindung eine Taktsignalerzeugungsschaltung zu
schaffen, die ein Ausgangstaktsignal mit derselben Frequenz und
Phase erzeugt wie das Bezugstaktsignal, das aber ein Tastverhältnis von
50% hat, unabhängig
von dem Tastverhältnis
des Bezugstaktsignals.
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Dazu
umfasst die Taktsignalerzeugungsschaltung die nachfolgenden Elemente:
– einen
Eingang zum Empfangen eines Eingangstaktsignals,
– einen
Frequenzteiler zum Erzeugen eines ersten intermediären Taktsignals
aus dem Ein gangstaktsignal,
– eine erste logische Einheit
zum Kombinieren des Eingangstaktsignals und des intermediären Taktsignals,
– eine getaktete
bistabile Einheit mit einem Takteingang, der mit einem Ausgang der
ersten logischen Einheit gekoppelt ist, und mit einem Dateneingang und
einem Datenausgang,
– eine
zweite logische Einheit mit einem Selektionseingang zum Empfangen
eines Synchronisationssignals von dem Synchronisationsmodul, wobei das
Synchronisationssignal eine Selektion zwischen einer Rückkopplungsmode
und einer Rückstellmode steuert,
wobei in der Rückkopplungsmode
die zweite logische Einheit den Dateneingang mit dem Datenausgang
logisch invertiert koppelt, und wobei in der Rückstellmode die zweite logische
Einheit dem Dateneingang einen Rückstellwert
liefert,
– einen
Ausgang, der mit dem Datenausgang gekoppelt ist zum Liefern des
Ausgangstaktsignals.
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In
der Rückkopplungsmode
wird der Eingang der getakteten bistabilen Einheit auf eine logisch
invertierte Weise mit dem Datenausgang gekoppelt. Folglich erzeugt
die getaktete bistabile Einheit, wie eine Flip-Flop-Schaltung, ein
Ausgangssignal mit der halben Frequenz des intermediären Taktsignals,
aber mit einem Tastverhältnis
von 50%. In der Rückstellmode
aber empfängt
die getaktete bistabile Einheit einen Rückstellwert über die
zweite logische Einheit, wodurch es ermöglicht wird, dass die Taktsignalerzeugungsschaltung
das Ausgangstaktsignal mit einem Bezugstaktsignal synchronisiert.
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In
US5365119 wird eine Taktsignalerzeugungsschaltung beschrieben, die
ein Ausgangstaktsignal liefert mit einem Tastverhältnis von
50%, das mit einem Eingangstaktsignal in Synchronisation ist. Das
Ausgangstaktsignal wird dadurch erhalten, dass das Eigangstaktsignal
durch eine ungerade Zahl geteilt wird, und zwar zum Erzeugen eines
intermediären
Taktsignals, das in einer logischen Schaltung mit dem Eigangstaktsignal
kombiniert wird.
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EP 551 969 A2 beschreibt
eine Takterzeugungsschaltung, wobei ein Mastertaktsignal durch einen
ungeraden Integralwert in einer Synchronzustandsmaschine geteilt
wird. Daraufhin wird ein Ausgangstaktsignal mit einem 50% Tastverhältnis erzeugt,
und zwar durch eine Kombination eines Ausgangssignals der Synchronzustandsmaschine
mit dem Mastertaktsignal, Dabei werden aber keine Mittel zum Synchronisieren
der Anstiegs flanke des Ausgangstaktsignal zu der Anstiegsflanke
des Eingangstaktsignals mit derselben Frequenz wie das Ausgangstaktsignal.
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EP 440 357 A2 beschreibt
eine Taktsignalerzeugungsschaltung, die eine Anzahl Taktsignale
aus einem Eingangstaktsignal erzeugt, die je eine andere Phasenbeziehung
zu dem Eingangstaktsignal haben. Eines der vielen Taktsignal, das
der Phase des Eingangstaktsignals am nächsten kommt, wird selektiert.
Obschon das Ausgangstaktsignal nahezu dieselbe Frequenz und Phase
hat wie das Eingangstaktsignal, wird darin nicht erwähnt, dass
das Ausgangstaktsignal ein 50% Tastverhältnis hat, unabhängig von
dem Tastverhältnis
des Eingangstaktsignals.
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US 5 999 026 beschreibt
eine Synchronisationsanordnung, die ein binäres Signal zu einem Taktsignal
mit einer relativ hohen Frequenz neu synchronisiert. Die Anordnung
umfasst ein Neusynchronisationsmodul, in dem der Ausgang mit dem
Eingang gekoppelt wird, der das binäre Signal von einer ersten
und einer zweiten Flip-Flop-Schaltung
empfängt, von
denen die erste bei der abfallenden Flanke und die andere bei der
ansteigenden Flanke des Taktsignals getaktet wird. Die erste Flip-Flop-Schaltung kann über einen
Multiplexer umgangen werden. Diese Anordnung macht es nicht möglich, ein
Ausgangstaktsignal mit derselben Frequenz und derselben Phase wie
die das Bezugstaktsignals aber mit einem Tastverhältnis von
50% unabhängig
von dem Tastverhältnis
des genannten Bezugstaktsignals zu erzeugen.
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In
einer Ausführungsform
weist die Taktsignalerzeugungsschaltung das Kennzeichen auf, dass das
Synchronisationsmodul eine dritte logische Einheit, eine erste weitere
getaktete bistabile Einheit mit einem Dateneingang, der mit einem
Ausgang der dritten logischen Einheit gekoppelt ist, eine zweite weitere
getaktete bistabile Einheit mit einem Dateneingang, der mit einem
Datenausgang der ersten weiteren getakteten bistabilen Einheit gekoppelt
ist und eine dritte weitere getaktete bistabile Einheit mit einem
Dateneingang, der mit einem Datenausgang der zweiten weiteren getakteten
bistabilen Einheit gekoppelt ist, wobei die dritte logische Einheit
einen ersten Eingang aufweist zum Empfangen eines Signals, das den
Start einer Synchronisationsprozedur startet, mit einem zweiten
Eingang, der mit dem Datenausgang der ersten weiteren getakteten
bistabilen Einheit gekoppelt ist und mit einem dritten Eingang, der
mit der zweiten weiteren getakteten bistabilen Einheit gekoppelt
ist zum Beenden der Synchronisationsprozedur, wobei der Eingang zum
Empfangen des Bezugstaktsignals mit einem Takteingang der zweiten
weiteren getakteten bistabilen Einheit gekoppelt ist.
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Eine
Ausführungsform
der Taktsignalerzeugungsschaltung nach der vorliegenden Erfindung weist
das Kennzeichen auf, dass die erste logische Einheit eine weitere
negative getriggerte bistabile Einheit und ein logisches Gatter
aufweist, wobei das Eingangstaktsignal als Taktsignal für die weitere
negativ getriggerte bistabile Einheit wirksam ist und wobei das
logische Gatter das intermediäre
Taktsignal über
die weitere negativ getriggerte bistabile Einheit als ein erstes
Eingangssignal und das Eingangstaktsignal als ein zweites Eingangssignal
empfängt.
Die Kombination der negativ getriggerten bistabilen Einheit und
des logischen Gatters gewährleistet,
dass ein Ausgangssignal erzeugt wird, das unabhängig ist von geringfügigen Verzögerungen
in dem intermediären
Taktsignal. Das intermediäre
Taktsignal braucht dazu nicht symmetrisch zu sein.
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Ausführungsbeispiele
der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben.
Es zeigen:
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1 ein
Blockschaltbild einer Anordnung zum Lesen und/oder Schreiben von
Information aus/auf einem Informationsträger,
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2 einen
Taktsignalgenerator in der Anordnung nach 1,
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3 einen
ersten detaillierten Teil des Taktsignalgenerators nach 2,
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4 einen
zweiten detaillierten Teil des Taktsignalgenerators nach 2,
während
der erste Teil mehr allgemein dargstellt ist,
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5 eine
detaillierte Darstellung eines ersten Moduls des zweiten Teils,
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6 eine
alternative Ausführungsform
des genannten Moduls,
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7 eine
detaillierte Darstellung eines zweiten Moduls des zweiten Teils,
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8 eine
detaillierte Darstellung eines dritten Moduls des zweiten Teils,
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9 eine
erste Ausführungsform
eines Teils des dritten Moduls,
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10 eine
zweite Ausführungsform
eines Teils des dritten Moduls,
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11 verschiedene
Signale, die in dem Taktsignalgenerator auftreten.
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1 zeigt
ein Blockschaltbild einer Anordnung zum Lesen und/oder Schreiben
von Information von/auf einem Informationsträger 1. Die Anordnung umfasst
einen Lese/Schreibkopf 2 zum Wiedergeben eines Lesesignals
Sread, das als physikalisch detektierbares Muster in Spuren auf
dem Informationsträger 1 dargstellt
ist und/oder zur Speicherung eines Schreibsignals Swrite in Form
eines physikalisch detektierbaren Musters in Spuren auf dem Informationsträger. In
der dargestellten Ausführungsform
ist der Informationsträger
scheibenförmig
und die Information wird in Form optisch detektierbarer Muster auf dem
Informationsträger
gespeichert. Das optische Muster wird beispielsweise in einem Phasenänderungsmedium,
wie FeSbTe oder AgInSbTe gespeichert. Die Anordnung nach der vorliegenden
Erfindung umfasst weiterhin Bewegungsmittel um eine relative Bewegung
zwischen dem Informationsträger 1 und
dem Lese/Schreibkopf 2 zu verursachen. Die Bewegungsmittel
umfassen einen Spindelmotor 3 um den Informationsträger in Drehung
zu versetzen und radiale Bewegungsmittel 4 zur radialen
Verlagerung des Lesekopfes. Die radialen Bewegungsmittel können beispielsweise
einen Schieber oder einen Schwenkarm aufweisen zur radialen Verlagerung des
Lesekopfes. Außerdem
kann der Lesekopf 2 Feinverlagerungsmittel aufweisen, wie
ein Stellglied zur Verlagerung einer Linse oder eines Spiegels in
einem optischen System, das einen Teil des Lese/Schreibkopfes bildet.
Der Lese/Schreibkopf 2 umfasst optische Detektoren, die
Detektionssignale Sdet erzeugen. Ein Signalprozessor 5 erzeugt
aus diesen Signalen ein Wobbelsignal Swobble und Servosignale Sservo.
Das Wobbelsignal Swobble wird über
einen Analog-Digital-Wandler 6 zu einem Wobbelprozessor 7 geliefert.
Die Servosignale Sservo werden einer Servoeinheit 8 geliefert,
die ein erstes Servomodul 8.1 aufweist zur Steuerung der
Laserleistung, ein zweites Servomodul 8.2 zur Steuerung der
radialen Lage, die durch den Lese/Schreibkopf abgetastet wird, und
ein drittes Servomodul 8.3 zur axialen Steuerung, d.h.
um den Abtastlichtpunkt 9, mit dem der Lese-Schreibkopf 2 den
Informationsträger 1 abtastet,
fokussiert zu halten. Um die radiale Lage zu steuern, die von dem
Lese/Schreibkopf 4 abgetastet wird, liefert das zweite Servomodul 8.2 Servosteuersignale
SCrad zu den Radialbewegungsmitteln. Das zweite Servomodul 8.2 kann
die radiale Lage auf Basis der Servosignale Sservo, die von den Detektionssignalen
Sdet hergeleitet werden, schätzen.
Die radiale Lage kann sonst oder außerdem aus Messsignalen geschätzt werden,
die durch Messung einer Position eines Motors, der die radiale Lage
des Lese-Schreibkopfes 2 steuert, erhalten werden. Derartige
Messsignale werden beispielsweise mit Hall-Elementen erhalten. Das
dritte Servomodul steuert die axiale Lage mit Hilfe axialer Steuersignale SCax.
Eine Anordnung nach der vorliegenden Erfindung kann eine Lesemode,
eine Schreibmode oder die beiden Moden haben. In einer Lesemode
liefert der Signalprozessor 5 über einen Analog-Digital-Wandler
11 einem Bitdetektor und Demodulator 12 ein Lesesignal
Sread. Das demodulierte Signal wird einer Fehlerkorrektureinheit 13 zugeführt, die
ihrerseits das fehlerkorrigierte Signal Sout zu einem Ausgangsbus 15,
d.h. einem seriellen Bus oder einem IEC958-Bus liefert. Der Bitdetektor
und Demodulator 12 liefert ebenfalls ein Steuersignal zu
einem Motorcontroller 14 zur Steuerung der Geschwindigkeit,
mit der die Information aus dem Informationsträger 1 ausgelesen wird.
In einer Schreibmode der Anordnung wird von dem Bus 15 ein
Eingangssignal Sin empfangen. Das Eingangssignal Sin wird danach
mit einem Fehlerkorrekturcode, beispielsweise von einem CIRC-Codierer 16 codiert
und von dem Kanalcodierer 10 kanalcodiert und einem Strategiegenerator 18 zugeführt zum
Erzeugen eines Schreibsignals Swrite. Der Schreibstrategiegenerator 18 wird
von dem, von dem ersten Servomodul 8.1 gelieferten Servosteuersignal
Plaser gesteuert. Die dargestellte Anordnung umfasst ebenfalls den
CDtext Decoder/Codierer 19 und den Codiercontroller 20,
mit deren Hilfe CDtext in den Subcode des Signals eingeschlossen
werden kann, das auf dem Informationsträger 1 geschrieben
wird. Der Wobbelprozessor 7 liefert ein Taktsignal zu einem
Kanalcodierer 10, so dass die Information mit einer Geschwindigkeit
auf dem Informationsträger 1 geschrieben
wird, die der linearen Geschwindigkeit des Informationsträgers 1 entspricht.
Die in 1 dargestellte Anordnung umfasst weiterhin einen
Mikroprozessor 21, der eine Steuerung hohen Pegels der
Servoeinheit 8 ermöglicht.
Der Mikroprozessor 21 kann beispielsweise Aufstartprozeduren
zur radialen und axialen Steuerung steuern und Kalibierprozeduren
zur Steuerung der Laserleistung. Die in 1 dargestellte
Anordnung umfasst einen Taktgenerator 30, der von einer analogen
Einheit 25 ein Eingangssignal CLin empfängt. Der Taktsignalgenerator
liefert ein ersten Taktsignal Clout1 für den Kanalcodierer 10.
Dieses Taktsignal Ckout1 braucht nicht unbedingt ein Tastverhältnis von
50% zu haben. Der Taktgenerator 30 liefert ebenfalls ein
Taktsignal Clout1 für
eine externe PLL, die eine Taktfrequenz CLwr für den Schreibstrategiegenerator 18 erzeugt.
Wie in 1 dargestellt, umfasst die phasenverriegelte Schleife
einen invertierenden Puffer 26.1 zum Empfangen des Eingangstaktsignals
Clout1, einen Phasendetektor 26.2, ein Tiefpassfilter 26.3,
einen steuerbaren Oszillator 26.4 und eine Abzähleinheit 26.5,
die als Teiler funktioniert. Einerseits wird die Abzähleinheit 26.5 durch das
Steuersignal Rcoun zurückgesetzt,
das von dem Kanalcodierer 10 erzeugt wird, und das mit
den positiven Flanken des Signals CLout1 ausgerichtet wird. Anderseits
bringt der invertierende Puffer 26.1 der PLL 26 mit
sich, dass die PLL auf den negativen Flanken des Taktsignals CLout1
verriegelt wird. Dies bringt die Anforderung mit sich, dass die
Taktsignalfrequenz CLout1 ein 50% Tastverhältnis hat.
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Wie
in 2 dargestellt, empfängt der Taktsignalgenerator 30 ein
Eingangssignal CLin von einer analogen Einheit 25 mit einem
ersten und einem zweiten Taktsignaleingang 25a, 25b zum
Empfangen eines Quellentaktsignals CRIN von einem (nicht dargestellten)
Kristalloszillator, einen Selektionseingang 25c zum Empfangen
eines Selektionssignals CLse1. Der erste Taktsignaleingang 25a ist über einen
Frequenzmultiplizierer 26 mit einem ersten Dateneingang 26a eines
Multiplexers 27 gekoppelt. Der zweite Taktsignaleingang 25b ist
unmittelbar mit einem zweiten Dateneingang 27b des genannten
Multiplexers 27 gekoppelt. Der Selektionseingang 25c ist
mit einem Selektionseingang 27c dieses Multiplexers 27 gekoppelt.
Das Ausgangssignal CLin dieses Multiplexers 27 bildet das
Eingangstaktsignal für
den Taktsignalgenerator 30. Der Taktsignalgenerator 30 umfasst
ein erste Modul 31 bis einschließlich eines sechsten Moduls 36.
Die Module 31–36 umfassen programmierbare
Teiler und Multiplexer zum Selektieren der eigentlichen Frequenz
der Taktsignale. Das erste Modul 31 liefert u.a. die Taktsignale
CLout1 und CLout2. Die anderen Module 32–36 liefern
u.a. die Taktsignale CLn, ... CLn + 4.
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3 zeigt
einen Teil der ersten Moduls 31, welches das Taktsignal
CLout1 aus dem an dem Eingang 35 empfangenen Eingangstaktsignal
CLin erzeugt. Dieses Taktsignal CLout1 hat eine Frequenz, die niedriger
ist als die Frequenz des Eingangstaktsignals CLin durch einen integralen
Teilungsfaktor D. Dazu ist ein programmierbarer Frequenzteiler 36 mit dem
Eingang 35 gekoppelt, und zwar zum Erzeugen eines intermediären Taktsignals
CLd. Der Teilungsfaktor des programmierbaren Frequenzteilers 36 kann
dadurch modifiziert werden, dass es in ein Steuerregister 37 eingeschrieben
wird. Das Eingangstaktsignal CLin wird durch einen Puffer 38 gepuffert
und als ein Taktsignal für
einen negativ getakteten Signalspeicher verwendet, über den
der programmierbare Teiler 36 mit einem ersten logischen
Gate 40 gekoppelt ist. In dem vorliegenden Fall ist dieses
logische Gatter 40 ein ODER-Gatter, das ein Testmodesignal "test" als weiteren Eingang
hat. Das Ausgangssignal des ODER-Gatters 40 wird einem
UND-Gatter 41 zugeführt.
Das Ausgangssignal des ODER-Gatters wird an dem Gatter 41 mit
dem CLin Signal "geUND". Auf diese Weise
wird ein Ausgangssignal CLout1 erhalten mit einer Frequenz, die
niedriger ist als die Frequenz des Eingangstaktsignals CLin und
zwar um einen integralen Teilungsfaktor und ein Tastverhältnis hat,
das wesentlich kleiner ist als 50%.
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4 zeigt
einen weiteren Teil des ersten Moduls 31, welches das Taktsignal
CLout2 erzeugt. Dieses Taktsignal CLout2 hat eine Frequenz, die niedriger
ist als die Frequenz des Eingangstaktsignals CLin, und zwar um denselben
integralen Teilungsfaktor D, der für das Taktsignal CLout1 angewandt
wird. Der weitere Teil des ersten Moduls umfasst einen weiteren
programmierbaren Teiler 46, der das Eingangstaktsignal
CLin von dem Eingang 45 empfängt und der ein intermediäres Taktsignal
CLa liefert, das eine Frequenz hat, die zweimal höher ist als
die Frequenz von CLout1. Das Eingangstaktsignal CLin und das intermediären Taktsignal
CLa werden in einer ersten logischen Einheit 47 kombiniert. Ein
Ausgang der ersten logischen Einheit 47 ist mit einem Takteingang
CL einer getakteten bistabilen Einheit, in diesem Fall einer Flip-Flop-Schaltung 48, gekoppelt.
Diese letztere hat einen Dateneingang D und einen Datenausgang Q.
Die Taktsignalerzeugungsschaltung umfasst weiterhin eine zweite
logische Einheit 49 mit einem Selektionseingang 49a zum
Empfangen eines Synchronisationssignals SorR, das die Selektion
zwischen einer Rückkopplungsmode
und einer Rückstellmode
steuert. In der Rückkopplungsmode
koppelt die zweite logische Einheit 49 auf logische Weise
den Dateneingang D umgekehrt mit dem Datenausgang Q. In der Rückstellmode
liefert die zweite logische Einheit 49 einen Rückstellwert
zu dem Dateneingang D. Der Datenausgang D der Flip-Flop-Schaltung 48 ist
mit einem Ausgang 50 gekoppelt, und zwar zum Liefern des
Ausgangstaktsignals CLout2. Es dürfte
dem Fachmann einleuchten, dass die erste logische Einheit 47 und die
zweite logische Einheit 49 verschiedenartig implementiert
werden kann. Das Synchronisationssignal SorR wird von einem Synchronisationsmodul 51 erzeugt.
Dieses letztere wird anhand der 8 detailliert
beschrieben.
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5 zeigt
eine Ausführungsform
der ersten logischen Einheit 47. Um Taktversatz zu vermeiden, wird
die erste logische Einheit 47 entsprechend dem Teil in 3 implementiert.
Wie aus 5 ersichtlich, umfasst die Einheit
einen negativ getriggerten Signalspeicher 52 mit einem
Dateneingang D zum Empfangen des intermediären Taktsignals CLa und einen
Ausgang Q, der mit einem ersten logischen Gatter 53 gekoppelt
ist, in diesem Fall einem ODER-Gatter, und zwar zum Kombinieren
des Ausgangssignals des Speichers 52 mit dem Testmodesignal.
Ein Ausgang des ersten logischen Gatters 53 ist mit einem
zweiten logischen Gatter 54 gekoppelt. Das zweite logische
Gatter, in diesem Fall ein UND-Gatter 54, kombiniert das
Ausgangssignal des ODER-Gatters mit dem CLin-Signal. Das Ausgangssignal des zweiten
logischen Gatters 54 hat eine gut definiert Phase, während das
Auftreten von Spikes vermieden wird.
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6 zeigt
eine Ausführungsform
der zweiten logischen Einheit 49. In der dargestellten
Ausführungsform
hat die zweite logische Einheit 49 einen Multiplexer 55 mit
einem ersten Dateneingang, der über
einen Inverter 56 mit dem Dateneingang 49b gekoppelt
ist, der seinerseits mit dem Ausgang der Flip-Flop-Schaltung 48 gekoppelt
ist. Der Multiplexer 55 hat einen weiteren Dateneingang,
der einen konstanten logischen Wert "0" empfängt. Der
Multiplexer 55 hat einen Selektionseingang, der zum Empfangen des
Signals SORR mit dem Selektionseingang 49a gekoppelt ist.
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7 zeigt
eine andere Ausführungsform der
zweiten logischen Einheit 49. In diesem Fall ist die zweite
logische Einheit als ein NOR-Gatter 57 implementiert, wobei
ein erster Eingang mit dem Eingang 49a gekoppelt ist zum
Empfangen des SorR Signals, wobei ein zweiter Eingang mit dem Eingang 49b gekoppelt
ist, und zwar zum Empfangen des Ausgangssignals der Flip-Flop-Schaltung 48 und
ein Ausgang mit dem Ausgang 49c gekoppelt ist, und zwar
zum Liefern eines Ausgangswertes zu der Flip-Flop-Schaltung.
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8 zeigt
detailliert das Synchronisationsmodul 51. Das dort dargestellte
Synchronisationsmodul 51 umfasst eine dritte logische Einheit 71,
eine erste weitere Flip-Flop-Schaltung 72,
von der ein Dateneingang 72a mit einem Ausgang 71e der
dritten logischen Einheit 71 gekoppelt ist. Von einer zweiten weiteren
Flip-Flop-Schaltung 73 ist ein Dateneingang 73a mit
einem Datenausgang 72c der ersten weiteren Flip-Flop-Schaltung 72 gekoppelt,
und von einer dritten weiteren Flip-Flop-Schaltung 74 ist
ein Dateneingang 74a mit einem Datenausgang 73c der
zweiten weiteren Flip-Flop-Schaltung 73 gekoppelt. Die dritte
logische Einheit 71 hat einen ersten Eingang 71a zum
Empfangen eines Signals START, das den Start einer Synchronisationsperiode
darstellt. Die dritte logische Einheit 71 hat ebenfalls
einen zweiten Eingang 71b, der mit dem Ausgang 72c der
ersten weiteren Flip-Flop-Schaltung 72 gekoppelt ist und
hat einen dritten Eingang 71c, der mit dem Ausgang 73c der
zweiten weiteren Flip-Flop-Schaltung 73 gekoppelt ist,
und zwar zum Beenden der Synchronisationsprozedur. Die dritte logische
Einheit 71 hat weiterhin einen Rückstelleingang 71d um
das Synchronisationsmodul 51 in einen vorbestimmten Zustand
zu bringen, wenn ein Signal REST empfangen wird. Die erste weitere
Flip-Flop-Schaltung 72 wird durch das CLin Signal über das
UND-Gatter 75 getaktet. Auf diese Weise wird das Taktsignal
CLin um denselben Betrag verzögert,
wie dies in der ersten logischen Einheit 3 der Fall ist,
dargestellt in 5. Die zweite weitere Flip-Flop-Schaltung 73 wird
von einem Taktsignal CL2 getaktet. Wie aus einem Vergleich der 3 und 8 ersichtlich,
wird dieses Taktsignal auf dieselbe Art und Weise erzeugt wie CLout1.
Das heißt:
das Taktsignal CL2 wird von dem CLin Signal über einen ersten Puffer 82,
einen Teiler 80, einen negativ getriggerten Speicher 78 und
ein UND-Gatter 76 hergeleitet. Der Teiler 80 erzeugt
ein Taktsignal CLd1, das eine Frequenz entsprechend der halben Frequenz
des intermediären
Taktsignals CLa hat, das von dem Teiler 2 in 4 erzeugt
wird. Die dritte weitere Flip-Flop-Schaltung 74 wird
durch ein Taktsignal CL3 getaktet. Dieses Taktsignal wird von dem CLin
Signal über
den ersten Puffer 82, einen Teiler 81, einen negativ
getriggerten Speicher 79 und ein UND-Gatter 77 hergeleitet.
Der Teiler 81 erzeugt ein Taktsignal CLd2, das eine Frequenz
hat, die der Frequenz des intermediären Taktsignals CLa entspricht, das
von dem Teiler 2 in 4 erzeugt
wird.
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9 zeigt
eine erste Ausführungsform
der dritten logischen Einheit 71. In der genannten Ausführungsform
umfasst die dritte logische Einheit 71 einen ersten und
einen zweiten Multiplexer 710, 711 und ein ODER-Gatter 712.
Der erste Multiplexer 711 hat einen Selektionseingang,
der den ersten Eingang 71a der dritten logischen Einheit 71 bildet.
Je nach dem an dem genannten Eingang 71a empfangenen Signal
selektiert der Multiplexer 710 entweder das Eingangssignal
an 71b oder einen konstanten logischen Wert "1" als Eingang. Der Ausgang des ersten Multiplexers 710 ist
mit einem ersten Eingang des zweiten Multiplexers 711 gekoppelt.
Ein zweiter Eingang dieses Multiplexers empfängt einen konstanten logischen
Wert "0". Der Selektionseingang
wird durch das Ausgangssignal eines ODER-Gatters 712 gesteuert.
Die Eingänge
des ODER-Gatters sind 71c und 71d. Folglich wird in dem Fall, dass
an dem Eingang 71d ein Rückstellsignal auftritt, der
dass der Ausgang der zweiten weiteren Flip-Flop-Schaltung 73 einen
hohen logischen Wert hat, selektiert der Multiplexer 711 der
Wert "0", der an dem zweiten
Eingang angeboten wird.
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10 zeigt
eine alternative Ausführungsform
der dritten logischen Einheit 71. Sie umfasst ein ODER-Gatter 713,
ein NOR-Gatter 714 und ein UND-Gatter 715. Während des
aktiven Zustandes des Signals RESET, oder eines Hoch-Ausgangszustandes
der zweiten weiteren Flip-Flop-Schaltung 73 ist das Ausgangssignal
des NOR-Gatters 714, und dadurch, das Ausgangssignal des
UND-Gatters 715 "0". Sonst ist der Ausgangswert
des UND-Gatters "1", wenn entweder der
Wert des Signals START an dem Eingang 71a "1" ist oder das Ausgangssignal der ersten
Flip-Flop-Schaltung 72 "1" ist.
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11 zeigt
eine Zeittafel, in der die Erzeugung des Synchronisationssignals
erklärt
wird.
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In 11a ist das Taktsignal CLin dargestellt.
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11b zeigt das Signal CLd1 mit einer Frequenz,
die 1/8 der Frequenz von CLin ist. Das Signal CLd1 wird von dem
Speicher 78 gespeichert, und zwar bei negativen Übergängen con
CL0, was eine gepufferte Version von CLin ist. Daraufhin wird das Signal
mit dem CLin Signal "geUND", und zwar zum Bilden
des Signals CL2.
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11c zeigt das Signal CLd2, das eine Frequenz
hat, der zweimal höher
ist als die des Signals CLd1. CLd2 hat dadurch eine Frequenz, die
ein Viertel der Frequenz von CLin ist zum Bilden des Signals CL3.
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11d zeigt das Signal CL1, welches das Ausgangssignal
des UND-Gatters 75 ist,
das gegenüber
CLin einigermaßen
verzögert
ist.
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11e zeigt das Ausgangssignal CL2 des UND-Gatters 76.
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11f zeigt das Ausgangssignal CL3 des UND-Gatters 77,
der mit dem Speicher 79 gekoppelt ist, der das Signal CLd2
empfängt.
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11g zeigt das Ausgangssignal Q1 der ersten Flip-Flop-Schaltung 72.
In der dargestellten Ausführungsform
wird ein Wert "1" dieses Ausgangssignals
erzeugt, wenn das Signal START aktiv ist. Dies ist beispielsweise
der Fall, wenn das Teilungsverhältnis
eines programmierbaren Teilers durch Einschreiben in ein Register
geändert
wird. Dies führt dazu,
dass der Ausgang des ersten Multiplexers 710 und dadurch
der Ausgang des zweiten Multiplexers 711 den Wert "1" annimmt. Nach dem ersten positiven Übergang
des Signals CL1 nimmt der Ausgang Q1 der ersten Flip-Flop-Schaltung 72 auch
den Wert "1" an.
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In 11h zeigt die gestrichelte Linie h1, dass
bei einem positiven Übergang
des Taktsignals CL2 der Wert von Q1 in der zweiten Flip-Flop-Schaltung 73 derart
getaktet wird, dass der Ausgang Q2 auch den Wert 1 annimmt. Dies
führt dazu,
dass der zweite Dateneingang des zweiten Multiplexers 711 selektiert
wird, so dass der Dateneingang 72a der ersten Flip-Flop-Schaltung 72 eine "0" empfängt. Dieser Wert wird in die
erste Flip-Flop-Schaltung 72 bei dem nächsten Übergang von CL1 eingetaktet
(siehe gestrichelte Linie g1). Der Ausgang dieser Flip-Flop-Schaltung 72 wird
dann wieder "0". Dieser Wert wird
in die zweite Flip-Flop-Schaltung 73 bei dem nächsten Übergang
von CL2 eingetaktet, wie dies durch die gestrichelte Kurve h2 dargestellt
ist, so dass der Ausgang Q2 wieder den Wert "0" annimmt. Die
dritte Flip-Flop-Schaltung 74 taktet den Wert Q2 bei den
positiven Übergängen des
Taktsignals CL3 ein (siehe beispielsweise die gestrichelten Linien
i1, i2, i3).
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11i zeigt den Ausgangswert Q der Flip-Flop-Schaltung 74.
Während
des Zeitintervalls, in dem das Signal Q3 den Wert "1" hat, wird die Rückstellmode des Multiplexers 51 selektiert.
Der Multiplexer 51 koppelt danach den Dateneingang D der Flip-Flop-Schaltung 4 mit
einer Rückstellwertquelle, die
einen konstanten Ausgangswert "0" liefert.
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11j zeigt, dass das Taktsignal CLout2 ursprünglich nicht
mit dem Taktsignal CLout1 aus 11k synchronisiert
ist. Weil aber der Dateneingang D der Flip-Flop-Schaltung 48 mit der Rückstellwertquelle
gekoppelt ist, wird der Wert des Taktsignals CLout2 auf einem Wert
0 gehalten, bis der erste positive Übergang des Signals CL3 nach
dem das Ausgangssignal Q der dritten Flip-Flop-Schaltung 74 nach "0" zurückkehrt.
Dieser Übergang
erfolgt bei einem positiven Übergang
des Taktsignals CL3 zwischen zwei positiven Übergängen des Taktsignals CL2. Dies
führt dazu,
dass der erste positive Übergang
des CLout2 Signals mit dem ersten positiven Übergang des CL2 Signals zusammenfällt. Folglich hat
das Taktsignal CLout2 mit einem Tastverhältnis von 50% nicht nur dieselbe
Frequenz wie das Signal CLout1, sondern auch dieselbe Phase.