DE2618031C2

DE2618031C2 - Auswerteschaltung für Binärdaten

Info

Publication number: DE2618031C2
Application number: DE2618031A
Authority: DE
Inventors: Lakshminarisimhan Audubon Pa. Viswanathan
Original assignee: Control Data Corp
Current assignee: Control Data Corp
Priority date: 1975-04-28
Filing date: 1976-04-24
Publication date: 1982-07-22
Also published as: JPS51131612A; GB1497840A; CA1063719A; FR2310037A1; FR2310037B1; US4085288A; CH612780A5; JPS6238791B2; DE2618031A1

Description

Die Erfindung betrifft eine Auswerteschaltung für Binärdaten, mit einem Eingangskreis und mit einer Phasenverriegelungsschieife zur Wiedergewinnung des für die Auswertung benötigten Taktes, wobei die Phasenverriegelungsschieife steuerbare Takterzeugungsmittel zur Erzeugung von Taktsignalen in den jeweiligen Bitzellen, an den Eingangskreis und die Takterzeugungsmittel angeschlossene Phasendetektormittel sowie an die Takterzeugungsmitte! und die Phasendetektormittel angeschlossene Taktsynchonisationsmittel aufweist.

Eine derartige Auswerteschaltung für Binärdaten ist aus der US-PS 38 05 180 bekannt und kann beispielsweise dazu verwendet werden, Binärdaten auszuwerten, die von einem Magnetband o. dgl. ausgelesen werden. Die bekannte Auswerteschaltung weist jedoch den Nachteil auf, daß bei der Decodierung der ausgelesenen Daten Fehler auftreten können, wenn Zeitverschiebungen zwischen den einzelnen Daten auftreten, und zwar auch dann, wenn die Eingangsfrequenz über ein Zeitintervall im wesentlichen konstant bleibt.

Aufgabe der Erfindung ist es daher, eine Auswerteschaltung für Binärdaten der eingangs genannten Art anzugeben, mit der eine fehlerfreie Decodierung der empfangenen Daten auch dann möglich ist, wenn zeitliche Verschiebungen zwischen den einzelnen empfangenen Daten auftreten

Die erfindungsgemäße Auswerteschaltung für Binärdaten löst diese Aufgabe durch die Verwendung einer Phasenfehlerabtasteinrichtung, die aus den von den Takterzeugungsmitteln gelieferten Taktsignalen und den von den Phasendetektormitteln gelieferten Phasendifferenzsignalen ein digitales Phasenfehlersignal erzeugt, dessen Vorderflanke mit dem Auftreten des jeweiligen Überganges des Datensignales innerhalb der entsprechenden BiCeIIe synchronisiert ist und das eine Impulsbreite aufweist, die für die Zeitdifferenz zwischen dem Auftreten des Datensignales und dem Taktsignal der Bitzellen repräsentativ ist.

Weiterbildende Merkmale der erfindungsgemäßen Auswerteschaltung für Binärdaten sind in den Unteransprüchen angegeben.

Bei der erfindungsgemäßen Auswerteschaltung werden Taktsignale einerseits und Phasendifferenzsignale andererseits in spezieller und vorteilhafter Weise verarbeitet, um eine fehlerfreie Decodierung zu erzielen. Dabei findet die erfindungsgemäße Auswerteschaltung auf sogenannte Übergangscodes Anwendung, d. h. auf solche Codes bei denen die Binärdaten von einer Art Übergangsmuster abhängig sind. Hierbei kann es sich z. B. um den sogenannten NRZI-Code handeln, der einen Code darstellt, bei dem in Abhängigkeit von der jeweiligen Konvention Übergänge des Datensignales in der Mitte oder am Rand der jeweiligen Bitzelle ein »1-Bit« repräsentieren, während ein »O-Bit« dann

vorliegt, wenn kein Übergang in einer Bitzelle auftritt.

Die erfindungsgemäße Auswerteschaltung ist jedoch nicht auf den NRZI-Code beschränkt, sondern kann auch bei anderen Übergangscods eingesetzt werden, z. B. beim Manchestercode, bei dem ein positiver Übergang in der Mitte jeder Bitzelle ein »1-Bit« repräsentiert, während ein negativer Übergang in der Mitte jeder Bitzelle für ein »O-Bit« steht, wobei ein Übergang an der Grenzlinie zwischen aufeinanderfolgenden BitzelleT mit gleichem Wert zur Vorbereitung auf den nächsten Übergang in der Mitte der Bitzelle dient. Ein weiterer möglicher Code ist der sogenannte MFM-Code, bei dem eilt Übergang in der Mitte jeder Bitzelle ein »1-Bit« repräsentiert, während Übergänge an der vorderen Grenze jeder Bitzelle ein »O-Bit« darstellen. Weitere mögliche Übergangscodes dieser Art, bei denen die erfindungsgemäße Auswerteschaltung zum Einsatz kommen kann, sind z. B. der 3PM-Code oder der Gruppencode GCR.

Die erfindungsgemäße Auswerteschaltung wird nachstehend anhand der Beschreibung eines Ausführungsbeäspieis und unter Bezugnahme auf die beiliegende Zeichnung näher erläutert. Die Zeichnung zei&\ in

F i g. 1 ein Blockschaltbild der erfindungsi?emäßen Auswerteschaltung;

F i g. 2A bis 21 Impulsdiagramme zur Erläuterung der Wirkungsweise der Auswerteschaltung nach F i g. 1 und 3;

F i g. 3 ein detaillierteres Blockschaltbild der Auswerteschaltung gemäß Fig. 1; und in .

F i g. 4A bis 4L Impulsdiagramme zur Erläuterung der Wirkungsweise der Auswerteschaltung gemäß Fig. 1 und 3.

Im folgenden soll zunächst auf Fig. 1 Bezug genommen werden, in der eine Auswerteschaltung zur Taktung und Decodierung von Binärdaten dargestellt und allgemein mit dem Bezugszeichen 10 bezeichnet ist.

Mit einem nicht dargestellten Lesekopf werden z. B. von einem Magnetband Daten ausgelesen, die beispielsweise in Form des NRZI-Code aufgezeichnet sind und bei denen ur..erschiedliche Verschiebungen hinsichtlich der auftretenden Impulsübergänge auftreten können. Wenn nachstehend von einem derartigen MRZI-Code die Rede ist, so handelt es sich dabei lediglich um eine mögliche Ausführungsform, ohne daß die Auswerteschaltung hierauf beschränkt ist. Die Signale der Binärdaten v/erden einem Impulsformer 12 zugeführt, der die Übergänge der empfangenen Impulse abtastet.

Eine übliche Impulswellcnform beim NRZI-Code, bei der keine Verschiebungen zwischen den einzelnen Bits vorhanden sind, ist in Fig. 2A dargestellt. Die angegebene NRZI-Wellenform enthält die nachstehende Binärinformation: 11110111001. Jede dieser Binärziffern ist in codierter Form in der jeweiligen Bitzelle enthalten, die der Binärziffer zugeordnet ist und eine typische Bitzellenperiode umfaßt. Die Eingangsdaten können dabei so codiert sein, daß nicht mehr als zwei »O-Bits« hintereinander auftreten. Der Impulsformer 12, der die Impulsübergänge abtastet, erzeugt einen Zug von schmalen Impulsen, der den jeweiligen Übergängen der Eingangs-Weüenform entspricht und der in Fig. 2 mit der Wellenform 28 bezeichnet ist. Alternativ dazu ist es auch möglich, daß die Eingangsdaten direkt von einem Übertragungskanal an den Übergänge abtastenden Impulsformer 12 angelegt werden.

Der Ausgang oes Impulsformers 12 ist an eine phasenstarre Schleife oder Phasenverriegelungsschleife 14 angeschlossen, die einen Phasenfehlerdetektor 16, ein Schleifenfilter 18, einen spannungsgesteuerien Oszillator 20, Frequenzteiler 22 und 24 sowie einen Phasenschieber 26 aufweist Die Phasenveniegelungsschleife 14 synchronisiert die ankommenden Eingangsdaten mit einem in der Schaltung erzeugten Taktsignal, dessen Frequenz sich in Abhängigkeit von Schwankungen der Frequenz der Eingangsdaten ändert. Der Phasenfehlerdetektor 16 erhält die Datenabtasiimpulse und erzeugt ein Ausgangssignal, das die Phasendifferenz der Eingangsdaten gegenüber dem erzeugten Taktsignal angibt. Die typische Breite einer Bitzelle beträgt üblicherweise 800 Nanosekunden, und wenn keine Bitverschiebung bei den empfangenen Eingangsdaten auftritt, wie es bei der Wellenform gemäß F i g. 2A der Fall ist, so entspricht das Ausgangssignal des Phasenfehlerdetektors 16 der Wellenform in F i g. 2C.

Wie sich im Zusammenhang mit Fig.3 und 4 entnehmen läßt, wird dann, wenn eine Bitverschiebung bei den Eingangsdaten vorliegt, die abgeleitete Phasendifferenz Jazu verwendet, eine Steuerspannung zu erzeugen, mit der ein spannungsgerr.uerter Oszillator 20 beaufschlag wird. Dieser Oszillator 20 ändert seinerseits kontinuierlich die Synchronisations-Taktfrequenz, um eine ständige Synchronisation zwischen den Eingangsdaten und dem erzeugten Taktsignal zu ermöglichen.

Diese analoge Phasenfehlerspannung, welche die Frequenz des Oszillators 20 steuert, wird aus dem digitalen Phasenfehler mittels eines Schleifenfilters 18 abgeleitet, dessen Bandbreite groß grnug ist, um ein »Erfassen« oder »Sperren« während der Zeit zu ermöglichen, während der die Steuerspannung ihren vollen Wert erreich'.. Dabei ist diese Zeit kurz genug, um ein Sperren während der Datenvorlaufsignale zu gewährleisten, die aus lauter »1-Bit« Signalen auf dem Magnetband vor den eigentlichen Datensignalen bestehen; andererseits ist diese Zeit jedoch lang genug, um zu vermeiden, daß Störungen oder andere fehlerhafte Datenübergänge gesperrt wurden Ganz allgemein sind die Eigenschaften des Schleiienfüters 18 so ausgelegt, daß es im wesentlichen unempfindlich gef ;nüber kurzzeitigen Frequenzänderungen der Daten ist, die durch zufällige Bitverschiebungen hervorgerufen werden, jedoch empfindlich ist gegenüber langzeitigen gleichmäßigen Änderungen der Bitposition, die durch solche Bedingungen hervorgerufen werden, wie z. B. eine Änderung der Bandgeschwindigkeit, wenn das Aufzeichnungsmedium ein Magnetband ist. Außerdem sollte die Datenaufnahmezeit des Schleifenfilters 18 klein über den gewünschten Aufnahmebereich sein.

Die Ausgangsfrequenz des Oszillators 20 ist mit f« bezeichnet und kann beispielsweise 5MHz bei einer Periode von 200 Nanosekunden betragen. Die Taktfrequenz in/4 wird durch die beiden Frequenzteiler 22 und 24 erzeugt, die jevsils ein Teilungsverhäl'.njs von 2 : 1 besitzen. Die Taktsignale mii der Taktfrequenz /Ό/4 sind in Fig. 2D dargestellt und werden an den Phasenschieber 26 angelegt, der die Phase des Taktsignals um 90^c verschiebt und ein ?aar von komplementären Taktsignalen ableite'., die in Fig. 2E bzw. 2F dargestell; sind. Diese komplementären Taktsignale, die dem T?ktsignal fo/4 (vgl. F i g. 2D) um 90° voreilen (vgl. F i g. 2F) bzw. nacheilen (vgl. Fig. 2E), werden dem Phasenfehlerdetektor 16 zugeführt, wobei sie einzeln über UND-Gatter mit dem Phasendiflerenzsignal zusammengeführt werden. Das Ausgangssignal des Phasenfehlerdetektors 16. von dem die analoge Steuerspannung abgeleitet wird.

läßt sich somit mit den Wellcnformen in F i g. 2G und 211 darstellen. Diese Wellenformen sind repräsentativ für die zeitliche Koinzidenz zwischen den komplementären voreilenden und nacheilenden Taktsignalen zu f,JA mit dem Phasenfehlersignalen. Wie im Zusammenhang mit F i g. 3 näher erläutert, wird das in Fig. 2H dargestellte Signal invertiert und in die in Fig. 21 dargestellte Form gebracht, bevor es mit dem Signal gemäß F i g. 2G summiert wird.

Die Mauptfunktion des Decodierers 28 besteht darin. die Eingangsdaten /u decodieren, die vom digitalen Phasenfehlersignal des l'hasenfchlerdetektors 16 gemäß F i g. 2C synchron mit dem Λ,/4-Taktsignal peiüäU I i g. 21) angeboten werden. Wenn eine Bitverseliiebung vorliegt, so wird die Impulsbreite des Ausgangssignals des Phascnfehlerdetektors 16 in Abhängigkeit von der Richtung der Bitverschieburig zunehmen oder abnehmen, solange der Absolutwert der BitverschiebiitiE einen Wert von 50°< der Breite einer liit/elle nicht tiberschreitet, wird ein Ausgangsimpuls vom Phasenfehlerdetektor abgegeben. Tritt jedoch eine Bitversehiebung um mehr als 50% der Breite einer Bit/eile auf. so wird kein Ausgangssignal abgegeben, und die entspre chendcn so verschobenen Übergänge würden in einer benachbarten Ilit/ellc und somit selbstverständlich fehlerbchaftet st'in. Durch Änderung der decodierten Impulsbreite des Ausgangssignals des Phasenfchlerdetektors 16. die dem Phasenfehler entsprechen, werden fehlerbehaftete Daten nicht decodiert, da ein um 50% verschobener Übergang dafür sorgt, daß der Fehlerimpuls verschwindet. Das phasenverschobene /r./-l-Taktsignal wird an einen Puffer 30 angelegt, um ein Takiausgangssignal für eine Datenverarbeitungseinrichtung zu erzeugen, bei der es sich z. B. um eine Zentraleinheit oder einen Rechner handeln kann.

Als Vorsichtsmaßnahme gegenüber einer Decodierung von Daten, die große Bitverschiebungen von mehr als 50% aufweisen, wird eine Fehlerkennzeichnung für übermäßige Bitverschiebungen von einem Bitverschiebungsdetektor 32 jedesmal dann erzeugt, wenn die absolute Phasenfehlerdifferenz zwischen dem /o/4-Taktsignal und den ankommenden NRCl-Eingangsdaten einen vorgegebenen Wert überschreitet, beispielsweise einen Wert von 37,5%.

Die Wirkungsweise der im Zusammenhang mit F i g. 1 beschriebenen Phasenverriegelungsschleife soll nachstehend unter Bezugnahme auf F i g. F i g. 3 und 4 näher erläutert werden, wobei diese phasenstarre Schleife in F i g. 3 mit 100 bezeichnet ist; in diesem Zusammenhang soll die Wirkung von Daten mit Bitverschiebungen auf die Wirkungsweise der Schaltung näher erläutert werden. Die NRZI-codierten Daten mit Bitverschiebungen, wie sie in Fig. 4A dargestellt sind, bewirken die Erzeugung eines Ausgangsimpulses durch den Impulsformer 12 bei jedem Datenübergang des im NRZI-Code vorliegenden Eingangssignals, wobei dieses Ausgangssignal des Impulsformers 12 in Fig.4B dargestellt ist. Die gestrichelten Linien geben die Zeiten an. wo die Datenimpulse und die entsprechenden Impulswellenformen aufgrund der Decodierung auftreten würden, wenn keine Bitverschiebung vorlage, während die ausgezogenen Linien die tatsächlichen Orte der auftretenden Impulse angeben, wenn Bitverschiebungen vorhanden sind.

Wie aus F i g. 3 ersichtlich, weisi der impulsformer 12 ein Antivalenzglied 102 auf. das die unverzögerten Datensignale im NRZI-Code am Eingang 104 angelegt werden, während dieselben Datensignale im NRZI-Code mit einer kurzen Verzögerung an den F.ingang 106 des Antivalenzgliedes 102 angelegt werden. Die Verzögerung wird durch einen Kondensator 108 hervorgerufen, der parallel zu einem Inverter 110 -j geschaltet ist. welcher die Datensignal im NRZI-Code nach ihrer Lingangsinvertierung im Inverter 112 wieder zurückinvertiert, um die richtige Polarität aufrechtzuerhalten, um die schmalen zu positiven Werten gehenden Impulse zu erzeugen, die in Fig. 4B dargestellt sind.

ίο wobei die Dauer oder Länge dieser Impulse der Verzögerung entspricht, die durch den Kondersator 108 hervorgerufen wird.

Die zu negativen Werten gehenden invertierten Impulse vom Inverter 122 werden verwendet, um das

ι ι Flipflop 114 des Phasenfehlerdetektors asynchron zu setzen, welches zusammen mit den UND-Gattern 116 und 118 sowie dem Inverter 120 den Phasenfehlerdetektor 16 bildet. Das Flipflop 114 ist ein D-Fhpflop. das mit einer positiven Flanke angesteuert wird und dessen

2ii Datencingang D mit einem Refcrcnzpotential. ι. B. mit Masse verbunden ist. Wenn die zu negativen Werten gehenden Datenimpulse am .Setzeingang S'des Flipflops 114 nach ihrer Invertierung durch den Inverter 122 auftreten und nicht verschobene Taktsignalc mit der

_>i Frequenz Λ/4 am Takteingang C auf der Leitung 124 beim Flipflop 114 auftreten, so wird der digitale Phasenun"erschied zwischen dem Taktsignal und dem Eingangssignal im NRZI-Code am Ausgang 126 des Flipflops 114 erzeugt, wobei die Wellenform dieses

ίο Ausgangssignals in F i g. 4C dargestellt ist. Dieses digitale Ausgangssignal am Ausgnng 126 wird an die UND-Gatter 116 und 118 angelegt; an die jeweils anderen Eingänge dieser beiden UND-Gatter werden phasenverschobene Taktsignale angelegt, und zwar an

!5 den zweiten Eingang des UND-Gatters 118 das um 90 phasenverschobene Taktsignal /Ό/4 gemäß der Wellenform in Fig. 2E und an den zweiten Eingang des UND-Gatters 116 das dem gegenüber invertierte Taktsignal gemäß Y i g. 2F.

Das Ausgangssignal des UND-Gatters 116. das mit der Wellenform in Fig. 4G dargestellt ist. hat im Idealfall die halbe Periode des /ή/4-Taktsignals. Dieser Zustand tritt bei Abwesenheit einer Bitversehiebung auf. In gleicher Weise ist das komplementäre Ausgangssignal des UND-Gatters 118 nach seiner Invertierung im Inverter 120 mit der Wellenform in Fig. 4i dargestellt. Die Ausgangssignale der beiden UND-Gatter 116 und 118. welche die gleiche Frequenz Λ/4 aufweisen, werden algebraisch mit Hilfe der Widerstände 128 und 130 addiert und daraus ein zusammengc ;tztes Signal abgeleitet, das zur Ableitung der Spannung für die Steuerung des spannungsgesteuerten Oszillators 20 verwendet wird. Eine voreiiende Bitverschiebung erzeugt eine positive Steuerspannung im Schleifenfilter 18, während eine nacheilende oder verzögerte Bitverschiebung eine negative Steuerspannung erzeugt. Eine positive Steuerspannung bewirkt, daß die Frequenz des Oszillators 20 zunimmt, während eine negative Steuerspannung zur Folge hat, daß die Ausgangsfrequenz des Oszillators 20 abnimmt, was wiederum zur Folge hat. daß eine Zunahme oder eine Abnahme der komplementären Taktfrequenz fo/4 auftritt, die an den UND-Gattern 116 und 118 anliegt. Da die Taktfrequenz so lange konstant bleibt bis sich die Zeiten der Bitzellen aufgrund von Verschiebungen der Dätenübergange ändern, ist einsichtig, daß die erzeugten Taktsignale synchron mit den Eingangsdaten sind.

Die Widerstände 128 und 130 sind über Sperrdioden

132 und 134 an einen Summalionspunkt 136 angeschlossen, der mit einem Operationsverstärker 138 verbunden ist. welcher einen Teil des Schleifenfilters 18 bildet. Das .Schleifenfilter 18 v.eist eine Kompensationsschaltung, bestehend aus den Widerständen 140, 142, 144, 146 und 148 sowie den Kondensatoren 150 und 152 auf, um zu gewährleisten, daß die analoge Alisgangsspannung, die am Ein^.ng 156 des spannungsgesteuerten Oszillators 20 anlieg;, unempfindlich gegenüber Phasenfehlern aufgrund von zufälligen Bitverschiebungen ist, die aber empfindlich gegenüber Veränderungen von Ruzellenpenoden sind, die auf sich regelmäßig wiederholenden Uitverschiebungen beruhen. Derartige Veränderungen vor) Bit/ellcnperiodcn können beispielsweise durch momentane Geschwindigkeitsänderungen von Magnetbändern hervorgerufen werden.

Das Ausgangssignal des spannungsgesteuerten Oszillators 20 mit einer Frequenz von /J> wird an einen Teiler 158 mit Linem Teillingsverhältnis von 2 : I angelegt, um ein Taktsignal mit einer Frequenz /"n/2 am Verbindungspunkt 160 zu erzeugen, wobei dieser Teiler 158 an einen weiteren Teiler 162 mit einem Teillingsverhältnis von 2 : 1 angeschlossen ist, um ein Taktsignal mit der Frequenz fn/4 zu erzeugen. Diese Taktsignale werden, wie bereits erwähnt, mit einem Phasenschieber 164 in Signale umgewandelt, deren Wellenformen in den F i g. 2E und 2F dargestellt sind, wobei diese phasenverschobenen Signale an die UND-Gatter 118 bzw. 116 angelegt werden.

Die Daten werden im Decodierflipflop 166 wiedergewönne , indem man das digitale Phasensignal mit der Wellenform gemäß Fig. 4C am Ausgang 126 des Flipflops 114 mit der Taktfrequenz /i>/4 mit der Wellenform gemäß Fig. 2D vom Frequenzteiler 162 koppelt. Das Ausgangssignal des Decodierfüpflops 166 ist in F i g. 4| dargestellt. Das decodierte Ausgangssignal bleibt auf hohem Pegel mit logisch »1« für die Dauer der ersten vier »Einsen«, geht dann auf niedrigen Pegel für die erste »Null« und anschließend wieder auf hohen Pegel für die nächsten drei »Einsen«. Anschließend geht das Ausgangssignal bei der nächsten »Null« wieder auf niedrigen Pegel. Wie eine Untersuchung der Wellenform gemäß Fig. 4C zeigt, tritt ein mit dem Bezugszeichen 202 bezeichnetes Signal in der Nähe des Endes einer Bitzelle auf und zeigt an, daß sich eine Bitverschiebung einem Wert von 50% nähen. Dementsprechend wird ein Fehlcrkennzeichen vom Bitverschiebungsdetektor 32 für eine übermäßige Bitverschicbungen erzeugt, wie es mit der Wellenform in Fig. 41. angegeben ist.

Der Impuls 202 als Fehlerkennzeiehen wird mit

■:, Setzflipriops 168 und 170 erzeugt, die im Bitverschiebungsdetektor 32 enthalten sind, um die Eingangsdaten im NRZI-Code mit den /«/4 Taktsignalen zu vergleichen und einen Ausgangsimpuls immer dann zu erzeugen, wenn eine vorgegebene Phasendifferenz überschritten

in wird. Selbstverständlich würde der digitale Phasenimpulse des Phasenfehlerdetektors mit der Wellenform gemäß I i g. 4C vollständig bei einer Bitverschiebung von 50% verschwinden, da in der Bitzellenperiode nicht genügend Zeit bliebe, um den Impuls zu erzeugen. Der

i-, Bitverschiebungsdetcktor 32 sorgt dafür, daß ein Fehlerimpuls erzeugt wird, bevor eine derartige extreme Bitverschiebung auftritt, was eine Vorsichtsmaßnahme gegenüber der Möglichkeit der Abtastung eines Fehlers darstellt. Das Ausgangssignal des span-

.x> nungsgesteuerten Oszillators 20 mit der Frequenz /I wird vom Inverter 172 invertiert und in einem UND-Gatter 174 mit dem Taktsignal mit der Frequenz /ή/4 und einer Wellenform gemäß Fig. 2E einer UND-Verknüpfung unterworfen. Das Ausgangssignal

2"> des UND-Gatters 174 wird als ein Eingangssignal an das Flipflop 168 angelegt, während am anderen Eingang das invertierte und nicht verschobene Taktsignal /Ό/4 anliegt. Das Ausgangssignal des Flipflops 168 wird dann mit den Eingangsdaten im NRZI-Code in einem

in Vergleichs-Flippflop 170 verglichen, das ein Phasen-Markierungssignal erzeugt. Die Ausgangsdaten, das Phasenfehlermarkierungssignal und das Taktsignal /Ό/4 werden einer Datenverarbeitungseinrichtung über Ausgangspuffer-ODER-Gatter 176 und 178 bzw. ein

3'. UND-Gatter 180zugeführt.

Bei der oben beschriebenen Auswerteschaltung können für die elektronischen Bauelemente der Schaltungsanordnung gemäß Fig. 3 handelsübliche Bauelemente verwendet werden; der Übersichtlichkeit halber sind in Fig. 3 nur die zur Erläuterung erforderlichen Verbindungen der Flipflops 158,162,164, 166, 168 und 170 gezeichnet. Dabei liegen alle nicht verwendeten Eingänge stets auf hohem Pegel; somit liegen die Setzeingänge und Rücksetzeingänge der

J5 Flipflops 158, 162, 164, 166 und 168 sowie der Setzeingang des Flipflops 170 auf hohem Pegel.

Hierzu 3 Blatt Zeichnungen

Claims

Patentansprüche:

1. Auswerteschaltung für Binärdaten, mit einem Eingangskreis und mit einer Phasenverriegelungsschleife zur Wiedergewinnung des für die Auswertung benötigten Taktes, wobei die Verriegelungsschleife steuerbare Takterzeugungsmittel zur Erzeugung von Taktsignalen in den jeweiligen Bitzellen, an den Eingangskreis und die Takterzeugungsmittel angeschlossene Phasendetektormittel sowie an die Takterzeugungsmittel und die Phasendetektormittel angeschlossene Taktsynchronisationsmittel aufweist, gekennzeichne t durch eine Phasenfehlerabtasteinrichtung (32, 168, 170), welche aus den von den Takterzeugungsmitteln (20,22,24,158, 162,164) gelieferten Taktsignalen (2 D) und den von den Phasendetektormitteln (16, 114, 116, 118, 120) gelieferten Phasendifferenzsignalen (2C) ein digitales Phasenfehlersignal (4L) erzeugt, dessen Vorderflanke mit dem Auftreten des jeweiligen Überganges des Datensignales innerhalb der entsprechenden Bitzelle synchronisiert ist und das eine Impulsbreite aufweist, die für die Zeitdifferenz zwischen dem Auftreten des Datensignales und dem Taktsignal der Bitzellen repräsentativ ist.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Datensignale die Form von Signalpegelübergängen und die Phasendifferenzsignale die Form von Phasendifferenzimpulsen (2C, jo 4C) aufweisen, deren Vorderflanken mit den Übergängen -ynchronisiert sind und deren Impulsbreiten die Phasendifferenz darstellen.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Takter^sugungsmittel (20, 22, 24) voreilende und nacheilende Taktsignale (2£, 2F) mit gleicher Frequenz wie die Taktsignale (2D) erzeugen und daß zur Synchronisation folgende Baugruppen vorgesehen sind: erste (116) und zweite Gatterschaltungen (118, 120), an die im Betrieb die Phasendifferenzimpulse sowie die entsprechenden voreilenden und nacheilenden Taktsignale angelegt werden, und Kombinationsmittel (128, 130, 138), dir an die ersten und zweiten Gatterschaltungen (116, 118, 120) angeschlossen sind, die Frequenz der Takterzeugungsmittel (20, 22, 24) steuern und diese in Abhängigkeit von der Verschiebung der Übergangssignale in einem Vorwärtsverhältnis oder einem Rückwärtsverhältnis bezüglich einer vorgegebenen Position innerhalb der jeweiligen Signaiperiode anheben oder absenken, wobei die Kombinationsmittel (128, 130, 138) verhältnismäßig unempfindlich gegenüber zufälligen Verschiebungen, aber relativ empfindlich gegenüber sich wiederholenden gleichförmigen Verschiebungen sind.

4. Schaltung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch ein bistabiles Element (116), das mit seinem ersten Eingang an die Phasendetektormittel angeschlossen ist und im Betrieb die Phasendifferenzsignale (2C) erhält, während sein zweiter Eingang im Betrieb die Taktsignale (2D) erhält, wobei die Anordnung so aufgebaut ist, daß das Anlegen des Taktsignales an den zweiten Eingang das bistabile Element (116) in demjenigen Zustand hält, der durch das am ersten Eingang anliegende Signal bestimmt wird.

5. Schaltung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch einen an den Eingangskreis und die Takterzeugungsmittel angeschlossenen Verschiebungsdetektor, der ein Ausgangssignal erzeugt, wenn die Verschiebung größer als ein vorgegebener Teil der Signalperiode ist

6. Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Eingangsdaten nicht mehr als zwei aufeinander folgende Signalperioden aufweisen, in denen kein Eingangssignal vorhanden ist