CN117352020A - 一种时钟控制电路和半导体存储器 - Google Patents

一种时钟控制电路和半导体存储器 Download PDF

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Abstract

本公开实施例公开了一种时钟控制电路和半导体存储器，包括：第一解码路径、第二解码路径和时钟控制电路。第一解码路径，被配置为接收初始命令信号和初始时钟信号，在初始时钟信号的触发下对初始命令信号移位并解码，得到并输出第一解码信号。第二解码路径，被配置为接收初始命令信号，对初始命令信号解码，得到并输出第二解码信号；第二解码信号的前沿超前于第一解码信号的前沿。时钟控制电路，用于接收初始时钟信号、第一解码信号和第二解码信号，用于根据第一解码信号和第二解码信号对初始时钟信号进行门控，输出时钟门控信号。本公开能够降低电路功耗，且更容易地进行时序对齐。

Description

一种时钟控制电路和半导体存储器
技术领域
本公开涉及集成电路领域，尤其涉及一种时钟控制电路和半导体存储器。
背景技术
在存储器中，命令信号所经过的传输路径中会包括若干个寄存器及其他元件，从而，在经过传输路径后，命令信号会被延时。相应的，用于触发命令信号的时钟信号，也需要进行对应的延时，以匹配时序。
发明内容
有鉴于此，本公开实施例提供了一种时钟控制电路和半导体存储器，能够降低电路功耗，且更容易地进行时序对齐。
本公开实施例的技术方案是这样实现的：
本公开实施例提供一种时钟控制电路，所述时钟控制电路包括：
第一解码路径，被配置为接收初始命令信号和初始时钟信号，在所述初始时钟信号的触发下对所述初始命令信号移位并解码，得到并输出第一解码信号；
第二解码路径，被配置为接收初始命令信号，对所述初始命令信号解码，得到并输出第二解码信号；所述第二解码信号的前沿超前于所述第一解码信号的前沿；
时钟控制电路，用于接收所述初始时钟信号、所述第一解码信号和所述第二解码信号，用于根据所述第一解码信号和所述第二解码信号对所述初始时钟信号进行门控，输出时钟门控信号。
上述方案中，所述时钟控制电路包括：
时钟延时路径，被配置为接收所述初始时钟信号，将所述初始时钟信号延时，得到并输出第一时钟信号；
使能模块，接收所述第一解码信号和所述第二解码信号，被配置为根据所述第一解码信号和所述第二解码信号生成门控使能信号；
第一触发器，所述第一触发器的数据输入端接收所述门控使能信号，所述第一触发器的触发端用于接收所述第一时钟信号；
与门电路，所述与门电路的输入端分别耦接所述触发器的输出端和所述时钟延时路径的输出端。
上述方案中，所述使能模块包括：第一或门；所述第一或门的输入端分别接收所述第一解码信号、所述第二解码信号和初始门控信号，所述第一或门的输出端输出所述门控使能信号。
上述方案中，所述时钟控制电路还包括：第一反相器；所述第一反相器的输入端耦接所述时钟延时路径的输出端，所述第一反相器的输出端耦接所述与门电路。
上述方案中，所述第一解码信号的后沿晚于所述第二解码信号的后沿。
上述方案中，所述第一解码信号的前沿超前于所述第二解码信号的后沿，所述初始门控信号的前沿超前于所述第一解码信号的后沿。
上述方案中，所述第一解码信号、所述第二解码信号、所述初始门控信号和所述门控使能信号均为高电平有效。
上述方案中，所述第一解码路径包括：
时钟分频单元，接收所述初始时钟信号，被配置为对所述初始时钟信号进行分频得到分频时钟信号；
第一移位单元，被配置为接收初始命令信号和所述分频时钟信号，在所述分频时钟信号的触发下对所述初始命令信号移位寄存，得到第一命令信号；
第一命令解码器，耦接所述第一移位单元，被配置为接收所述第一命令信号，对所述第一命令信号进行解码，得到并输出所述第一解码信号。
上述方案中，所述第二解码路径包括：第二命令解码器；所述第二命令解码器被配置为接收所述初始命令信号，对所述初始命令信号进行解码，得到并输出所述第二解码信号。
上述方案中，所述第一移位单元包括N个第二触发器；N个所述第二触发器的数据输入端均接收所述初始命令信号，N个所述第二触发器的触发端均接收所述分频时钟信号。
上述方案中，所述时钟延时路径包括：
延时控制单元，被配置为接收所述初始时钟信号和延时使能信号，在所述延时使能信号的控制下传输所述初始时钟信号；
时钟延时单元，连接所述延时控制单元，被配置为接收所述初始时钟信号，将所述初始时钟信号延时，得到并输出所述第一时钟信号。
上述方案中，所述时钟延时单元包括M个第二反相器；其中，第1个第二反相器的输入端连接所述延时控制单元，每个第二反相器的输出端连接下一个第二反相器的输入端，第M个第二反相器的输出端输出所述第一时钟信号。
上述方案中，所述延时使能信号为高电平有效；所述延时控制单元包括：第一与非门；所述第一与非门的第一输入端接收所述初始时钟信号，所述第一与非门的第二输入端接收所述延时使能信号，所述第一与非门在所述延时使能信号的控制下传输所述初始时钟信号。
本公开实施例还提供一种半导体存储器，所述半导体存储器包括上述方案中所述的时钟控制电路。
上述方案中，所述半导体存储器为动态随机存储器。
由此可见，本公开实施例提供了一种时钟控制电路和半导体存储器，包括：第一解码路径、第二解码路径和时钟控制电路。第一解码路径，被配置为接收初始命令信号和初始时钟信号，在初始时钟信号的触发下对初始命令信号移位并解码，得到并输出第一解码信号。第二解码路径，被配置为接收初始命令信号，对初始命令信号解码，得到并输出第二解码信号；第二解码信号的前沿超前于第一解码信号的前沿。时钟控制电路，用于接收初始时钟信号、第一解码信号和第二解码信号，用于根据第一解码信号和第二解码信号对初始时钟信号进行门控，输出时钟门控信号。这样，一方面，对初始时钟信号进行门控，可以避免电路内部的寄存器产生无效的逻辑翻转，从而，降低电路功耗。另一方面，时钟控制电路采用了能够快速解码的第二解码路径，能够将所生成的时钟门控信号的时序提前，缩小了与标准时钟信号的相对时延，从而，能够更容易地进行时序对齐。
附图说明
图1是本公开实施例提供的时钟控制电路的结构示意图一；
图2是本公开实施例提供的时钟控制电路的信号示意图一；
图3是本公开实施例提供的时钟控制电路的结构示意图二；
图4是本公开实施例提供的时钟控制电路的结构示意图三；
图5是本公开实施例提供的时钟控制电路的信号示意图二；
图6是本公开实施例提供的时钟控制电路的信号示意图三；
图7是本公开实施例提供的时钟控制电路的结构示意图四；
图8是本公开实施例提供的时钟控制电路的信号示意图四；
图9是本公开实施例提供的时钟控制电路的结构示意图五；
图10是本公开实施例提供的时钟控制电路的结构示意图六；
图11是本公开实施例提供的时钟控制电路的结构示意图七；
图12是本公开实施例提供的半导体存储器的结构示意图。
具体实施方式
为了使本公开的目的、技术方案和优点更加清楚，下面结合附图和实施例对本公开的技术方案进一步详细阐述，所描述的实施例不应视为对本公开的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本公开保护的范围。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
如果申请文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一/第二/第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一/第二/第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
为了方便对本公开实施例进行理解，对以下名词进行了相应的解释。
读命令(Read Command)，存储器中控制数据读取的命令信号。
写命令(Write Command)，存储器中控制数据写入的命令信号。
ODT(On-Die Termination，片内终结)命令，控制存储器终端电阻的连接或者断开的命令信号。使用ODT是为了让信号在终结电阻处消耗完，防止信号在电路上形成反射，进而增强信号完整性。
DLL(Delay-locked Loop，延迟锁相环)是一种时钟电路，其输出频率与输入频率相同。DLL能够产生与基准时钟频率一样的时钟信号，并可以产生多个分相时钟信号于电路系统中。
图1是本公开实施例提供的时钟控制电路的一个可选的示意图，如图1所示，时钟控制电路10包括：第一解码路径101、第二解码路径102和时钟控制电路103。其中：
第一解码路径101，被配置为接收初始命令信号CMD和初始时钟信号CLK，在初始时钟信号CLK的触发下对初始命令信号CMD移位并解码，得到并输出第一解码信号S1；
第二解码路径102，被配置为接收初始命令信号CMD，对初始命令信号CMD解码，得到并输出第二解码信号S2；第二解码信号S2的前沿超前于第一解码信号S1的前沿；
时钟控制电路103，用于接收初始时钟信号CLK、第一解码信号S1和第二解码信号S2，用于根据第一解码信号S1和第二解码信号S2对初始时钟信号CLK进行门控，输出时钟门控信号CLK_out。
本公开实施例中，第一解码路径101和第二解码路径102均会对初始命令信号CMD解码，其中，第一解码路径101对初始命令信号CMD解码后得到第一解码信号S1，第二解码路径102对初始命令信号CMD解码后得到第一解码信号S2，而第二解码信号S2的前沿超前于第一解码信号S1的前沿，相应的，第一解码信号S1的后沿晚于第二解码信号S2的后沿。也就是说，相比于第一解码路径101，第二解码路径102是一条对初始命令信号CMD的快速解码路径。
本公开实施例中，时钟控制电路103会根据第一解码信号S1和第二解码信号S2对初始时钟信号CLK进行门控，输出时钟门控信号CLK_out。也就是说，时钟控制电路103会对初始时钟信号CLK中不需要的部分进行屏蔽，仅仅保留初始时钟信号CLK在需要的时段内的部分信号，从而得到了时钟门控信号CLK_out。
需要说明的是，时钟门控(Clock-Gating)是一种能够降低电路中寄存器功耗的方法。对于需要控制的寄存器，通过时钟门控，可以在一定的情况下关闭寄存器的传输功能，阻止无用的数据进入下一级逻辑，避免引起一连串不必要的逻辑翻转，达到降低功耗的目的。
图2为图1中各信号的一个可选的波形示意图，参考图2，时钟门控信号CLK_out是在初始时钟信号中选取的一部分信号，而门控使能信号的前沿则可以根据解码信号来确定。第二解码信号S2中有效脉冲的前沿，超前于第一解码信号S1中有效脉冲的前沿，因此，选取信号的前沿会根据第二解码信号S2中有效脉冲的前沿来确定。也就是说，采用了能够快速解码的第二解码路径102，时钟门控信号CLK_out的时序能够被相应提前。
本公开实施例中，参考图2，时钟门控信号CLK_out中的第一个上升沿(标识有上箭头)对齐于第一解码信号S1的脉冲的中间位置，图2中以虚线标识，时钟门控信号CLK_out中的第一个上升沿可以用于采样第一解码信号S1。而初始时钟信号CLK中的原始沿(也标识有上箭头)用来采样命令信号CMD，初始时钟信号CLK中的原始沿同样对齐于第一解码信号S1的脉冲的中间位置。因此，初始时钟信号CLK用来采样命令信号CMD的原始沿在时钟门控中没有被消除，时钟门控信号CLK_out仍可以触发第一解码信号S1的采样。在后续电路中，可以调整路径延时，使第一解码信号S1与时钟门控信号CLK_out具有相等的延时，这样，便能在后续电路中，利用延时后的时钟门控信号CLK_out采样延时后的第一解码信号S1。
本公开实施例中，图1示出的时钟控制电路10可配置于存储器中，时钟控制电路10可以对存储器中的读命令、写命令或者ODT命令对应的时钟信号进行门控，也就是说，初始命令信号CMD可以是存储器中的读命令、写命令或者ODT命令。在存储器中，读命令或写命令需要对齐于DLL时钟信号。而DLL中没有功能模块，因此，DLL时钟信号的时序相对靠前，即DLL也是一条快速路径。因此，采用能够快速解码的第二解码路径102将时钟门控信号CLK_out的时序提前，能够减小时钟门控信号CLK_out和DLL时钟信号之间的相对时延，从而，能够使读命令或写命令更容易与DLL时钟信号对齐。
可以理解的是，一方面，时钟控制电路10对初始时钟信号CLK进行门控，可以避免电路内部的寄存器产生无效的逻辑翻转，从而，降低电路功耗。另一方面，时钟控制电路10采用了能够快速解码的第二解码路径102，能够将时钟门控信号CLK_out的时序提前，缩小了时钟门控信号CLK_out与标准时钟信号(即DLL时钟信号)的相对时延，从而，能够更容易地进行时序对齐。再一方面，时钟控制电路10避免了初始时钟信号CLK用来采样命令信号CMD的原始沿被门控消除，使得后续电路能利用时钟门控信号CLK_out进行采样。
在本公开的一些实施例中，如图3所示，时钟控制电路103包括：时钟延时路径1031、使能模块1032、触发器1033和与门电路1034。其中：
时钟延时路径1031，被配置为接收初始时钟信号CLK，将初始时钟信号CLK延时，得到并输出第一时钟信号CLK_1；
使能模块1032，用于根据第一解码信号S1和第二解码信号S2生成门控使能信号Gate_En；
触发器1033，触发器1033的数据输入端接收门控使能信号Gate_En，触发器1033的触发端用于接收第一时钟信号CLK_1；
与门电路1034，与门电路1034的输入端分别耦接触发器1033的输出端和时钟延时路径1031的输出端。
需要说明的是，本公开中的“耦接”包括：直接电连接，或者通过器件(如电阻、反相器等)电连接。下文不再赘述。
本公开实施例中，参考图3，触发器1033可以是D触发器，触发器1033的数据输入端D接收到门控使能信号Gate_En，触发器1033的触发端CLK接收第一时钟信号CLK_1。触发器1033可以在第一时钟信号CLK_1的触发下，对门控使能信号Gate_En移位寄存，并由输出端Q将移位寄存后的门控使能信号Gate_En1输出。
本公开实施例中，门控使能信号Gate_En可以用于时钟门控。初始时钟信号CLK经过时钟延时路径1031后被延时，被延时为第一时钟信号CLK_1和第二时钟信号CLK_2。与门电路1034会根据门控使能信号Gate_En，仅保留第二时钟信号CLK_2中的需要的部分，从而完成对初始时钟信号CLK的门控，输出时钟门控信号CLK_out。
在本公开的一些实施例中，如图3所示，时钟控制电路103还包括第一反相器D1。第一反相器D1的输入端耦接时钟延时路径的输出端，第一反相器的输出端耦接与门电路。
本公开实施例中，第二时钟信号CLK_2是第一时钟信号CLK_1经过第一反相器D1后得到的，也就是说，第二时钟信号CLK_2和第一时钟信号CLK_1相位相反，第二时钟信号CLK_2和第一时钟信号CLK_1之间存在半个时钟周期的相对时延。第一时钟信号CLK_1输入触发器1033，用于触发门控使能信号Gate_En的延时；而第二时钟信号CLK_2，则受到延时后的门控使能信号Gate_En的门控作用。这样，消除了触发器1033造成门控使能信号Gate_En的延迟，避免了时钟门控信号CLK_out出现波形不完整的情况。
在本公开的一些实施例中，如图4所示，使能模块1032包括第一或门OR1。第一或门OR1的输入端分别接收第一解码信号S1、第二解码信号S2和初始门控信号En_CWL，第一或门OR1的输出端输出门控使能信号Gate_En。
图5为图4中各信号的一个可选的波形示意图，结合图4和图5，第一解码信号S1、第二解码信号S2和初始门控信号En_CWL经过第一或门OR1后，得到门控使能信号Gate_En，其中，门控使能信号Gate_En的前沿对齐于第二解码信号S2，门控使能信号Gate_En的后沿对齐于初始门控信号En_CWL。也就是说，第二解码信号S2决定了门控使能信号Gate_En的前沿，初始门控信号En_CWL决定了门控使能信号Gate_En的后沿。
本公开实施例中，初始门控信号En_CWL可以通过对第一解码信号S1进行延时以及对第一解码信号S1的脉冲进行拓宽(即延长第一解码信号S1的高电平持续时间)而得到，因此，初始门控信号En_CWL具有比第一解码信号S1更宽的有效脉冲区间，同时，初始门控信号En_CWL的前沿晚于第一解码信号S1的前沿。通过控制对第一解码信号S1的脉冲进行拓宽的程度，可以控制初始门控信号En_CWL的后沿的位置，从而可以控制门控使能信号Gate_En的后沿的位置。
本公开实施例中，结合图4和图5，初始门控信号En_CWL的前沿超前于第一解码信号S1的后沿，并且，第一解码信号S1的前沿超前于第二解码信号S2的后沿，从而保证所得到的门控使能信号Gate_En具有一个完整的有效脉冲区间。
本公开实施例中，结合图4和图5，第一解码信号S1、第二解码信号S2、初始门控信号En_CWL和门控使能信号Gate_En均为高电平有效。第一解码信号S1、第二解码信号S2、初始门控信号En_CWL经过第一或门OR1后，可以得到门控使能信号Gate_En，其中，门控使能信号Gate_En的前沿对齐于第一解码信号S1、第二解码信号S2、初始门控信号En_CWL中最靠前的前沿(即第二解码信号S2的前沿)，门控使能信号Gate_En的后沿对齐于第一解码信号S1、第二解码信号S2、初始门控信号En_CWL中最靠后的后沿(即初始门控信号En_CWL的后沿)。
本公开实施例中，结合图4和图5，时钟延时路径1031可以对初始时钟信号CLK进行延时，得到第一时钟信号CLK_1。第一时钟信号CLK_1与初始时钟信号CLK之间的相对时延，可以根据电路设计的需要相应调整。例如，由于采用了快速路径(即第二解码路径102)，得到了前沿更为靠前的第二解码信号S2，进而，所得到的门控使能信号Gate_En的前沿也更为靠前。相应的，可以调整时钟延时单元1036的延时效果，减小第一时钟信号CLK_1与初始时钟信号CLK之间的相对时延，也就是说，减小时钟延时单元1036中的路径延时，减少时钟延时单元1036中延时器件的数量。这样，使得第一时钟信号CLK_1的相位也相对提前，从而在与门控使能信号Gate_En进行门控时，可以避免初始时钟信号CLK用来采样命令信号CMD的原始沿被门控消除，使得后续电路能利用时钟门控信号CLK_out进行采样。同时，由于延时器件的数量被减少，从而能够减小时钟延时单元1036的功耗。
图6示例出了时钟门控结果存在问题的一种情况，参考图6，利用门控使能信号Gate_En/对第二时钟信号CLK_2进行时钟门控，所得到的时钟门控信号CLK_out/的第一个上升沿(标识有上箭头)对齐于第一解码信号S1的下降沿附近(图中以虚线标识)。由于在实际情况中，第一解码信号S1在到达下降沿前，电压已经开始下降，因此，时钟门控信号CLK_out/难以采样到第一解码信号S1的有效脉冲(即高电平区域)。
在本公开的一些实施例中，如图4所示，与门电路1034可以包括一个与非门和一个反相器。在另一些实施例中，与门电路1034也可以仅包括一个与门。
在本公开的一些实施例中，如图7所示，第一解码路径101包括：时钟分频单元1011、第一移位单元1012和第一命令解码器1013。其中：
时钟分频单元1011，接收初始时钟信号CLK，被配置为对初始时钟信号CLK进行分频得到分频时钟信号CLK_DIV；
第一移位单元1012，被配置为接收初始命令信号CMD和分频时钟信号CLK_DIV，在分频时钟信号CLK_DIV的触发下对初始命令信号CMD移位寄存，采样得到第一命令信号CMD_1；
第一命令解码器1013，耦接第一移位单元1012，被配置为接收第一命令信号CMD_1，对第一命令信号CMD_1进行解码，得到并输出第一解码信号S1。
本公开实施例中，时钟分频单元1011对初始时钟信号CLK分频后，可以得到分频时钟信号CLK_DIV。相比于初始时钟信号CLK，分频时钟信号CLK_DIV的频率减小，周期增加。例如，对初始时钟信号CLK进行二分频后，所得到的分频时钟信号CLK_DIV的频率是初始时钟信号CLK的频率的二分之一，分频时钟信号CLK_DIV的周期是初始时钟信号CLK的周期的二倍。
在本公开的一些实施例中，参考图7，第一移位单元1012可以包括N个第二触发器，N个第二触发器可以均为D触发器。N个第二触发器的数据输入端均接收初始命令信号CMD，N个第二触发器的触发端均接收分频时钟信号CLK_DIV。相应的，第一移位单元1012输出的第一命令信号CMD_1的数量也为N个，分别由N个第二触发器输出。第一命令解码器1013接收N个第一命令信号CMD_1后，会确定N个第一命令信号CMD_1的属性(如读命令或写命令)，并对应地进行解码，从而得到第一解码信号S1。
在本公开的一些实施例中，如图7所示，第二解码路径102包括第二命令解码器1021。第二命令解码器1021被配置为接收初始命令信号CMD，对初始命令信号CMD进行解码，得到并输出第二解码信号S2。
图8为图7中各信号的一个可选的波形示意图，如图8所示，初始命令信号CMD经过第一解码路径101后被解码为第一解码信号S1，初始命令信号CMD经过第二解码路径102后被解码为第二解码信号S2，第二解码信号S2的前沿超前于第一解码信号S1的前沿。也就是说，相比于第一解码路径101，第二解码路径102中的延时较小，即第二解码路径102是一条快速路径。这样，能够将时钟门控信号CLK_out的时序提前，缩小了时钟门控信号CLK_out与标准时钟信号的相对时延，从而，能够避免始时钟信号用来采样命令信号的原始沿被门控消除，使得后续电路能利用时钟门控信号进行采样。
需要说明的是，图8示出的初始命令信号CMD为低电平有效，即初始命令信号CMD的有效脉冲为低电平；而第一解码信号S1和第二解码信号S2均为高电平有效，即第一解码信号S1和第二解码信号S2的有效脉冲均为高电平。对应的，第一解码路径101和第二解码路径102中可以包括一定数量的反相器，以使初始命令信号CMD、第一解码信号S1和第二解码信号S2的达到如图8所示的相位。
在本公开的一些实施例中，如图9所示，时钟延时路径1031包括：延时控制单元1035和时钟延时单元1036。其中：
延时控制单元1035，被配置为接收初始时钟信号CLK和延时使能信号PRDOT，在延时使能信号PRDOT的控制下传输初始时钟信号CLK；
时钟延时单元1036，连接延时控制单元1035，被配置为接收初始时钟信号CLK，将初始时钟信号CLK延时，得到并输出第一时钟信号CLK_1。
本公开实施例中，延时使能信号PRDOT可以通过延时控制单元1035控制初始时钟信号CLK的传输。例如，在延时使能信号PRDOT为有效电平时，延时控制单元1035将初始时钟信号CLK传输到时钟延时单元1036；而在延时使能信号PRDOT为非有效电平时，延时控制单元1035不传输初始时钟信号CLK。
本公开实施例中，时钟延时单元1036可以对初始时钟信号CLK进行延时，得到第一时钟信号CLK_1。第一时钟信号CLK_1与初始时钟信号CLK之间的相对时延，可以根据电路设计的需要相应调整，例如，结合图1和图3，由于采用了快速路径(即第二解码路径102)，得到了前沿更为靠前的第二解码信号S2，进而，所得到的门控使能信号Gate_En的前沿也更为靠前。相应的，可以调整时钟延时单元1036的延时效果，即减小第一时钟信号CLK_1与初始时钟信号CLK之间的相对时延，使得第一时钟信号CLK_1的相位也相对提前，这样，避免了始时钟信号用来采样命令信号的原始沿被门控消除，使得后续电路能利用时钟门控信号进行采样。
在本公开的一些实施例中，如图10所示，时钟延时单元1036包括M个第二反相器D2。其中，第1个第二反相器D2的输入端连接延时控制单元1035，每个第二反相器D2的输出端连接下一个第二反相器D2的输入端，第M个第二反相器D2的输出端输出第一时钟信号CLK_1，也就是说，M个第二反相器D2首尾相连。
本公开实施例中，每个第二反相器D2均具有固有延时，从而在传输时钟信号时施加延时，最终将初始时钟信号CLK延时为第一时钟信号CLK_1。同时，每个第二反相器D2均可在传输时钟信号时产生驱动效果，从而避免初始时钟信号CLK在传输过程中产生信号衰减。
在本公开的一些实施例中，如图10所示，延时控制单元1035包括：第一与非门Nand1。第一与非门Nand1的第一输入端接收初始时钟信号CLK，第一与非门Nand1的第二输入端接收延时使能信号PRDOT，第一与非门Nand1在延时使能信号PRDOT的控制下传输初始时钟信号CLK。
本公开实施例中，延时使能信号PRDOT为高电平有效。也就是说，在延时使能信号PRDOT为高电平时，第一与非门Nand1将初始时钟信号CLK传输到时钟延时单元1036；而在延时使能信号PRDOT为低电平时，第一与非门Nand1输出持续的高电平，即屏蔽初始时钟信号CLK，不传输初始时钟信号CLK。
可以理解的是，一方面，在门控使能信号的前沿更为靠前的情况下，调整时钟延时单元对时钟信号施加的时延，从而，使第一时钟信号的相对时延减小，相位提前，这样，使得最终获得的时钟门控信号能够被提前，更方便进行时序对齐，也避免了始时钟信号用来采样命令信号的原始沿被门控消除，使得后续电路能利用时钟门控信号进行采样。
另一方面，通过延时控制单元对时钟信号的传输进行控制，在不需要的情况下不进行时钟信号的传输，减少了时钟信号传输过程中的电流损耗。同时，时钟延时单元中的延时器件的数量对应减少，从而能够减小时钟延时单元的功耗。
图11示出了时钟控制电路10的一种可选的电路结构图，结合图11、图5和图8进行以下说明。
比较器A1输出了初始命令信号CMD。初始命令信号CMD经由第一解码路径101被解码为第一解码信号S1，同时，初始命令信号CMD经由第二解码路径102被解码为第二解码信号S2。需要说明的是，在图11中，第一解码路径101中包括了3个反相器，可以对第一解码路径101中传输的命令信号延时、驱动和反相，以使初始命令信号CMD、第一解码信号S1和第二解码信号S2的达到如图8所示的相位。
比较器A2输出了初始时钟信号CLK。初始时钟信号CLK经由时钟分频单元1011被分频为分频时钟信号CLK_DIV，同时，初始时钟信号CLK经由时钟延时路径1031被延时为第一时钟信号CLK_1。
第二解码路径102为快速解码路径，因此，第二解码信号S2的前沿超前于第一解码信号S1的前沿。第一解码信号S1经过长脉宽时钟门控(long pulse clock gating)单元104，被延伸为初始门控信号En_CWL。初始门控信号En_CWL的前沿超前于第一解码信号S1的后沿，并且，第一解码信号S1的前沿超前于第二解码信号S2的后沿。第一解码信号S1、第二解码信号S2和初始门控信号En_CWL经过第一或门OR1后，得到门控使能信号Gate_En，其中，门控使能信号Gate_En的前沿对齐于第二解码信号S2，门控使能信号Gate_En的后沿对齐于初始门控信号En_CWL。第一解码信号S1、第二解码信号S2、初始门控信号En_CWL和门控使能信号Gate_En均为高电平有效。
时钟延时路径1031中包括M个第二反相器D2，从而对传输的时钟信号延时与驱动，使所得到的第一时钟信号CLK_1的时序匹配于门控使能信号Gate_En。
与门电路1034接收第二时钟信号CLK_2，以及被移位寄存后的门控使能信号Gate_En，根据门控使能信号Gate_En对第二时钟信号CLK_2进行门控，得到并输出时钟门控信号CLK_out。
图12为本公开实施例提供的半导体存储器的一个可选的结构示意图，如图12所示，半导体存储器80包括时钟控制电路10。
在本公开的一些实施例中，参考图12，半导体存储器80为动态随机存储器DRAM，动态随机存储器DRAM符合DDR4内存规则。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种时钟控制电路，其特征在于，所述时钟控制电路包括：
第一解码路径，被配置为接收初始命令信号和初始时钟信号，在所述初始时钟信号的触发下对所述初始命令信号移位并解码，得到并输出第一解码信号；
第二解码路径，被配置为接收初始命令信号，对所述初始命令信号解码，得到并输出第二解码信号；所述第二解码信号的前沿超前于所述第一解码信号的前沿；
时钟控制电路，用于接收所述初始时钟信号、所述第一解码信号和所述第二解码信号，用于根据所述第一解码信号和所述第二解码信号对所述初始时钟信号进行门控，输出时钟门控信号。
2.根据权利要求1所述的时钟控制电路，其特征在于，所述时钟控制电路包括：
时钟延时路径，被配置为接收所述初始时钟信号，将所述初始时钟信号延时，得到并输出第一时钟信号；
使能模块，接收所述第一解码信号和所述第二解码信号，被配置为根据所述第一解码信号和所述第二解码信号生成门控使能信号；
第一触发器，所述第一触发器的数据输入端接收所述门控使能信号，所述第一触发器的触发端用于接收所述第一时钟信号；
与门电路，所述与门电路的输入端分别耦接所述触发器的输出端和所述时钟延时路径的输出端。
3.根据权利要求2所述的时钟控制电路，其特征在于，所述使能模块包括：第一或门；
所述第一或门的输入端分别接收所述第一解码信号、所述第二解码信号和初始门控信号，所述第一或门的输出端输出所述门控使能信号。
4.根据权利要求2所述的时钟控制电路，其特征在于，所述时钟控制电路还包括：第一反相器；
所述第一反相器的输入端耦接所述时钟延时路径的输出端，所述第一反相器的输出端耦接所述与门电路。
5.根据权利要求1所述的时钟控制电路，其特征在于，所述第一解码信号的后沿晚于所述第二解码信号的后沿。
6.根据权利要求3所述的时钟控制电路，其特征在于，所述第一解码信号的前沿超前于所述第二解码信号的后沿，所述初始门控信号的前沿超前于所述第一解码信号的后沿。
7.根据权利要求3所述的时钟控制电路，其特征在于，所述第一解码信号、所述第二解码信号、所述初始门控信号和所述门控使能信号均为高电平有效。
8.根据权利要求1所述的时钟控制电路，其特征在于，所述第一解码路径包括：
时钟分频单元，接收所述初始时钟信号，被配置为对所述初始时钟信号进行分频得到分频时钟信号；
第一移位单元，被配置为接收初始命令信号和所述分频时钟信号，在所述分频时钟信号的触发下对所述初始命令信号移位寄存，得到第一命令信号；
第一命令解码器，耦接所述第一移位单元，被配置为接收所述第一命令信号，对所述第一命令信号进行解码，得到并输出所述第一解码信号。
9.根据权利要求8所述的时钟控制电路，其特征在于，所述第二解码路径包括：第二命令解码器；
所述第二命令解码器被配置为接收所述初始命令信号，对所述初始命令信号进行解码，得到并输出所述第二解码信号。
10.根据权利要求8所述的时钟控制电路，其特征在于，所述第一移位单元包括N个第二触发器；
N个所述第二触发器的数据输入端均接收所述初始命令信号，N个所述第二触发器的触发端均接收所述分频时钟信号。
11.根据权利要求2所述的时钟控制电路，其特征在于，所述时钟延时路径包括：
延时控制单元，被配置为接收所述初始时钟信号和延时使能信号，在所述延时使能信号的控制下传输所述初始时钟信号；
时钟延时单元，连接所述延时控制单元，被配置为接收所述初始时钟信号，将所述初始时钟信号延时，得到并输出所述第一时钟信号。
12.根据权利要求11所述的时钟控制电路，其特征在于，所述时钟延时单元包括M个第二反相器；其中，第1个第二反相器的输入端连接所述延时控制单元，每个第二反相器的输出端连接下一个第二反相器的输入端，第M个第二反相器的输出端输出所述第一时钟信号。
13.根据权利要求11所述的时钟控制电路，其特征在于，所述延时使能信号为高电平有效；所述延时控制单元包括：第一与非门；
所述第一与非门的第一输入端接收所述初始时钟信号，所述第一与非门的第二输入端接收所述延时使能信号，所述第一与非门在所述延时使能信号的控制下传输所述初始时钟信号。
14.一种半导体存储器，其特征在于，所述半导体存储器包括如权利要求1至13任一项所述的时钟控制电路。
15.根据权利要求14所述的半导体存储器，其特征在于，所述半导体存储器为动态随机存储器。
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