DE3200491C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Anordnung zum Erzeugen eines Taktsignals synchron mit der Bitrate eines empfangenen Datensignals, mit einem spannungsgesteuerten Oszillator, der ein erstes Taktsignal erzeugt, dessen Frequenz sich in Funktion einer angelegten Netto- Steuerspannung ändert. Eine solche Anordnung ist bekannt aus "Theorie und Anwendungen des Phase-locked Loops" von Roland Best, S. 79-81, AT-Fachverlag GmbH, Stuttgart 1976.

Bei der Aufzeichnung von digitalen Daten ist es üblich, die Datensignale in einem Format aufzuzeichnen, das als "nullpegelfreies Format" ("non-return-to-zero (NRZ) format") bezeichnet wird. Im NRZ-Format gibt es zwei Pegelzustände, von denen einer eine binäre Eins ("mark") und der andere eine binäre Null ("space") repräsentiert. Ein Bitimpuls bleibt in einem seiner beiden Pegel während des gesamten Bitintervalls. Die Taktinformation aus solchen Datensignalen wird üblicherweise durch Verwendung eines monostabilen Multi­ vibrators wiedergewonnen, um einen Impuls für jeden Eingangs­ datenwechsel zu erzeugen, wobei der Impuls auf etwa die Hälfte der Bitdauer eingestellt wird. Die Impulse werden verwendet, um eine Phasenverriegelungsschleife anzusteuern mit einem lokalen Oszillator, der auf die erwartete Bit­ rate abgestimmt ist. Die Phasenverriegelungsschleife kann als ein relativ engbandiges Filter hoher Güter angesehen werden, dessen Mittenfrequenz der Rate der empfangenen Bitpulswechsel folgt bzw. diese Rate erfaßt. Die phasen­ verriegelte Schleife enthält üblicherweise irgendeinen Phasendetektor, damit der lokale Oszillator sowohl der Phase als auch der Frequenz der einlaufenden Datensignalen folgen kann.

Bei einem typischen Phasendetektor wird die Phase der Impuls halber Bitdauer verglichen mit derjenigen einer Rechteckwelle (und ihres Komplements), erzeugt von dem lokalen Oszillator, bei dem es sich üblicherweise um einen spannungsgesteuerten Oszillator handelt.

Wenn der spannungsgesteuerte Oszillator (VCO) mit der exakten Frequenz und richtigen Phase arbeitet, dann ist der mittlere Spannungsausgangspegel des Phasendetektor Null und liefert kein Fehlersignal für den VCO. Wenn andererseits ein Frequenz- oder Phasenfehler vorliegt, wird der Ausgang des Phasendetektors asymmetrisch, und es ergibt sich ein Gleich­ spannungspegel, der von dem Phasendetektor erzeugt wird. Die­ ses Signal wird dann von dem Schleifenfilter der phasenver­ riegelten Schleife gefiltert und verwendet, um den VCO wieder auf korrekte Frequenz und Phase zurückzusteuern.

Ein üblicher Typ von Phasendetektor ist bekannt als "Vorgatter-Nachgatter -(early gate - late gate) Phasendetektor" und besteht in seiner einfachsten Form aus zwei logischen UND-Gattern, von denen eines verwendet wird, um die VCO- Wellenform mit der Anstiegsflanke der Rechteckwelle des monostabilen Multivibrators zusammenzugattern, während das andere verwendet wird, um das 180°-phasenverdrehte VCO-Aus­ gangssignal mit der abfallenden Flanke des Komplements aus dem monostabilen Multivibrator zu gattern. Die Ausgänge der beiden UND-Gatter werden über ein ODER-Gatter summiert.

Der beschriebene Stand der Technik ist in der Veröffentlichung "Handbook of Telemetry and Remote Control" von E. Gruenberg, Verlag McGraw-Hill, S. 8-30 bis 8-36. 1967, belegt.

Es ist jedoch charakteristisch für die meisten solcher Phasendetektoren und phasenverriegelten Schleifen, daß die Phase des VCO kleiner als +90° oder oberhalb -90° liegen muß, damit das System in Synchronismus geführt werden kann. Eine Phasendifferenz zwischen dem VCO-Phasendetektor von unter -90° oder über +90° tendiert dahin, ein Fehler­ signal zu erzeugen, daß den Phasenfehler zwischen dem VCO und der einlaufenden NRZ-Datenhüllkurve sogar noch vergrößert.

Ein weiterer Nachteil besteht darin, daß die Pulsbreite und Frequenz eines monostabilen Multivibrators vom Wert eines Zeitgliedes, nämlich eines Kondensators, abhängt. In vielen Datenaufzeichnungssystemen ist es üblich, Datenaufzeichnungs­ raten mit einer Spannweite von 1000 : 1 zu erwarten. Dies führt zu sehr komplizierten Bauweisen der bisher üblichen Bitsynchronisierer des Typs mit monostabilem Multivibrator, da für jede erwartete Datenrate ein anderes Zeitglied oder ein anderer Kondensator erforderlich ist.

Aufgabe der vorliegenden Erfindung ist es, einen Bit­ synchronisierer zu schaffen, der die obigen Nachteile vermeidet.

Die gemäß der Erfindung vorgesehene Lösung dieser Aufgabe ergibt sich aus dem Patentanspruch 1; die Unteransprüche de­ finieren zweckmäßige Weiterbildungen der Erfindung.

Demnach ist eine Anordnung vorgesehen zum Erzeugen eines Taktsignals, das synchron ist mit der Bitrate eines empfangenen Datensignals. Die Anordnung umfaßt einen spannungsgesteuerten Oszillator, der ein erstes Taktsignal erzeugt, dessen Frequenz sich in Funktion einer angelegten Nettosteuerspannung ändert. Es sind Komponenten vorgesehen zum Erzeugen eines zweiten Taktsignals, das 180° phasenverschoben ist gegenüber dem ersten Taktsignal. Auf das erste und das zweite Taktsignal sprechen Komponenten an, um erste bzw. zweite für diese Datensignale repräsentative Signale zu erzeugen, von denen das zweite Signal verschoben ist um eine Größe proportional der Phasen­ differenz zwischen dem zweiten Taktsignal und dem Datensignal, während das erste Signal verschoben ist um eine halbe Bit­ periode gegenüber dem zweiten Signal. Auf das Datensignal und das erste datenrepräsentative Signal ansprechende Kompo­ nenten sind vorgesehen zum Erzeugen eines ersten Ausgangs­ signals mit einer variablen Breite bzw. Dauer, proportional der Phasendifferenz zwischen dem Datensignal und dem ersten Taktsignal. Auf das zweite datenrepräsentative Signal und auf das Komplement des ersten datenrepräsentativen Signals ansprechende Komponenten sind vorgesehen zum Erzeugen eines zweiten Ausgangssignals mit einer festgelegten Breite oder Dauer von einer halben Bitperiode. Die Ausgangssignale sum­ mierende Komponenten erzeugen eine Nettosteuerspannung, die an den spannungsgesteuerten Oszillator angelegt wird, mit dem Ergebnis, daß Frequenz und Phasen des ersten Taktsignals mit denen des empfangenen Datensignals synchronisiert werden.

In der bevorzugten Ausführungsform kann die Phasen­ verriegelungsschleife weiterhin Komponenten enthalten für das Aufrechterhalten der Phasenverriegelung bei Fehlen von Datenwechseln in dem empfangenen Datensignal. Dies ist be­ sonders wichtig, wenn man die Zeitlageinformation aus einem NRZ-Datensignal gewinnen will, das eine lange Serie von Einern oder Nullen enthalten kann und deshalb keine hinreichen­ de Zahl von Datenwechseln enthält, um genau dem Datensignal während dieser übergangslosen Perioden zu folgen.

Vorzugsweise umfassen die Komponenten zum Aufrechter­ halten der Phasenverriegelung ein Paar von Dioden und einen Widerstand, die sämtlich parallel liegen zum Ausgang der Summierkomponenten, wobei die Dioden einanderentgegengesetzt gepolt sind, und der Widerstand einen Wert aufweist, der we­ sentlich größer ist als der Widerstand eines Schleifenfilters vom R-C-Typ. Auf diese Weise wird der mittlere Signalwert des R-C-Filters aufrechterhalten, wenn keine Ausgangssignale von den Exklusiv-ODER-Gattern erzeugt werden (also wenn keine Datenwechsel in dem empfangenen Datensignal vorliegen), so daß das erste Taktsignal erzeugt wird mit einer Rate, die synchron ist mit dem mittleren Wert der Bitrate des zuletzt empfangenen Datensignals, das noch eine verwertbare Zeit­ lageinformation enthielt.

Aus den oben beschriebenen Maßnahmen resultieren mehrere Vorteile. Zunächst eliminiert diese Anordnung die Verwendung eines monostabilen Multivibrators mit zugeordneten Zeitglied­ kondensatoren, deren Wert geändert werden müßte immer dann, wenn die empfangene Datenbitrate sich erheblich ändert. Dies ist besonders vorteilhaft bei der Datenaufzeichnung in den Fällen, wo die Datenbitraten und die Aufzeichnungsgeschwin­ digkeiten sich innerhalb eines Bereiches von 1000 zu 1 ändern können.

Die oben beschriebene Anordnung erfaßt vorteilhafter­ weise Phasenfehler über einen Bereich von + 180° unter Ver­ wendung einer minimalen Anzahl von Schaltkreiskomponenten. Mit dieser Anordnung ändert sich die Phasenbeziehung der Ausgangssignale der Exklusiv-ODER-Gatter um 180°, wenn der Phasenfehler den Nullgradpunkt durchläuft. Der Ausgang des spannungsgesteuerten Oszillators wird demgemäß so ausgelegt, daß die Taktsignale in Phase sind mit den empfangenen Daten­ signalen. Damit wird eine opitmale Abtastung der empfangenen Datensignale in der Mitte der empfangenen Dateneingangs­ bitzellen sichergestellt.

Ein weiterer Vorteil liegt darin, daß der spannungs­ gesteuerte Oszillator mit der Bitrate der empfangenen Daten­ signale (für NRZ-Signale) arbeitet, womit die Notwendigkeit entfällt für hochfrequente Taktgeber, die mit Vielfachen der Bitrate arbeiten, wie sie in den bisher üblichen Bit­ synchronisierern verwendet wurden.

Beispielsweise hatten viele Anordnungen der bisher üblichen Art Taktgeber, die mit dem Vier- bis Achtfachen der Bitrate betrieben wurden. Danach würde ein bisher üblicher Bitsynchronisierer für den Empfang eines Datensignals bei 4 MHz einen Taktgeber benötigen, der zwischen 16 und 32 MHz läuft. Derartige hochfrequente Oszillatoren sind ziem­ lich kompliziert und erfordern die Beachtung von mehr kri­ tischen Schaltkreistoleranzen als es bei der Anordnung gemäß vorliegender Erfindung der Fall ist, bei der der Oszillator nur mit der Bitrate selbst zu laufen braucht.

Ein weiterer Vorteil der Anordnung gemäß der Erfin­ dung liegt darin, daß sie mit anderen Typen von Datenkodier­ schemata arbeiten kann, etwa dem Biphasen-Kode (Manchester), Verzögerungsmodulationskode (Miller) oder Verzögerungs­ quadratmodulationskode (Miller-squared), bei denen mindestens ein Datenwechsel pro Bitzelle vorliegt. In solchen Fällen würde nämlich der Oszillator mit einem Vielfachen der Bit­ rate (üblicherweise dem Zweifachen) des Eingangssignals arbeiten wegen der größeren Anzahl von Bitwechseln pro Zelle (üblicherweise 2) im Vergleich mit dem NRZ-Kode. Dies repräsentiert die minimal mögliche Oszillatorfrequenz für derartige Typen von Kodierschemata.

Die Anordnung von parallelen, einander entgegenge­ setzt gepolten Dioden mit einem hochohmigen Widerstand zwischen den Ausgängen der Exklusiv-ODER-Gatter und dem Schleifenfilter vom R-C-Typ verhindert in vorteilhafter Weise, daß das von dem Kondensator des Schleifenfilters gespeicherte Signal sich während Perioden entlädt, in denen kein Ausgangssignal von den ODER-Gattern vorliegt. Auf die­ se Weise hält das R-C-Filter den mittleren Signalwert des zuletzt empfangenen Datensignals und hat demgemäß die Tendenz, die phasenverriegelte Schleife auf die abgestimm­ te Bitrate während solcher übergangsloser Perioden vorzu­ spannen.

An Hand der beigefügten Zeichnungen soll nachfolgend ein bevorzugtes Ausführungsbeispiel des Gegenstandes der Erfindung im einzelnen erläutert werden.

Fig. 1 ist ein schematisches Schaltbild der Anordnung gemäß der Erfindung und

Fig. 2 ist ein Diagramm zur Erläuterung der Phasen­ beziehungen zwischen verschiedenen Wellen­ formen, die in der Schaltung gemäß Fig. 1 auftauchen.

An der Eingangsklemme 1 der Schaltung gemäß Fig. 1 liegt ein digitales Datensignal aus einer hier nicht dar­ gestellten Quelle an, beispielsweise ein Signal vom NRZ- Kode-Typ. Der Kondensator 3 und der Widerstand 5 wirken als Vorfilter für das Eingangssignal, das dann an den Rechteckschaltkreis 7 angelegt wird. Der Rechteckschalt­ kreis 7 dient dazu, das einlaufende Datensignal zu erfassen, dessen Datenwechselflanken während der Übertragung ver­ schliffen sein können, und erzeugt ein Ausgangssignal A (Fig. 2), das repräsentativ ist für das Eingangssignal, jedoch wesentliche schärfere oder "rechteckigere" Daten­ wechselflanken aufweist. Rechteckschaltkreise dieses Typs sind bekannt und umfassen in ihrer einfachsten Ausführungs­ form einen Komparator wie in Fig. 1 angedeutet.

Das aufbereitete Datensignal A aus dem Rechteckkreis 7 wird an die Eingänge von Registern 9 und 11 angelegt sowie an einen Eingang eines Phasenfehlererfassungskreises 13, bei dem es sich vorzugsweise um ein Exklusiv-ODER-Gatter handelt. Die Register 9 und 11 sind beispielsweise die Flipflops, die beispielsweise einen D-Eingang, einen Takt­ eingang, einen Q- (Setz- oder Normal-) Ausgang sowie einen -(Rücksetz- oder Komplement-Q-)Ausgang besitzen. Ein D- Flipflop wirkt als ein Speicherelement. Wenn ein Taktim­ puls an seinen Takteingang angelegt wird, wird der Logik­ zustand des D-Eingangs auf den Q-Ausgang übertragen, und sein Komplement wird auf den -Ausgang übertragen (im all­ gemeinen mit der Anstiegsflanke der Taktwellenform).

Man erkennt ferner in Fig. 1, daß eine phasenver­ riegelte Schleife (PLL) vorgesehen ist mit einem spannungs­ gesteuerten Oszillator (VCO) 15, einem Schleifenfilter aus Kondensator 17 und Serienwiderstand 19 sowie einem Schleifen­ verstärker 21. Der Ausgang des Verstärkers 21 ist eine Steuer- oder Fehlerspannung, die bei Anlegen an einen Ein­ gang des VCO 15 dahin wirkt, daß die Ausgangsfrequenz des VCO proportional zur angelegten Steuerspannung verändert wird.

Der Ausgang von VCO 15 ist eine Rechteckwelle mit ei­ ner Frequenz, die abgestimmt ist auf etwa die Bitrate des Eingangsdatensignals. Die VCO-Taktsignale CLK werden an den Takteingang des Registers 9 angelegt und an einen In­ verter 22, der ein zweites Taktsignal erzeugt, welches 180° phasenverschoben ist gegenüber dem ersten Taktsignal. liegt am Takteingang des Registers 11.

Der Q-Ausgang des Registers 11, mit Q 1 bezeichnet, wird an einen Eingang eines zweiten Phasenerfassungskreises 23 angelegt, bestehend aus einem Exklusiv-ODER-Gatter, an dem außerdem ein Ausgangssignal vom -Ausgang des Registers 9 liegt. Der Q-Ausgang des Registers 9, mit Q 2 bezeichnet, liegt am anderen Eingang des Exklusiv-ODER- Gatters 13. Das Ausgangssignal Q 2 dupliziert gewisser­ maßen das aufbereitete Eingangsdatensignal A, ist jedoch diesem gegenüber um 180° verschoben. Das Ausgangssignal Q 2 . liegt an der Ausgangsklemme 25 und stellt das NRZ-Ausgangs­ signal dar, für das Phase und Frequenz des ersten Takt­ signals, erzeugt von dem VCO, zu synchronisieren sind. Der synchrone Taktausgang CLQ des VCO 15 liegt an der Aus­ gangsklemme 27.

Bekanntlich erfolgt die optimale Abtastung eines NRZ-Daten-Signals dann, wenn das Signal in der Mitte jeder Bitzelle abgetastet wird. Diese Abtastung erfolgt jedoch oft bei Vorliegen zahlreicher Störfaktoren, hervorgerufen durch Zeit- oder Phasengitter, Rauschen usw. Da Phasendiffe­ renzen von ± 180° zwischen einem Eingangsdatensignal und einem gewonnenen Taktsignal infolge solcher Störungen auf­ treten können, müssen Mittel vorgesehen werden zum Erfassen solcher Phasendifferenzen und zum Nachstellen von Phase und Frequenz eines Taktsignals derart, daß die Anstiegsflanke des Taktsignalimpulses, (der verwendet wird, um die Bit­ abtastung in einem Datenempfänger zu triggern) synchron ist mit dem Mittelpunkt einer empfangenen Datenbitzelle.

Zu diesem Zweck erfaßt und justiert die Anordnung nach Fig. 1 Phasendifferenzen zwischen dem Eingangsdaten­ signal und dem Taktsignal bis zu einer Größe eines vollstän­ digen Taktzyklus (d. h. + 180°),während zugleich der ver­ riegelte Zustand für die Phasenverriegelungsschleife auf­ rechterhalten wird.

Die Anordnung nach Fig. 1 arbeitet wie folgt: Die aufbereiteten Eingangsdaten, die in Fig. 1 als Wellenformen A dargestellt sind, werden an die D-Eingänge beider Register 9 und 11 angelegt. Der Ausgang von VCO 15, in Fig. 1 mit CLK bezeichnet, liegt am Takteingang des Registers 9 und am Inverter 22. Dieser invertiert die erste Taktwellenform CLK zum Erzeugen des zweiten Taktes der 180° phasen­ verschoben ist gegenüber dem ersten Takt. liegt am Takt­ eingang des Registers 11.

Man erkennt aus Fig. 2, daß der getaktete Ausgang Q 1 des Registers 11 eine Wellenform ist mit im wesentlichen identischer Form der aufbereiteten Eingangsdatenwellen­ form A, jedoch verschoben um eine Größe Δ ø, die proportional ist der Phasendifferenz zwischen der Anstiegsflanke von und der Anstiegsflanke der Eingangsdatenwechsel A. Der Aus­ gang Q 2 des Registers 9 hat identische Form mit Q 1, ist jedoch 180° demgegenüber phasenverschoben, da das Register 9 von dem ersten Takt CLK angesteuert wird, der seinerseits um 180° phasenverschoben liegt gegenüber dem zweiten Takt CLK, mit dem das Register 11 angesteuert wird. Der andere Ausgang des Registers 9 ist das bloße logische Komplement von Q 2, d. h. wenn Q 2 hoch liegt (logisch 1), liegt logisch nie­ drig (logisch Q) und umgekehrt. Der Komplementärausgang des Registers 11 wird nicht verwertet.

Das Eingangsdatensignal A und das Ausgangssignal Q 2 aus dem Register 9 liegen an den Eingängen von Exklusiv- ODER-Gatter 13. Das resultierende Signal A+Q 2 ist ein Impuls, dessen Breite sich direkt proportional zu der Phasendifferenz Δ ø zwischen dem Eingangsdatensignal A und dem ersten Takt­ signal CLK ändert. Das Ausgangssignal Q 1 vom Register 11 und das Ausgangssignal vom Register 9 liegen an den Eingängen von Exklusiv-ODER-Gatter 23. Wie in Fig. 2 erkennbar, ist das Signal das bloße invertierte oder Spiegelbild von Q 2 und hat demgemäß immer den komplementären Wert und differiert in der Phase um 180° von dem Ausgangssignal Q 1. Die Kombination dieser beiden Signale Q 1+ aus dem Exklusiv- ODER-Gatter 23 ist ein Ausgangssignal mit einer festen Puls­ breite oder Dauer von genau der Hälfte der Taktperiode (d. h. einer Breite von einer halben Bitzelle).

Die Ausgänge der Gatter 13 und 23 werden summiert über Widerstände 29 und 31. Diese summierten Ausgangssignale werden dem Phasenschleifenverstärker 21 über eine Parallel­ schaltung von entgegengesetzt gepolten Dioden 33 und 35 sowie einem Widerstand 37 zugeführt. Widerstände 39 bzw. 41 verbinden den Ausgang des Schleifenverstärkers 21 bzw. Masse mit einem zweiten Eingang des Schleifenverstärkers, womit die erforderliche Rückkopplungs- und Steuerspannung für den Verstärker erzeugt wird.

Der Widerstand 37 hat einen Wert, der erheblich größer ist als der des Widerstandes, der von dem Schleifen­ filterwiderstand 19 dargestellt wird. Die Dioden 33 und 35 stellen sicher, daß der Schleifenfilterkondensator 17 dauernd geladen wird, solange die Gatter 13 oder 23 Signale ausgeben. Wenn weder das Gatter 13 noch das Gatter 23 ein Signal er­ zeugt, etwa bei einem Bandfehler oder wenn eine lange Periode ohne Pegelwechsel vorliegt (wie dies bei NRZ-Kodierung vor­ kommen kann), nimmt die Verbindungsstelle zwischen den Wi­ derständen 29 und 31 einen Mittelwert von dem halben Logik­ pegel an. Die Spannung an dem Eingang des Schleifenverstärkers 21 liegt ebenfalls auf dem halben Logikpegel, so daß weder Diode 33 noch Diode 35 leitend sind. Demgemäß hat der Kon­ densator 17 des Schleifenfilters keine Entladestrecke außer über dem Widerstand 37. Da der Wert des Widerstandes 37 je­ doch erheblich größer ist (zehnmal oder mehr) als der des Schleifenfilterwiderstandes 19, wird die Spannung am Eingang des Verstärkers 21 auf ihrem vorherigen Wert gehalten bis zu einem Zeitpunkt, zu dem von Gattern 13 oder 23 ein Signal ausgegeben wird. Beim Fehlen eines Eingangssignals oder beim Fehlen von Datenwechseln erzeugt demgemäß VCO 15 ein Takt­ signal, basierend auf dem mittleren Wert des zuletzt empfan­ genen Datensignals, da die Mittenfrequenz des Schleifenfilters (gesteuert durch die Größe der Ladung auf Kondensator 17) auf im wesentlichen der Frequenz der Bitrate des zuletzt empfangenen Signals mit Datenwechseln gehalten wird.

Das summierte und verstärkte Steuersignal Σ ist in Fig. 2 dargestellt. Das Steuersignal Σ ist ein Impuls, dessen Vorzeichen und Dauer Maß bilden für den Fehler in Phase und Frequenz zwischen dem Taktsignal CLK, erzeugt von VCO 15, und dem Eingangsdatensignal. Dieses Fehlersignal wird an einen Eingang von VCO 15 angelegt, um Phase und Fre­ quenz des VCO-Ausgangssignals CLK so zu verändern, daß Synchronis­ mus vorliegt mit dem Eingangsdatensignal.

Man erkennt in Fig. 2, daß bei Nichtvorliegen einer Phasendifferenz zwischen der Anstiegsflanke von CRK und der Anstiegsflanke der Datenwechsel bei A (d. h. Δ ø = 0°) die Ausgänge der Exklusiv-ODER-Gatter 13 und 23 (A 0 Q 2 bzw. 01+) komplementär zueinander sind und demgemäß ihre Summe Σ (das Fehlersignal) Null beträgt. Mit anderen Worten wird kein Fehlersignal, da Phase und Frequenz des VCO-Ausgangssignals CLK synchron sind mit Phase und Frequenz der Eingangsdatenwechsel und die Taktwechsel, genau im optimalen Punkt innerhalb jeder Eingangsdatenbitzelle vorliegen, d. h. in der Mitte jeder Bit­ zelle.

Wenn jedoch eine Phasendifferenz zwischen dem Eingangs­ datensignal und dem VCO-Taktsignal auftritt (wenn also Δ ø nicht gleich 0° beträgt), ist das Steuersignal Σ, erzeugt von den Exklusiv-ODER-Gattern 13 und 23 eine Serie von Impulsen, deren über die Zeit integrierter, vorzeichenbehafteter Wert die Tendenz hat, die Schwingungsfrequenz und Phasenlage des von VCO 15 erzeugten Taktes CLK mit dem Eingangsdatensignal in Synchronismus zu bringen.

Abweichend von Phasenerfassungsschemata früherer Art vom Vorgatter-Nachgatter-Typ hält die Schaltungsanordnung gemäß der vorliegenden Erfindung die Phasenverriegelung zwi­ schen dem Eingangsdatensignal und dem Taktsignal selbst für Phasendifferenzen von bis zu einem vollständigen Taktzyklus aufrecht, d. h. ± 180°. Dies beruht auf der Tatsache, daß die Phasenbeziehung der Impulse aus den Exklusiv-ODER-Gattern 13 und 23 um 180° umschalten, wenn der Phasenfehler Σ durch den Nullpunkt geht.

Demgemäß erzeugt die beschriebene Schaltungsanordnung ein Taktsignal synchron mit einem Eingangsdatensignal mit der Fähigkeit, Phasendifferenzen zwischen beiden zu ± 180° zu erfassen und zu korrigieren. Zusätzlich wird das VCO- Taktsignal mit der Bitrate (für NRZ-Signale) erzeugt anstatt mit einem Vielfacher derselben. Dies verringert erheblich die Kompliziertheit der VCO-Schaltung und eliminiert darüber hinaus die Notwendigkeit für getrennte Zeitgliedkondensatoren und zugeordnete Schalter, wie sie bei bisher üblichen Bit­ synchronisieren verwendet werden mußten, bei denen ein mono­ stabiler Multivibrator zum Erzeugen der Zeitlageimpulse über einen breiten Bereich von Bitraten vorgesehen war. Darüber hinaus bewirkt das Vorsehen von Dioden 33, 35 und Wider­ stand 37 zwischen den Ausgängen der Exklusiv-ODER-Gatter 13 und 23 einerseits und dem Eingang des Schleifenverstärkers 21 andererseits, daß die Phasenverriegelungsschleife so vor­ gespannt gehalten wird, daß sie die abgestimmte Bitrate sucht beim Fehlen von Bitwechseln oder beim Fehlen eines Eingangssignals.

Die Erfindung wurde vorstehend unter Bezugnahme auf eine Ausführungsform beschrieben, die für NRZ-kodierte Signale verwendet wurde. Es versteht sich, daß die Erfin­ dung anpaßbar ist ohne weitere Modifikationen an die Ver­ wendung von Biphasen (Manchester), Verzögerungsmodulation (Miller) oder Verzögerungsquadrier-Modulation (Miller-square) -Kode von Signalen. Diese Kodierschemata sind charakterisiert dadurch, daß sie mindestens zwei Pegelwechsel pro Bitzelle aufweisen. In einem solchen Falle würde der VCO-Ausgang CLK tatsächlich mit der doppelten Bitrate laufen, da doppelt so viele Datenwechsel pro Bitzelle bei solchen Kodierschemata vorliegen wie bei der NRZ-Kodierung.

Die Erfindung wurde vorstehend im einzelnen erläutert, so daß sich mögliche Abwandlungen für den Fachmann ergeben. Beispielsweise wurden diskrete Register und exklusive ODER- Gatter beschrieben, doch können diese Funktionen in einer einzigen Komponente kombiniert werden, welche die gewünsch­ ten Ausgangssignale variabler bzw. vorgegebener Dauer er­ zeugt. Die beiden Phasen des Taktsignals können in beliebiger konventioneller Weise erzeugt werden. Zusätzlich kann der Schleifenverstärker 21 ein invertierender Verstärker sein, wobei die Verbindungen zwischen den Registern 9 und 11 und den Gattern 13 und 23 etwas zu modifizieren sind derart, daß der Ausgang Q 2 an Gatter 13 und der komplementäre Aus­ gang an Register 11 angelegt wird, wobei Q an Gatter 23 liegt. Dies invertiert nämlich die Polaritäten für die Gatter 13 und 23, so daß sich Ausgangspolaritäten entgegen­ gesetzt jenen nach Fig. 1 ergeben. Diese invertierten Polari­ täten werden aufsummiert zum Erzeugen eines invertierten Fehlersignals, das dann durch den Schleifenverstärker vom invertierenden Typ verstärkt wird zum Erzeugen eines Steuer­ signals für VCO 15 richtiger Größe und richtigen Vorzeichens

Claims (10)

1. Anordnung zum Erzeugen eines Taktsignals synchron mit der Bitrate eines empfangenen Datensignals, mit einem spannungsgesteuerten Oszillator, der ein erstes Takt­ signal erzeugt, dessen Frequenz sich in Funktion einer angelegten Steuerspannung ändert, gekennzeichnet durch
einen Schaltkreis (21) zum Erzeugen eines zweiten, gegenüber dem ersten um 180° phasenverschobenen Taktsignals (),
mit dem ersten bzw. zweiten Taktsignal angesteuerte Schaltkreise (9,11) zum Erzeugen von die Datensignale (A) repräsentierenden ersten bzw. zweiten Zwischensignalen, von denen das zweite um eine zu der Phasendifferenz zwi­ schen dem zweiten Taktsignal und dem Datensignal propor­ tionale Größe zeitverschoben ist,
während das erste um eine halbe Bitperiode gegen­ über dem zweiten zeitverschoben ist,
einen mit dem Datensignal (A) und dem ersten Zwi­ schensignal (Q 2) angesteuerten ersten Ausgangs-Schaltkreis (13) zum Erzeugen eines ersten Ausgangssignals (A+Q 2) mit variabler Dauer proportional der Phasendifferenz zwischen dem Datensignal (A) und dem ersten Taktsignal (CLK,)
einem mit dem zweiten Zwischensignal (Q 1) und dem Komplement () des ersten Zwischensignals angesteuerten zweiten Ausgangs-Schaltkreis (23) zum Erzeugen eines zweiten Ausgangssignals (Q 1+) mit einer festliegenden Dauer einer halben Bitperiode, und
einen Summier-Schaltkreis (29, 31) zum Bilden der Summe der Ausgangssignale als Steuerspannung für den spannungsgesteuerten Oszillator (VCO 15), wodurch Frequenz und Phasenlage des ersten Taktsignals (CLK) mit denen des Datensignals (A) synchronisiert sind.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der das zweite Taktsignal erzeugende Schaltkreis einen mit dem ersten Taktsignal angesteuerten Inverter (21) umfaßt.

3. Anordnung nach Anspruch 1 oder 2, gekennzeichnet durch ein zwischen den Summierschaltkreises (29, 31 und den Oszillator (15) geschaltetes Filter (33, 35, 37, 19, 17) mit Komponenten zum Aufrechterhalten der Phasen­ verriegelung zwischen dem ersten Taktsignal (CLK) und dem Datensignal (A) beim Fehlen von Pegelwechseln in dem letzteren.

4. Anordnung nach Anspruch 1, 2 oder 3, gekennzeichnet durch einen Formerschaltkreis (7) zum Erhöhen der Flanken­ steilheit empfangener Datensignale (NRZ) vor deren Anlegen an die Zwischensignalerzeugerschaltkreise (9, 11).

5. Anordnung nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Zwischensignal­ erzeugerschaltkreise (9, 11) ein Paar von getakteten Registern umfassen, von denen jedes einen Eingang (D) für die Datensignale (A) aufweist und von denen ein erstes vom ersten Taktsignal (CLK) und das zweite vom zweiten Taktsignal () angesteuert ist.

6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Register ein erstes und ein zweites D-Flipflop (9, 11) umfassen, an deren D-Eingang das Datensignal liegt und von denen das erste (9) an seinem Takteingang mit dem ersten Taktsignal beaufschlagt ist, während sein Q-Ausgang an einem Eingang des ersten Ausgangsschaltkreises (13) liegt und sein -Ausgang an einem Eingang des zweiten Ausgangsschaltkreises (23) liegt, und von denen das zweite (11) an seinem Takteingang mit dem zweiten Taktsignal () beaufschlagt ist und mit seinem Q-Ausgang an einem Eingang des zweiten Ausgangsschaltkreises liegt.

7. Anordnung nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Ausgangsschalt­ kreise jeweils ein Exklusiv-ODER-Gatter (13, 23) umfassen.

8. Anordnung nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, daß bei einem NRZ-Signal als Daten-Eingangssignal das erste Taktsignal (CLK) mit der Bitrate des Datensignals erzeugt wird.

9. Anordnung nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, daß bei einem Biphasen- Verzögerungs- oder Verzögerungsquadriermodulationssignal als Dateneingangssignal das erste Taktsignal mit dem Doppel­ ten der Bitrate des Datensignals erzeugt wird.

10. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß das Filter ein R-C-Filter (17, 19) umfaßt und daß die ge­ nannten Komponenten ein Paar von Dioden (33, 35) und einen Widerstand (37), sämtlich parallelgeschaltet an den Ausgang des Summierschaltkreises (29, 31) gelegt, umfassen, wobei die Dioden (33, 35) zueinander umgekehrt gepolt sind und der Widerstand (37) einen erheblich höheren Wert aufweist als der Widerstand (19) des R-C-Filters, so daß die Mittenfrequenz des Schleifenfilters bei der Bitrate des vorher empfangenen Datensignals gehalten wird, solange Ausgangssignale von den als Phasendetektor dienenden Ausgangsschaltkreisen (13, 23) ausbleiben, so daß das erste Taktsignal (CLK) mit einer Rate erzeugt wird, die synchronisiert ist bezüglich dem Mittelwert der Bitrate des vorher empfangenen Datensignals.