KR930007652B1 - Cmi데이터 비트동기를 위한 위상검출기와 연동되어 동작하는 cmi/nrz복호기 - Google Patents

Cmi데이터 비트동기를 위한 위상검출기와 연동되어 동작하는 cmi/nrz복호기 Download PDF

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Abstract

내용 없음.

Description

CMI데이터 비트동기를 위한 위상검출기와 연동되어 동작하는 CMI/NRZ복호기
제1도는 본 발명에 의한 CMI/NRZ복호기의 블록도.
제2도는 본 발명에 의한 동상 및 역상 클럭발생부, 논인버팅 데이터 및 인버팅 데이터 출력부, 및 데이터 천이와 클럭펄스의 천이간 시간 간격 출력부의 회로도.
제3도는 본 발명에 의한 클럭펄스 반주기 기준펄스 발생부의 회로도.
제4도 (a), (b)는 제2도 및 제3도의 각 부분의 신호파형도.
제5도는 본 발명에 의한 상승천이 검출 2단 반주기 이동부의 회로도.
제6도는 본 발명에 의한 하강천이 검출 3단 반주기 이동부의 회로도.
제7도는 CMI/NRZ 복호회로의 회로도.
제8도는 본 발명에 의한 부호위반 검출부의 회로도.
제9도는 제5도, 제6도, 제7도, 및 제8도의 각 부분의 신호 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 동상 및 역상클럭 발생부
2 : 논인버팅 데이터 및 인버팅 데이터 출력부
3 : 데이터 천이와 클럭펄스의 천이간 시간간격 출력부
4 : 클럭펄스 반주기 기준 펄스 발생부
5 : 상승천이 검출 2단 반주기 이동부
6 : 하강천이 검출 3단 반주기 이동부
7 : CMI/NRZ복호회로 8 : 부호위반 검출부
10 : 위상검출부 20 : CMI/NRZ복호부
200 내지 205,300,301,500A,501A,600A,601A,700,701 : D플립플롭
206,207 : CEL수신기 208,209,210,705,804 : OR게이트
302 : NOR/OR게이트
303,503A,503B,603A,603B,603C : AND게이트
703,704,706,803 : NOR게이트
본 발명은 입력되는 CMI(Code Mark Inversion)데이터 비트단위 간격(UI : Unit Interval) 중앙에서 클럭퍼스의 천이가 발생하도록 하는 위상검출기와 연동되어 CMI데이터를 NRZ데이터로 복호하는 CMI/NRZ(Code Mark Inversion/Non-Return to Zero)복호기에 관한 것이다.
종래의 CMI데이터 비트 동기 회로는 데이터에서 추출한 클럭 펄스의 천이를 CMI데이터 비트 단위 간격 중앙에 위치하도록 수동으로 맞추는 오픈 루프 리타이밍(open loop retiming)회로로 구현하여 NRZ데이터로 복호하였기 때문에 CMI데이터에서 추출한 클럭펄스의 천이는 CMI데이터 비트의 단위 간격 중앙에 자동으로 맞추어지지 않았을 뿐만 아니라 데이터에서 추출한 클럭펄스로 CMI데이터를 NRZ로 복호하기 위해서는 추출한 클럭펄스 상승천이 또는 하강천이의 위상이 CMI데이터에 대해서 항상 일정해야 하기 때문에 추출된 클럭펄스의 위상 여유는 180°이내이었다. 따라서 데이터를 리타이밍 할때 정확한 위상 보정 회로로 구성을 하여야 하기에 CMI/NRZ 복호 및 리타이밍 기능은 이 회로에 사용되는 소자의 정확도 및 온도 특성에 좌우되는 문제점이 있었다.
최근 공개특허된 CMI/NRZ 복호기(일본 특허공개 소 63-136740; CMI 복호장치, 일본 특허공고 소 63-263846; CMI 부호 복호기)는 클럭펄스의 위상이 180°바뀌어도 위상 조정을 하지 않고 동작하는데, 이 복호기들은 클럭펄스를 직접 복호회로에 사용하지 않고 타이밍 신호를 만든 후에 사용하기 때문에 고속장치시 타이밍이 변하는 단점이 있다.
또한 최근에 개발된 NRZ자기 조절 리타이밍 회로들(C. R. Hogge의 미국특허 4,535,459; Signal Detection Apparatus와, C. P. Summers의 미국특허 4,400,667; Phase Sensitive Detector와, M. Belkin의 미국특허 4,400,667; Phase Toerant Bit Synchronizer For Digital Signal)을 사용할 경우는 CMI데이터 비트 단위간격과 같은 주기를 가진 VOC(Voitage Controlled Oscillator)에서 발생시켜 CMI데이터 비트 동기를 구현하는데 이 경우에는 CMI데이터 비트 단위 간격과 같은 주기를 가진 클럭 펄스를 사용하여야 하는 문제점이 있었다.
따라서, 상기 문제점을 개선하기 위해 안출된 본 발명은 CMI데이터 비트 간격 2배의 주기를 가진 클럭펄스, 즉 CMI데이터 최대 비트 속도의 1/2주파수의 클럭을 사용하여 입력되는 CMI데이터 비트단위 간격 중앙에서 클럭펄스의 상승천이 또는 하강천이가 발생하도록 하는 위상검출회로를 사용한 CMI데이터 비트 동기회로로부터 복구된 클럭펄스를 사용하여 CMI데이터에 대해서 클럭펄스의 위상이 180°바뀌어도 CMI데이터를 NRZ데이터로 안정되게 복호하는 CMI/NRZ복호기를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은, 입력되는 CMI데이터 비트단위 간격 중앙에서 클럭 펄스의 천이에 따라 CMI데이터를 복호하는 CMI/NRZ복호기에 있어서, VCO 또는 위상제어회로에서 구동된 클럭펄스에 대해서 동상 및 역상인 클럭펄스를 발생시키는 동상 및 역상 클럭 펄스 발생수단, 입력되는 CMI데이터에 논-인버팅과 인버팅된 데이터를 출력하는 논-인버팅 데이터 및 인버팅 데이터 출력수단, 상기 동상 및 역상 클럭펄스 발생수단과 논인버팅 데이터 및 인버팅 데이터 출력수단에 연결되어 입력되는 CMI데이터의 비트 단위 간격의 중앙과 클럭 펄스 천이의 위상과의 관계와 CMI데이터에서 천이 발생유무를 출력하는 데이터 천이와 클럭펄스의 천이간 시간 간격 출력수단, 상기 동상 및 역상 클럭 발생 수단과 데이터 천이와 클럭펄스의 천이간 시간 간격 출력수단에 연결되어 상기 입력되는 CMI데이터에서 상승 천이가 발생하면 상기 동상 및 역상 클럭 발생수단의 클럭펄스의 상승 천이 또는 하강 천이에 트리거되고 클럭펄스의 반주기 폭의 펄스폭을 갖는 펄스를 발생시키는 클럭펄스 반주기 기준 펄스 발생수단, 상기 동상 및 역상 클럭 발생수단과 클럭 펄스 반주기 기준 펄스 발생수단에 연결되어 상기 CMI데이터에서 상승 천이가 발생하면 상기 클럭 펄스 반주기 기준 펄스 발생수단의 출력에 대해 상기 클럭 펄스 반주기 만큼씩 순차적으로 2단 지연된 클럭 펄스 반주기의 펄스폭을 갖는 팔스를 출력시키는 상승 천이 검출2단 반주기 이동수단, 상기 동상 및 역상 클럭 발생수단과 데이터 천이와 클럭펄스의 천이간 시간 간격 출력수단에 연결되어 상기 CMI데이터에서 하강 천이가 발생하면 상기 데이터 천이와 클럭 펄스의 천이간 시간 간격 출력수단에서 발생하는 펄스의 하강 천이에 대해 상기 클럭 펄스 반주기 만큼씩 순차적으로 3단 지연된 클럭 펄스 반주기의 펄스폭을 갖는 신호를 출력시키는 하강 천이 검출 3단 반주기 이동수단, 상기 동상 및 역상 클럭 발생수단과 상승 천이 검출2단 반주기 이동수단과 하강 천이 검출 3단 반주기 이동수단에 연결되어 상기 CMI데이터를 NRZ데이터로 복호하는 CMI/NRZ복호수단, 및 상기 동상 및 역상 클럭 펄스 발생수단과 클럭 펄스 반주기 기준 펄스 발생수단과 상승 천이 검출 2단 반주기 이동수단과 하강 천이 검출3단 반주기 이동수단에 연결되어 상기 CMI데이터에서 CMI부호위반을 검출하는 부호위반 검출수단을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명의 일시예를 상세히 설명한다.
제1도는 본 발명에 의한 CMI/NRZ복호기의 블록도로, 1은 동상 및 역상 클럭발생부, 2는 논인버팅(Noninverting) 데이터 및 인버팅 데이터 출력부, 3은 데이터 천이와 클럭펄스의 천이간 시간간격 출력부, 4는 클럭펄스 반주기 기준 펄스 발생부, 5는 상승천이 검출2단 반주기 이동부, 6은 하강천이 검출 3단 반주기 이동부, 7은 CMI/NRZ복호회로, 8은 부호위반 검출부, 10은 위상검출부, 20은 CMI/NRZ복호부를 각각 나타낸다.
본 발명에 의한 CMI/NRZ 복호기는 제1도에 도시한 바와같이, 논인버팅 데이터 및 인버팅 데이터 출력부(2), 동상 및 역상클럭발생부(1), 데이터 천이와 클럭펄스의 천이간 시간간격 출력부(3), 및 클럭펄스 반주기 기준 펄스 발생부(4)를 구비하여 VOC(Voltage Controlled Oscillator) 또는 위상 제어회로에서 출력되는 클럭펄스의 천이와 CMI데이터 비트 단위간격의 중앙과 위상을 비교하기 위한 위상 검출부(10)와; 하강천이 검출3단 반주기 이동부(6), 상승천이 검출2단 반주기 이동부(5), CMI/NRZ복호회로(7), 및 부호 위반 검출부(8)를 구비하여 CMI데이터를 NRZ데이터로 복호하고 CMI데이터에서 부호위반이 발생하면 이를 검출하는 CMI/NRZ복호부(20) ;를 포함한다.
상기 동상 및 역상 클럭발생부(1)는 VOC 또는 위상제어기에서 제공되는 클럭펄스에 대해 동상(in-phase) 및 역상(inverse-phase)인 클럭펄스(RCP 및 RCP)로 제공하고, 상기 논인버팅 데이터 및 인버팅 데이터 출력부(2)는 입력되는 CMI데이터를 논인버팅 및 인버팅시켜서 출력하는 기능을 수행한다.
상기 데이터 천이와 클럭펄스의 천이간 시간 간격 출력부(3)는 상기 동상 및 역상 클럭발생부(1)로부터 클럭펄스를 제공받고, 논인버팅 및 인버팅 데이터 출력부(2)의 출력을 제공받도록 연결되어, 입력되는 CMI데이터에서 상승 천이가 발생할 때마다 CMI데이터의 상승 천이로부터 클럭 펄스 상승 천이 또는 하강 천이까지 시간 간격 차이를 입력되는 CMI데이터의 상승 천이에 트리거된 펄스(RTP)로 출력하며, 입력되는 CMI데이터에서 하강 천이가 발생할 때마다 CMI데이터의 상승 천이부터 상기 클럭 펄스 상승 천이 또는 하강 천이까지 시간 간격 차이를 입력되는 CMI데이터의 하강 천이에 트리거된 펄스(FTP)로 출력한다.
상기 클럭펄스 반주기 기준 펄스발생부(4)는 상기 동상 및 역상 클럭 발생부(1)로 부터 클럭펄스를 제공받고, 데이터 천이와 클럭펄스의 천이간 시간 간격 출력부(3)로부터 상승 천이에 트리거된 펄스(RTP)를 제공받도록 연결되어 입력되는 CMI데이터에서 상승 천이가 발생하면 클럭펄스 반주기 폭의 펄스를 발생시킨다.
상기 상승천이 검출2단 반주기 이동부(5)는 상기 동상 및 역상 클럭 발생부(1)로 부터의 클럭 펄스와 클럭펄스 반주기 기준펄스 발생부(4)로 부터의 반주기 기준펄스를 입력받도록 연결되어 CMI데이터에서 상승천이가 발생하면 상기 클럭 펄스 반주기 기준 펄스 발생부(4)의 출력에 대해서 클럭 펄스 반주기 만큼씩 순차적으로 2단 지연시키면서 클럭 펄스 반주기 폭의 펄스를 출력시킨다.
상기 하강천이 검출3단 반주기 이동부(6)는 상기 동상 및 역상 클럭 발생부(1)로 부터의 클럭과 데이터 천이와 클럭 펄스의 천이간 시간 간격 출력부(3)에서 출력되는 하강 천이에 트리거된 펄스(FTP)를 입력받도록 연결되어 CMI데이터에서 하강 천이가 발생하면 상기 데이터의 천이와 클럭 펄스의 천이간 시간 간격 출력부(3)에서 발생하는 펄스의 하강 천이에 대해 클럭 펄스 반주기 만큼씩 순차적으로 3단 지연시키면서 클럭 펄스 반주기 폭의 펄스를 출력시킨다.
상기 CMI/NRZ복호회로(7)는 상기 동상 및 역상 클럭 발생부(1)로 부터의 클럭을 입력받고 하강 천이 검출 3단 반주기 이동부(6)와 상승 천이 검출 2단 반주기 이동부(5)의 출력을 입력받도록 연결되어 CMI데이터를 NRZ데이터로 복호하여 출력하고, 상기 부호위반 검출부(8)는 상기 동상 및 역상클럭 발생부(1)로 부터의 클럭을 입력받고 상승천이 검출 2단 반주기 이동부(5)의 출력과 클럭펄스 반주기 기준 펄스발생부(4)의 출력과 하강천이 검출 3단 반주기 이동부(6)의 출력을 입력받도록 연결되어 CMI데이터에서 상승 또는 하강 천이가 발생하면 부호위반을 검출하여 클럭펄스로 리타이밍하여 출력하는 기능을 수행한다.
제2도는 본 발명에 의한 동상 및 역상 클럭발생부(1), 논인버팅 데이터 및 인버팅 데이터 출력부(2), 및 데이터 천이와 클럭펄스의 천이간 시간 간격 출력부(3)의 회로도로, 200 내지 205는 D플립플롭, 206,207은 ECL수신기(Emitter-Coupled Logic Receiver), 208,209,210은 OR게이트를 각각 나타낸다.
본 발명에 의한 동상 및 역상 클럭발생부(1)는 제2도에 도시한 바와같이 ECL수신기(207)로 구성되어, VCO또는 위상 제어기에서 입력된 클럭펄스(CP,/CP)에 대해 동상 및 역상 클럭 펄스(RCP 및 / RCP ; Retiming Clock Pulse)를 발생시킨다.
본 발명에 의한 논인버팅 데이터 및 인버팅 데이터 출력부(2)는 제2도에 도시한 바와같이 ECL수신기(206)로 구성되어, 입력되는 CMI데이터(CMI,/CMI)에 대해 논인버팅 데이터와 인버팅 데이터를 발생시킨다.
본 발명에 의한 데이터 천이와 클럭펄스의 천이간 시간간격 출력부(3)는 제2도에 도시한 바와같이 상기 ECL리시버(206)의 논인버팅 데이터가 클럭단자(CPO)에 입력되고 논리 레벨 "1"상태가 데이터 입력단자(DO)로 입력되는 D플립플롭(200), 상기 D플립플롭(200)의 출력단(QO)에 데이터 입력단(D1)이 연결되고 상기 ECL리시버(207)의 동상 클럭펄스(RCP)를 클럭단자(CPI)의 입력으로 하는 D플립플롭(201), 상기 D플립플롭(200)의 출력단(QO)에 데이터 입력단(D2)이 연결되고 상기 ECL리시버(207)의 역상 클럭펄스(RCP)를 클럭단자(CP2)의 입력으로 하는 D플립플롭(202), 상기 D플립플롭(201,202)의 출력단(Q1,Q2)에 입력단이 연결되고 상기 D플립플롭(200,201,202)의 각 클리어단자(CD0,CD1,CD2)에 출력단이 연결된 OR게이트(208), 상기 ECL리서버(206)의 인버팅 데이터가 클럭단자(CP3)에 입력되고 논리 레벨 "1"상태가 데이터 입력단자(D3)로 입력되는 D플립플롭(203), 상기 D플립플롭(203)의 출력단(Q3)에 데이터 입력단(D4)이 연결되고 상기 ECL리시버(207)의 동상 클럭펄스(RCP)를 클럭단자(CP4)의 입력으로 하는 D플립플롭(204), 상기 D플립플롭(203)의 출력단(Q3)에 데이터 입력단(D5)이 연결되고 상기 ECL리시버(207)의 역상 클럭펄스(/RCP)를 클럭단자(CP5)의 입력으로 하는 D플립플롭(205), 상기 D플립플롭(204,205)의 출력단(Q4,Q5)에 입력단이 연결되고 상기 D플립플롭(203,204,205)의 각 클리어 단자(CD3,CD4,CD5)에 출력단이 연결된 OR게이트(209), 및 상기 D플립플롭(200,203)의 출력단(Q0,Q3)으로 출력되는 신호(RTP : Rising Transition Pulse, FTP : Falling Transition Pulse)를 입력으로 하는 OR게이트(210)로 구성된다.
상기 두 D플립플롭(200,203)의 데이터 입력단자(D0,D3)는 항상 논리레벨 '1'상태로 되어 있기 때문에 CMI데이터에서 상승 천이가 발생하고 D플립플롭(200)의 클리어단자(CD0)가 논리레벨 '0'이면, D플립플롭(200)의 출력(Q0)은 논리레벨 '1'로 변하게 되고 또한, 입력되는 CMI데이터에서 하강 천이가 발생하고 D플립플롭(203)의 클리어단자(CD3)가 논리레벨 '0'이면 D플립플롭(203)의 출력(Q3)은 논리레벨 '1'로 변하게 된다.
또한 상기와 같이 입력되는 CMI데이터에서 상승 천이가 발생하여 D플립플롭(200)의 출력(Q0)이 논리레벨 '1'이되어, 두 D플립플롭(201,203)의 데이터 입력단자(D1,D2)로 가해진 후 두 D플립플롭(201,202)의 클럭펄스 입력단자(CP1,CP2)중 먼저 천이가 발생하는 D플립플롭의 출력은 논리레벨 '1'이 되어 OR게이트(208)의 출력은 논리레벨 '1'이 되며 OR게이트(208)의 출력단에 연결된 3개의 D플립플롭(200,201,202)의 클리어단자(CD0,CD1,CD2)는 논리레벨'1'이 되어 3개의 D플립플롭(200,201,202)의 출력(Q0,Q1,Q2)은 모두 논리레벨'0'이 된다. 따라서 D플립플롭(200)의 출력(Q0)인 신호(RTP)는 CMI데이터에서 상승 천이가 발생할 때마다 CMI데이터 상승 천이에 트리거되고 CMI데이터 상승 천이에 가장 근접하여 발생된 클럭 펄스의 천이를 클리어되는 펄스를 발생시키게 되는데 이 펄스의 폭은 CMI데이터의 상승 천이와 가장 근접한 클럭 펄스 천이 사이의 시간 간격이다.
마찬가지로, D플립플롭(203)의 출력(Q3)인 신호(FTP)는 CMI데이터에서 하강 천이가 발생할때마다, CMI데이터 하강 천이에 트리거되고 CMI데이터 하강 천이에 가장 근접하여 발생된 클럭 펄스의 천이에 클리어되는 펄스를 발생시키게 되는데 이 펄스의 폭은 CMI데이터의 하강 천이와 그 천이와 가장근접한 클럭 펄스 천이 사이의 시간 간격이다. 따라서, 상기 출력 신호(RTP,FTP)를 논리합하는 OR게이트(210)의 출력(V : Variance)은 입력되는 CMI데이터의 천이와 그 천이에 가장 근접한 클럭펄스의 천이 사이의 시간 간격과 같은 펄스 폭을 가진 펄스를 발생시키게 되는 클럭 펄스의 천이가 입력되는 CMI데이터의 비트 단위 간격 중앙에 위치하면 OR게이트(210)의 출력(V)은 CMI데이터에서 천이가 발생한 때마다 클럭 펄스의 주기에 1/4되는 폭을 가진 펄스를 발생시키고, 클럭 펄스의 천이가 입력되는 CMI데이터의 비트 단위 간격 중앙보다 앞에 위치하면 OR게이트(210)의 출력(V)은 CMI데이터에서 천이가 발생할 때마다 클럭 펄스의 주기에 1/4보다 작은 폭을 가진 펄스를 발생시키고, 클럭 펄스의 천이가 입력되는 CMI데이터의 비트 단위 간격 중앙보다 뒤에 위치하면 OR게이트(210)의 출력(V)은 CMI데이터에서 천이가 발생할 때마다 클럭 펄스의 주기에 1/4보다 넓은 폭을 가진 펄스를 발생시킨다.
제3도는 본 발명에 의한 클럭펄스 반주기 기준펄스발생부(4)의 회로도로, 300,301은 D플립플롭, 302는 NO/OR게이트, 303은 AND게이트를 각각 나타낸다.
본 발명에 의한 클럭펄스 반주기 기준펄스발생부(4)는 제3도에 도시한 바와같이 상기 데이터 천이와 클럭펄스의 천이간 시간 간격 출력부(3)의 일출력(RTP)을 데이터 입력단자(D30)의 입력으로 하고 상기 동상 클럭펄스(RCP)를 클럭단자(CP30)의 입력으로 하는 D플립플롭(300), 상기 데이터 천이와 클럭펄스의 천이간 시간간격 출력부(3)의 일출력(RTP)을 데이터 입력단자(D31)의 입력으로 하고 상기 역상 클럭펄스(/RCP)를 클럭단자(CP31)의 입력으로 하는 D플립플롭(301), 상기 D플립플롭(300,301)의 출력단자(Q30,Q31)에 입력단이 연결되고 상기 D플립플롭(300,301)의 클리어단자(CD30,31)에 출력단이 연결된 AND게이트(503), 및 상기 D플립플롭(300,301)의 출력단자(Q30,Q31)에 입력단이 연결된 NOR/OR게이트(302)로 구성된다.
CMI데이터에서 상승 천이가 발생하여 출력신호(RTP)가 논리레벨 '1'이 되면 두 D플립플롭(300,301)의 데이터 입력단자(D30,D31)는 논리레벨 '1'이 되고 클럭펄스 입력단자에서 상승 천이가 발생한 D플립플롭의 출력은 논리레벨 '1'이 되고 다른 한 D플립플롭의 출력은 논리레벨 '0'을 유지하고 있다가 클럭펄스 입력단자에서 상승 천이가 발생하면 D 플립플롭의 출력은 논리레벨 '1'로 바뀌게 된다. 출력신호(RTP)가 논리레벨 '1'인 상태로 바뀐뒤에 D플립플롭(300,301)의 클럭펄스 입력단자(CP30,CP31)에서 두 번째 천이가 발생하면 AND게이트(303)의 출력은 논리레벨 '1'이 되며 두 D플립플롭(300,301)은 클리어된다. 따라서 NOR/OR게이트(302)의 출력은 CMI데이터에서 상승 천이가 발생할 때마다 클럭 펄스의 반주기 펄스 폭을 갖는, 클럭펄스의 상승 또는 하강 천이에 트리거된 펄스(RRO,/RRO)를 발생시킨다.
제4도는 제2도 및 제3도의 각 부분의 신호파형도로, 제4도(a)는 CMI데이터 비트단위 간격 중앙보다 클럭펄스가 뒤에서 발생되는 경우를 나타내고 제4도(b)는 CMI데이터 비트단위 간격 중앙보다 클럭펄스 천이가 앞에서 발생될 경우를 나타낸 것이다.
입력되는 CMI데이터 비트단위 간격 중앙에 대한 클럭펄스 천이의 위상에 따라 데이터 천이와 클럭펄스의 천이간 시간 간격출력부(3)의 출력(V)의 펄스폭은 변하는 반면에 클럭펄스 반주기 기준 펄스발생부(4)의 출력(RRO)은 입력되는 CMI데이터의 비트 단위 간격 중앙에 대한 클럭펄스 천이의 위상에는 무관하고 단지 입력되는 CMI데이터에서 상승 천이가 발생하면 클럭펄스의 반주기 펄스폭을 가진 펄스를 발생시킨다.
CMI데이터 비트단위 간격 중앙보다 클럭펄스 천이가 뒤에서 발생하면 제4도 (a)에 도시한 바와같이 데이터 천이와 클럭펄스의 천이간 시간 간격 출력부(3)의 출력(V)에서 발생되는 펄스의 폭은 클럭펄스 주기의 1/4보다 크고, CMI데이터 비트단위 간격 중앙보다 클럭펄스의 천이가 앞에서 발생하면 제4도 (b)에 도시한 바와같이 데이터 천이와 클럭펄스의 천이간 시간간격 출력부(3)의 출력(V)에서 발생되는 펄스의 폭은 클럭펄스 주기의 1/4보다 작다.
그런데 2진 데이터에서 상승 천이는 2진 데이터의 총 천이 수의 반이기 때문에 입력되는 CMI데이터에서 천이가 있을때마다 구동되는 데이터 천이와 클럭펄스의 천이간 시간간격 출력부(3)의 출력(V)의 펄스 수는 클럭펄스 반주기 기준 펄스발생부(4)의 출력(RRO) 의 펄스 수의 2배이다. 입력되는 CMI데이터 비트 단위 간격 중앙과 클럭펄스의 천이 위상이 일치하면 출력(V)에서는 클럭펄스의 1/4주기 폭을 가진 펄스를 발생시키는 반면에 출력(RRO)에서는 클럭 펄스의 반주기 펄스폭을 가진 펄스를 발생시키게 되어 출력(V)에서 발생하는 두 펄스 폭의 합과 출력(RRO)에서 발생하는 한 펄스 폭은 같게 된다. 따라서 출력(RRO,V)의 레벨 차이를 적분하거나 저액여파하면(low pass filtering)직류 성분만 우세하게(dominant) 나타나기 때문에 CMI데이터의 비트간격 중앙에 대한 클럭 펄스 천이의 위상 관계를 저역여파기나 적분기의 출력에 나타나게 된다.
제5도는 본 발명에 의한 상승 천이 검출2단 반주기 이동부(5)의 회로도이고, 제6도는 본 발명에 의한 하강 천이 검출3단 반주기 이동부(6)의 회로도로, 500A,501A,500B,501B,600A,601A,600B,601B,600C,601C는 D플립플롭, 503A,503B,603A,603B,603C는 AND게이트, 502A,502B,602A,602B,602C는 NOR/OR게이트, 5A,5B,6A,6B,6C는 반주기 이동회로를 각각 나타낸다.
본 발명에 의한 상승 천이 검출2단 반주기 이동부(5)는 제5도에 도시한 바와같이 2단의 반주기 이동회로(5A,5B)로 구성되어 있는데, 제1단 반주기 이동회로(5A)는 상기 클럭펄스 반주기 기준펄스 발생부(4)는 출력(RRO)을 데이터 입력단자(D50A)의 입력으로 하고 상기 동상 클럭(RCP)을 클럭단자(CP50A)의 입력으로 하는 D플립플롭(500A), 상기 클럭펄스 반주기 기준펄스 발생부(4)의 출력(RRO)을 데이터 입력단자(D51A)의 입력으로 하고 상기 역상 클럭(/RCP)을 클럭단자(CP51A)의 입력으로 하는 D플립플롭(501A), 상기 D플립플롭(500A,501A)의 출력단(Q50A,Q51A) 에 입력단이 연결되고 상기 D플립플롭(500A,501A)의 클리어단자(CD50A,CD51A)에 출력단이 연결된 AND게이트(503A), 및 상기 D플립플롭(500A,501A)의 출력단(Q50A,Q51A)에 입력단이 연결되어 신호(RR1,/RR1)을 출력하는 NOR/OR게이트(502A)로 구성되고, 제2단 반주기 이동회로(5B)는 데이터 입력단(D50B,D51B)에 상기 제1단 반주기 이동회로(5A)의 출력단(RR1)이 연결된 D플립플롭(500B,501B), AND게이트(503B), 및 NOR/OR게이트(502B)로 상기 제1단 반주기 이동회로 (5A)와 동일하게 구성된다.
CMI데이터에서 상승천이가 발생한 후 클럭펄스에서 첫번째 천이가 발생하여 상기 클럭펄스 반주기 기준 펄스 발생부(4)의 출력(RRO)이 논리레벨 '1'이 되면, 상기 두 D플립플롭(500A,501A)의 데이터 입력단자(D50A,D51A)는 논리레벨 '1'이 되고 클럭펄스 입력단자에서 상승 천이가 발생한 D플립플롭의 출력은 논리레벨 '1'이 되고 다른 한 D플립플롭의 출력은 논리레벨 '0'을 유지하고 있다가 클럭펄스의 입력단자에서 상승 천이가 발생하면 D플립플롭의 출력은 논리레벨 '1'로 바뀌게 된다.
상기 클럭펄스 반주기 기준펄스 발생부(4)의 출력(RRO)이 논리레벨 '1'인 상태로 바뀐 뒤에 D플립플롭(500A,501A)의 클럭펄스 입력단자(CP50A,CP51A)에서 두 번째 천이가 발생하면 AND게이트 (503A)의 출력은 논리레벨 '1'이 되며 AND게이트(503A)의 출력은 두 D플립플롭(500A,501A)의 클리어 단자(CD50A,CD51A)에 연결되어 있기 때문에 두 D플립플롭(500A,501A)은 클리어된다. 따라서 OR/NOR게이트(502A)의 출력은 CMI데이터에서 상승 천이가 발생한 후 클럭 펄스에서 두 번째 천이에 발생하면 클럭 펄스의 반주기 펄스 폭을 갖는, 클럭 펄스의 상승 또는 하강 천이가 트리거된, 펄스(RR1,/RR1)를 발생시킨다. 상기펄스(RR1)의 파형은 상기 클럭펄스 반주기 기준펄스 발생부(4)의 출력(RRO)의 파형이 클럭 펄스 반주기만큼 지연된 파형이고 상기 펄스(/RRO)는 상기 클럭펄스 반주기 기준펄스 발생부(4)의 출력(RRO) 파형에 대해 반전된 파형 이다.
제1단 반주기 이동회로(5A)와 동일하게 구성된 상기 상승 천이 검출2단 반주기 이동부(5)의 제2단 반주기 이동회로(5B)는 상기 상기 제1단 반주기 이동회로(5A)와 동일하게 동작한다. 따라서 상기 상승 천이 검출2단 반주기 이동부(5)의 제2단 반주기 이동회로(5B)의 OR 게이트(502B)의 출력(RR2)은 상기 제1단(5A)의 출력(RR1)에서 발생한 펄스를 클럭펄스 반주기만큼 지연된 파형으로 나타난다.
본 발명에 의한 하강 천이 검출3단 반주기 이동부(6)는 제6도에 도시한 바와 같이 제1단(6A), 제2단(6B), 및 제3단 반주기 이동회로(6C)로 구성되고, 상기 제1단 반주기 이동회로(6A)는 상기 데이터 천이와 클럭펄스 천이간 시간간격 출력부(3)의 D플립플롭(203)의 출력단(FTP)에 데이터 입력단(D60A,D61A)이 연결된 D플립플롭(600A,601A), AND게이트(603A), 및 NOR/OR 게이트(602A)로 상기 상승 천이 검출2단 반주기 이동부(5)의 제1단 반주기 이동회로(5A), 또는 제2단 반주기 이동회로(5B)와 동일하게 구성되고, 상기 제2단 반주기 이동회로(6B)는 데이터 입력단(D60B,D61B)에 상기 제1단 반주기 이동회로(6A)의 출력단(FRO)이 연결된 D플립플롭(600B,601B), AND게이트(603B), 및 NOR/OR 게이트(602B)로 상기 제1단 반주기 이동회로(6A)와 동일하게 구성되고, 상기 제3단 반주기 이동회로(6C)는 데이터 입력단(D60C,D61C)에 상기 제2단 반주기 이동회로(6B)의 출력단(FR1)이 연결된 D플립플롭(600C,601C), AND 게이트(603C), 및 NOR/OR 게이트(602C)로 상기 제2단 반주기 이동회로(6B)와 동일하게 구성되어 동일한 원리로 동작한다.
하강 천이 검출 3단 반주기 이동부(6)의 제1단 반주기 이동회로(6A)의 두 D플립플롭(600A,601A)의 데이터 입력단자(D60A,61A)는 상기 데이터 천이와 클럭 펄스 천이간 시간 간격 출력부(3)의 D플립플롭(203)의 출력(FTP)에 연결되어 있기 때문에 제1단 반주기 이동회로(6A)의 OR/NOR 게이트(602A)의 OR 출력(FRO)에서는 입력되는 CMI 데이터에서 하강 천이가 발생한 후 첫번째 클럭 펄스 천이에 트리거된, 클럭 펄스 반주기 펄스폭을 가진 펄스를 발생시킨다.
하강 천이 검출 3단 반주기 이동수단(6)의 제2단 반주기 이동회로(6B)의 두 D플립플롭(600B,601B)의 데이터 입력단자(D60B,D61B)는 제1단 반주기 이동회로(6A)의 OR/NOR 게이트(602A)의 OR 출력(FRO)에 연결되어 있기때문에 제2단 반주기 이동회로(6B)의 OR/NOR 게이트(602B)의 OR출력(FR1)에서는 입력되는 CMI 데이터에서 하강 천이가 발생한 후 두 번째 클럭 펄스 천이에 트리거된, 클럭 펄스 반주기 펄스폭을 가진 펄스를 발생시킨다.
하강 천이 검출3단 반주기 이동수단(6)의 제3단 반주기 이동회로(6C)의 두 D플립플롭(600C,601C)의 데이터 입력단자(D60C,D61C)는 제2단 반주기 이동회로(6B)의 OR/NOR 게이트(602B)의 OR 출력(FR1)에 연결되어 있기 때문에 제3단 반주기 이동회로(6C)의 OR 게이트(602C) 출력(FR1)에서는 입력되는 CMI데이터에서 하강 천이가 발생한 후 세번째 클럭 펄스 천이에 트리거된, 클럭 펄스 반주기 펄스 폭을가진 펄스를 발생시킨다.
제7도는 본 발명에 의한 CMI/NRZ 복호회로(7)의 회로도, 제8도는 부호위반 검출부(8)의 회로도로, 700,701,702,800,801,802는 D플립플롭, 703,704,706,803은 NOR게이트, 705,804는 OR 게이트를 각각 나타낸다.
CMI 부호는 NRZ 데이터에서 논리레벨 "0"을 논리레벨 "1"로 부호화하고 NRZ 데이터에서 논리레벨 "1"을 논리레벨 "11" 또는 "0"으로 반전하면서 부호화한다. 본 발명에 의한 CMI/NRZ 복호기에서는 NRZ 데이터 논리레벨"0"에 해당하는 CMI 부호만 가려내고 나머지는 NRZ 데이터 논리레벨 "1"로 복호하고 부호위반을 검출하는 방법을 사용한다. 따라서 CMI 데이터에서 "010d(d는 돈케어(don't care))"과 "111"가 발생하면 이를 NRZ 데이터 "O"으로 복호하고 나머지는 NRZ 데이터 "1"로 복호한다. 부호위반은 CMI 데이터에서 "1"이나 "0"이 4개 이상 지속되면 검출하여 복호된 데이터와 별도로 출력되고 이때 복호된 NRZ 데이터는 "1"로 나타난다.
본 발명에 의한 CMI/NRZ 복호회로(7)는 제7도에 도시한 바와 같이 상기 상승천이 검출2단 반주기 이동부(5)의 출력(/RR2)과 상기 하강천이 검출3단 반주기 이동부(6)의 제2단(6B)의 출력(/FR1)을 입력으로 하는 2입력 NOR 게이트(703), 상기 상승천이 검출2단 반주기 이동부(5)의 출력(/RR2)과 상기 하강천이 검출3단 반주기 이동부(6)의 제1단(6A)과 제2단(6B)의 출력(FR0,FR1)을 입력으로 하는 3입력 NOR 게이트(704), 상기 NOR 게이트(703,704)의 출력을 입력으로 하는 OR게이트(705), 상기 OR 게이트(705)의 출력단에 데이터 입력단(D70)이 연결되고 상기 동상클럭(RCP)을 클럭 입력단(CP70)의 입력으로 하는 D플립플롭(700), 상기 OR 게이트(705)의 출력단에 데이터 입력단(D71)이 연결되고 상기 역상 클럭(/RCP)을 클럭 입력단(CP71)의 입력으로 하는 D플립플롭(701), 상기 D플립플롭(700,701)의 출력(Q70,Q71)을 입력으로 하는 2입력 NOR 게이트(706), 및 상기 NOR 게이트(706)의 출력단에 데이터 입력단(D72)이 연결되고, 상기 동상클럭(RCP)을 클럭 입력단(CP72)의 입력으로 하는 D플립플롭(702)으로 구성된다.
상기 상승천이 검출2단 반주기 이동부(5)의 출력(/RR2)과 하강천이 검출3단 반주기 이동부(6)의 제2단 출력(/FR1)이 모두 논리 레벨 "0"이면, 즉 입력되는 CMI 데이터에서 상승 천이가 발생한 후 클럭펄스 두번째 천이와 세번째 천이 사이에 CMI 데이터에서 하강천이가 발생하여 CMI 데이터가 "010d"이면 NOR 게이트(703)의 출력은 논리레벨 "1"이 된다.
상기 상승천이 검출2단 반주기 이동부(5)의 출력(/RR2)과 하강천이 검출3단 반주기 이동부(6)의 출력(FR0,FR1)이 모두 논리레벨 "0"이면, 즉 입력되는 CMI 데이터에서 상승천이가 발생한 후 클럭펄스 세번째 천이가 발생할 때까지 CMI 데이터에서 하강천이가 발생하지 않아 CMI 데이터가 "111"이면 NOR 게이트(604)의 출력은 논리레벨 "1"이 된다.
상기 두 NOR 게이트(703,704)의 출력중 적어도 하나가 논리레벨 "1"이 되면 두 D플립플롭(700,701)중에 클럭펄스 입력단자(CP70,CP71)에서 먼저 상승 천이가 발생하는 D플립플롭의 출력은 논리레벨 "1" 되어 NOR 게이트(706)로 입력되어 NOR 게이트(706)의 출력은 논리레벨 "0"이 된다. NOR 게이트(706)의 출력이 논리레벨 "0"인 상태에서 D플립플롭(702)의 클럭 펄스 입력단자(CP72)에서 상승 천이가 발생하면 D플립플롭(702)의 출력은 논리레벨 "0"이된다.
본 발명에 의한 부호위반 검출부(8)는 제8도에 도시한 바와 같이 상기 클럭 펄스 반주기 기준 펄스 발생부(4)의 출력(RR0), 상기 상승 천이 검출2단 반주기 이동부(5)의 제1단(5A), 및 제2단(5B)의 출력(RR1,RR2), 및 상기 하강 천이 검출3단 반주기 이동부(6)의 제1단(6A), 제2단(6B), 및 제3단(6C)의 출력(FR0,FR1,FR2)을 입력으로 하는 NOR 게이트(803), 상기 NOR 게이트(803)의 출력을 데이터 입력단자(D80)의 입력으로 하고 동상클럭(RCP)을 클럭입력으로 하는 D플립플롭(800), 상기 NOR 게이트(803)의 출력을 데이터 입력단자(D81)의 입력으로 하고 역상클럭(/RCP)의 출력을 클럭 입력으로 하는 D플립플롭(801), 상기 D플립플롭(800,801)의 출력(Q80,Q81)을 입력으로 하는 OR 게이트(804), 및 상기 OR 게이크(804)의 출력을 데이터 입력단자(D82)의 입력으로 하고 상기 동상클럭(RCP)을 클럭 입력으로 하고 출력단자(Q82)로 에러신호(ERR)를 출력하는 D 플립플롭(802)으로 구성된다.
상기 클럭펄스 반주기 기준 펄스 발생부(4)의 출력(RR0), 상기 상승천이 검출 2단 반주기 이동부(5)의 출력(RR1,RR2), 및 상기 하강 천이 검출 3단 반주기 이동부(6)의 출력(FR0,FR1,FR2)이 모두 논리레벨 "0"이면, 즉 입력되는 CMI데이터에서 천이가 클럭 펄스 5번 연속해서 발생할 때까지 없어 CMI 데이터가 "0" 또는 "1111"이면 NOR 게이트(803)의 출력은 논리레벨 "1"이된다.
상기 두 D플립플롭(800,801)중에 클럭펄스 입력단자에 클럭펄스의 상승 천이가 먼저 발생하는 D플립플롭의 출력은 논리레벨 "1"이 되고 OR게이트(804)의 입력에 가해지고 상기 D플립플롭(802)은 부호위반 정보, 즉 논리레벨 "1"를 상기 동상클럭(RCP)으로 리타이밍하여 출력한다.
제9도는 제5도, 제6도, 제7도 및 제8도의 각 부부분의 신호파형도이다.
본 발명에 의한 상승 천이 검출2단 반주기 이동부(5), 하강 천이 검출3단 반주기 이동부(6), CMI/KRZ 부호회로(7), 및 부호위반 검출부(8)의 동작을 제9도를 참조하여 설명하면 다음과 같다.
도면에서 CP,/CP는 VCO 또는 위상 제어회로에서 구동되는 클럭펄스 서로 반전된 두 클럭 펄스(CP,/CP)에 대해서 CMI/NOZ 복호회로(7) 및 부호 위반 검출부(8)의 D플립플롭(802)의 전단까지, 즉 보호된 NRZ 데이터와 검출된 부호위반 신호를 통상 및 역상클럭(RCP)으로 리타이밍하는 부분 전단까지 같은 신호파형을 유지하다.
CMI데이터에서 상승 천이가 발생하면 클럭 펄스에 트리커된, 클럭 펄스 반주기 폭을 가진, 펄스를 상기 클럭펄스 반주기 기준 펄스 발생부(4)의 출력 (RR0)에서 발생시키며, 이 펄스를 클럭 펄스 반주기 만큼 순차적으로 1단, 2단 지연시킨 펄스를 상기 상승 천이 검출 2단 반주기 이동부(5)의 출력(RR1, RR2)에서 각각 발생시킨다. CMI 데이터에서 하강 천이가 발생하면 클럭 펄스에 트리거된, 클럭 펄스 반주기 폭을가진, 펄스를 하강 천이 검출3단 반주기 이동부(6)의 출력(FRO)에서 발생시키며, 이 펄스를 클럭 퍼스 반주기 만큼 수차적으로 1단, 2단 지연시킨 펄스를 하강 천이 검출 3단 반주기 이동부(6)의 출력(FR1,FR2)에서 각각 발생시킨다.
CMI부호 법칙에 의해 NRZ데이터 "0" 은 CML 데이터에서 "010d"의 "1"인 경우와 "111"의 "1"인데 상승 천이 검출 2단 반주기 이동부 (5)의 출력(RR2)이 "0"이면서 하강천이 검출 3단 반주기 이동부(6)의 출력(FR1)이 "0"일때와, 상기 상승 천이 검출 2단 반주기 이동부(5)의 출력(RR2)이 "0"이면서 상기 하강 천이 검출 3단 반주기 이동부(6)의 출력(FR1)이 "1"일때이고, 상기 CMI/NRZ 복호회로(7)의 OR 게이트(705)의 출력이 "1"이 되고 상기 CMI/NRZ 복호회로(7)의 OR 게이트(705)의 출력이 상기 동상클럭(RCP)으로 리타이밍 하면 NRZ로 복구된 데이터를 얻을 수 있다.
클럭 펄스 천이가 5개 이상 발생할 때까지 CMI 데이터에서 천이가 발생하지 않으면, 즉 CMI 데이터가 "111" 또는 "0"인 경우, 상기 클럭 펄스 반주기 기준 펄스 발생부(4)의 출력(PP0), 상기 상승 천이 검출 2단 반주기 이동부(5)의 출력(RR1,RR2), 및 상기 하강 천이 검출 3단 반주기 이동부(6)의 출력(FRO,FR1,FR2)이 모두"0"가 되며, 이것을 검출하여 동상 클럭(RCP)으로 리티이밍하면 신호(ERR)가 출력되고 제9도의 점선은 부호위반 발생하지 않은 경우를 나타낸다.
따라서, 상기와 같이 구성되어 동작하는 본 발명은 종래의 위상검출기에 대체하여 사용할 수 있으며 다음과 같은 적용 효과를 갖는다.
첫째, 입력되는 CMI 데이트의 비트 단위 간격에 두배가 되는 주기를 가진 클럭으로 비트 동기를 실현하고 CMI 데이터로 복호할 수 있다.
둘째, 궤환(feedback) 루프를 사용하면 클럭 펄스의 천이가 CMI 데이터 비트 단위 간격 중앙, 즉 CMI데이터 아이 패턴(eye pattern) 중앙에 자동으로 오도록 제어할 수 있기 때문에 외부 환경에 안정적으로 동작한다.
셋째, 클럭 펄스의 위상이 180°바뀌어도 안정되게 동작하기 때문에 클럭 펄스 위상 여유는 360°에 이른다.
네째, 간단하고 표준화된 디지틀 논리 소자로만 구성되어 있어 집적화가 가능하다.

Claims (9)

  1. 입력되는 CMI(Code Mark Inversion) 데이터 비트단위 간격(Unit Inverval) 중앙에서 클럭 펄스의 천이에 따라 CMI 데이터를 NRZ(Non-Return to Zero) 데이터로 복호하는 CMI/NRZ 복호기에 있어서 ; 외부의 VCO(Voltage Controlled Oscillator) 및 위상 제어회로에서 구동된 클럭펄스에 대해서 동상(in-phase) 및 역상(inverse-phase)인 클럭펄스를 발생시키는 동상 및 역상 클럭 펄스 발생수단(1), 입력되는 CMI 데이터에 대해 논인버팅(Non-inverting)과 인버팅(inverting)된 데이터를 출력하는 논인버팅 데이터 및 인버팅 데이터 출력수단(2), 상기 동상 및 역상 클럭펄스 발생수단(1)으로 부터 클럭펄스를 입력받고 논인버팅 데이터 및 인버팅 데이터 출력수단(2)의 출력을 입력받아 입력되는 CM1 데이터의 비트 단위 간격의 중앙과 클럭 펄스 천이의 위상과의 관계와 CMI 데이터에서의 천이 발생유무를 CMI 데이터의 천이와 클럭펄스의 천이간의 시간 간격을 가진 펄스로 출력하는 데이터 천이와 클럭펄스의 천이간 시간 간격 출력수단(3), 상기 동상 및 역상 클럭 발생수단(1)으로 부터의 클럭펄스와 데이터 천이와 클럭펄스의 천이간 시간 간격 출력수단(3)의 출력 펄스를 입력받아 입력되는 CMI 데이터에서 상승 천이가발생할 때마다 상기 동상 및 역상 클럭 발생수단(1)의 클럭펄스의 상승 천이 및 하강 천이에 트리거된, 클럭펄스의 반주기 폭의 펄스폭을 갖는 펄스를 발생시키는 클럭펄스 반주기 기준 펄스 발생수단(4), 상기 동상 및 역상 클럭 발생수단(1)으로 부터의 클럭펄스와 클럭 펄스 반주기 기준 펄스 발생수단(4)의 출력을 입력받아 CMI 데이터에서 상승 천이가 발생하면, 상기 클럭 펄스 반주기 기준 펄스 발생수단(4)의 출력에 대해 상기 클럭 펄스 반주기 만큼씩 순차적으로 2단 지연된 클럭 펄스 반주기의 펄스폭을 갖는 펄스를 출력시키는 상승 천이 검출 2단 반주기 이동수단(5), 상기 동상 및 역상 클럭 발생수단(1)으로 부터의 클럭펄스와 과데이터 천이와 클럭펄스의 천이간 시간 간격 출력수단(3)의 출력을 입력받아 CMI 데이터에서 하강 천이가 발생하면 상기 데이터 천이와 클럭 펄스의 천이가 시간간격 출력수단(3)에서 발생하는 펄스의 천이간 시간 간격 출력수단(3)에서 발생하는 펄스의 하강 천이에 대해 상기 클럭 펄스 반주기 만큼씩 순차적으로 3단 지연된 클럭 펄스 반주기의 펄스폭을 갖는 신호를 출력시키는 하강 천이 검출 3 단 반주기 이동수단(6), 상기 동상 및 역상 클럭 발생수단(1)으로 부터의 클럭펄스와 상승 천이 검출 2단 반주기 이동수단(5)과 하강 천이 검출 3단 반주기 이동수단(6)의 출력을 입력받아 상기 CMI 데이터를 NRZ 데이터로 보호하는 CMI/NRZ 복호수단(7), 및 상기 동상 및 역상 클럭 펄스 발생수단(1)으로 부터의 클럭펄스와 클럭 펄스 반주기 기준 펄스 발생수단(4)과 상승 천이 검출 2단 반주기 이동수단(5)과 하강 천이 검출3단 반주기 이동수단(6)의 출력을 입력받아 상기 CMI 데이터에서 CMI부호위반을 검출하는 부호위반 검출수단(8)을 구비하는 것을 특징으로 하는 CMI/NRZ 복호기.
  2. 제1항에 있어서, 상기 동상 및 역상 클럭 펄스 발생 수단(1)은, 외부의 VCO 및 위상제어기로 부터의 클럭펄스를 입력받아 동상 및 역상 클럭으로 제공하는 ECL 수신기 (Emitter-Coupled Logic Receiver)(207)로 구성되는 것을 특징으로 하는 CMI/NRZ 복호기.
  3. 제1항에 있어서, 상기 논인버팅 데이터 및 인버팅 데이터 출력수단(2)은, 입력되는 CMI 데이터를 입력하여 논인버팅(Non-inverting)과 인버팅(invering)된 데이터로서 출력하는 ECL 수신기(206)로 구성되는 것을 특징으로 하는 CMI/NRZ 복호기.
  4. 제1항에 있어서, 상기 데이터 천이과 클럭펄스의 천이간 시간 간격 출력수단(3)은, 상기 CMI 논인 버팅 테이터를 클럭 입력으로 하고 논리레벨 "1"을 데이터 입력으로 하는 제1D플립플롭(200), 상기 제1D플립플롭(200)의 출력을 데이터 입력으로 하고 상기 동상 클럭 펄스를 클럭 입력으로 하는 제2D플립플롭(201), 상기 제1D 플립플롭(200)의 출력을 데이터 입력으로 하고 상기 역상 클럭 펄스를 클럭 입력으로 하는 제3D플립플롭(202), 상기 제2 및 제3D플립플롭(201.202)의 출력을 입력으로 하고, 출력을 상기 제1, 제2, 및 제3D플립플롭(200,201,202)의 클리어 단자의 입력으로 하는 제1논리합 수단(208), 상기 CMI 인버팅 데이터를 클럭 입력으로 하고 논리레벨 "1"을 데이터 입력으로 하는 제4D 플립플롭(203), 상기 제4D 플립플롭(203)의 출력을 데이터 입력으로 하고 상기 동상 클럭 펄스를 클럭 입력으로 하는 제5D플립플롭(204), 상기 제4D 플립플롭(203)의 출력을 데이터 입력으로 하고 상기 역상 클럭 펄스를 클럭 입력으로 하는 제6D플립풀롭(205), 상기 제5 및 제6D플립플롭(204,205)의 출력을 입력으로 하고, 출력을 상기 제4, 제5, 및 제6D플립플롭(203,204,205)의 클리어 단자의 입력으로 하는 제2논리합 수단(209), 및 상기 제1 및 제4D플립플롭(200,203)의 출력을 입력으로 하는 제3논리합 수단(210)을 구비하는 것을 특징으로 하는 CMI/NRZ 복호기.
  5. 제1항에 있어서, 상기 클럭 펄스 반주기 기준 펄스 발생수단(4)은, 상기 데이터 천이와 클럭 펄스의 천이간 시간 간격 출력수단(3)의 출력을 데이터 입력으로 하고 상기 동상 클럭펄스를 클럭 입력으로 하는 제1D플립플롭(300), 상기 데이터 천이와 클럭 펄스의 천이간 시간 간격 출력수단(3)의 출력을 데이터 입력으로 하고 상기 역상 클럭 펄스를 클럭 입력으로 하는 제2D플립플롭(301), 상기 제1 및 제2D플립플롭(300,301)의 출력을 입력으로 하고 출력을 상기 제1 및 제2D플립플롭(300,301)의 클리어 단자의 입력으로 하는 논리곱 수단(303), 및 상기 제1 및 제2D플립플롭(300,301)의출력을 입력으로 하는 논리합 수단(302)을 구비하는 것을 특징으로 하는 CMI/NRZ 복호기.
  6. 제1항에 있어서, 상기 상승 천이 검출2단 반주기 이동수단(5)은, 상기 클럭펄스 반주기 기준 펄스 발생수단(4)의 출력을 데이터 입력으로 하고 상기 동상 클럭 펄스를 클럭 입력으로 하는 제1D플립플롭(500A), 상기 클럭 펄스 반주기 기준 펄스 발생수단(4)의 출력을 데이터 입력으로 하고 상기 역상 클럭 펄스를 클럭 입력으로 하는 제2D플립플롭(501A), 상기 제1 및 제2D플립플롭(500A,501A)의 출력을 입력으로 하고 출력을 상기 제1 및 제2D플립플롭(500A,501A)의 클리어단자 입력으로 하는 제 1 논리곱 수단(503A), 및 상기 제1 및 제2D플립플롭(500A,501A)의 출력을 입력으로 하는 제1논리합 수단(502A)을 구비한 제1단 반주기 이동수단(5A)과, 상기 제1논리합 수단(502A)의 출력을 데이터 입력으로 하고 상기 동상 클럭 펄스를 클럭 입력으로 하는 제3D플립플롭(500B), 상기 제1논리합수단(502A)의 출력을 데이터 입력으로 하고 상기 역상 클럭 펄스를 클럭 입력으로 하는 제4D플립플롭(501B), 상기 제3 및 제4D플립플롭(500B,501B)의 출력을 입력으로 하고, 출력을 상기 제3 및 제4D플립플롭(500B,501B)의 클리어단자의 입력으로 하는 제2논리곱수단(502B), 및 상기 제3 및 제4D플리플롭(500B,501B)의 출력을 입력으로하는 제2단 반주기 이동수단(5B)을 포함하는 것을 특징으로 하는 CMI/NRZ 복호기
  7. 제1항에 있어서, 상기 하강 천이 검출3단 반주기 이동수단(6)은, 상기 데이터 천이와 클럭펄스의 천이간 시간 간격 출력수단(3)의 출력을 데이터 입력으로 하고 상기 동상 클럭 펄스를 클럭 입력으로 하는 제1D플립플롭(600A), 상기 데이터 천이와 클럭 펄스의 천이간 시간 간격 출력수단(3)의 출력을 데이터 입력으로 하고 상기 역상 클럭 펄스를 클럭 입력으로 하는 제2D플립플롭(601A), 상기 제1 및 제2D플립플롭(600A,6601A)의 출력을 입력으로 하고 출력을 상기 제1 및 제2D플립플롭(600A,601A)의 클리어단자 입력으로 하는 제1논리곱 수단(603A), 및 상기 제1 및 제2D플립플롭(600A,601A)의 출력을 입력으로 하는 제1논리합 수단(602A)을 구비한 제1단 반주기 이동수단(6A), 상기 제1논리합 수단(602)의 출력을 데이터 입력으로 하고 상기 동상 클럭 펄스를 클럭 입력으로 하는 제3D플립플롭(600B), 상기 제1논리합 수단(602A)의 출력을 데이터 입력으로 하고 상기 역상 클럭 펄스를 클럭 입력으로 하는 제4D플립플롭(601B), 상기 제3 및 제4D플립플롭(600B,601B)의 출력을 입력으로 하고 출력을 상기 제3 및 제4D플립플롭(600B,601B)의 클리어 단자의 입력으로 하는 제2논리곱 수단(603B), 및 상기 제3 및 제4D플립플롭(600B,601B)의 출력을 입력으로 하는 제2논리합 수단(602B)을 구비한 제2단 반주기 이동수단(6B), 및 상기 제2논리합 수단(602B)의 출력을 데이터 입력으로 하고 상기 동상 클럭 펄스를 클럭 입력으로 하는 제5D플립플롭(600C), 상기 제2논리합 수단(602B)의 출력을 데이터 입력으로 하고 상기 역상 클럭 펄스를 클럭 입력으로 하는 제6D플립플롭(601C), 상기 제5 및 제6D플립플롭(600C,601C)의 출력을 입력으로하고 출력을 상기 제5 및 제6D플립플롭(600C,601C)의 클리어단자의 입력으로 하는 제3논리곱 수단(603C), 및 상기 제5 및 제6D플립플롭(600C,601C)의 출력을 입력으로 하는 제3논리합수단(602C)을 구비한 제3단 반주기 이동수단(6C)을 포함하는 것을 특징으로 하는 CMI/NRZ 복호기.
  8. 제1항에 있어서, 상기 CMI/NRZ 복호수단(7)은 상기 상승천이 검출2단 반주기 이동수단(5)의 입출력(RR2)과 하강 천이 검출3단 반주기 이동수단(6)의 입출력(RR1)을 입력으로 하는 제1부정 논리합 수단(703), 상기 상승 천이 검출 2단 반주기 수단(5)의 출력(FR0,FR1)과 상기 상승 천이 검출2단 반주기 이동수단(5)의 입출력(RR2)을 압력으로 하는 제2부정 논리합 수단(704), 상기 제1 및 제2 부정 논리합 수단(703,704)의 출력을 입력으로 하는 논리합 수단(705), 상기 논리합 수단(705)의 출력을 데이터 입력으로 하고 상기 동상 클럭 펄스를 클럭 입력으로 하는 제1D플립플롭(700), 상기 논리합 수단(705)의 출력을 데이터 입력으로 하고 상기 역상 클럭 펄스를 클럭 입력으로 하는 제2D플립플롭(701), 상기 제1 및 제2D플립플롭(700,701)의 출력을 입력으로 하는 제3부정 논리합 수단(706), 및 상기 제3부정 논리합 수단(706)의 출력을 데이터 입력으로 하고 상기 동상 클럭 펄스를 클럭 입력으로 하는 제3D플립플롭(702)을 구비하는 것을 특징으로 하는 CMI/NRZ 복호기.
  9. 제1항에 있어서, 상기 부호위반 검출수단(8)은, 상기 클럭 펄스 반주기 기준 펄스 발생수단(4)의 출력(RR0)과 상기 상승 천이 검출2단 반주기 이동수단(5)의 출력(RR1,RR2)과 상기 하강 천이 검출 3단 반주기 이동수단(6)의 출력(FR0,FR1,FR2)을 입력으로 하는 부정 논리합 수단(803), 상기 부정 논리합 수단(803)의 출력을 데이터 입력으로 하고 상기 동상 클럭 펄스를 클럭 입력으로 하는 제1D플립플롭(800), 상기 부정 논리합 수단(803)의 출력을 데이터 입력으로 하고 상기 클럭 펄스를 클럭 입력으로 하는 제2D플립플롭(801), 상기 제1 및 제2D플립플롭(800,801)의 출력을 입력으로 하는 논리합 수단(804), 및 상기 논리합 수단(804)의 출력을 데이터 입력으로 하고 상기 동상 클럭 펄스를 클럭 입력으로 하는 제3D플립플롭(802)을 구비하는 것을 특징으로 하는 CMI/NRZ 복호기.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0714190A3 (de) * 1994-11-25 1998-08-12 Siemens Aktiengesellschaft Schaltungsanordnung zur Rückgewinnung des Taktes aus einem CMI-codierten Signal
KR0153952B1 (ko) * 1995-12-16 1998-11-16 양승택 고속 디지털 데이터 리타이밍 장치
SE9701805L (sv) * 1997-05-15 1998-11-16 Ericsson Telefon Ab L M Fasadetektoranordning
US6246348B1 (en) 2000-02-23 2001-06-12 The United States Of America As Represented By The National Security Agency Device for converting multiple signal types to NRZ format with automatic self-test
JP2002019518A (ja) 2000-07-04 2002-01-23 Anden 車両用方向指示灯制御装置
US6680679B2 (en) 2002-03-01 2004-01-20 Anritsu Company Method and apparatus for electrical conversion of non-return to zero encoded signal to return to zero encoded signal
US7505541B1 (en) * 2003-01-17 2009-03-17 Xilinx, Inc. NRZ/PAM-4/PRML triple mode phase and data detector
US6956923B1 (en) * 2003-01-17 2005-10-18 Xilinx, Inc. High speed phase detector architecture
ATE370421T1 (de) * 2003-06-24 2007-09-15 Chauvin Arnoux Verfahren und vorrichtung zur erkennung der drehrichtung zweier phasen in einem dreiphasenspannungssystem

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2432246A1 (fr) * 1978-07-26 1980-02-22 Cit Alcatel Procede et circuit de decodage d'un signal binaire code en cmi
DE3171263D1 (en) * 1980-12-12 1985-08-08 Philips Electronic Associated Phase sensitive detector
US4400667A (en) * 1981-01-12 1983-08-23 Sangamo Weston, Inc. Phase tolerant bit synchronizer for digital signals
DE3302761A1 (de) * 1983-01-27 1984-08-02 Siemens AG, 1000 Berlin und 8000 München Cmi-decoder
US4873524A (en) * 1987-03-27 1989-10-10 At&T And Philips At&T Philips Telecommunications B.V. Decoding unit for CMI-encoded signals
JPH088561B2 (ja) * 1988-04-20 1996-01-29 株式会社日立製作所 Ｃｍｉブロック同期方法
US5056118A (en) * 1989-05-16 1991-10-08 Rockwell International Corporation Method and apparatus for clock and data recovery with high jitter tolerance
KR920005364B1 (ko) * 1989-12-12 1992-07-02 한국전기통신공사 Nrz/cmi(ii) 부호 변환장치

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