DE3200491A1

DE3200491A1 - Phasentoleranter bitsynchronisierer fuer digitale signale

Info

Publication number: DE3200491A1
Application number: DE19823200491
Authority: DE
Inventors: Martin Sarasota Fla. Belkin
Original assignee: Sangamo Weston Inc
Current assignee: Atos Origin IT Services Inc
Priority date: 1981-01-12
Filing date: 1982-01-09
Publication date: 1982-09-02
Also published as: CA1175930A; GB2091961B; DE3200491C2; GB2091961A; US4400667A; FR2498032A1; FR2498032B1

Description

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Sangamo Weston, Inc.
18o Technology Drive

Norcross, Georgia/USA

Phasentoleranter Bitsynchronisierer für digitale Signale

Die Erfindung bezieht sich auf einen Bitsynchronisierer und insbesondere auf einen phasentoleranten Bitsynchronisierer für digitale Signale, der in der Lage ist, große Phasenfehler ohne Verlust an Phasenverriegelung zu erfassen.

Bei der Aufzeichnung von digitalen Daten ist es üblich, die Datensignale in einem Format aufzuzeichnen, daß als "nullpegelfreies Format" ("non-return-to-zero (NRZ) format") bezeichnet wird. Im NRZ-Format gibt es zwei Pegelzustände, von denen einer eine binäre Eins ("mark") und der andere eine binäre Null ("space") repräsentiert. Ein Bitimpuls bleibt in einem seiner beiden Pegel während des gesamten Bitintervalls. Die Taktinformation aus solchen Datensignalen wird üblicherweise durch Verwendung eines monostabilen Multivibrators wiedergewonnen, um einen Impuls für jeden Eingangsdatenwechsel zu erzeugen, wobei der Impuls auf etwa die Hälfte der Bitdauer eingestellt wird. Die Impulse werden verwendet, um eine Phasenverriegelungsschleife anzusteuern mit einem lokalen Oszillator, der auf die erwartete Bitrate abgestimmt ist. Die Phasenverriegelungsschleife kann als ein relativ engbandiges Filter hoher Güte angesehen werden, desssen Mittenfrequenz der Rate der empfangenen Bitpulswechsel folgt bzw. diese Rate erfaßt. Die phasen-

verriegelte Schleife enthält üblicherweise irgendeinen Phasendetektor,* damit der lokale Oszillator sowohl der Phase als auch der Frequenz der einlaufenden Datensignalen folgen kann.

Bei einem typischen Phasendetektor wird die Phase der Impuls halber Bitdauer verglichen mit derjenigen einer Rechteckwelle (und ihres Komplements ), erzeugt von dem lokalen Oszillator, bei dem es sich üblicherweise um einen spannungsgesteuerten Oszillator handelt.

Wenn der spannungsgesteuerte Oszillator (VCO) mit der exakten Frequenz und richtigen Phase arbeitet, dann ist der mittlere Spannungsausgängspegel des Phasendetektor Null und liefert kein Fehlersignal für den VCO. Wenn andererseits ein Frequenz- oder Phasenfehler vorliegt, wird der Ausgang des Phasendetektors asymmetrisch, und es ergibt sich ein Gleichspannungspegel, der von dem Phasendetektor erzeugt wird. Dieses Signal wird dann von dem Schleifenfilter der phasenverriegelten Schleife gefiltert und verwendet, um den VCO wieder auf korrekte Frequenz und Phase zurückzusteuern. Ein üblicher Typ von Phasendetektor ist bekannt als "Vorgatter-Nachgatter -(early gate - late gate) Phasendetektor" und besteht in seiner einfachsten Form aus zwei logischen UND-Gattern, von denen eines verwendet wird, um die VCO-Wellenform mit der Anstiegsflanke der Rechteckwelle des monostabilen Multivibrators zusammenzugattern, während das andere verwendet wird, um das 18o -phasenverdrehteVCO-Ausgangssignal mit der abfallenden Flanke des Komplements aus dem monostabilen Multivibrator zu gattern. Die Ausgänge der beiden UND-Gatter werden über ein ODER-Gatter summiert. Es ist jedoch charakteristisch für die meisten solchen Phasendetektoren und phasenverriegelten Schleifen, daß die Phase des VCO kleiner als +9o° oder oberhalb -9o°-liegen muß, damit das System in Synchronismus geführt werden kann. Eine Phasendifferenz zwischen dem VCO-Phasendetektor von unter -9o° oder über +9o° tendiert dahin, ein Fehlersignal zu erzeugen, daß den Phasenfehler zwischen dem VCO

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und der einlaufenden NRZ-Datenhüllkurve sogar noch vergrößert.

Ein weiterer Nachteil besteht darin, daß die Pulsbreite und Frequenz eines monostabilen Multivibrators vom Wert eines Zeitgliedes, nämlich eines Kondensators, abhängt. In vielen Datenaufzeichnungssystemen ist es üblich, Datenaufzeichnungsraten mit einer Spannweite von 1ooo : 1 zu erwarten. Dies führt zu sehr komplizierten Bauweisen der bisher üblichen Bitsynchronisierer des Typs mit monostabilem Multivibrator, da für jede erwartete Datenrate ein anderes Zeitglied oder ein anderer Kondensator erforderlich ist.

Aufgabe der vorliegenden Erfindung ist es, einen Bitsynchrcrisierer zu schaffen, der die obigen Nachteile vermeidet. Die gemäß der Erfindung vorgesehene Lösung dieser Aufgabe ergibt sich aus dem Patentanspruch 1; die ünteransprüche definieren zweckmäßige Weiterbildungen der Erfindung.

Demnach ist eine Anordnung vorgesehen zum Erzeugen eines Taktsignals, das synchron ist mit der Bitrate eines empfangenen Datensignals· Die Anordnung umfaßt einen spannungsgesteuerten Oszillator, der ein erstes Taktsignal erzeugt, dessen Frequenz sich in Funktion einer angelegten Nettosteuerspannung ändert. Es sind Komponenten vorgesehen zum Erzeugen eines zweiten Taktsignals, das 18o phasenverschoben ist gegenüber dem ersten Taktsignal. Auf das erste und das zweite Taktsignal sprechen Komponenten an, um erste bzw. zweite für diese Datensignale repräsentative Signale zu erzeugen, von denen das zweite Signal verschoben ist um eine Größe proportional der Phasendifferenz zwischen dem zweiten Taktsignal und dem Datensignal, während das erste Signal verschoben ist um eine halbe Bitperiode gegenüber dem zweiten Signal. Auf das Datensignal und das erste datenrepräsentative Signal ansprechende Komponenten sind vorgesehen zum Erzeugen eines ersten Ausgangssignals mit einer variablen Breite bzw. Dauer, proportional der Phasendifferenz zwischen dem Datensignal und dem ersten Taktsignal. Auf das zweite datenrepräsentative Signal und auf das Komplement des ersten datenrepräsentativen Signals ansprechende Komponenten sind vorgesehen zum Erzeugen eines

-g-

zweiten Ausgangssignals mit einer festgelegten Breite oder Dauer von einer halben Bitperiode. Die Ausgangssignale summjarende Komponenten erzeugen eine Nettosteuerspannung, die an den spannungsgesteuerten Oszillator angelegt wird, mit dem Ergebnis, daß Frequenz und Phasen des ersten Taktsignals mit denen des empfangenen Datensignals synchronisiert werden. In der bevorzugten Ausführungsform kann die Phasenverriegelungsschleife weiterhin Komponenten enthalten für das Aufrechterhalten der Phasenverriegelung bei Fehlen von Datenwechseln in dem empfangenen Datensignal. Dies ist besonders wichtig, wenn man die Zeitlageinformation aus einem NRZ-Datensignal gewinnen will, das aine lange Serie von Einem oder Nullen enthalten kann und deshalb keine hinreichende Zahl von Datenwechseln enthält, um genau dem Datensignal während dieser Übergangs losen Perioden zu folgen.

Vorzugsweise umfassen die Komponenten zum Aufrechterhalten der Phasenverriegelung ein Paar von Dioden und einen Widerstand, die säittLich parallel liegen zum Ausgang der Summierkomponenten, wobei die Dioden einanderentgegengesetzt ' gepolt sind, und der Widerstand einen Wert aufweist,der wesentlich größer ist als der Widerstand eines Schleifen filters vom R-C-Typ. Auf diese Weise wird der mittlere Signalwert des R-C-Filters aufrechterhalten, wenn keine Aus gangssignaIe von den Exklusiv-ODER-Gattern erzeugt werden (also wenn keine Datenwechsel in dem empfangenen Datensignal vorliegen), so daß das erste Taktsignal erzeugt wird mit einer Rate, die synchron ist mit dem mittleren Wert der Bitrate des zuletzt empfangenen Datensignals, das noch eine verwertbare Zeitlageinformation enthielt.

Aus den oben beschriebenen Maßnahmen resultieren mehrere Vorteile. Zunächst elminiert diese Anordnung die Verwendung eines monostabilen Multivibrators mit zugeordneten Zeitgliedkondensatoren, deren Wert geändert werden müßte immer dann, wenn die empfangene Datenbitrate sich erheblich ändert. Dies ist besonders vorteilhaft bei der Datenaufzeichnung in den Fällen, wo die Datenbitraten und die Aufzeichnungsgeschwin-

digkeiten sich innerhalb eines Bereiches von 1ooo zu 1 ändern können.

Die oben beschriebene Anordnung erfaßt vorteilhafterweise Phasenfehler über einen Bereich von + 18o° unter Ver-Wendung einer minimalen Anzahl von Schaltkreiskomponenten. Mit dieser Anordnung ändertsich die Phasenbeziehung der AusgangssignaIe der Exklusiv-ODER-Gatter um 18o°,wenn der Phasenfehler den Nullgradpunkt durchläuft. Der Ausgang des spannungsgesteuerten Oszillators wird demgemäß so ausgelegt, daß die Taktsignale in Phase sind mit den empfangenen Datensignalen. Damit wird eine opitmale Abtastung der empfangenen Datensignale in der Mitte der empfangenen Dateneingangsbitzellen sichergestellt.

Ein weiterer Vorteil liegt darin, daß der spannungsgesteuerte Oszillator mit der Bitrate dor empfangenen Datensignale (für NRZ-Signale) arbeitet, womit die Notwendigkeit entfällt für hochfrequente Taktgeber,die mit Vielfachen der Bitrate arbeiten, wie sie in den bisher üblichen Bitsynchronisieren verwendet wurden.

Beispielsweise hatten viele Anordnungen der bisher üblichen Art Taktgeber, die mit dem Vier- bis Achtfachen der Bitrate betrieben wurden. Danach würde ein bisher üblicher Bitsynchronisierer für den Empfang eines Datensignals bei 4 MHz einen Taktgeber benötigen, der zwischen 16 und 32 MHz läuft. Derartige hochfrequente Oszillatoren sind ziemlich kompliziert und erfordern die Beachtung von mehr kritischen Schaltkreistoleranzen als bei der Anordnung gemäß vorliegender Erfindung der Fall ist, bei der der Oszillator nur mit der Bitrate selbst zu laufen braucht.

Ein weiterer Vorteil der Anordnung gemäß der Erfindung liegt darin, daß sie mit anderen Typen von Datenkodierschemata arbeiten kann, etwa dem Biphasen-Kode (Manchester), Verzogerungsmodulationskode (Miller) oder Verzögerungsquadratmodulationskode (Miller-squared), bei denen mindestens ein Datenwechsel pro Bitzelle vorliegt. In solchen Fällen würde nämlich der Oszillator mit einem Vielfachen der Bit-

rate (üblicherweise dem Zweifachen)des Eingangssignals arbeiten wegen der größeren Anzahl von Bitwechseln pro Zelle (üblicherweise 2) im Vergleich mit dem NRZ-Kode. Dies repräsentiert die minimal mögliche Oszillatorfrequenz für derartige Typen von Kodierschemata.

Die Anordnung von parallelen, einander entgegengesetzt gepolten Dioden mit einem hochohmigen Widerstand zwischen den Ausgängen der Exklusiv-ODER-Gatter und dem Schleifenfilter vom R-C-Typ verhindert in vorteilhafter Weise, daß das von dem Kondensator des Schleifenfilters gespeicherte Signal sich während Perioden entlädt, in denen kein Ausgangssignal von den ODER-Gattern vorliegt. Auf diese Weise hält das R-C-Filter den mittleren Signalwert des zuletzt empfangenen Datensignals und hat demgemäß die Tendenz, die phasenverriegelte Schleife auf die abgestimmte Bitrate während solcher übergangsloser Perioden vorzuspannen.

Anhand der beigefügten Zeichnungen soll nachfolgend ein bevorzugtes Ausführungsbeispiel des Gegenstandes der Erfindung im einzelnen erläutert werden.

Fig. 1 ist ein schematisches Schaltbild der Anordnung

gemäß der Erfindung und

Fig. 2 ist ein Diagramm zur Erläuterung der Phasenbeziehungen zwischen verschiedenen Wellenformen, die in der Schaltung gemäß Fig. 1

auftauchen.

An der Eingangsklemme 1 der Schaltung gemäß Fig. liegt ein digitales Datensignal aus einer hier nicht dargestellten Quelle an, beispielsweise ein Signal vom NRZ-Kode-Typ. Der Kondensator 3 und der Widerstand 5 wirken als Vorfilter für das Eingangssignal, das dann an den Rechteckschaltkreis 7 angelegt wird. Der Rechteckschaltkreis 7 dient dazu, das einlaufende Datensignal zu erfassen, dessen Datenwechselflanken während der übertragung verschliffen sein können, und erzeugt ein Ausgangssignal A (Fig. 2), das repräsentativ ist für das Eingangssignal,

jedoch wesentliche schärfere oder "rechteckigere" Datenwechselflanken aufweist. Rechteckschaltkreise dieses Typs sind bekannt und umfassen in ihrer einfachsten Ausführungsform einen Komparator wie in Fig. 1 angedeutet. Das aufbereitete Datensignal A aus dem Rechteckkreis 7 wird an die Eingänge von Registern 9 und 11 angelegt sowie an einen Eingang eines Phasenfehlererfassungskreises 13, bei dem es sich vorzugsweise um ein Exklusiv-ODER-Gattcr handelt. Die Register 9 und 11 sind beispielsweise die Flipflops, die beispielsweise einen D-Eingang, einen Takteingang, einen Q- (Setz- oder Normal-) Ausgang sowie einen Q-(Rücksetz- oder Komplement-Q-) Ausgang besitzen. Ein D-Flipflop wirkt als ein Speicherelement. Wenn ein Taktimpuls an seinen Takteingang angelegt wird, wird der Logikzustand des D-Eingangs auf den Q-Ausgang übertragen, und sein Komplement wird auf den Q-Ausgang übertragen (im allgemeinen mit der Anstiegsflanke der Taktwellenform).

Man erkennt ferner in Fig. 1, daß eine phasenverriegelte Schleife (PLL)vorgesehen ist mit einem spannungsgesteuerten Oszillator (VCO) 15, einem Schleifenfilter aus Kondensator 17 und Serienwiderstand 19 sowie einem Schleifenverstärker 21. Der Ausgang des Verstärkers 21 ist eine Steuer- oder Fehlerspannung, die bei Anlegen an einen Eingang des VCO 15 dahin wirkt, daß die Ausgangs frequenz des VCO proportional zur angelegten Steuerspannung verändert wird.

Der Ausgang von VCO 15 ist eine Rechteckwelle mit einer Frequenz, die abgestimmt ist auf etwa die Bitrate des Eingangsdatensignals. Die VCO-Taktsignale CLK werden an den Takteingang des Registers 9 angelegt und an einen Inverter 22, der ein zweites Taktsignal CLK erzeugt, welches 18o phasenverschoben ist gegenüber dem ersten Taktsignal. CLK liegt am Takteingang des Registers 11.

Der Q-Ausgang des Registers 11, mit Q1 bezeichnet, wird an einen Eingang eines zweiten Phasenerfassungskreises 2 3 angelegt, bestehend aus einem Exklusiv-ODER-Gatter,

an dem außerdem ein Ausgangssignal Q2 vom Q-Ausgang des Registers 9 liegt. Der Q-Ausgang des Registers 9,KiIt Q2 bezeichnet, liegt am anderen Eingang des Exklusiv-ODER-Gatters 13. Das Ausgangssignal Q2 dupliziert gewissermaßen das aufbereitete Eingangsdatensignal A, ist jedoch diesem gegenüber um 18o verschoben. Das Ausgangssignal Q2 liegt an der Ausgangsklemme 25 und stellt das NRZ-Ausgangssignal dar, für das Phase und Frequenz des ersten Taktsignals, erzeugt von dem VCO, zu synchronisieren sind. Der synchrone Taktausgang CLQ des VCO 15 liegt an dor Ausgan gsklemme 27.

Bekanntlich erfolgt die optimale Abtastung eines NRZ-Daten-Signals dann, wenn das Signal in der Mitte jeder Bitzelle abgetastet wird. Diese Abtastung erfolgt jedoch oft bei Vorliegen zahlreicher Störfaktoren, hervorgerufen durch Zeit- oderPhasengitter, Rauschen usw. Da Phasendifferenzen von + 18o zwischen einem Eingangsdatensignal und einem gewonnenen Taktsignal infolge solcher Störungen auftreten können, müssen Mittel vorgesehen werden zum Erfassen solcher Phasendifferenzen und zum Nachstellen von Phase und Frequenz eines Taktsignals derart, daß die Anstiegsflanke des Taktsiqnalimpulses,(der verwendet wird, um die Bitabtastung in einem Datenempfänger zu triggern) synchron ist mit dem Mittelpunkt einer empfangenen Datenbitzelle.

5 Zu diesem Zweck erfaßt und justiert die Anordnung

nach Fig. 1 Phasendifferenzen zwischen dem Eingangsdatensignai und dem Taktsignal bis zu einer Größe eines vollständigen Taktzyklus (d.h. + 18o°),während zugleich der verriegelte Zustand für die Phasenverriegelungsschleife aufrechterhalten wird.

Die Anordnung nach Fig. 1 arbeitet wie folgt: Die aufbereiteten Eingangsdaten, die in Fig. 1 als Wellenformen A dargestellt sind, werden an die D-Eingänge beider Register 9 und 11 angelegt. Der Ausgang von VCO 15, in Fig. 1 mit CLK bezeichnet, liegt am Takteingang des Registers 9 und am Inverter 22. Dieser invertiert die erste Taktwellenform

-Ό-

CLK zum Erzeugen des zweiten Taktes CLK, der 180 phasenverschoben ist" gegenüber dem ernten Takt. CLK liegt am Takteingang des Registers 11.

Man erkennt aus Fig. 2, daß der getaktete Ausgang Q1 des Registers 11 eine Wellenform ist mit im wesentlichen identischer Form der aufbereiteten Eingangsdatenw e llenform A, jedoch verschoben um eine Größe Δ.0, die proportional ist der Phasendifferenz zwischen der Anstiegsflanke von CLK und der Anstiegsflanke der Eingangsdatenwelchsel A. Der Ausgang Q2 des Registers 9 hat identische Form mit Q1, ist jedoch 18o° demgegenüber phasenverschoben, da das Register 9 von dem ersten Takt CLK angesteuert wird, der seinerseits um 180 phasenverschoben liegt gegenüber dem zweiten Takt CLK, mit dem das Register 11 angesteuert wird. Der andere Ausgang Q2~ des Registers 9 ist das bloße logische Komplement von Q2 , d.h. wenn Q2 hoch liegt (logisch 1), liegt Q2~ logisch niedrig (logisch O) und umgekehrt. Der Komplementärausgang Q des Registers 11 wird nicht verwertet.

Das Eingangsdatensignal A und das Ausgangssignal Q2 aus dem Register 9 liegen an den Eingängen von Exklusiv-ODER-Gatter 13. Das resultierende Signal A+Q2 ist ein Impuls, dessen Breite sich direkt proportional zu der Phasendifferenz & 0 zwischen dem Eingangsdatensignal A und dem ersten Taktsignal CLK ändert. Das Ausgangssignal Q1 vom Register 11 und das Ausgangssignal Q2~ vom Register 9 liegen an den Eingängen von Exklusiv-ODER-Gatter 23. Wie in Fig. 2 erkennbar,ist das Signal Q2: das bloße invertierte oder Spiegelbild von Q2 und hat demgemäß immer den komplementären Wert und differiert in der Phase um 18o° von dem Ausgangssignal Q1.

Die Kombination dieser beiden Signale Q1+Q2 aus dem Exklusiv-ODER-Gatter 2 3 ist ein Ausgangssignal mit einer festen Pulsbreite oder Dauer von genau der Hälfte der Taktperiode (d.h. einer Breite von einer halben Bitzelle).

Die Ausgänge der Gatter 13 und 2 3 werden summiert über Widerstände 29 und 31. Diese summierten Ausgangssignale werden dem Phasenschleifenverstärker 21 über eine Parallel-

schaltung von-entgegengesetzt gepolten Dioden 33 und 35 sowie einem Widerstand 37 zugeführt. Widerstände 39 bzw. 41 verbinden den Ausgang des Schleifenverstärkers 21 bzw. Masse mit einem zweiten Eingang des Schleifenverstärkers, womit die erforderliche Riickkopplungs- und S teuer spannung für den Verstärker erzeugt wird.

Der Widerstand 37 hat einen Wert, der erheblich größer ist als der des Widerstandes, der von dem Schleifenfilterwiderstand 19 dargestellt wird. Die Dioden 33 und 35 stellen sicher, daß der Schlexfenfllterkondensator 17 dauernd geladen wird, solange die Gatter 13 oder 2 3 Signale ausgeben. Wenn weder das Gatter 13 noch das Gatter 2 3 ein Signal erzeugt, etwa bei einem Bandfehler oder wenn eine lange Periode ohne Pegelwechsel vorliegt (wie dies bei NRZ-Kodierung vorkommen kann), nimmt die Verbindungsstelle zwischen den Widerständen 29 und 31 einen Mittelwert von dem halben Logikpegel an. Die Spannung an dem Eingang des Schleifenverstärkers 21 liegt ebenfalls auf dem halben Logikpegel, so daß weder Diode 33 noch Diode 35 leitend sind. Demgemäß hat der Kondensator 17 des Schleifenfilters keine Entladestrecke außer über dem Widerstand 37. Da der Wert des Widerstandes 37 jedoch erheblich größer ist (zehnmal oder mehr) als der des Schleifenfilterwiderstandes 19, wird die Spannung am Eingang des Verstärkers 21 auf ihrem vorherigen Wert gehalten bis zu einem Zeitpunkt, zu dem von Gattern 13 oder 23 ein Signal ausgegeben wird. Beim Fehlen eines Eingangssignals oder beim Fehlen von Datenwechseln erz eugt demgemäß VCO 15 ein Taktsignal, basierend auf dem mittleren Wert des zuletzt empfangenen Datensignals, da die Mittenfrequenz des Schleifenfilters (gesteuert durch die Größe der Ladung auf Kondensator 17) auf im wesentlichen der Frequenz der Bitrate des zuletzt empfangenen Signals mit Datenwechseln gehalten wird.

Das summierte und verstärkte Steuersignal Zi ist in Fig. 2 dargestellt. Das Steuersignal Z* ist ein Impuls, dessen Vorzeichen und Dauer Maß .bilden für den Fehler in Phase und Frequenz zwischen dem Taktsignal CLK, erzeugt von

- 4-r -

VCO 15, und dem Eingangsdatensignal. Dieses Fehlersignal wird an einen Eingang von VCO 15 angelegt, um Phase und Frequenz des VCO-Ausgangejignals CLK so zu verändern, daß Synchronismus vorliegt mit dem Eingangsdatensignal.

Man erkennt in Fig. 2, daß bei Nichtvorliegen einer Phasendifferenz zwischen der Anstiegsflanke von CRK und der Anstiegsflanke der Datenwechsel bei A (d.h. ZV0 = 0°) die Ausgänge der Exklusiv-ODER-Gatter 13 und 23 (AoQ2 bzw. O1+Q2") komplementär zueinander sind und demgemäß ihre Summe ^ (das Fehlersignal) Null beträgt. Mit anderen Worten wird kein Fehlersignal, da Phase und Frequenz des VCO-Ausgangssignals CLK synchron sind mit Phase und Frequenz der Eingangsdatenwechsel und die Taktwechsel,genau im optimalen Punkt innerhalb jeder Eingangsdatenbitzelle vorliegen, d.h. in der Mitte jeder Bitzelle.

Wenn jedoch eine Phasendifferenz zwischen dem Eingangsdatensignal und dem VCO-Taktsignal auftritt (wenn also Ok 0 nicht gleich 0° beträgt), ist das Steuersignal ^ , erzeugt von dem Exklusiv-ODER-Gattern 13 und 23 eine Serie von Impulsen, deren über die Zeit integrierter, vorzeichenbehafteter Wert die Tendenz hat, die Schwingungsfrequenz und Phasenlage des von VCO 15 erzeugten Taktes CLK mit dem Eingangsdatensignal in Synchronismus zu bringen.

Abweichend von Phasenerfassungsschemata früherer Art vom Vorgatter-Nachgatter-Typ hält die Schaltungsanordnung gemäß der vorliegenden Erfindung die Phasenverriegelung zwischen dem Eingangsdatensignal und dem Taktsignal selbst für Phasendifferenzen von bis zu einem vollständigen Taktzyklus aufrecht, d.h. + 18o . Dies beruht auf der Tatsache, daß die Phasenbeziehung der Impulse aus den Exklusiv-ODER-Gattern 13 und 2 3 um 18o° umschalten, wenn der Phasenfehler X₄ durch den Nullpunkt geht.

Demgemäß erzeugt die beschriebene Schaltungsanordnung ein Taktsignal synchron mit einem Eingangsdaten«iqnal mit der Fähigkeit, Phasondi t'fei enzen zwischen beiden zu + 18o° zu erfassen und zu korrigieren. Zusätzlich wird das VCO-

Taktsignal mit der Bitrate (für NRZ-Signale) erzeugt anstatt mit einem Vielfacher derselben. Dies verringert erheblich die Kompliziertheit der VCO-Schaltung und eliminiert darüberhinaus die Notwendigkeit für getrennte Zeitgliedkondensatoren und zugeordnete Schalter, wie sie bei bisher üblichen Bitsynchronisieren verwendet werden mußten, bei denen ein monostabiler Multivibrator zum Erzeugen der Zeitlageimpulse über einen breiten Bereich von Bitraten vorgesehen war. Darüberhinaus bewirkt das Vorsehen von Dioden 33, 35 und Widerstand 37 zwischen den Ausgängen der Exklusiv-ODER-Gatter 13 und 23 einerseits und dem Eingang des Schleifenverstärkers 21 andererseits, daß die Phasenverriegelungsschleife so vorgespannt gehalten wird, daß sie die abgestimmte Bitrate sucht beim Fehlen von Bitwechseln oder beim Fehlen eines Eingangssignals.

Die Erfindung wurde vorstehend unter Bezugnahme auf eine Ausführungsform beschrieben, die für NRZ-kodierte Signale verwendet wurde. Es versteht sich, daß die Erfindung anpaßbar ist ohne weitere Modifikationen an die Ver-Wendung von Biphasen (Manchester), Verzögerungsmodulation (Miller) oder Verzögerungsquadrier -Modulation (Miller-square) -Kode von Signalen. Diese Kodierschemata sind charakterisiert dadurch, daß sie mindestens zwei Pegelwechsel pro Bitzelle aufweisen. In einem solchen Falle würde der VCO-Ausgang CLK tatsächlich mit der doppelten Bitrate laufen, da doppelt so viele Datenwechsel pro Bitzelle bei solchen Kodierschemata vorliegen wie bei der NRZ-Kodierung.

Die Erfindung wurde vorstehend im einzelnen erläutert, so daß sich mögliche Abwandlungen für den Fachmann ergeben. Beispielsweise wurden diskrete Register und exklusive ODER-Gatter beschrieben, doch können diese Funktionen in einer einzigen Komponente kombiniert werden, welche die gewünschten Ausgangssignale variabler bzw. vorgegebener Dauer erzeugt. Die beiden Phasen des Taktsignals können in beliebiger konventioneller Weise erzeugt,werden. Zusätzlich kann der Schleifenverstärker 21 ein invertierender Verstärker sein,

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wobei die Verbindungen zwischen den Registern 9 und 11 und den Gattern 13 und 23 etwas zu modifizieren sind derart., daß der Ausgang Q2 an Gatter 13 und der komplementäre Ausgang an Register 11 angelegt wird, wobei Q an Gatter 23 liegt. Dies invertiert nämlich die Polaritäten für die Gatter 13 und 23, so daß sich Ausgangspolaritäten entgegengesetzt jenen nach Fig. 1 ergeben. Diese invertierten Polaritäten werden aufsummiert zum Erzeugen eines invertierten Fehlersignals, das dann durch den Schleifenverstärker vom invertierenden Typ verstärkt wird zum Erzeugen eines Steuersignals für VCO 15 richtiger Größe und richtigen Λ/orzeichens*

Claims

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Sangamo Weston, Inc.
180 Technology Drive

Norcross, Georgia/USA

Patentansprüche

M/ Anordnung zum Erzeugen eines Taktsignals synchron mit der Bitrate eines empfangenen Datensignals, mit einem spannungsgesteuerten Oszillator, der ein erstes Taktsignal erzeugt, dessen Frequenz sich in Punktion einer angelegten Netto-Steuerspannung ändert, gekennzeichnet durch

einen Schaltkreis (22) zum Erzeugen eines zweiten, gegenüber dem ersten um 18o° phasenverschobenen Taktsignals (CLK),

mit dem ersten bzw. zweiten Taktsignal angesteuerte Schaltkreise (9, 11) zum Erzeugen von die Datensignale (A) repräsentierenden ersten bzw. zweiten Zwischensignalen, von denen das zweite um eine zu der Phasendifferenz zwisehen dem zweiten Taktsignal und dem Datensignal proportionale Größe zeitverschoben ist,

während das erste um eine halbe Bitperiode gegenüber dem zweiten zeitverschoben ist,

einen mit dem Datensignal (A) und dem ersten Zwischensignal (Q2) angesteuerten ersten Ausgangs-Schaltkreis (13) zum Erzeugen eines ersten Ausgangssignals (A+Q2) mit variabler Dauer proportional der Phasendifferenz zwischen dem Datensignal (A) und dem ersten Taktsignal (CLK),

einen mit dem zweiten Zwischensignal (Q1) und dem Komplement (Q2) des ersten Zwischensignals angesteuerten

zweiten Ausg'angs-Schaltkreis (2 3) zum Erzeugen eines zweiten Ausgangssignals (Q1+Q2) mit einer festliegenden Dauer einer halben Bitperiode, und

einen Summier-Schaltkreis (29, 31) zum Bilden der Summe der Ausgangssignale als Netto-Steuerspannung für den spannungsgesteuerten Oszillator (VCO 15), wodurch Frequenz und Phasenlage des ersten Taktsignals (CLK) mit denen des Datensignals (A) synchronisiert sind.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der das zweite Taktsignal erzeugende Schaltkreis einen mit dem ersten Taktsignal angesteuerten Inverter (22) umfaßt.
3. Anordnung nach Anspruch 1 oder 2, gekennzeichnet durch ein zwischen den Summierschaltkreises (29, 31) und den Oszillator (15) geschaltetes Filter (33,35, 37, 19,17) mit Komponenten zum Aufrechterhalten der Phasenverriegelung zwischen dem ersten Taktsignal (CLK) und dem Datensignal (A) beim Fehlen von Pegelwechseln in dem letzteren
4. Anordnung nach Anspruch 1, 2 oder 3, gekennzeichnet durch einen Formerschaltkreis (7) zum Erhöhen der Flankensteilheit empfangener Datensignale (NRZ IN) vor deren Anlegen an die Zwischensignalerzeugerschaltkreise (9, 11).
5. Anordnung nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Zwischensignalerzeugerschaltkreise (9, 11) ein Paar von getakteten Registern umfassen, von denen jedes einen Eingang (D) für die Datensignale (A) aufweist und von denen ein erstes vom ersten Taktsignal (CLK) und das zweite vom zweiten Taktsignal (CLK) angesteuert ist.
6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Register einon ersten und einen zweiten D-Flipflop

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(9, 11) umfassen, an deren D-Eingang das Datensignal liegt und von denen der erste (9) an seinem Takteingang mit dem ersten Taktsignal beaufschlagt ist, während sein Q-Ausgang an einem Eingang des ersten Ausgangsschaltkreises (13) liegt und sein Q-Ausgang an einem Eingang des zweiten Ausgangsschaltkreises (2 3) liegt, und von denen der zweite

(11) an seinem Takteingang mit dem zweiten Taktsignal (CLK) beaufschlagt ist und mit seinem Q-Ausgang an einem Eingang des zweiten Ausgangsschaltkreises liegt.
7. Anordnung nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Ausgangsschaltkreise jeweils ein Exklusiv-ODER-Gatter (13, 23) umfassen.
8. Anordnung nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, daß bei einem NRZ-Signal als Daten-Eingangssignal das erste Taktsignal (CLK) mit der Bitrate des Datensignals erzeugt wird.
9. Anordnung nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, daß bei einem Biphasen-Verzögerungsoder Verzögerungsquadriermodulationssignal als Dateneingangssignal das erste Taktsignal mit dem Doppelten der Bitrate des Datensignals erzeugt wird.
10. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß das Filter ein R-C-Filter (17, 19) umfaßt und daß die genannten Komponenten ein Paar von Dioden (33, 35) und einen Widerstand (37), sämtlich parallelgeschaltet an den Ausgang des Summierschaltkreises (29, 31) gelegt, umfassen, wobei die Dioden (33, 35) zueinander umgekehrt gepolt sind und der Widerstand (37) einen erheblich höheren Wert aufweist als der Widerstand (19) des R-C-Filters, so daß die Mittenfrequenz des Schleifenfilters bei der Bitrate des vorher empfangenen Datensignals gehalten wird, solange AusgangssignaIe von den als Phasendetektor dienenden Ausgangsschaltkreisen (13, 23)

ausbleiben, 'so daß das erste Taktsignal (CLK) mit einer Rate erzeugt wird, die synchronisiert ist bezüglich dem Mittelwert der Bitrate des vorher empfangenen Datensignals.