DE68927148T2

DE68927148T2 - Digitaler Phasenregelkreis

Info

Publication number: DE68927148T2
Application number: DE68927148T
Authority: DE
Inventors: Robert A Shaw
Original assignee: Quantum Corp
Current assignee: Quantum Corp
Priority date: 1988-11-02
Filing date: 1989-07-20
Publication date: 1997-01-30
Anticipated expiration: 2009-07-21
Also published as: DE68927148D1; CA1307327C; US4975930A; EP0367378A2; ATE142831T1; EP0367378A3; JPH02257718A; EP0367378B1

Description

Hintergrund der Erfindung

Diese Erfindung bezieht sich auf digitale phasenverriegelte Schleifen zum Verriegeln einer Bezugswellenform, die 0- und 1-Fenster synchron mit einer Sequenz von Binärdatensignalen liefert, die gemäß einem vorbestimmten Zeitintervallschema codiert sind.
Der Zweck einer phasenverriegelten Schleife (PLL) liegt darin, die Erfassung von Daten zu unterstützen, die in übertragenen Signalen codiert sind. Die Daten in dem übertragenen Signal werden als Hochf requenzänderungen in der "Träger" -Frequenz codiert. Niederfrequenzänderungen beruhen nicht auf "Daten", sondern auf solchen Dingen, wie einer Oszillatordrift oder bei Aufzeichnung auf magnetischen Medien auf Platten- oder Bandgeschwindigkeitsänderungen.
Das Ausgangssignal der PLL ist ein Bezugssignal, das in Phase und Frequenz mit dem empfangenen Datensignal synchronisiert ist. Die Synchronisationsbandbreite ist begrenzt, so daß das Bezugssignal den niedrigeren Frequenzänderungen im Datensignal, jedoch den höheren Fre quenzänderungen folgt. Aufgrund dieses "Verfolgens" bei niedrigeren Frequenzen beruhen Differenzen zwischen dem Datensignal und dem Bezugssignal lediglich auf den Hochfrequenzänderungen im Datensignal. Es ist der Unterschied zwischen diesen beiden Signalen, der in erfaßten Daten resultiert.
Einfach gesagt, eine phasenverriegelte Schleife ist ein Hochpaßfilter, das lediglich eine Erfassung von Hochfrequenzänderungen in dem Trägersignal als Daten erlaubt.
Digitalinformation ist insbesondere auf magnetischen Medien, wie beispielsweise einem Band, in einem Codierformat aufgezeichnet, das als modifizierte Frequenzmodulation ("MFM") bekannt ist, bei der der Binärwert des Bits durch die Lage der magnetischen Anzeichen längs einer gegebenen Spur angegeben ist. Ein Einzelbit ist durch ein 0-Fenster und ein benachbartes (beispielsweise folgendes ) 1-Fenster dargestellt. Das 0-Fenster wird gelegentlich als die Taktzelle und das 1-Fenster als die Datenzelle bezeichnet. Das Bit ist entweder eine 0 oder eine 1 abhängig davon, ob ein Magnetpuls in einem entsprechenden Zeitfenster oder dem anderen erfaßt wird, während das Band mit konstanter Geschwindigkeit läuft. Die durch die PLL erzeugte und beherrschte Bezugswellenform rahmt die wechselnden 1- und 0-Fenster, die zum Wiedergewinnen von Daten verwendet sind, welche durch MFM aufgezeichnet sind. Durch Design fallen die gelesenen Daten (erfaßte Magnetimpulse) zeitweise in die Mitte des einen Fensters oder des anderen, abhängig von ihrem Binärzustand.
Im Idealfall werden die Magnetimpulse perfekt aufgezeichnet und ausgelesen, so daß sie genau in der Mitte der jeweiligen Fenster zentriert sind. Jedoch gibt es eine Anzahl von Faktoren, die diese Genauigkeit verschlechtem. Beispielsweise können Änderungen in der Bandgeschwindigkeit während entweder eines Schreibens oder eines Lesens oder eine Ungleichmäßigkeit in den Medien selbst alle folgenden Daten geringfügig in der Zeit vorwärts oder rückwärts verschieben Diese Niederfrequenzänderbarkeit muß in dem Bezugssignal angepaßt werden, oder eine Synchronisation geht verloren, und folgende Daten werden fehlgelesen.
In einem analogen PLL-Design wird ein spannungsge steuerter Oszillator (VCO) verwendet, um das Bezugssignal zu erzeugen. In irgendeinem besonderen Augenblick wird die Frequenz der Schwingung, die durch den VCO ausgegeben ist, durch eine Steuerspannung bestimmt. Um die Frequenz der Schwingung zu ändern, wird die Steuerspannung auf einen höheren oder niedrigeren Pegel verändert. Um die Phase des Bezugssignales bezüglich des Datensignales zu verändern, muß die Steuerspannung gepulst werden, was dazu führt, daß der Oszillator entweder beschleunigt oder verzögert (abhängig von der Polarität der Impulsspannung) und dann zu dem Pegel zurückkehrt, bei dem die Steuerspannung vor dem Impuls war
In dem analogen PLL-Design verursachen die erfaßten Phasenfehler zwischen dem Bezugssignal und dem Datensignal die Erzeugung eines Stromimpulses durch eine "Ladungspumpe", wobei die Impulsbreite durch die Phasenzeitverschiebung zwischen den beiden Signalen bestimmt ist. (Die Größe des Stromimpulses ist festgelegt, kann jedoch verändert werden, um die Verstärkung der Schleife zu verändern.)
Der Stromimpuls verläuft zu einer Widerstand/Kondensatorschaltung. Die Spannung über der Widerstand/Kondensatorschaltung liegt an dem VCO als die Steuerspannung. Der Stromimpuls verursacht einen Spannungsimpuls über dem Widerstand und eine kleine Änderung in der gespeicherten Ladung des Kondensators. Der Spannungsimpuls über dem Widerstand verursacht eine Phasenänderung zwischen dem Bezugssignal und dem Datensignal, und die Änderung in den Kondensatorspannungen stellt das Bezugssignal ein, um an die Frequenz des Datensignales angepaßt zu sein.
Die Beziehung zwischen den Ladungspumpenstrom und der Kondensatorgröße bestimmt die Verstärkung der Schleife, und die Beziehung des Widerstandes zu dem Kondensator bestimmt die Sprungantwort der Schleife.
Bei einem Mehrspurband erfordert jeder Datenkanal seine eigene PLL, um eine jeweilige Bezugswellenform zu synchronisieren. Eine analoge Elemente benötigende PLL ist eher in linearen als in digitalen integrierten Schaltungen ausgeführt. Unter den gegebenen Beschränkungen für sehr groß integrierte Schaltungen der linearen Vielfalt erfordern Mehrkanalbandantriebe zahlreiche Chips, um hochauflösende PLL-Schaltungen auszuführen.

Zusammenfassung der Erfindung

Die vorliegende Erfindung erlaubt die Ausführung einer vollständigen digitalen phasenverriegelten Schleife (DPLL), die insgesamt funktionell gleichwertig zu der früheren PLL sein soll, bei der aber die obigen analogen Funktionen mathematisch mit Nummern oder Zahlen getan werden. In dem unten beschriebenen Ausführungsbeispiel der Erfindung wird der spannungsgesteuerte Oszillator in der analogen Schaltung ein nummern- (PDCN#)gesteuerter Oszillator in der digitalen Schaltung. Die Stromimpulsbreite der Ladungspumpe wird in der Digitalschaltung durch eine abgetastete Phasenfehlernummer (PE#) dargestellt. Der durch den Widerstand in der analogen Schaltung verursachte Spannungsimpuls ist eine Phasenkorrekturnummer (PC#) in der Digitalschaltung, und die in dem Kondensator in der Analogschaltung gespeicherte Spannung entspricht einer Frequenznummer (F#), die in einem Register in dem digitalen System gespeichert ist. Das Verhältnis der PC# zu der PE# bestimmt die Verstärkung der Schleife, und die Beziehung des PC# zu der Änderung&sub7; die es in dem F# verursacht, bestimmt die Antwort der Schleife.
Das US-Patent Nr. 4,357,707 lehrt eine digitale Phasenverriegelungsschleife für ein Datenwiedergewinnungssystem, wobei Datenbitfenster und Taktbitfenster durch eine Vielzahl von Phasenverriegelungszyklen definiert sind. Eine Schaltung bestimmt, während welchem Phasenverriegelungszyklus ein Bit auftritt, und eine andere Schaltung positioniert jedes Bitfenster entsprechend zu seinem Datenbit. Ein Vorspannungsphaseneinstell signal wird zum Ändern der Zeitdauer eines Bitfensters erzeugt, bis sich ein Nettozählerstand Null annähert. Dieser Nettozählerstand gibt die Nummer von Bits an, die in der zweite Hälfte von ihren entsprechenden Bitfenstern auftreten, weniger der Nummer von Bits, die in der ersten Hälfte von ihren entsprechenden Bitfenstern auftreten. Lediglich eine Zeitdauer der Bitbreiten wird in diesem US-Patent manipuliert.
Ein allgemeines Merkmal der Erfindung insbesondere für digitale Auf zeichnungsanwendungen ist ein Bezugssignalgenerator, der frühe und späte Perioden eines Datenfensters, insbesondere durch digitale Zähler gekoppelt, als eine Funktion einer Nachschlagtabelle zeitlich einstellt, die durch ein Frequenzregister adressiert ist, das durch einen Phasenfehlerdetektor fortgeschrieben ist, der den Zustand des Bezugssignales abhängig von einem Empfang eines gelesenen Datensignales abtastet. In dem bevorzugten Ausführungsbeispiel dieses Merkmals werden verkettete, frühe und späte Zähler abwechselnd in jedem Fenster, wenn der andere Zeitgeber überrollt, mit Nummern vorgeladen, die die Nummer von Taktzyklen bestimmen, die in einer gegebenen frühen oder späten Periode des Fensters zu zählen sind. Die vorgeladenen Nummern kommen direkt von einer Periodentabelle oder von einer logischen Kombination von Perioden- und Phasenkorrekturtabellen, wobei die Phasenkorrektur vorzugsweise der Voreinstellung für den anwendbaren Zähler auf einer Basis nur zu einer Zeit beigefügt ist.
In einem anderen allgemeinen Merkmal ist ein vorzugsweise vollständig digitales System durch frühe und späte Zähler ausgeführt, die vorzugsweise abwechselnd mit Nummern vorgeladen sind, die einen Phasenfehler angeben, der zwischen einem Bezugssignal, dessen Zeitsteuerung durch die Zähler aufgebaut ist, und einem ankommenden Lesedatensignal bestimmt ist.
In einem anderen allgemeinen Merkmal der Erfindung, vorzugsweise bei insgesamt digitaler Ausführung, wird das Bezugssignal durch einen Phasenfehlerdetektor abgetastet, der eine Phasentabelle adressiert. Die Zeitsteuerung für das Bezugssignal wird durch eine Kombination von Ausgangssignalen von der Phasenkorrekturtabelle und einer getrennten Periodentabelle bestimmt. Das Vorliegen der Phasenkorrekturtabellennummer in der Kombination ist vorzugsweise auf nicht mehr als einen Zyklus begrenzt.
Ein anderes allgemeines, vorzugsweise digital ausgeführtes Merkmal ist ein Adressierschema für eine Periodennachschlagtabelle, die die Zeitsteuerinforrnation für die frühen und späten Perioden der Bezugssignalfenster zurückkoppelt, um wenigstens einen Teil der Adresse für die Periodentabelle zu bilden. Zusätzlich moduliert das bevorzugte Ausführungsbeispiel einen anderen Teil der in einem Frequenzregister gespeicherten Adresse mit einer n-Zyklus-Perturbationssequenz. Vorzugsweise werden gestaffelte Reihen von ganzzahligen Inkrementen zwischen 0 und n dem Frequenzregister in einer Wiederholungssequenz beigefügt. Das Ergebnis dieser Modulation ist in dem bevorzugten Ausführungsbeispiel ein Verbessern der Frequenzauflösung um einen Faktor von n über n-Zyklen. Die Nachschlagtabelle ist vorzugsweise derart organisiert, daß Gruppen von n aufeinanderfolgenden Frequenzregisternummern einer einzigen einmaligen Periodenzählerstandsequenz entsprechen, wobei die Periodenzählerstandsequenzen für aufeinanderfolgende Gruppen von Periodennummern um einen Taktzählerstand in einer verschiedenen nicht benachbarten Periode jedesmal inkrementiert werden.
Die vorliegende Erfindung wird in ihrer breiten Form durch die Patentansprüche 1 und 9 definiert.
Ein bedeutender Vorteil dieses Systems liegt darin, daß es eine Ausführung in einer rein digitalen Schaltung erlaubt, die auf einem einzigen Chip hergestellt werden kann, um eine phasenverriegelte Schleife einer hohen Auflösung zu erzielen. Phasenkorrekturen sind durch eine Phasen- und Frequenzsteuerschaltungsanordnung gesteuert, die beide digital ausgeführt sind.

Beschreibung der bevorzugten Ausführungsbeispiele

Die Zeichnungen werden kurz wie folgt beschrieben:
Figur 1 ist ein Blockdiagramm einer digitalen phasenverriegelten Schleife gemäß der Erfindung.
Figur 2 ist ein Zeitsteuerdiagramm der Bezugssignale, die verwendet sind, um auf einem Speichermedium gespeicherte Daten zu interpretieren.
Figur 3 ist ein detaillierteres funktionelles Blockdiagramm der digitalen phasenverriegelten Schleife von Figur 1 gemäß der Erfindung.
Figur 4 ist ein Zeitsteuerdiagramm, das eine Phasenkorrektursteuerung veranschaulicht.
Figur 5 ist ein Zeitsteuerdiagramm für einen einzigen Datenzyklus.
Figur 6 ist ein Zeitsteuerdiagramm für vier aufeinanderfolgende Datenzyklen.
Figur 7 ist ein Diagramm, das die Beziehung zwischen Frequenznummern und Bezugswellenformen in dem veranschaulichten Ausführungsbeispiel zeigt.
Figur 8 ist ein Diagramm, das die mittleren Frequenzen veranschaulicht, die durch die Frequenznummern 12 bis 16 erzeugt sind, wie diese durch das CY1- und CY2-Signal in dem veranschaulichten Ausführungsbeispiel modifiziert sind.

Struktur

Das unten beschriebene Ausführungsbeispiel der Erfindung ist so ausgelegt, daß es eine Bezugswellenform zum Decodieren von digitalen Daten liefert, die auf einem Kanal eines Magnetbandes in dem MFM-Format aufgezeichnet sind. Die Datenrate, das heißt die Rate, zu der Bits aus dem laufenden Band gelesen werden, wird als nominell 1 Megahertz (MHz) angenommen. Die verfügbare Taktfrequenz zum Laufen der DPLL wird als 48 MHz angenommen. Dies würde bedeuten, daß das feinste verfügbare Inkrement angenähert 1/50tel der Datenrate sein würde, was zu einer Auflösung von angenähert 2 % führt. Ein Weg des Verständnisses für diesen Punkt liegt in der Betrachtung, daß 48 aufeinanderfolgende Taktimpulse bei 48 MHz einen Zyklus der nominellen 1 MHz-Datenrate überspannen. Eine Anordnung von Zählern wird verwendet, um ein 48 Taktzyklus weites Bezugssignal aufzubauen, das der nominellen Datenrate folgt. Diese Bezugssignal kann erhöht oder vermindert werden, indem leicht verschiedene Nummern der Taktsignale gezählt werden. Die kleinste mögliche Änderung in jeder Richtung würde sein, einen Taktzählerstand zu addieren oder abzufallen. Dies würde ein Bezugssignal mit entweder 49 oder 47 weiten Taktzyklen liefern. In jedem Fall würde die minimale prozentuale Änderung in dem Bezugssignal 1/48 x 100 oder angenähert 2 % betragen. Das Ausführungsbeispiel der vorliegenden Erfindung ordnet die Zählerstände (beispielsweise 48) in einem Datenzyklus frühen und späten Bereichen innerhalb der 0- und 1-Fenster zu und moduliert die kollektive Nummer der Zählerstände in einem Datenzyklus in einem Weg, der eine merklich höhere wirksame Auflösung und Genauigkeit erzielt.
Wie in Figur 1 gezeigt ist, umfaßt die DPLL einen Phasenfehlerdetektor 10, der Phasenfehler zwischen der Bezugswellenform, die durch den Bezugswellenformgenerator 12 erzeugt ist, und Eingangslesedatenimpulsen von einer herkömmlichen Bandleseschaltungsanordnung erfaßt. Erfaßte Phasenfehler werden zu einem Phasenkorrekturgenerator 14 geschickt, dessen Ausgang für zwei Zwecke verwendet wird: um einen Frequenzkorrekturgenerator 16 fortzuschreiben und um eine Einzeit-Phasenkorrektur oder Zeitverschiebung für die Bezugswellenform zu addieren. Somit liegen die Ausgänge der Phasen- und Frequenzkorrekturgeneratoren 14 und 16 an dem Bezugswellenformgenerator 12, damit die Zeitsteuerung der Bezugswellenform eingestellt wird, um sie synchronisiert mit den Daten zu halten, die gerade aus dem Magnetband gelesen sind.
Wie in Figur 2 gezeigt ist, ist die Bezugswellenform WND eine Reihe von 0 und 1, die jeweils ein Fenster zum Decodieren von Daten repräsentieren. ("WND" steht für "Fenster" oder "1-Fenster", den hohen Zustand des Signales.) Die Richtung oder Periode der 1-Fenster ist allgemein größer als diejenigen der 0-Fenster, und die kombinierten Perioden von 0- und 1-Fenstern stellen einen Einzeldatenzyklus dar. Wenn ein Datenimpuls in dem 0-Fenster auftritt (das heißt gelesen wird), so wird das Datum als eine 0 interpretiert; wenn es in dem 1-Fenster auftritt, wird das Datum als eine 1 interpretiert. In dem Fall, daß kein Datenimpuls in irgendeiner Hälfte des Datenzyklus auftritt, dann wird das Datum gemäß dem MFM-Protokoll als eine 1 interpretiert.
Die Tabelle im beigefügten Anhang dient als Bezugsglossar für die Signalnomenklatur in dem veranschaulichten Ausführungsbeispiel.
Die Synchronität der Bezugswellenform wird abgemessen, indem bestimmt wird, ob der Datenimpuls früh oder spät bezüglich der Mitte eines Fensters aufgetreten ist. Die Mitte jedes Fensters wird durch den Übergang eines späten Signales LA (Figur 2) bestimmt, das jedes Fenster in eine frühe Periode E und eine späte Periode L teilt. Das späte Signal leitet seinen Namen von der Tatsache ab, daß die späte Periode hoch ist. Ein Fehlersignal wird für jeden erfaßten Datenimpuls erzeugt und entspricht, wie früh oder wie spät der Impuls innerhalb des gegebenen Fensters aufgetreten ist. Diese Information wird verwendet, um folgende Fenster so einzustellen, daß folgende Datenimpulse enger zu den Mitten von ihren jeweiligen Fenstern während folgender Datenzyklen auftreten.
Wie in Figur 3 gezeigt ist, werden die frühen und späten Perioden durch frühe und späte Zähler 18 und 20 im Bezugswellenformgenerator 12 erzeugt. Jeder Zähler ist ein Vier-Bit-Aufwärtszähler, der von 0 bis F (hexadezimal, in folgenden "hex") zählt, bevor er zu 0 überrollt, was einem Ausgangsimpuls den Übertragausgang vermittelt, der den anderen Zähler voreinstellt. Beide Zähler sind durch einen Zählerstandtakt CNT_CLK betrieben, der ein Rechteckwellenformsignal mit einer Frequenz erzeugt, die ein Vielfaches der Bitrate der Rohdaten ist. In dem bevorzugten Ausführungsbeispiel ist der Zählerstandtakt von dem 48 MHz-Takt mit einem Überspringzyklus abgeleitet, der einen Taktzyklus überspringt, gerade bevor ein Abtastimpuls (SA_PLS) ein Register 22 in einem Phasenfehlerdetektor 10 (unten beschrieben) verriegelt.
Wenn der frühe Zähler 28 überrollt, wird ein Ladespätimpuls LD_LA durch den Zähler 18 erzeugt, um eine Zählervoreinstellnummer PR# von einem Vier-Bit-Addierer 24 in den späten Zähler 20 zu laden. Der Ladespätimpuls LD_LA tastet das späte Signal LA ab, von dem die Bezugswellenform WND über einen verzögerten späten Block 26 abgeleitet ist, der aus einer Reihe von (nicht gezeigten) Flip-Flops besteht. Der verzögerte späte Block 26 erzeugt auch ein verzögertes spätes Signal DLA und ein verzögertes Fenstersignal DWND, die nicht mehr als das späte Signal LA und das Fenstersignal WND sind, die um einen 48 MHz-Taktimpuls verzögert sind. Es sei darauf hingewiesen, daß diese Verzögerung getrennt und fern von dem SKIP- oder übersprungsignal ist und mit oder ohne Lesedatenimpuls auftritt. Somit sind WND und DWND im wesentlichen das gleiche Signal wie LA und DLA, und die verzögerten Signale sind nicht getrennt in dem Zeit steuerdiagramm gezeigt. Die verzögerten Signale gewährleisten, daß die Periodensteuertabellenausgänge sich nicht bis zu dem Ende von LD_EA und LD_LA ändern.
Wenn der späte Zähler 20 überrollt, wird ein Ladefrühimpuls LD_EA erzeugt, um den frühen Zähler 18 mit einer neuen Zählervoreinstellnummer PR# zu laden und das späte Signal LA abzuschalten. Somit ist LA durch LD_LA und LD_EA verspannt. Das Zeitsteuerdiagramm für diese Signale ist in Figur 2 gezeigt. Es ist dieses Verspannen rückwärts und vorwärts zwischen dem frühen Zähler und dem späten Zähler, das die Wellenform des späten Signales LA erzeugt, um die frühen und späten Perioden der Fenster zu definieren. Die Zeitdauer von jeder Periode ist durch die Voreinstellnummer PR#, die in jeden Zähler geladen ist, gesteuert und wird bestimmt, indem in dem Vier-Bit- Addierer 24 eine Einzeit-Phasenkorrekturnummer PC#, falls anwendbar, zu der Periodensteuernummer PDCN# addiert wird, die für jedes Segment von jedem Fenster adressiert ist. Je höher die in jeden Zähler geladene Voreinstellnummer ist, desto enger ist das Ende des Zählerstandes, und somit desto kürzer die getaktete Periode, die benötigt wird, bevor der Zähler zu Null überrollt.
Die Größe des Phasenfehlers zwischen der Bezugswellenform und dem eingegebenen Lesedatensignal wird durch den Phasenfehlerdetektor bestimmt, wenn ein Abtastimpuls SA_PLS das Register 22 veranlaßt, den ausgegebenen Zählerstand des frühen Zählers 18 und das späte Signal LA des verzögerten späten Blockes zu verriegeln. In Figur 4 erzeugt im Zusammenhang mit Figur 3 ein Lesedatensignal RD_DATA (ein logisches Signal abhängig von einer Impulserfassung) zwei aufeinanderfolgende Eintakt-Zyklusweitimpulse, einen Übersprungzählerstand (SKIP) und einen Abtastimpuls (SA_PLS) und setzt eine Verriegelung, die es erlaubt, das Addierphasenkorrektursignal ADPHCOR auf dem nächsten LD_LA- oder LD_EA-Signal abhängig davon zu erzeugen, ob der erfaßte Impuls jeweils früh oder spät aufgetragen ist, wobei der letztere Fall in Strichlinien in Figur 4 gezeigt ist. Der Übersprungzählerstandimpuls SKIP wird verwendet, um die Zähler 18 und 20 im dem Wellenformgenerator 12 für einen Taktzyklus zu unterbrechen, so daß sich der frühe Zähler 18 stabilisieren kann, damit er genau durch das Register 22 im Phasenfehlerdetektor 10 zu verriegeln ist.
In der späten Periode L (Figur 4) im Anschluß an einen frühen SA_PLS wird ein Addierphasenkorrektursignal ADPHCOR mittels der Übersprung- und Abtastimpulse zusammen mit den Rückflanken des Ladespätimpulses LD_LA und des Ladefrühimpulses LD_EA erzeugt, wie dies durch Pfeile a und b angedeutet ist. Das Addierphasenkorrektursignal ADPHCOR schafft eine Periode, die es Signalen erlaubt, durch den Phasenkorrekturgenerator sowie durch den Frequenzsteuergenerator 16 (Figur 1) zu verlaufen, um die nächste Voreinstellnummer PR# für den frühen Zähler 18 fortzuschreiben. Ein Addierphasenkorrektursignal ADPHCOR (in Strichlinien gezeigt) wird in ähnlicher Weise erzeugt, wenn die Übersprung- und Abtastimpulse während einer späten Periode auftreten, wie dies durch Pfeile b und c angedeutet ist.
Der durch das Phasenfehlerregister 22 (CNT_LT) verriegelte Zählerstand bildet zusammen mit dem verriegelten späten Signal LA_LT eine Fünf-Bit-Phasenfehlernummer PE# die identifiziert, wo ein Datenimpuls in dem Datenzyklus aufgetreten ist. Wenn beispielsweise das Fehlerregister 22 einen F-Zählerstand (hex) verriegelt, dann wird der Datenimpuls um einen Zählerstand als früh angesehen. Wenn der Datenimpuls einen Null-Zählerstand verriegelt, dann ist der Datenimpuls um einen Taktimpuls spät. Somit zeigt der Verriegelungszählerstand CNT_LT des frühen Zählers 22 zusammen mit dem späten Verriegelungssignal LA_LT an, ob der Datenimpuls früh oder spät ist und um wieviele Taktimpulse er dies ist.
Die Phasenfehlernummer PE# (das heißt der parallele Ausgang des Registers 22) ist zu dem Phasenkorrekturgenerator 14 gespeist, um eine einzige Einzeit-Phasenkorrektur zu erzeugen und die Frequenznummer fortzuschreiben. Wenn beispielsweise ein Datenimpuls früh auftritt, erzeugt der Phasenkorrekturgenerator 14 eine Phasenkorrekturnummer PC#, die die voreingestellte Zählerstandnummer PR# reduziert, die in den frühen Zähler für die nächste frühe Periode geladen ist. Dies steigert die Zeitdauer für die nächste frühe Periode, indem mehr Taktzählerstände für den frühen Zähler 18 überrollen müssen. Wenn der Datenimpuls verspätet kommt, nimmt der in den späten Zähler geladene Zählerstand während der nächsten späten Periode zu, um dadurch die Zeit zu verkürzen, die der späte Zähler zum Überrollen benötigt. Das ADPHCOR- Signal veranlaßt immer, daß Eins zu dem PC# bei dem Addierer 38 addiert wird. Dies verkürzt die Periode und korrigiert eine Verzögerung, die durch die Übersprungzeit verursacht ist.
Der Phasenkorrekturgenerator 14 umfaßt einen Fünf- Bit-Addierer 28, der die Phasenfehlernummer PE# empfängt. Die Zählerstandverriegelungsnummer CNT_LT wird zu entsprechenden Eingangbits A1 bis A4 gespeist. Das späte Verriegelungssignal LA_LT wird zu dem Eingangsbit höchster Ordnung AS über einen Inverter 30 und auch direkt in den Übertrageingang CYIN gespeist. Wenn das späte Verriegelungssignal LA_LT hoch ist, wird Eins zu der Zählerstandverriegelungsnummer CNT_LT über CYIN addiert. Dies liefert ein spätes Phasenfehlersignal für den Fall, wenn das Phasenfehlerregister 22 0000 (ein Zählerstand, der einen Taktimpuls spät ist) verriegelt. Das invertierte LA_LT-Signal in A5 des Addierers 28 wirkt als ein Vorzeichenbit für die negativen frühen Phasenfehlernummern. (Ein frühes PE# von "F" stellt eine negative "1" oder 1 früher dar.)
Die zwei Ausgangbits niedrigster Ordnung S1 und S2 des Addierers 28 werden getrennt, was dazu dient, den Ausgang des Addierers 28 um 4 zu teilen, und aus einem Register 22 verriegelt. Der Ausgangsanschluß höchster Ordnung S6 wirkt als ein Vorzeichenbit und wird auch durch ein Register 32 verriegelt, um das Vorzeichen der Bits niedrigerer Ordnung zu bewahren. Während des nächsten Datenzyklus dienen die Inhalte des Registers 32 als ein Phasenrest, der zu der nächsten Zählerstandverriege lungsnummer CNT_LT zu addieren ist (B1 bis B3). Das Teile-um-4-System minimiert den Effekt, den ein Versetzungsbit auf den Phasenfehler des nächsten Bits hat, so daß die Phasenkorrektur lediglich ein Bruchteil (1/4) des erfaßten Phasenfehlers ist. Dies verhindert, daß ein Phasenzittern einen unerwünschten Effekt auf die Bezugswellenform hat. Ähnliche Maßnahmen sperren den Effekt auf die Frequenz.
Die Restausgangbits S3, S4, S5 und S6 des Addierers 28 werden zu einer Phasentabelle 34 gespeist und verlaufen jedes durch die Tabelle 34, um eine Phasenkorrekturnummer PC# zu werden, falls ein Lesefreigabeverriegelungssignal RD_EN_LT niedrig ist, oder adressieren eine Phasenkorrekturnummer PC#, die in der Tabelle gespeichert ist. Eine Probennachschlagtabelle ist voll in der Tabelle 1 angegeben: Tabelle 1 (Phasenkorrekturtabelle)
Adressen 5-A, der fehlende Mittenabschnitt von Tabelle 1, erwiesen sich als unnötig, da Phasenfehlerproben (PE#) niemals groß genug sein können, um in einem Adressieren dieses Teiles der Tabelle zu resultieren.
Das Lesefreigabeverriegelungssignal RD_EN_LT wird verwendet, um die DPLL in einen hohen Verstärkungsmodus zu bringen, der verwendet ist, um das System zu initialisieren. Es erlaubt dem System, rasch auf der Geschwindigkeit des Bandes einzurasten. Sobald das System eingerastet ist, kann das System zu einem niedrigen Verstärkungsmodus gestaltet werden. Wenn beispielsweise ein Zählerstand von D (hex) (maximal möglich) durch das Phasenfehlerregister 22 während einer späten Periode verriegelt ist und A3 in der Restverriegelung 32 ist, dann wird eine 0100 (einschließlich des Übertrages im Signal) zu der Phasenkorrekturtabelle 34 gespeist. Dann verläuft in Tabelle 1 eine 4, ein großer Phasenfehler, durch die Phasentabelle 24, wenn die Lesefreigabeverriegelung RD_EN_LT niedrig ist. Sonst wird eine kleinere Phasenkorrekturnummer PC# (2) adressiert, wenn RD_EN_LT hoch ist.
Die Phasenkorrekturnummer PC# wird für zwei Zwecke verwendet: zum Korrigieren des Phasenfehlers und zum Fortschreiben der Frequenznummer F#. In dem ersten Fall wird die invertierte Phasenkorrekturnummer PC# durch ein NAND-Gatter 36 zu einem Vier-Bit-Addierer 38 getastet, wenn das Addierphasenkorrektursignal ADPHCOR hochgeht. Der Addierer 38 addiert 1 zu der invertierten Phasenkorrekturnummer PC#, um den Zyklusverlust während SKIP zu kompensieren. Das Phasenkorrektursignal wird verwendet, um den in den frühen Zähler 18 geladenen Zählerstand abzusenken, falls der Datenimpuls während einer frühen Periode auftritt, um den Zyklus länger zu machen. Wenn der Datenimpuls während einer späten Periode auftritt, hebt das Phasenkorrektursignal den in den späten Zäh-1er 20 geladenen Zählerstand an, was den Zyklus kürzer macht.
Zur gleichen Zeit wird die Phasenkorrekturnummer PC# von der Phasenkorrekturtabelle 34 zu einem Vier-Bit- Addierer 40 in dem Frequenzsteuergenerator 16 gespeist. Das niederwertigste Ausgangbit Sl und das Vorzeichenbit S4 sind zu einem Register 42 verbunden. Diese Operation teilt die Phasenkorrekturnummer PC# durch 2. Der an diesem Punkt verriegelte Zählerstand CNT_LT wurde durch einen Gesarntfaktor von 8 dividiert, um das Ansprechverhalten der Schleife zu vermindern, damit übermäßig hastige Frequenzkorrekturen aufgrund eines nicht wieder auftretenden Fehlers vermieden werden. Die drei höchstwertigen Ausgangbits S2, S3 und S4 des Addierers 40 werden zu der zuvor vorliegenden Frequenznummer F# durch den Addierer 44 addiert. Die sich ergebende fortgeschriebene Frequenznummer F# wird dann durch das Register 46 verriegelt. Das Ausgangssignal der Frequenznummernverriegelung 46 beträgt 5 Bits (0 bis 31) mit F# 16, das die Nennf requenz von 1 MHz anzeigt. Ein Addierer 48 summiert dann die verriegelte Frequenznurnmer F# mit dem Ausgangssignal eines Zwei-Bit-CY1-2-Zählers 50, der einmal bei jedem Datenzyklus des empfangenen Fenstersignales DWND getaktet ist. Es sei darauf hingewiesen, daß der CY1-2- Zähler 50 mit dem Addierer 48 so verbunden ist, daß er eine gestaffelte Sequenz von Nummern (0, 2, 1, 3) zu der Frequenznummer F# addiert. Ursachen für das Staffeln dieses Zählerstandes werden weiter unten erläutert. Die drei höchstwertigen Ausgangbits S3, S4 und S5 des Addierers 48 bilden eine Periodennummer PD#, die zusammen mit dem verzögerten späten Signal DLA und dem verzögerten Fenstersignal DWND verwendet wird, um eine Periodensteuernummer PDCN# zu adressieren, die in der Periodensteuertabelle 52 gespeichert ist. Eine beispielhafte Nachschlagetabelle ist vollständig in Tabelle 2 angege ben: Tabelle 2 (Periodensteuertabelle)
Die modifizierte Phasenkorrekturnummer PC# wird dann zu der Periodensteuernummer PDCN# in den Vier-Bit-Addierer in dem Bezugswellenformgenerator 12 addiert, um die Voreinstellnummern PR# zu erzeugen, um die Vorladungen für die frühen und späten Zähler zu bestimmen, damit die frühen oder späten Fenster der Bezugswellenform WND aufgebaut werden.
Der Betrieb des Frequenzsteuergenerators ist in den Figuren 5 und 6 veranschaulicht. Dieses Beispiel nimmt an, daß die an dem Addierer 48 liegende Frequenznummer F# den Wert 10010 (binär) hat, was äquivalent zu 18 (dezimal) ist, und über vier Datenzyklen unverändert bleibt. Es nimmt weiterhin zur Vereinfachung der Darstellung an, daß eine modifizierte Phasenkorrekturnummer PC# nicht zu der Periodensteuernummer PDCN4 addiert ist, um die Voreinstellnummer PR# einzustellen. Mit anderen Worten, es nimmt einen ruhigen Betrieb bei einer Frequenznummer 18 mit keinen Lesedatenimpulsen an. Bei dem Beginn eines Datenzyklus beträgt während der frühen Periode des Zyklus-Null-Fensters die die Periodensteuertabelle 52 adressierende Periodennummer 100 (binär) oder 4, da die zwei Ziffern niedrigster Ordnung abgefallen sind. Da unter Bezugnahme auf die vorhergehende Tabelle 2 das verzögerte späte Signal DLA und das verzögerte Fenstersignal DWND beide niedrig sind, schickt diese Adresse ein PDCN# von 7 zurück, was durch den Addierer 24 unverändert verläuft, um das nächste PR# zu werden, das in den späten Zähler 20 geladen wird, wenn der frühe Zähler 18 überrollt.
Wie in Figur 5 gezeigt ist, veranlaßt ein Laden eines 7-Zählerstandes in den späten Zähler 20 die späte Periode, zu 10 Taktimpulsen weit zu werden (das heißt es dauert 10 Taktimpulse, um zu laden und von 7 bis 16 zu zählen). Kurz nachdem der frühe Zähler überrollt, geht das verzögerte späte Signal DLA hoch, was dazu führt, daß eine 3 (die nächste Periodensteuernummer PDCN#) in der Periodensteuertabelle 52 adressiert wird (vergleiche Tabelle 2). Wenn der späte Zähler überrollt, wird eine 3 in den frühen Zähler 18 geladen, was die frühe Periode des 1-Fensters veranlaßt, 14 Taktimpulse weit zu sein (das heißt es dauert 14 Taktimpulse, um zu laden und von 3 bis 16 hochzuzählen). Die verbleibenden Perioden eines einzigen Datenzyklus, insbesondere die frühen und späten Teile des 1-Fensters sind in ähnlicher Weise abhängig von dem Zustand des DLA und des DWND, um verschiedene Periodensteuernummern zu adressieren, die in der Periodensteuertabelle 52 gespeichert sind.
Die Signalzustände von Figur 5 werden wiederholt und vorwärts in dem Zeitdiagramm von Figur 6 getragen. Der CY1-2-Zähler, der durch die Rückflanke des DWND getaktet ist, addiert einen Zählerstand von 2 zu der Frequenznurnmer F# (18) während des nächsten Datenzyklus, wobei die Bits niedriger und hoher Ordnung des Zählers 50 als Eingangssignale zu dem Addierer 48 umgekehrt sind. Somit werden 10010 und 00010 summiert, um 10100 oder 101 nach Abfall der Bits niedriger Ordnung zu erzeugen. Als eine Folge nimmt die Periodenadreßnurnmer PDAD# von 4 auf 5 zu, was dazu führt, daß eine verschiedene Periodensteuernummer für jedes frühe und späte Fenster des Datenzyklus zu adressieren ist (vergleiche Tabelle 2). Die Periodensteuernummern sind in ähnlicher Weise in dem dritten und vierten Datenzyklus beeinträchtigt, wenn 1 und 3 jeweils zu der Frequenznummer F# addiert werden. Es sei in diesem Fall darauf hingewiesen, daß ein Addieren von 2 oder 3 (oder alternativ von 0 oder 1) eintritt, um das gleiche PAD# zu liefern, da die Differenz in der Summe auf zwei Bits niedriger Ordnung begrenzt ist.
Der Vorteil des Modulierens des wirksamen F# mit dem CY1-2-Zähler über vier Zyklen liegt darin, daß es das System mit einer 1/2-%-Frequenzauflösung über vier Datenzyklen versorgt. Wie in Figur 7 gezeigt ist, wird ein Taktzählerstand alle vier Frequenznummern addiert, indem abwechselnd ein Taktzählerstand in den frühen Perioden und dann in den späten Perioden addiert wird. Die Ursache des Staffelns eines zusätzlichen Zählerstandes alle vier Frequenznurnmern liegt in einem Abgleich der 0- und 1-Fenster, da die Frequenz der Bezugswellenform zunimmt oder abnimmt. Beispielsweise sind in der Addier-CY1-2- Spalte zusammen verbundene Pfeile gezeigt, um die Wirkung des Addierens des ausgegebenen Zählerstandes des CY1-2- Zählers 50 zu der Frequenznummer F# anzugeben. Ein Addieren der CY1-2-Wellenformen zu der Frequenznummer von 18 über vier Datenzyklen resultiert in zwei Datenwellenformen in dem 16-bis-19-Frequenzbereich und zwei Datenwellenformen in dem 20-bis-23-Frequenzbereich. Die Gesamtperiodenzählerstände von allen vier Datenzyklen betragen 44 + 45 + 44 + 45 = 178. Wenn die Frequenznummer auf 19 über den nächsten vier Datenzyklen anwächst, ist eine Datenzykluswellenform in dem 16-bis-19-Frequenzbereich, und drei Datenzyklen sind in dem 20-bis-23-Frequenzbereich. Die Gesamtperiodenzählerstände für diese vier Datenzyklen betragen 44 + 45 + 45 + 45 = 179, was zu einer ungefähren 1/2-%igen Frequenzauflösung über den vier Datenzyklen führt.
Ein weitere Darstellung ist in Figur 8 gegeben, die tabellenartig den Gesamteffekt von vier Datenzyklen bei Nachbarf requenzen angibt, die durch CY1, 2 für F# 12 bis 16 moduliert sind. Während eines ruhigen Modus mit keinen Lesedatenimpulsen werden die Voreinstellnummern PR# exklusiv durch die Periodensteuernummern PDCN# bestimmt. Phasenkorrekturnummern PC# sind an einer Addition zu der Periodensteuernummer PDCN# durch das NAND- Gatter gehindert, das durch das Addierphasenkorrektursignal ADPHCOR gesteuert ist. In dem bevorzugten Ausführungsbeispiel ist die Frequenznummer F# auf die nominelle 1 MHz Frequenznurnmer von 16 (Figur 7) bei einem Register 46 durch ein Rücksetzsignal RST2-bar voreingestellt. Das Rücksetzsignal wird abhängig von einer vorbestimmten Periode ohne gültige Lesedatenimpulse, wie beispielsweise den Spalt zwischen Datenblöcken, erzeugt, um das System erneut zu initialisieren.
Um den Betrieb mit den Lesedatenimpulsen zusammenzufassen, wird ein Abtastzählerstand (CNT_LT) zu dem früheren Phasenrest durch den Addierer 28 und das Register 32 (plus eins, wenn eine späte Probe oder Abtastung vorliegt) addiert und dann durch vier geteilt. Die sich ergebende Nummer verläuft durch die Phasenkorrekturtabelle 34 unverändert oder, falls RD_EN_LT gesetzt ist, die Phasennummer adressiert eine Phasenkorrekturnummer, die ein niedrigerer Wert sein kann. Das Ausgangssignal der Tabelle, die Phase der Korrekturnummer PC#, geht auf zwei Plätze: zuerst zu dem Addierer 39, um um eins erhöht zu werden, dann zum Addierer 24 in dem Bezugswellenformgenerator 12, um lediglich eine Einzeit-Änderung in der Voreinstellnummer zu machen, und sodann zum Teilen durch zwei und zum Addieren zu F# durch die Addierer 40 und 44 und das Register 42. Die Beziehungen zwischen den Werten können durch die folgenden Ausdrücke angegeben werden.
PC# = [CNT_LT + PH_REM (+ 1 falls spät)]/4 von der Phasenkorrekturtabelle
Neues F# = (PC# + F_REM)/2 + altes F#
PR# = Periodensteuertabelle - PC# + 1
Während einer Periode mit keinen Lesedatenimpulsen kann der Betrieb wie folgt zusammengefaßt werden: In der Abwesenheit von Daten ist die RST2-bar-Leitung durch die (nicht gezeigte) Leseschaltung getastet, die das F#-Verriegelungsregister auf 16, die nominelle 1 MHz Frequenznummer, setzt. Der Zyklus 1 - 2 Zählerstand wird zu dem F# addiert, und die Summe wird durch vier dank der Tatsache dividiert, daß lediglich die drei Bits hoher Ordnung als Periodennummern verwendet werden (PD#). Die Periodennummern im Zusammenhang mit dem verzögerten späten Signal (DLA) und dem verzögerten 1-Fenster (DWND) adressieren eine Nachschlagtabelle (Periodensteuer tabelle 52). Das Ausgangssignal der Frequenztabelle geht gerade durch den Zähler 24 unverändert und wird die Voreinstellnurnmer, die in jeden der frühen Zähler und der späten Zähler geladen wird. Die geladenen frühen (LD_EA) und die geladenen späten (LD_LA) Signale verspannen das späte Signal (LA), während das 2-Fenstersignal (WND) durch das späte Signal verspannt wird, wobei das verzögerte späte Signal und die verzögerten Fenstersignale um einen Taktzyklus verzögert sind.
Das vorstehende Ausführungsbeispiel gemäß der Erfindung liefert eine hohe Auflösung einer rein digitalen phasenverriegelten Schleife zum Lesen magnetischer Medien. Durch Modulieren des kollektiven Zählerstandes des rekonstruierten Datenzyklus in einer abgeglichenen Weise erzielt die Schaltung eine höhere wirksame Auflösung, gleichwertig (über vier Zyklen) zum Verwenden einer 200 MHz-Taktrate, um 1/2-%ige Frequenzinkremente für eine 1 MHz-Datenrate zu erzielen. Zusätzlich wird durch Handhaben der Phasen- und Frequenzkorrekturen eine hohe Auflösung ohne Verschlechterung der Genauigkeit und ohne das System geneigt zu einer Überreaktion auf Phasenzittern zu machen, erreicht. Der Primärvorteil von all diesem liegt im Vermeiden einer linearen integrierten Schaltungsanordnung, die sonst wegen ihrer unbegrenzten Auflösung zweckmäßig ist, damit eine monolithische DPLL hergestellt werden kann, die wenigstens gleich gut und möglicherweise zuverlässiger hinsichtlich Drift in einer linearen Schaltungsanordnung arbeitet. Tatsächlich kann eine Einchip-Ausführung für Mehrfachkanäle möglich sein.
Die gleiche Annäherung kann für andere DPLL-Anwendungen neben magnetischen Medien, wie beispielsweise für Datenkommunikationen, verwendet oder gestaltet werden. Somit sollten "Lesedatensignale" so aufgefaßt werden, daß sie empfangene Daten, jedoch gesendet, gelesen oder erzeugt, umfassen.
Andere Ausführungsbeispiele liegen im Bereich der beigefügten Patentansprüche Beispielsweise kann die in Figur 3 gezeigte Schaltung von einer 2- auf eine 2-%ige Auflösung hochgezogen werden, indem die Geschwindigkeit der Taktquelle verdoppelt wird. Da die Zähler doppelt so rasch zählen und doppelt so viele Phasenkorrekturen auf die Bezugswellenform angewandt sind, ist die Generatorphasenkorrektur nicht durch die Geschwindigkeit des Taktes beeinträchtigt. Jedoch ist nunmehr die Phasenkorrekturnummer doppelt so groß als notwendig, um Änderungen in der Frequenz zu korrigieren, so daß das Ausgangssignal des Addierers 40 durch vier anstelle von zwei dividiert werden muß.

Anhang

Signalnomenklatur

WND 0- und 1-Fenster, die Bezugswellenform (Block 26) (Datenzyklus) 1 - hoch
DWND WND um einen Taktzyklus verzögert (Block 26)
LA frühes/spätes Signal (spät hoch) (Block 26)
DLA LA um einen Taktzyklus verzögert (Block 26)
LD_LA Ladespätzählerleitung von frühern Zähler 20
LD_EA Ladefrühzählerleitung von spätem Zähler 18
DLK 48 MHz Takt
CNT_CLK Zählerstandtakt
SKIP Übersprungzählerstand
SA_PLS Abtastimpuls (Dateneingang zu Register 22)
RD_DATA Lesedatensignal
LA_LT verriegeltes spätes Signal LA (Reg. 22)
CNT_LT verriegelter Zählerstand von spätem Zähler 18 (Reg. 22)
PE# Phasenfehlernummer (CNT_LT + LA_LT (Reg. 22))
pH# Phasennummer (Adresse zu Phasenkorrekturtabelle 34)
PC# Phasenkorrekturnummer (Phasenkorrekturtabelle 34 Ausgang)
F# Frequenznummer (Reg. 46)
PDAD# Periodenadreßnummer (Adresse zu Periodensteuertabelle 52)
PDCN# Periodensteuernummer (Periodensteuertabelle 52, Ausgang)
PR# Voreinstellnummer (Addierer 24)
RST1_bar Rücksetzen (zu primärem Frequenzregister 46)
RD_EN_LT Lesefreigabeverriegelungssignal (Phasen- PROM-34-Steuerung)
ADPHCOR Addier-Einzeit-Phasenkorrektur (Figur 4)

Claims

1. System zum Synchronisieren einer Bezugswellenformfrequenz mit Lesedatensignalen, gekennzeichnet durch:

ein Frequenzregister (46),

einen Frequenzvoreinsteller (RST2) zum Laden einer Nennfrequenznummer in das Frequenzregister,

eine adressierbare Nachschlagtabelle (52),

einen Bezugssignalgenerator (12) zum Erzeugen der Zeitsteuerung für ein Bezugssignal (WND) mit wenigstens einem Zeitfenster und einem frühen/späten Signal (LA), dessen Zustand frühe und späte Teile des Fensters anzeigt, wobei das Ausgangssignal des Frequenzregisters (46) zusammen mit dem frühen/späten Signal einen Adreßeingang zu der Nachschlagtabelle (52) bildet, die abhängig von dem Adreßeingang eine Ausgangsnurnmer (PDCN#) entsprechend einer vorbestimmten Zeitperiode erzeugt,

den Bezugssignalgenerator (12), der gestaltet ist, um die frühen und späten Perioden in dem wenigstens einen Fenster gemäß den entsprechenden Ausgangssignalen der Nachschlagtabelle zu erzeugen, einen Phasenfehlergenerator (10) zum Abtasten des Zustandes des Bezugssignalgenerators (12) abhängig von einem Lesesignal zum Erzeugen eines Phasenfehlersignales, und

einen Frequenzkorrektor (44) zum Einstellen der Nummer in dem Frequenzregister (46) als eine Funktion des Phasenfehlers.

2. System nach Anspruch 1, bei dem der Bezugssignalgenerator (12) eine Einrichtung zum Erzeugen komplementärer Fenster mit jeweils frühen und späten Perioden und zum Erzeugen eines Fenstersignales (WND) umfaßt, dessen Zustand das eine Fenster oder das andere anzeigt, wobei das Fenstersignal zusammen mit dem Ausgangssignal des Frequenzregisters (46) und dem frühen/späten Signal (LA) den Adreßeingang zu der Nachschlagtabelle (52) bildet.

3. System nach Anspruch 1, bei dem der Bezugssignalgenerator (12) einen Digitalzähler (18, 20) und eine Einrichtung zum Zählen einer Nummer von Taktzyklen als eine Funktion des Ausgangssignales der Nachschlagtabelle (52) umfaßt.

4. System nach Anspruch 1, bei dem der Bezugssignalgenerator (12) frühe und späte digitale Zähler (18, 20), eine Einrichtung (LD_LA) zum Freigeben des späten Zählers (20), wenn der frühe Zähler (18) eine vorbestimmte Nummer von Taktimpulsen entsprechend einer Funktion des Ausgangssignales der Nachschlagtabelle (52) gezählt hat, umfaßt.

5. System nach Anspruch 4, bei dem der frühe und der späte Zähler (18, 20) jeweils mit einer Nummer (PR#) von der Nachschlagtabelle nach Überrollen des anderen Zählers vorgeladen ist.

6. System nach Anspruch 5, bei dem der Phasenzählergenerator (10) eine Einrichtung (22) umfaßt, die auf den frühen Zähler zu einer Zeit entsprechend dem Lesedatensignal anspricht, um den Ausgang des frühen Zählers zu verriegeln.

7. System nach Anspruch 1, weiterhin mit einer Einrichtung (14) zum Kombinieren einer einzigen Einzeit-Anzeige des Phasenfehlersignales (PE#) zu dem Ausgangssignal der Nachschlagtabelle (52), um die Perioden der frühen und späten Teile des Fensters zu bestimmen.

8. System nach Anspruch 1, weiterhin mit einer Einrichtung (44), um zu der Frequenznummer (F#), die in dem Frequenzregister (46) enthalten ist, in jedem Datenzyklus eine entsprechende Nummer einer Wiederholfrequenz von Nummern zu addieren, damit die Frequenznummer moduliert wird.

9. Phasenverriegelte Schleifenschaltung zum Synchronisieren einer Bezugssignalwellenform mit Lesedatensignalen, mit

einem Bezugssignalgenerator (12) zum Erzeugen der Zeitsteuerung für ein Bezugssignal (WND) mit veränderlicher Phase und Frequenz,

einem Phasenfehlerdetektor (10) zum Erzeugen eines Phasenfehlersignales (PE#), das den Zustand des Bezugssignales zu einer Zeit entsprechend dem Auftreten des Lesedatensignales anzeigt,

einem Frequenznummerregister (46), einer Einrichtung (RST2) zum Vorladen einer Nennfrequenznummer in dem Frequenznummerregister,

einer Periodennachschlagtabelle (52),

einer Einrichtung (48) zum Darbieten einer Adresse (PDAD#) für die Nachschlagtabelle (52), die wenigstens teilweise von der Frequenznummer (F#) abhängig ist, wobei der Bezugssignalgenerator (12) auf das Ausgangssignal der Nachschlagtabelle (52) anspricht, um die Periode von wenigstens einem Teil des Bezugssignales zu bestimmen,

einer Phasennachschlagtabelle (34),

wobei wenigstens ein Teil des Phasenfehlersignales (PE#) verwendet ist, um die Phasennachschlagtabelle (34) zu addieren, wobei das Ausgangssignal der Phasennachschlagtabelle einen Teil der Adresse der Periodennachschlagtabelle (52) bildet,

einer Einrichtung (24) zum Kombinieren des Ausgangssignales der Phasennachschlagtabelle (34) mit dem Ausgangssignal der Periodennachschlagtabelle (52), um eine Nummer (PR#) zu erzeugen, die die Periode von wenigstens einem Teil des Bezugssignales anzeigt, wobei der Bezugssignalgenerator gestaltet ist, um die Zeitsteuerung für das Bezugssignal gemäß der Nummer zu erzeugen, die durch die Kombiniereinrichtung für das Ausgangssignal der Nachschlagtabelle erzeugt ist.

10. System nach Anspruch 9, weiterhin mit einer Einrichtung (36) zum Sperren der Kombiniereinrichtung (24) an einem Kombinieren des Ausgangssignales (PC#) der Phasennachschlagtabelle (34) mit Ausnahme über eine vorbestimmte Anzahl von Zyklen.

11. System nach Anspruch 10, bei dem die vorbestimmte Anzahl von Zyklen nicht größer als ein Zyklus ist.