DE3511698C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung gemäß dem Oberbegriff des Patentanspruchs 1.

Bei einem Digital-Modulationsverfahren wie dem "8 auf 14"-Modulationsverfahren bzw. EFM-Verfahren (eight-to- fourteen modulation) werden ursprüngliche 8-Bit-Codes mit zufallsverteilten Taktabständen in 14-Bit-Codes in einem Format umgesetzt, das kleinste Abstände von drei Taktimpulsen und größte Abstände von elf Taktimpulsen hat, um ausreichende Taktinformationen für das Demodulieren des EFM-Bitstroms zu liefern.

Herkömmliche Schaltungsanordnungen, die für das Demodulieren solcher EFM-Bitströme eingesetzt werden, enthalten einen Schaltungsaufbau, der eine Folge von Datenbits mit den kleinsten und größten Taktabständen erfaßt und die von einem spannungsgesteuerten Oszillator erzeugten Taktimpulse zählt, die während der kleinsten und größten Abstände der erfaßten Datenbits vorliegen. Als Maß für die Frequenz der Taktimpulse werden zwei Zählwerte gewonnen, um damit die Frequenz des Oszillators zu steuern. Ein Mangel dieses Standes der Technik besteht darin, daß wegen des zufallsverteilten Auftretens der Datenbits mit den kleinsten und den größten Taktabständen der Phasenkopplungs-Regelkreis über eine beträchtliche Zeitdauer außer Phasengleichtakt zu dem eingegebenen Bitstrom bleiben kann, falls aufeinanderfolgende Datenblöcke keine Datenbits enthalten, bei denen der kleinste und der größte Taktabstand besteht.

Eine dem Oberbegriff des Patentanspruchs 1 entsprechende Schaltungsanordnung ist aus der EP 00 91 200 A2 bekannt. Bei dieser Schaltungsanordnung ist einem Phasendetektor ein Frequenzzähler nachgeschaltet, der ein Frequenzsteuersignal erzeugt, das mit einem aus dem Phasendetektor- Ausgangssignal abgeleiteten Phasensteuersignal, das allerdings nur drei unterschiedliche Werte annehmen kann, zusammengefaßt wird und dann zur Steuerung des spannungsgesteuerten Oszillators dient. Im eingeschwungenen Zustand variiert die Phase des Ausgangssignals des Oszillators allerdings ständig mit einem wenn auch kleinen Phasenfehler gegenüber der Phase des Eingangssignals.

Die aus der DE-AS 28 23 343 bekannte Schaltungsanordnung arbeitet mit einem zweistufig aufgebauten Phasenregelkreis, wobei in der ersten Stufe des Phasenregelkreises ein Schleifenfilter hoher Grenzfrequenz eingesetzt ist, das einen großen Fangbereich erlaubt. Das noch stark vergitterte Ausgangssignal des spannungsgesteuerten Oszillators der ersten Stufe wird dann in der zweiten Stufe sowohl hinsichtlich der Frequenz als auch bezüglich der Phase mit dem Ausgangssignal des spannungsgesteuerten Oszillators der zweiten Stufe verglichen und dieser entsprechend nachgeregelt. Das Ausgangssignal des spannungsgesteuerten Oszillators der zweiten Stufe dient als Taktsignal. Diese zweistufig aufgebaute Regelschaltung erfordert allerdings ersichtlich hohen Aufwand.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung gemäß dem Oberbegriff des Patentanspruchs 1 zu schaffen, die bei verhältnismäßig einfachem Aufbau auch bei größeren Taktfrequenzabweichungen rasch wieder in den phasenstarren Kopplungszustand zurückkehrt.

Diese Aufgabe wird mit den im kennzeichnenden Teil des Patentanspruchs 1 genannten Merkmalen gelöst.

Die erfindungsgemäße Schaltungsanordnung ist verhältnismäßig einfach aufgebaut und ermöglicht aufgrund des Vergleichs der Taktfrequenz mit den Bezugswerten selbst bei größeren Taktfrequenzabweichungen ein schnelles Einregeln auf den phasenstarren Kopplungszustand.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigt

Fig. 1A ein Blockschaltbild eines Phasenkopplungs- Regelkreises der erfindungsgemäßen Schaltungsanordnung,

Fig. 1B ein Blockschaltbild eines Frequenzvergleichers der erfindungsgemäßen Schaltungsanordnung,

Fig. 1C eine abgeänderte Ausgestaltung des Frequenzvergleichers,

Fig. 2 eine Kurvenformdarstellung für die Beschreibung der Funktion des Phasenkopplungs-Regelkreises,

Fig. 3 ein Blockschaltbild eines abgewandelten Phasenkopplungs- Regelkreises der erfindungsgemäßen Schaltungsanordnung und

Fig. 4A bis 4C Kurvenformdarstellungen von Signalen in dem Regelkreis gemäß Fig. 3.

In den Fig. 1A und 1B ist ein Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung gezeigt. Die Schaltungsanordnung umfaßt einen in Fig. 1A gezeigten Phasenkopplungs-Regelkreis 10 und einen gesondert in Fig. 1B gezeigten Frequenzvergleicher 12. Der Phasenkopplungs-Regelkreis 10 enthält einen Fensterimpulsgenerator 13, einen Phasenvergleicher 14, eine Bezugsspannungsschaltung 15, Störunterdrückungsglieder 16 und 17, einen Differenz-Integrator 18 und einen spannungsgesteuerten Oszillator 19. Der Fensterimpulsgenerator 13 ist an einem Eingang 20 angeschlossen, an dem ein digital moduliertes EFM-Digitalsignal anliegt.

Gemäß einem digitalen Modulationsverfahren wird ein ursprünglicher 16-Bit-Code in Gruppen aus jeweils acht Bits mit höherer bzw. niedrigerer Stellenwertigkeit aufgeteilt und dann jede Gruppe in einen 14-Bit- Code umgesetzt, in welchem die Bits "1" in berechneten maximalen Abständen auftreten, um die Gefahr des Ausfalls der Taktsteuerung bei der Wiedergabe zu verringern. Das nach dem EFM-Verfahren modulierte Digitalsignal wird in eine Folge von Datenblöcken oder Übertragungsblöcken mit 588 Bits formatiert, die jeweils mit einem 24-Bit-Blocksynchronisiercode eingeleitet sind, auf den ein Datenbitstrom folgt, in welchem die Bits bzw. Binärpegel "1" mit kleinsten Abständen von drei Taktintervallen und größten Abständen von elf Taktintervallen auftreten. Die Bits "1" und "0" in dem eingegebenen Digitalsignal ergeben jeweils an dem Eingang 20 eine hohe bzw. eine niedrige Spannung.

Der Fensterimpulsgenerator 13 spricht auf den Binärpegel- Übergang an, der an der Anstiegsflanke und/oder der Abfallflanke der positiv gerichteten Impulse des eingegebenen Digitalsignals auftritt, und erzeugt jeweils einen Fensterimpuls Pw mit einer Dauer Tw, die kürzer als der Impulsabstand bzw. die Impulsperiode T von Taktimpulsen Pc ist, die von dem spannungsgesteuerten Oszillator 19 erzeugt werden. Die Kurvenformen dieser Impulse sind in Fig. 2 gezeigt. Vorzugsweise erhalten die Fensterimpulse und die Taktimpulse die gleiche Impulsdauer.

Der Phasenvergleicher 14 enthält ein NAND-Glied 21, Antivalenzglieder 22 und 23 und ein Widerstandsnetzwerk, das aus einer ersten Reihenschaltung aus Widerständen 24 und 25 und einer zweiten Reihenschaltung aus Widerständen 26 und 27 gebildet ist, wobei die Reihenschaltungen jeweils zwischen die Ausgänge der Antivalenzglieder 22 und 23 geschaltet sind. Jeweils ein Eingang der Antivalenzglieder ist mit dem Ausgang des NAND-Glieds 21 verbunden, während der zweite Eingang des Antivalenzglieds 22 an eine Quelle für den hohen logischen Pegel H angeschlossen ist. Der zweite Eingang des Antivalenzglieds 23 ist an den Ausgang des Fensterimpulsgenerators 13 angeschlossen. Der Verbindungspunkt zwischen den Widerständen 24 und 25 ist an eine Spannungsquelle mit dem dem Binärpegel "1" entsprechenden hohen logischen Pegel H angeschlossen, während ein Verbindungspunkt A zwischen den Widerständen 26 und 27 über das Störunterdrückungsglied 16 mit dem invertierenden Eingang eines Rechenverstärkers 30 verbunden ist. Die Widerstände 26 und 27 bilden eine analoge Addierschaltung, die die Spannungen an den Ausgängen der Antivalenzglieder 22 und 23 an dem Verbindungspunkt A arithmetisch summiert. Die Widerstände 24, 25, 26 und 27 sind so gewählt, daß im Normalzustand, bei dem die Taktimpulse Pc und die Fensterimpulse Pw in genauem Phasengleichlauf sind, der Verbindungspunkt A auf einem mittleren Potential M liegt.

Die Fensterimpulse werden einem Eingang des NAND-Glieds 21 zugeführt, um hinsichtlich der Phase mit den Taktimpulsen aus dem Oszillator 19 verglichen zu werden. Die Phasendifferenz zwischen diesen Impulsen ergibt einen negativ gerichteten Impuls Pn, dessen Vorderflanke mit der Vorderflanke des Fensterimpulses Pw und dessen Rückflanke mit der Rückflanke des Taktimpulses Pc übereinstimmt, wie es in Fig. 2 gezeigt ist.

Das Antivalenzglied 22 gibt einen positiv gerichteten ersten Phasenfehlerimpuls Pe₁ ab, der zu dem eingegebenen Impuls Pn gegenpolig ist. Das Antivalenzglied 23 gibt einen negativ gerichteten zweiten Phasenfehlerimpuls Pe₂ ab, dessen Vorderflanke mit der Rückflanke des Taktimpulses Pc und dessen Rückflanke mit der Rückflanke des Fensterimpulses Pw übereinstimmt. Auf diese Weise ändern sich die Impulsdauern der Phasenfehlerimpulse Pe₁ und Pe₂ komplementär zueinander entsprechend dem Ausmaß der Phasendifferenz zwischen den Impulsen Pw und Pc. Der positiv gerichtete Impuls Pe₁ und der negativ gerichtete Impuls Pe₂ werden an dem Verbindungspunkt A derart zusammengefaßt, daß gemäß der Darstellung bei Pe in Fig. 2 bei der Erfassung einer Phasendifferenz das Potential an dem Verbindungspunkt A während des Vorliegens des Impulses Pe₁ auf den hohen Spannungspegel H und während des Vorliegens des Impulses Pe₂ über die komplementäre Zeitdauer auf den niedrigeren Spannungspegel L gesteuert wird.

Das Störunterdrückungsglied 16 besteht aus zwei antiparallel, d. h. gegenpolig parallel geschalteten Dioden 28 und 29. Damit werden zu dem invertierenden Eingang des Rechenverstärkers 30 Phasenfehlerspannungen mit Amplituden durchgelassen, welche größer als Schwellenwerte der Dioden 28 und 29 sind, während Störkomponenten kleiner Amplitude gesperrt werden, die in der Phasenfehlerspannung an dem Verbindungspunkt A auftreten könnten.

Zwischen den Ausgang und den invertierenden Eingang des Rechenverstärkers 30 ist eine Reihenschaltung aus einem Integrations-Widerstand 31 und einem Kondensator 32 geschaltet, damit der Rechenverstärker 30 ein Differenzpotential zwischen der an dem invertierenden Eingang anliegenden Spannung und einer an dem nicht invertierenden Eingang anliegenden Bezugsspannung erfaßt und eine Integration des Differenzpotentials ausführt. Von dem Rechenverstärker 30 wird der Oszillator 19 angesteuert, um dessen Frequenz und Phase so zu steuern, daß zwischen den Taktimpulsen und den Fensterimpulsen der Phasengleichlauf aufrechterhalten bzw. erreicht wird.

Die Schleifenverstärkung in dem Phasenkopplungs-Regelkreis 10 ist durch die von der Bezugsspannungsschaltung 15 abgegebene Bezugsspannung bestimmt. Diese Schaltung enthält zwei Antivalenzglieder 33 und 34 und ein Widerstandsnetzwerk, das durch eine erste Reihenschaltung aus Widerständen 35 und 36 und eine zweite Reihenschaltung aus Widerständen 37 und 38 gebildet ist, wobei die Reihenschaltungen jeweils zwischen die Ausgänge der Antivalenzglieder 33 und 34 geschaltet sind. Die ersten Eingänge der Antivalenzglieder 33 und 34 sind gemeinsam an den Eingang 20 angeschlossen, während an die zweiten Eingänge jeweils Spannungen mit dem dem Binärpegel "1" entsprechenden hohen Pegel H bzw. dem dem Binärpegel "0" entsprechenden niedrigen Pegel L angelegt sind. Ein Verbindungspunkt zwischen den Widerständen 35 und 36 ist an die Spannungsquelle für den hohen Pegel H angeschlossen, während ein Verbindungspunkt B zwischen den Widerständen 37 und 38 mit dem nicht invertierenden Eingang des Rechenverstärkers 30 verbunden ist. Die Widerstände 37 und 38 bilden zusammen eine Addierschaltung, die an dem Verbindungspunkt B die Ausgangssignale der Antivalenzglieder 33 und 34 arithmetisch summiert. Das Antivalenzglied 33 erzeugt eine Folge von Impulsen mit einer Polarität, die zu derjenigen der an dem Eingang 20 anliegenden Impulse entgegengesetzt ist, während das Antivalenzglied 34 eine Folge von Impulsen erzeugt, die eine Nachbildung des eingegebenen EFM-Digitalsignals ist. Daher sind die von den Antivalenzgliedern 33 und 34 abgegebenen Impulse gegenpolig, so daß sie sich an dem Verbindungspunkt B gegenseitig aufheben. Die Widerstände 35, 36, 37 und 38 bestimmen die Bezugsspannung an dem Verbindungspunkt B und damit die Schleifenverstärkung. Das Anlegen des eingegebenen EFM-Digitalsignals an die Antivalenzglieder 33 und 34 bewirkt, daß sich die Bezugsspannung gleichzeitig mit dem Auftreten einer Phasenfehlerspannung ändert. Hierdurch wird das Einschwingverhalten des Phasenkopplungs- Regelkreises verbessert. Alternativ kann gemäß der Darstellung durch eine gestrichelte Linie 39 das Eingangssignal für die Antivalenzglieder 33 und 34 von dem Ausgang des NAND-Glieds 21 abgenommen werden. Da die Bezugsspannungsschaltung im Aufbau mit einem Teil des Phasenvergleichers 14 identisch ist, ändert sich bei einer Änderung der Temperatur und der Feuchtigkeitsbedingungen die Bezugsspannung auf gleiche Weise wie das Ausgangssignal des Phasenvergleichers 14.

Auf diese Weise wird der spannungsgesteuerte Oszillator 19 mit dem zeitlich integrierten Wert der Differenz zwischen den Eingangsspannungen des Rechenverstärkers 30 gesteuert. Der Ausgang des spannungsgesteuerten Oszillators 19 ist mit einem Ausgang 70 verbunden, aus dem die Taktimpulse einer nicht gezeigten Anwendungsschaltung zugeführt werden.

Wenn die Frequenz der Taktimpulse von der Normalfrequenz abweicht, erhält der Phasenkopplungs-Regelkreis 10 aus dem Frequenzvergleicher 12 über einen Anschluß 41 ein Frequenzsteuersignal.

Gemäß Fig. 1B enthält der Frequenzvergleicher 12 einen Frequenzmesser 42, der einen Zähler 43, einen Bezugsfrequenzgenerator 44 und einen Zwischenspeicher 45 aufweist. Der Zähler 43 spricht auf die über einen Anschluß 40 aus dem spannungsgesteuerten Oszillator 19 zugeführten Taktimpulse an. Der Bezugsfrequenzgenerator 44 gibt an den Zähler 43 und den Zwischenspeicher 45 Rücksetzimpulse mit einer konstanten Bezugsfrequenz ab. Die Bezugsfrequenz ist niedriger als die Taktfrequenz, damit der Zähler die während der Periode der Bezugsfrequenzimpulse auftretenden Taktimpulse zählen kann. Der die Taktfrequenz darstellende Taktzählstand des Zählers 43 wird durch einen jeweiligen Rücksetzimpuls in den Zwischenspeicher 45 übertragen. Der gespeicherte Zählstand wird durch Digitalvergleicher 46 und 47 ausgelesen und jeweils mit einem Minimalwert N _min bzw. einem Maximalwert N _max für die Frequenzabweichung verglichen, welche in Registern 48 bzw. 49 gespeichert sind. Dieser Minimalwert bzw. Maximalwert entspricht jeweils der unteren bzw. der oberen Toleranzgrenze für die Taktfrequenz. Der Vergleicher 46 erzeugt ein Ausgangssignal hoher Spannung, wenn der Zählstand gleich oder größer als der Minimalwert bzw. die Untergrenze N _min ist, und schaltet auf ein Ausgangssignal niedriger Spannung um, wenn der Zählstand unter den unteren Grenzwert abfällt. Der Vergleicher 47 erzeugt ein Ausgangssignal niedriger Spannung, wenn der Zählstand gleich oder kleiner als der Maximalwert bzw. der obere Grenzwert N _max ist, und schaltet auf ein Ausgangssignal hoher Spannung um, wenn der Zählstand den oberen Grenzwert übersteigt.

Die Ausgänge der Vergleicher 46 und 47 sind mit einem Spannungsteiler-Widerstandsnetzwerk 50 verbunden, das durch Widerstände 51 und 52, die in Reihe geschaltet sind, sowie durch Widerstände 53 und 54 gebildet ist, die in Reihenschaltung parallel zu den Widerständen 51 und 52 geschaltet sind. Der Verbindungspunkt zwischen den Widerständen 51, 52 ist an die Spannungsquelle für den hohen logischen Pegel H angeschlossen. Die Widerstände 53 und 54 setzen an dem Anschluß 41 die von den Vergleichern 46 und 47 abgegebenen Spannungen zusammen. Es ist ersichtlich, daß dann, wenn der Frequenzzählwert zwischen dem unteren und dem oberen Grenzwert liegt, die Vergleicher 46 und 47 jeweils die hohe bzw. die niedrige Spannung abgeben, die an dem Anschluß 41 zu einem Frequenzsteuersignal mit einer mittleren Spannung zusammengesetzt werden. Diese Spannung wird über das Störunterdrückungsglied 17 an den invertierenden Eingang des Rechenverstärkers 30 angelegt, so daß damit der Oszillator 19 für die Normalfrequenz angesteuert wird. Das Störunterdrückungsglied 17 besteht aus zwei gegenpolig parallel geschalteten Dioden 67 und 68, um in dem Frequenzsteuersignal enthaltene Störkomponenten geringer Amplitude zu unterdrücken.

Falls der Frequenzzählwert unter den unteren Grenzwert abfällt, werden von beiden Vergleichern niedrige Spannungen abgegeben, die zu einem Frequenzsteuersignal mit einer Spannung zusammengesetzt werden, welche geringer als die mittlere Spannung ist, nämlich unter dem neutralen Punkt liegt. Falls im Gegensatz dazu der Frequenzzählwert den oberen Grenzwert übersteigt, geben beide Vergleicher Ausgangssignale hoher Spannung ab, die zu einem Frequenzsteuersignal mit einer Spannung kombiniert werden, die über dem neutralen Punkt bzw. der mittleren Spannung liegt.

Die niedrigere Spannung an dem Anschluß 41 steuert den Oszillator 19 so, daß die Taktfrequenz ansteigt, während die höhere Spannung das Absenken der Taktfrequenz bewirkt.

Es ist in manchen Fällen vorteilhaft, das Frequenzsteuersignal zu verzögern, um damit den Phasenkopplungs-Regelkreis gegenüber schnellen Frequenzschwankungen zu stabilisieren. Zu diesem Zweck dient eine in Fig. 1C dargestellte Abwandlung. In Fig. 1C sind die den Teilen in Fig. 1B entsprechenden Teile mit den gleichen Bezugszeichen wie in Fig. 1B bezeichnet.

Bei dieser Abwandlung wird die niedrige Spannung an dem Ausgang des Digital-Vergleichers 46 mittels eines Inverters 57 in eine hohe Spannung umgesetzt, die an den Dateneingang eines dreistufigen Schieberegisters 58 angelegt wird; die hohe Spannung an dem Ausgang des Digital- Vergleichers 47 wird direkt an den Dateneingang eines dreistufigen Schieberegisters 59 angelegt. Die Bezugsfrequenzimpulse aus dem Bezugsfrequenzgenerator 44 werden an die Schieberegister 58 und 59 als Schiebeimpulse angelegt, mit denen die jeweilige Eingangsspannung schrittweise längs der Registerstufen verschoben wird. An die Stufen des Schieberegisters 58 ist ein NAND-Glied 60 angeschlossen, während an die Stufen des Schieberegisters 59 ein UND-Glied 61 angeschlossen ist. Der Ausgang des NAND-Glieds 60 ist mit einem Verbindungspunkt C zwischen Widerständen 62 und 63 verbunden, während der Ausgang des UND-Glieds 61 mit einem Verbindungspunkt D zwischen Widerständen 64 und 65 verbunden ist, welche in Reihe mit den Widerständen 62 und 63 zwischen jeweilige Spannungsquellen mit dem hohen Pegel H geschaltet sind. Ein Verbindungspunkt E zwischen den Widerständen 63 und 64 ist mit dem Anschluß 41 verbunden.

Wenn die Taktfrequenz normal ist, hat das Ausgangssignal des NAND-Glieds 60 hohen Pegel, während das Ausgangssignal des UND-Glied 61 niedrigen Pegel hat. Dadurch werden die hohe und die niedrige Spannung an den Verbindungspunkten C bzw. D zu einer Spannung mittleren Pegels an dem Verbindungspunkt E kombiniert.

Wenn die Taktfrequenz unter die untere Grenze des zulässigen Bereichs absinkt, nimmt das Ausgangssignal des Vergleichers 46 niedrigen Pegel an, so daß in das Schieberegister 58 ein Eingangssignal hoher Spannung eingegeben wird. Falls dieser Zustand über drei an das Schieberegister 58 angelegte Schiebeimpulse fortbesteht, nimmt das Ausgangssignal des NAND-Glieds 60 den niedrigen Pegel an, wodurch das Potential an dem Verbindungspunkt C abgesenkt wird. Daher sinkt das Potential an dem Verbindungspunkt E auf einen Pegel ab, der niedriger als der mittlere Pegel ist.

Wenn die Taktfrequenz über die obere Grenze des zulässigen Bereichs ansteigt, nimmt das Ausgangssignal des Vergleichers 47 hohen Pegel an, so daß in das Schieberegister 59 ein Eingangssignal hoher Spannung eingegeben wird. Falls dieser Zustand fortbesteht, bis drei Schiebeimpulse an das Schieberegister 59 angelegt sind, wird das Ausgangssignal des UND-Glieds 61 auf hohen Pegel umgeschaltet, wodurch an dem Verbindungspunkt D ein hohes Potential hervorgerufen wird. Daher steigt das Potential an dem Verbindungspunkt E auf einen Pegel an, der höher als der mittlere Pegel ist.

Fig. 3 ist eine Darstellung eines alternativen Ausführungsbeispiels für den Phasenkopplungs-Regelkreis, das allgemein mit 100 bezeichnet ist und wobei die den Teilen gemäß Fig. 1A entsprechenden Teile mit den gleichen Bezugszeichen wie in Fig. 1A bezeichnet sind. Der Phasenkopplungs- Regelkreis 100 unterscheidet sich von dem Phasenkopplungs-Regelkreis 10 darin, daß die Antivalenzglieder 22, 23, 33 und 34 sowie das UND-Glied 21 gemäß Fig. 1A durch D-Flip-Flops 80, 81 und 84 sowie Inverter 82 und 83 ersetzt sind. Das Ausgangssignal des Fensterimpulsgenerators 13 wird an den Löscheingang des Flip-Flops 80 sowie über den Inverter 83 an den Takteingang des Flip-Flops 81 angelegt. Der Ausgang des spannungsgesteuerten Oszillators 19 ist mit dem Takteingang des Flip-Flops 80, an dessen Dateneingang D die Spannung mit dem niedrigen logischen Pegel L anliegt, sowie über den Inverter 82 mit dem Dateneingang D und dem Löscheingang des Flip-Flops 81 verbunden. Der Setz-Ausgang Q des Flip- Flops 80 und der Komplementär-Ausgang Q des Flip-Flops 81 sind mit dem aus den Widerständen 24 bis 27 gebildeten Widerstandsnetzwerk verbunden. An dem Flip-Flop 84 sind der Dateneingang D, der Takteingang CK und der Löscheingang gemeinsam an die Spannungsquelle für den hohen logischen Pegel H angeschlossen, während der Setz-Ausgang Q und der Komplementär-Ausgang Q dieses Flip-Flops mit dem Widerstandsnetzwerk aus den Widerständen 35 bis 38 verbunden sind.

Die Funktionsweise des Phasenkopplungs-Regelkreises 100 ist folgende: wenn gemäß Fig. 4A die Taktimpulse Pc phasenstarr im Gleichlauf mit den Fensterimpulsen Pw sind, sind die Spannungen an den Ausgängen Q des Flip-Flops 80 bzw. Q des Flip-Flops 81 jeweils niedrig bzw. hoch, so daß sie an dem Verbindungspunkt A zu einer mittleren Spannung M kombiniert werden. Wenn die Taktimpulse in bezug auf die Fensterimpulse voreilen, erzeugt gemäß Fig. 4B das Flip-Flop 80 einen positiv gerichteten Impuls 80 a mit einer mit der Vorderflanke eines Taktimpulses übereinstimmenden Vorderflanke und einer mit der Rückflanke eines Fensterimpulses übereinstimmenden Rückflanke, während das Ausgangssignal des Flip-Flops 81 auf dem hohen Pegel verbleibt. Der positiv gerichtete Impuls 80 a wird mit der hohen Spannung am Ausgang des Flip-Flops 81 kombiniert, wodurch das Potential an dem Verbindungspunkt A auf einen Pegel ansteigt, der während der Dauer des Impulses 80 a höher als der mittlere Pegel M ist, so daß der Oszillator 19 so gesteuert wird, daß die Phase der Taktimpulse proportional zu dem Ausmaß der Phasenvoreilung verzögert wird. Falls die Taktimpulse bezüglich der Fensterimpulse nacheilen, behält das Flip-Flop 80 den Zustand niedriger Ausgangsspannung bei, während gemäß Fig. 4C das Flip-Flop 81 einen negativ gerichteten Impuls 81 a erzeugt. Bei diesem Impuls stimmt die Vorderflanke mit der Rückflanke eines Fensterimpulses Pw überein, während die Rückflanke mit der Vorderflanke eines Taktimpulses Pc übereinstimmt. Dadurch wird das Potential an dem Verbindungspunkt A auf einen Pegel herabgesetzt, der während der Dauer des Impulses 81 a geringer als der mittlere Pegel ist, wodurch der Oszillator 19 so gesteuert wird, daß die Taktphase proportional zu dem Ausmaß der Phasennacheilung vorversetzt wird.

Die vorstehend beschriebenen Ausführungsbeispiele sind für die Ausführung als integrierte Schaltungen besonders geeignet.

Bei der beschriebenen Schaltungsanordnung erzeugt der spannungsgesteuerte Oszillator somit Taktimpulse mit einer Frequenz und einer Phase, die durch Fehlersignale eines Frequenzvergleichers und eines Phasenvergleichers geregelt sind. Das Phasenfehlersignal stellt eine Phasenabweichung zwischen den Taktimpulsen und den Fensterimpulsen dar, welche jeweils entsprechend einem vorbestimmten Übergang zwischen Binärpegeln "1" und "0" in dem eingegebenen Digitalsignal erzeugt werden. Der Frequenzvergleicher mißt die Frequenz der Taktimpulse und vergleicht sie mit einem unteren und einem oberen Grenzwert eines vorbestimmten Bereichs von Frequenzabweichungen, um ein Frequenzsteuersignal mit in Abhängigkeit von dem Vergleichsergebnis unterschiedlichen Spannungen zu erzeugen.

Claims (8)

1. Schaltungsanordnung zur Taktrückgewinnung aus einem Digitalsignal mit einem Fensterimpulsgenerator, der von Flanken des Digitalsignals Fensterimpulse ableitet, mit einer ersten Schaltung zur Erzeugung eines ersten Signals vermittels der Fensterimpulse, und des rückgewonnenen Taktsignals, das die Phasenabweichung dieser beiden Signale anzeigt, mit einer zweiten Schaltung mit einem Zähler zur Erzeugung eines eine Frequenzabweichung anzeigenden zweiten Signals und mit einer dritten Schaltung, die aus dem ersten und dem zweiten Signal ein drittes Signal zur Ansteuerung eines spannungsgesteuerten Oszillators erzeugt, der das rückgewonnene Taktsignal abgibt, dadurch gekennzeichnet, daß der Zähler (43) der zweiten Schaltung (12) während durch einen Bezugsfrequenzgenerator (44) vorgegebenen Zeitspannen periodisch die Taktimpulse des rückgewonnenen Taktsignals zählt, daß der Zählwert an zwei Vergleichern (46, 47) anliegt, an denen ein abgespeicherter Minimal- bzw. Maximalwert (N _min , N _max ) für die Frequenzabweichung anliegt, und daß die Vergleicherausgangssignale einer Verknüpfungsschaltung (50) zugeführt sind, die das die Frequenzabweichung anzeigende zweite Signal abgibt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Schaltung (12) eine Verzögerungseinrichtung (55, 56) zum zeitlichen Verzögern der Vergleicherausgangssignale aufweist.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Verzögerungseinrichtung aus einer an den ersten Vergleicher (46) angeschlossenen ersten Verzögerungsschaltung (55; 57, 58, 60) und einer an den zweiten Vergleicher (47) angeschlossenen zweiten Verzögerungsschaltung (56; 59, 61) besteht.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die erste und die zweite Verzögerungsschaltung (55, 56) ein erstes Schieberegister (58) und ein zweites Schieberegister (59), die jeweils zusammen mit dem Zähler periodisch vom Bezugstaktgenerator angesteuert werden, sowie ein an das erste Schieberegister angeschlossenes erstes Koinzidenzglied (60) und ein an das zweite Schieberegister angeschlossenes zweites Koinzidenzglied (61) aufweist, deren Ausgangssignale an ein Widerstandsnetzwerk (62 bis 65) angelegt sind.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die dritte Schaltung (18) einen Integrator (30 bis 32) aufweist, dessen Ausgang mit dem spannungsgesteuerten Oszillator (19) verbunden ist, und daß die erste Schaltung (14) jeweils einen ersten Impuls mit einer Dauer, die sich als Funktion des Abstands zwischen einer der beiden Flanken des Taktsignals und der Vorderflanke eines von einer bestimmten Flanke des Digitalsignals abgeleiteten Fensterimpulses (Pw) ändert, sowie jeweils einen zweiten Impuls mit einer Dauer erzeugt, die sich als Funktion des Abstands zwischen der Flanke des Taktsignals und der Rückflanke des Fensterimpulses ändert, und den ersten und den zweiten Impuls an den Integrator anlegt (Fig. 1A).

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Integrator (30 bis 32) einen Differenz- Integrator (30) aufweist, daß die erste Schaltung (14) ein mit den Fensterimpulsen (Pw) und den Taktimpulsen (Pc) angesteuertes Koinzidenzglied (21), ein erstes und ein zweites Antivalenzglied (22, 23), deren erste Eingänge mit dem Koinzidenzglied verbunden sind, während der zweite Eingang des ersten Antivalenzglieds (23) mit den Fensterimpulsen angesteuert ist und der zweite Eingang des zweiten Antivalenzglieds (22) auf ein vorbestimmtes Potential (H) gelegt ist, und ein erstes Spannungsteiler-Widerstandsnetzwerk (24 bis 27) zum Zusammensetzen der Ausgangssignale des ersten und des zweiten Antivalenzglieds und zum Anlegen der zusammengesetzten Ausgangssignale an den ersten Eingang des Differenz- Integrators aufweist und daß ein Bezugsspannungsgenerator (15) ein drittes und ein viertes Antivalenzglied (33, 34) umfaßt, deren erster bzw. zweiter Eingang mit entgegengesetzten Potentialen verbunden sind, so daß an den Ausgängen Spannungen entgegengesetzter Polarität anstehen, die zusammengesetzt werden durch ein mit dem ersten Spannungsteiler-Widerstandsnetzwerk identisches zweites Spannungsteiler-Widerstandsnetzwerk (35 bis 38), das an dem zweiten Eingang des Differenz-Integrators liegt.

7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Koinzidenzimpulse an die ersten Eingänge des dritten und des vierten Antivalenzglieds (33, 34) anlegbar sind.

8. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Integrator (30 bis 32) einen Differenz- Integrator aufweist, daß die erste Schaltung (14) zwei D-Flip-Flops (80, 81), an die die Fensterimpulse (Pw) und die Taktimpulse (Pc) derart anlegbar sind, daß an ihren Ausgängen erste Impulse, wenn das Taktsignal dem Fensterimpuls voreilt, bzw. zweite Impulse, wenn das Taktsignal dem Fensterimpuls nacheilt, erzeugt werden, und ein erstes Spannungsteiler- Widerstandsnetzwerk (24 bis 27) zum Zusammensetzen der Ausgangssignale der beiden D-Flip-Flops und zum Anlegen der zusammengesetzten Ausgangssignale an den einen Eingang des Differenz-Integrators aufweist und daß ein drittes festbeschaltetes D-Flip-Flop (84) mit inversen Ausgängen an ein im Aufbau mit dem ersten Spannungsteiler-Widerstandsnetzwerk identisches zweites Spannungsteiler-Widerstandsnetzwerk (35 bis 38) angeschlossen ist, welches an dem anderen Eingang des Differenz-Integrators liegt.