DE3615952C2 - - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Taktrückgewinnung gemäß dem Oberbegriff des Patentanspruchs 1.

Bei einem bekannten digitalen Modulationsverfahren wie etwa dem "8 auf 14"-Modulationsverfahren ("EFM"-Modulation) werden ursprüngliche 8-Bit-Codesignale mit zufallsverteilten Taktabständen in 14-Bit-Codesignale mit einem Format, das einen Mindestabstand von 3 Taktimpulsen und einen Maximalabstand von 11 Taktimpulsen besitzt, umgesetzt, um ausreichende Taktinformationen für das Demodulieren des EFM-Digitalsignals zu liefern.

Herkömmliche Schaltungsanordnungen, die für die Taktrückgewinnung beim Demodulieren von EFM-Digitalsignalen eingesetzt werden, enthalten einen Schaltungsaufbau, der eine Folge von Datenbits mit dem minimalen und dem maximalen Taktabstand ermittelt und die Anzahl der während der Minimalabstände und der Maximalabstände der erfaßten Datenbits auftretenden, von einem spannungsgesteuerten Oszillator erzeugten Taktimpulse zählt. Die beiden Zählwerte werden als Maß für die Taktimpulsfrequenz herangezogen, um die Frequenz des Oszillators zu steuern. Ein Nachteil bei einer solchen Schaltungsanordnung besteht allerdings darin, daß wegen des unregelmäßigen Auftretens der Datenbits mit dem minimalen und dem maximalen Taktabstand der phasengekoppelte Regelkreis für eine beträchtliche Zeitdauer außer Phase mit dem eingegebenen Digitalsignal geraten kann, wenn aufeinanderfolgende Datenblöcke keine Datenbits mit Minimal- und Maximaltaktabstand enthalten.

Zur Lösung dieses Problems wird in der nicht vorveröffentlichten DE-OS 35 11 698 eine dem Oberbegriff des Patentanspruchs 1 entsprechende Schaltungsanordnung vorgeschlagen, die einen spannungsgesteuerten Oszillator zum Erzeugen von Taktimpulsen und einen Impulsgenerator für das Erzeugen von Fensterimpulsen entsprechend eingegebenen binären Datensignalen sowie zum Zuführen derselben zu einem Phasenvergleicher für den Vergleich mit den Taktimpulsen enthält. Ein weiter vorgesehener Frequenzvergleicher dient dazu, zu ermitteln, ob die Frequenz der Taktimpulse außerhalb eines vorbestimmten Bereichs liegt, und ein Frequenzsteuersignal zu erzeugen, dessen Amplitude von dem Relativwert der Taktfrequenz bezüglich der Untergrenze und der Obergrenze des vorbestimmten Bereichs abhängt. Dieses Frequenzsteuersignal wird mit dem Ausgangssignal des Phasenvergleichers zusammengefaßt und an den spannungsgesteuerten Oszillator angelegt.

Allerdings können Störungen der Taktfrequenz noch dann auftreten, wenn das eingegebene Digitalsignal für längere Zeit unterbrochen wird, wie es bei einem Bandgerät mit Schraubenlinien-Abstastung der Fall ist, bei dem das Band mit einem Winkel von 90° an die Kopftrommel angelegt ist, oder wenn sich die Geschwindigkeit bzw. Frequenz des Digitalsignals plötzlich verändert, wie es bei einem Digital- Bandgerät bei Veränderung der Bandtransportgeschwindigkeit der Fall sein kann.

Aus der EP 00 91 200 A2 ist eine Schaltungsanordnung zur Taktrückgewinnung aus einem Digitalsignal mit einem Fensterimpulsgenerator bekannt, der von Flanken des Digitalsignals Fensterimpulse ableitet. Die bekannte Schaltungsanordnung weist weiterhin eine Schaltung zur Erzeugung eines die Phasenabweichung zwischen den Fensterimpulsen und dem rückgewonnenen Taktsignal anzeigenden ersten Signals, eine Schaltung mit einem Zähler zur Erzeugung eines eine Frequenzabweichung anzeigenden zweiten Signals, und eine Schaltung auf, die aus dem ersten und dem zweiten Signal ein drittes Signal zur Ansteuerung eines das rückgewonnene Taktsignal abgebenden spannungsgesteuerten Oszillators erzeugt.

Der Erfindung liegt die Aufgabe zugrunde, eine gattungsgemäße Schaltungsanordnung derart auszugestalten, daß nicht nur eine zuverlässige Taktrückgewinnung erreicht wird, sondern auch Taktfrequenzstörungen aufgrund einer Digitalsignalunterbrechung oder sich ändernder Signalfrequenz auf ein Mindestmaß herabgesetzt sind.

Diese Aufgabe wird mit den im Patentanspruch 1 angegebenen Merkmalen gelöst.

Bei der erfindungsgemäßen Schaltungsanordnung ist somit für die Frequenzregelung mit geschlossenem Regelkreis ein schmaler und ein breiter Fangbereich vorgesehen, wobei der schmale Fangbereich gewählt wird, wenn das eingegebene Digitalsignal im wesentlichen fortlaufend ist, während der breite Fangbereich eingesetzt wird, wenn das Digitalsignal Unterbrechungen zeigt oder sich die Frequenz des Digitalsignals verändert. Durch die Kurzzeitmessung der Taktfrequenz wird deren Abweichung aus dem breiten Bereich heraus früher ermittelt als die durch die Langzeitmessung erfaßte Abweichung der Taktfrequenz aus dem schmalen Bereich. Infolgedesen können große Abweichungen, die durch einen Ausfall des Digitalsignals oder beim Empfang unzusammenhängender Digitalsignale verursacht werden könnten, schnell in den breiten Fangbereich zurückgeregelt werden.

Nachdem die Taktfrequenz in den breiten Fangbereich zurückgeführt worden ist, ist für die nachfolgende Zurückregelung der Taktfrequenz in den schmalen Fangbereich die Langzeitmessung der bestimmende Faktor. Vorzugsweise ist ein Wähler vorgesehen, der die Schmalbereich-Frequenzregelung abschaltet, wenn das Digitalsignal mit einer Frequenz auftritt, die höher als die normale Frequenz ist, wie es beispielsweise während eines Suchlaufs mit hoher Geschwindigkeit der Fall sein kann.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigt

Fig. 1A eine Blockdarstellung eines phasengekoppelten Regelkreises der erfindungsgemäßen Schaltungsanrodnung,

Fig. 1B eine Blockdarstellung eines Frequenzvergleichers der erfindungsgemäßen Schaltungsanordnung,

Fig. 1C eine abgewandelte Form des Frequenzvergleichers,

Fig. 2 eine Kurvenformdarstellung für die Beschreibung der Funktionsweise des phasengekoppelten Regelkreises,

Fig. 3 eine Kurvenformdarstellung für die Beschreibung der Funktionsweise der Frequenzvergleicher nach Fig. 1B und 1C.

Fig. 4A, 4B und 4C abgewandelte Ausführungsbeispiele der erfindungsgemäßen Schaltungsanordnung,

Fig. 5 eine Blockdarstellung eines abgewandelten phasengekoppelten Regelkreises der erfindungsgemäßen Schaltungsanordnung und

Fig. 6A bis 6C Kurvenformen bei dem Ausführungsbeispiel nach Fig. 5.

In den Fig. 1A und 1B ist ein Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung gezeigt die einen in Fig. 1A dargestellten phasengekoppelten Regelkreis 10 und einen in Fig. 1B gezeigten Frequenzvergleicher 12 umfaßt. Der Regelkreis 10 enthält einen Fensterimpulsgenerator 13, einen Phasenvergleicher 14, eine Phasenbezugsschaltung 15, Störschutzschaltungen 16 und 17, einen Differenzintegrator 18 und einen spannungsgesteuerten Oszillator 19. Der Fensterimpulsgenerator 13 ist an einen Eingangsanschluß 20 angeschlossen, an dem ein digital moduliertes Digitalsignal (im folgenden Bitstrom genannt) anliegt.

Gemäß dem eingangs diskutierten EFM-Modulationsverfahren wird ein ursprünglicher 16-Bit-Code in binäre Gruppen höherer und niedrigerer Wertigkeit mit jeweils 8 Bit aufgeteilt, von denen jede Gruppe in einen 14-Bit-Code umgesetzt wird, in welchem der maximale Abstand der Binärpegel "1" beschränkt ist, um den Ausfall der Taktzeitsteuerung bei der Wiedergabe weniger wahrscheinlich zu machen. Der EFM-Bitstrom wird in eine Folge von Datenblöcken mit 588 Bits formatiert, die jeweils mit einem 24-Bit-Blocksynchronisiercode kenntlich gemacht werden, auf den ein Datenbitstrom folgt, in welchem Binärpegel "1" mit einem minimalen Abstand von 3 Taktintervallen und einem maximalen Abstand von 11 Taktintervallen auftreten. Die Binärpegel "1" und "0" in dem eingegebenen Bitstrom ergeben jeweils an dem Eingangsanschluß 20 hohe bzw. niedrige Spannung.

Der Fensterimpulsgenerator 13 spricht jeweils auf den Binärpegelübergang an, der an der Anstiegsflanke und/oder Abfallflanke der positiv gerichteten Impulse des eingegebenen Bitstroms auftritt, und erzeugt jeweils einen Fensterimpuls Pw mit einer Dauer Tw, die kürzer als der Impulsabstand T von durch den spannungsgesteuerten Oszillator 19 erzeugten Taktimpulsen Pc ist. Die Kurvenformen dieser Impulse sind in Fig. 2 gezeigt. Vorzugsweise erhalten die Fensterimpulse und die Taktimpulse gleiche Impulsdauer.

Der Phasenvergleicher 14 enthält ein NAND-Glied 21, Exclusiv- ODER-Glieder bzw. Antivalenzglieder 22 und 23 und ein Widerstandsnetzwerk, das aus einer ersten Reihenschaltung von Widerständen 24 und 25 und einer zweiten Reihenschaltung von Widerständen 26 und 27 gebildet ist, wobei beide Reihenschaltungen zwischen die Ausgänge der Antivalenzglieder 22 und 23 geschaltet sind. Ein Eingang eines jeweiligen Antivalenzglieds ist mit dem Ausgang des NAND-Glieds 21 verbunden, während der zweite Eingang des Antivalenzglieds 22 an eine Quelle für den hohen logischen Pegel H angeschlossen ist. Der zweite Eingang des Antivalenzglieds 23 ist an den Ausgang des Fensterimpulsgenerators 13 angeschlossen. Der Verbindungspunkt zwischen den Widerständen 24 und 25 ist an eine Spannungsquelle mit dem dem Binärpegel "1" entsprechenden hohen logischen Pegel H angeschlossen, während ein Verbindungspunkt A zwischen den Widerständen 26 und 27 über die Störschutzschaltung 16 an den invertierenden Eingang eines Rechenverstärkers 30 angeschlossen ist. Die Widerstände 26 und 27 bilden eine analoge Addierschaltung, mit der an dem Verbindungspunkt A die Spannungen an den Ausgängen der Antivalenzglieder 22 und 23 arithmetisch summiert werden. Die Widerstände 24, 25, 26 und 27 sind so gewählt, daß der Verbindungspunkt A normalerweise auf einem mittleren Potential M liegt, bei dem die Taktimpulse Pc und die Fensterimpulse Pw genau phasengleich sind.

Die Fensterimpulse werden einem Eingang des NAND-Glieds 21 zugeführt, um hinsichtlich der Phase mit den Taktimpulsen des Oszillators 19 verglichen zu werden. Eine Phasendifferenz zwischen diesen Impulsen ergibt einen negativ gerichteten Impuls Pn, dessen Vorderflanke mit der Vorderflanke des Fensterimpulses Pw übereinstimmt und dessen Rückflanke mit der Rückflanke des Taktimpulses Pc übereinstimmt, wie es in Fig. 2 gezeigt ist.

Das Antivalenzglied 22 gibt einen positiv gerichteten ersten Phasenfehlerimpuls Pe₁ ab, der hinsichtlich der Polung zu dem eingegebenen Impuls Pn entgegengesetzt ist. Das Antivalenzglied 23 gibt einen negativ gerichteten zweiten Phasenfehlerimpuls Pe₂ ab, dessen Vorderflanke mit der Rückflanke des Taktimpulses Pc übereinstimmt und dessen Rückflanke mit der Rückflanke des Fensterimpulses Pw übereinstimmt. Auf diese Weise ändern sich die Impulsbreiten der Phasenfehlerimpulse Pe₁ und Pe₂ komplementär zueinander entsprechend dem Ausmaß der Phasendifferenz zwischen den Fensterimpulsen Pw und den Taktimpulsen Pc. Der positiv gerichtete Impuls Pe₁ und der negativ gerichtete Impuls Pe₂ werden an dem Verbindungspunkt A derart zusammengesetzt, daß das Potential an diesem auf die Ermittlung einer Phasendifferenz hin bei dem Vorliegen des Impulses Pe₁ auf den hohen Spannungspegel H und für die komplementären Zeitperioden bei dem Vorliegen des Impulses Pe₂ auf den niedrigeren Spannungspegel L gesteuert wird, wie es in Fig. 2 bei Pe gezeigt ist.

Die Störschutzschaltung 16 ist durch ein Paar antiparallel geschalteter Dioden 28 und 29 gebildet. Phasenfehlerspannungen mit Amplituden, die größer als die Schwellenwerte der Dioden 28 und 29 sind, werden zu dem invertierenden Eingang des Rechenverstärkers 30 durchgelassen. Daher werden Störkomponenten kleiner Amplitude gesperrt, die in der Phasenfehlerspannung an dem Verbindungspunkt A auftreten könnten.

Zwischen den Ausgang des Rechenverstärkers 30 und den invertierenden Eingang desselben ist eine Reihenschaltung aus einem Integrierwiderstand 31 und einem Kondensator 32 geschaltet, damit der Rechenverstärker 30 die Potentialdifferenz zwischen der an den invertierenden Eingang angelegten Spannung und einer an den nichtinvertierenden Eingang angelegten Bezugsspannung erfaßt und das Differenzpotential integriert. Der Rechenverstärker 30 steuert den Oszillator 19, um damit dessen Frequenz und Phase zu steuern, wodurch die Taktimpulse und die Fensterimpulse in richtiger Phasenbeziehung gehalten werden.

Die Schleifenverstärkung des phasengekoppelten Regelkreises 10 wird durch die von der Phasenbezugsschaltung 15 erzeugte Bezugsspannung bestimmt. Diese Schaltung enthält ein Paar aus Antivalenzgliedern 33 und 34 und ein Widerstandsnetzwerk, das aus einer ersten Reihenschaltung aus Widerständen 35 und 36 und einer zweiten Reihenschaltung aus Widerständen 37 und 38 gebildet ist, wobei die beiden Reihenschaltungen zwischen die Ausgänge der Antivalenzglieder 33 und 34 geschaltet sind. Erste Eingangsanschlüsse der Antivalenzglieder 33 und 34 sind gemeinsam mit dem Eingangsanschluß 20 verbunden, während an ihren zweiten Eingangsanschlüssen jeweils eine Spannung hohen bzw. niedrigen Pegels entsprechend dem Binärpegel "1" bzw. "0" anliegt. Ein Verbindungspunkt zwischen den Widerständen 35 und 36 ist an eine Spannungsquelle hohen Pegels angeschlossen, während ein Verbindungspunkt B zwischen den Widerständen 37 und 38 mit dem nicht invertierenden Eingang des Rechenverstärkers 30 verbunden ist. Die Widerstände 37 und 38 bilden einen Addierer, der die Ausgangssignale der Antivalenzglieder 33 und 34 an dem Verbindungspunkt B arithmetisch summiert. Das Antivalenzglied 33 erzeugt eine Folge von Impulsen, die zu den an den Eingangsanschluß 20 angelegten Impulsen gegenpolig sind, während das Antivalenzglied 34 eine Folge von Impulsen erzeugt, welche den eingegebenen EFM-Bitstrom wiederspiegeln. Daher haben die Ausgangsimpulse der Antivalenzglieder 33 und 34 entgegengesetzte Polung, so daß sie einander an dem Verbindungspunkt B aufheben. Die Widerstände 35, 36, 37 und 38 bestimmen die Bezugsspannung an dem Verbindungspunkt B und damit die Schleifenverstärkung. Das Anlegen des eingegebenen EFM-Bitstroms an die Antivalenzglieder 33 und 34 bewirkt, daß sich die Bezugsspannung gleichzeitig mit dem Auftreten einer Phasenfehlerspannung ändert. Dadurch wird das Übergangsverhalten bzw. die Sprungantwort des phasengekoppelten Regelkreises verbessert. Alternativ kann das Eingangssignal der Antivalenzglieder 33 und 34 von dem Ausgang des NAND-Glieds 21 abgenommen werden, wie es durch eine gestrichelte Linie 39 dargestellt ist. Da die Phasenbezugsschaltung im Aufbau mit einem Teil des Phasenvergleichers 14 identisch ist, ändert sich bei Temperatur- und Feuchtigkeitsänderungen die Bezugsspannung auf gleiche Weise wie das Ausgangssignal des Phasenvergleichers 14.

Auf diese Weise wird der spannungsgesteuerte Oszillator 19 durch den Zeitintegrationswert der Differenz zwischen den Eingangsspannungen des Rechenverstärkers 30 gesteuert. Der Ausgang des spannungsgesteuerten Oszillators 19 ist mit einem Ausgangsanschluß 70 verbunden, über den die Taktimpulse einem nicht gezeigten digitalen Demodulator zugeführt werden.

Wenn die Taktimpulsfrequenz von der normalen Frequenz abweicht, erhält der Regelkreis 10 über einen Anschluß 41 vom Frequenzvergleicher 12 ein Frequenzsteuersignal.

Nach Fig. 1B enthält der Frequenzvergleicher 12 Frequenzdetektoren 42 a und 42 b, die jeweils einen Zähler 43, einen Zwischenspeicher 44 und einen Bezugsfrequenzoszillator 45 aufweisen. Der Oszillator 45 a des Frequenzdetektors 42 a erzeugt eine Frequenz, die niedriger als die von dem Oszillator 45 b des Frequenzdetektors 42 b erzeugte Frequenz ist. Die beiden Bezugsfrequenzen sind weitaus niedriger als die normale Frequenz des spannungsgesteuerten Oszillators 19, um auf diese Weise mit den Zählern 43 a und 43 b die momentanen Werte der Taktfrequenz mit niedriger bzw. mit hoher Geschwindigkeit erfassen zu können. Im einzelnen werden von dem niederfrequenten Oszillator 45 a der Zähler 43 a und der Zwischenspeicher 44 a in längeren Intervallen rückgesetzt, während denen der Zähler 43 a die Taktimpulse zählt und den Zählstand in den Zwischenspeicher 44 a als Langzeitmeßwert für die momentane Taktfrequenz einspeichert. In ähnlicher Weise werden von dem hochfrequenten Oszillator 45 b der Zähler 43 b und der Zwischenspeicher 44 b in kürzeren Intervallen rückgesetzt, während denen der Zähler 43 b die Taktimpulse und den Zählstand in den Zwischenspeicher 44 b als Kurzzeitmeßwert der momentanen Taktfrequenz einspeichert. Daher ändert sich bei dem Auftreten einer Abweichung der Taktfrequenz der Impulszählstand in dem Zwischenspeicher 44 b schneller als der in dem Zwischenspeicher 44 a gespeicherte Zählstand.

Das Ausgangssignal des Zwischenspeichers 44 a wird an digitale Schmalbereich-Vergleicher 46 und 47 angelegt, während das Ausgangssignal des Zwischenspeichers 44 b an digitale Breitbereich-Vergleicher 48 und 49 angelegt wird. Die Vergleicher 46 und 47 vergleichen das Ausgangssignal des Zwischenspeichers 22 a jeweils mit digitalen Werten Ln und Un, welche jeweils der Untergrenze bzw. der Obergrenze eines vorbestimmten schmalen Bereichs der Taktfrequenzabweichungen entsprechen, welcher typicherweise ± 1% der normalen Taktfrequenz umfaßt. Andererseits vergleichen die Vergleicher 48 und 49 das Ausgangssignal des Zwischenspeichers 44 b jeweils mit digitalen Werten Lw und Uw, welche der Untergrenze bzw. der Obergrenze eines breiten Bereichs für die Taktfrequenzänderungen entsprechen, welcher typischerweise ± 5% der normalen Taktfrequenz umfaßt. Der Vergleicher 46 erzeugt ein Ausgangssignal hohen Pegels, wenn die Taktfrequenz unter die Untergrenze des schmalen Bereichs abfällt, während der Vergleicher 47 ein Ausgangssignal hohen Pegels erzeugt, wenn sie über die Obergrenze des schmalen Bereichs ansteigt. Daher haben dann, wenn die Taktfrequenz innerhalb des schmalen Bereichs liegt, die Ausgangssignale der Vergleicher 46 und 47 niedrigen Spannungspegel. Der Vergleicher 48 erzeugt ein Ausgangssignal hohen Pegels, wenn die Taktfrequenz unter die Untergrenze des beiten Bereichs abfällt, während der Vergleicher 49 ein Ausgangssignal hohen Pegels erzeugt, wenn sie über die Obergrenze des breiten Bereichs ansteigt. Daher bleiben die Ausgangssignale der Vergleicher 48 und 49 auf dem niedrigen Pegel, wenn die Taktfrequenz innerhalb des breiten Bereichs liegt.

Die Ausgänge der Vergleicher 46 und 47 sind normalerweise jeweils über Kontakte a von Schaltern 52 und 53 mit ersten Eingängen von ODER-Gliedern 50 bzw. 51 verbunden, während die Ausgänge der Vergleicher 48 und 49 jeweils mit den zweiten Eingängen dieser ODER-Glieder verbunden sind. Durch das Umschalten der Schalter 52 und 53 auf Kontakte b wird über einen Widerstand 54 an die ersten Eingänge der ODER-Glieder 50 und 51 Spannung niedrigen Pegel angelegt, während die Ausgangssignale der Vergleicher 46 und 47 abgeschaltet werden.

Das Ausgangssignal des ODER-Glieds 50 wird mit einem Inverter 61 invertiert und mit dem Ausgangssignal des ODER-Glieds 51 in einem Summier-Wiederstandsnetzwerk 55 zusammengesetzt, das durch Widerstände 56 und 57, die die Ausgänge des Inverters 61 bzw. des ODER-Glieds 51 gemeinsam mit einem Anschluß für die Spannung hohen Pegels verbinden, und durch Widerstände 58 und 59 gebildet ist, die die Ausgänge mit dem Anschluß 41 verbinden.

Die Funktionsweise der Schaltung nach Fig. 1B wird anhand der in Fig. 3 gezeigten Kurvenformen erläutert. Die Schalter 52 und 53 werden auf die Kontakte a geschaltet, wenn der ankommende Bitstrom die normale Frequenz hat, wobei der Bitstrom entweder zusammenhängend oder unterbrochen sein kann.

Es sei angenommen, daß der angekommene Bitstrom ein zusammenhängender Bitstrom ist. Falls die Taktfrequenz des Oszilators 19 innerhalb des schmalen Fangbereichs liegt, der zwischen einer unteren Grenzfrequenz f _ln und einer oberen Grenzfrequenz f _un gebildet ist, haben die Ausgangssignale aller Vergleiche den niedrigen Spannungspegel, so daß die ODER-Glieder 50 und 51 Ausgangssignale niedriger Spannung abgeben. Das Ausgangssignal niedriger Spannung des ODER- Glieds 50 wird durch den Inverter 61 in ein Ausgangssignal hoher Spannung invertiert, das in dem Summier-Widerstandsnetzwerk 55 mit dem Ausgangssignal niedriger Spannung des ODER-Glieds 51 zu einem Frequenz-Steuersignal mittlerer Spannung an dem Anschluß 51 zusammengefaßt wird, welches über die Störschutzschaltung 17 an den invertierenden Eingang des Rechenverstärkers 30 angelegt wird, wodurch dieser den Oszillator 19 so steuert, daß derselbe auf die Taktzeiten des ankommenden Bitstroms abgestimmt wird. Die Störschutzschaltung 17 ist durch zwei antiparallel geschaltete Dioden 67 und 68 gebildet, welche in dem Frequenzsteuersignal enthaltene Störsignale kleiner Amplitude unterdrücken.

Falls die Taktfrequenz die obere Grenzfrequenz f _un des schmalen Bereichs übersteigt, nimmt das Ausgangssignal des Vergleichers 47 den hohen Spannungspegel an, während die Ausgangssignale der anderen Vergleicher auf dem niedrigen Spannungspegel verbleiben. Damit sind beide Eingangsspannungen des Summier-Widerstandsnetzwerks 55 auf hohem Pegel, so daß an dem Abschluß 41 ein Frequenzsteuersignal hoher Spannung abgegeben wird, wodurch an dem Oszillator 19 dessen Frequenz verringert wird, bis diese in den schmalen Fangbereich gelangt.

Falls die Taktfrequenz unter die untere Frequenzgrenze f _ln des schmalen Bereichs abfällt, erzeugt der Vergleicher 46 ein Ausgangssignal hohen Pegels, während die anderen Vergleicher Ausgangssignale niedrigen Pegels abgeben. Beide Eingangsspannungen des Summier-Widerstandsnetzwerks 55 sind niedrig, so daß an dem Anschluß 41 ein Frequenzsteuersignal niedriger Spannung abgegeben wird, so daß der Oszillator 19 die Frequenz erhöht, bis sie in den schmalen Fangbereich gelangt ist. Da die Eingangssignale der Vergleicher 46 und 47 aus der Lanzeitmessung der Oszillator-Taktfrequenz abgeleitet werden, können damit geringfügige Abweichungen der Taktfrequenz abgefangen werden, die ansonsten eine Instabilität des Systems verursachen würden.

Es sei nun angenommen, daß der angekommene Bitstrom im wesentlichen ein unterbrochener Bitstrom ist. Hierbei ist es wahrscheinlich, daß die Taktfrequenz aus dem breiten Bereich heraustritt, wodurch einer der Vergleicher 48 und 49 in Abhängigkeit von der Richtung der Abweichung gegenüber der normalen Taktfrequenz ein Ausgangssignal mit dem hohen Spannungspegel abgibt.

Falls die Taktfrequenz aus der Abstimmung auf die normale Frequenz heraustritt, entsteht die Überschreitung der Grenzen des schmalen und des breiten Bereichs zu einem Zeitpunkt, der vor dem Zeitpunkt liegt, an dem durch den Langzeit-Frequenzdetektor 42 a die Vergleicher 46 und 47 ein Frequenzsteuersignal erzeugen. Falls daher die Taktfrequenz die obere Grenzfrequenz f _uw des breiten Bereichs übersteigt, werden die Eingangsspannungen des Summier-Widerstandsnetzwerks 55 schnell auf den hohen Pegel gebracht, um die Taktfrequenz herabzusetzen, während dann, wenn die Taktfrequenz unter die untere Grenzfrequenz f _lw des breiten Bereichs absinkt, die Eingangsspannungen des Summier-Widerstandsnetzwerks schnell auf den niedrigen Pegel gebracht werden, so daß die Taktfrequenz angehoben wird.

Auf diese Weise wird die Taktfrequenz des Oszillators 19 während des Empfangs eines unterbrochen angekommenen Bitstroms schnell in den breiten Bereich zurückversetzt.

Sobald die Taktfrequenz in die Grenzen des breiten Bereichs zurückgekehrt ist, wird sie stabilisiert und an den Normalwert angenähert, wobei bei der Feinabstimmung der Taktfrequenz im schmalen Bereich der Langzeit-Frequenzdetektor 42 a eine vorherrschende Rolle spielt.

Wenn während eines Suchlaufs mit hoher Geschwindigkeit der ankommende Bitstrom eine Frequenz hat, die höher als die normale Frequenz ist, werden die Schalter 52 und 53 auf die Kontakte b geschaltet. Die Ausgangssignale der Schmalbereich-Vergleicher 46 und 47 werden abgeschaltet, wobei statt dessen an die ODER-Glieder 50 und 51 niedrige Spannung angelegt wird. Auf diese Weise wird die Schmalbereich- Frequenzsteuerung abgeschaltet. Infolge der über der normalen Frequenz liegenden Frequenz besteht das Bestreben, daß die Taktfrequenz schnell aus dem breiten Bereich heraustritt. Eine solche Abweichung wird von dem Kurzzeit-Frequenzdetektor 42 b schnell erfaßt, wobei einer der Breitbereich- Vergleicher 48 und 49 in Abhängigkeit von der Richtung der Abweichung ein geeignetes Steuersignal erzeugt. Das Abschalten der Schmalbereich-Vergleicher 46 und 47 dient dazu, eine Störung der Breitbereich-Steuerung durch die Schmalbereich- Steuerung zu verhindern. In manchen Fällen ist es vorteilhaft, Verzögerungen des Frequenzsteuersignals herbeizuführen, um damit den phasengekoppelten Regelkreis gegenüber plötzlichen Frequenzschwankungen zu stabilisieren. Zu diesem Zweck dient eine Abwandlung des Frequenzvergleichers, die in Fig. 1C gezeigt ist, in der die Teile, die den in Fig. 1B gezeigten entsprechen, mit den gleichen Bezugszeichen wie in Fig. 1B bezeichnet sind.

Bei diesem abgewandelten Ausführungsbeispiel wird das Ausgangssignal des ODER-Glieds 50 an den Dateneingang eines dreistufigen Schieberegisters 62 angelegt, während das Ausgangssignal des ODER-Glieds 51 an den Dateneingang eines dreistufigen Schieberegisters 64 angelegt wird. Ein Schalter 66 ist mit den Schaltern 52 und 53 gekoppelt. Wenn der Schalter 66 für den Betrieb mit normaler Bandgeschwindigkeit auf den Kontakt a geschaltet ist, ist der niederfrequente Oszillator 45 a mit den Schiebeanschlüssen der Schieberegister 62 und 64 verbunden. Wenn für einen Betrieb mit hoher Bandgeschwindigkeit der Schalter auf den Kontakt b geschaltet ist, werden die Schiebeimpulse aus den hochfrequenten Oszillator 45 b angelegt. Die Ausgänge des Schieberegisters 62 sind mit einem NAND-Glied 63 verbunden, während diejenigen des Schieberegisters 64 mit einem UND-Glied 65 verbunden sind. Der Ausgang des NAND-Glieds 63 ist mit einem Verbindungspunkt zwischen Widerständen 67 und 68 verbunden, während der Ausgang des UND-Glieds 65 mit einem Verbindungspunkt zwischen Widerständen 69 und 70 verbunden ist, die mit den Widerständen 67 und 68 zwischen Anschlüsse 71 und 72 für hohe Spannung in Reihe geschaltet sind, wobei der Verbindungspunkt zwischen den Widerständen 68 und 69 mit dem Anschluß 41 verbunden ist.

Es sei angenommen, daß der Taktgenerator unter Umschalten der Schalter 52, 53 und 66 auf deren Kontakte a betrieben wird. Falls die Taktfrequenz innerhalb des schmalen Fangbereichs liegt, haben die Ausgangssignale der ODER-Glieder 50 und 51 niedrigen Pegel, so daß daher die Ausgangssignale des NAND-Glieds 63 und des UND-Glieds 65 jeweils hohen bzw. niedrigen Pegel haben. Diese Spannungen werden an dem Anschluß 41 kombiniert, um ein Frequenzsteuersignal mittlerer Spannung zu erzeugen. Falls die Taktfrequenz die obere Grenze des schmalen Bereichs übersteigt, nimmt das Ausgangssignal des ODER-Glieds 51 hohe Spannung an. Falls dieser Zustand über eine Periode von drei aufeinanderfolgenden Schiebeimpulsen mit der niedrigen Bezugsfrequenz fortdauert, nimmt das Ausgangssignal des UND-Glieds 65 hohen Pegel an. Da das Ausgangssignal des NAND-Glieds 63 hohen Pegel besitzt, steigt das Frequenzsteuersignal über die mittlere Frequenzsteuerspannung an, wodurch die Oszillatorfrequenz verringert wird, bis sie in den schmalen Fangbereich gelangt. Falls die Taktfrequenz unter die untere Grenze des schmalen Bereichs absinkt, wird das Ausgangssignal des ODER-Glieds 50 auf hohen Spannungspegel geschaltet. Wenn dieser Zustand über eine Periode von drei aufeinanderfolgenden niederfrequenten Schiebeimpulsen andauert, wird das Ausgangssignal des NAND- Glieds 63 auf niedrigen Pegel umgeschaltet. Da das Ausgangssignal des ODER-Glieds 51 und damit das Ausgangssignal des UND-Glieds 65 niedrigen Pegel haben, fällt das Frequenzsteuersignal unter die mittlere Frequenzsteuerspannung ab, so daß die Taktfrequenz angehoben wird, bis sie zu der Nennfrequenz zurückkehrt.

Unter der Voraussetzung, daß die Schalter 52, 53 und 66 auf ihre Kontakte a geschaltet sind, ist die Funktionsweise der Schieberegister 62 und 64 zu der vorstehend beschriebenen gleichartig, wenn die Taktfrequenz aus dem breiten Bereich heraustritt.

Wenn für die Betriebsvorgänge mit hoher Bandgeschwindigkeit der Schalter 66 zusammen mit den Schaltern 52 und 53 auf den Kontakt b geschaltet wird, werden die Schieberegister 62 und 64 auf die höhere Frequenz umgeschaltet, so daß das Ausmaß der bei dem Überschreiten des breiten Bereichs entstehenden Verzögerung verringert wird, um eine schnelle Rückführung zu erreichen.

Die Fig. 4A, 4B und 4C zeigen jeweils abgewandelte Ausführungsbeispiele, bei denen zum Steuern der Verstärkung der geschlossenen Phasen- und Frequenzregelschleife veränderbare monostabile Kippstufen verwendet werden. Die veränderbaren monostabilen Kippstufen werden bei diesen Ausführungsbeispielen dazu verwendet, Frequenzsteuerimpulse mit einer Dauer zu erzeugen, die durch das Einstellen der Perioden der Kippstufen in der Weise bestimmt ist, daß sich ein geeignetes Tastverhältnis bzw. Einschaltverhältnis ergibt. Nach Fig. 4A sind jeweils an die Ausgänge des NOR-Glieds 50 (50 und 61) und des ODER-Glieds 51 veränderbare monostabile Kippstufen 90 bzw. 91 angeschlossen, während nach Fig. 4B jeweils an die Ausgänge des UND-Glieds 65 und des NAND-Glieds 63 veränderbare monostabile Kippstufen 92 und 93 angeschlossen sind. Nach Fig. 4C sind jeweils an die Ausgänge der Schmalbereich-Vergleicher 46 und 47 veränderbare monostabile Kippstufen 94 bzw. 95 angeschlossen, während an die Ausgänge der Breitbereich-Vergleicher 48 und 49 jeweils veränderbare monostabile Kippstufen 96 bzw. 97 angeschlossen sind.

Fig. 5 zeigt ein weiteres Ausführungsbeispiel für den phasengekoppelten Regelkreis, der allgemein mit 100 bezeichnet ist, wobei die den Teilen nach Fig. 1A entsprechenden Teile mit den gleichen Bezugszeichen wie in Fig. 1A bezeichnet sind. Der Regelkreis 100 unterscheidet sich von dem Regelkreis 10 darin, daß die Antivalenzglieder 22, 23, 33, 34 und das NAND-Glied 21 nach Fig. 1A durch D-Flip-Flops 80, 81 und 84 sowie Inverter 82 und 83 ersetzt sind. Das Ausgangssignal des Fensterimpulsgenerators 13 wird an den Löscheingang des Flip-Flops 80 sowie über den Inverter 83 an den Takteingang des Flip-Flops 81 angelegt. Andererseits wird das Ausgangssignal des spannungsgesteuerten Oszillators 19 an den Takteingang des Flip-Flops 80, an dessen Dateneingang eine Spannung mit dem logischen niedrigen Pegel anliegt, sowie über den Inverter 82 an den Dateneingang und den Löscheingang des Flip-Flops 81 angelegt. Der Echt-Ausgang Q des Flip-Flops 80 und der Komplementär-Ausgang des Flip-Flops 81 sind an das Widerstandsnetzwerk aus den Widerständen 24 bis 27 angeschlossen. Das Flip-Flop 84 ist mit seinem Dateneingang, Takteingang und Löscheingang gemeinsam an die Spannungsquelle für den niedrigen logischen Pegel angeschlossen, während die Ausgänge Q und an das Widerstandsnetzwerk aus den Widerständen 35 bis 38 angeschlossen sind.

Die Funktionsweise des Regelkreises 100 ist folgende: Wenn die Taktimpulse Pc mit den Fensterimpulsen Pw gemäß der Darstellung in Fig. 6A phasengekoppelt sind, haben die Ausgangssignale der Flip-Flops 80 und 81 jeweils niedrige bzw. hohe Spannung, die zum Erzeugen einer mittleren Spannung M an dem Verbindungspunkt A zusammengefaßt werden. Wenn die Taktimpulse in bezug auf die Fensterimpulse voreilen, gibt das Flip-Flop 80 einen positiv gerichteten Impuls 80 a (nach Fig. 6B) ab, dessen Vorderflanke mit der Vorderflanke des Taktimpulses übereinstimmt und dessen Rückflanke mit der Rückflanke des Fensterimpulses übereinstimmt, während das Ausgangssignal des Flip-Flops 81 den hohen Pegel beibehält. Der positiv gerichtete Impuls 80 a wird mit der hohen Spannung an dem Ausgang des Flip-Flops 81 zusammengefaßt, wodurch das Potential an den Verbindungspunkt A während der Dauer des Impulses 80 a auf einen Pegel über dem mittleren Pegel M ansteigt, so daß der Oszillator 19 die Phase der Taktimpulse proportional zu dem Ausmaß der Phasenvoreilung verzögert. Falls die Taktimpulse in bezug auf die Fensterimpulse nacheilen, verbleibt das Flip-Flop 80 im Zustand niedriger Spannung, während gemäß Fig. 6C das Flip-Flop 81 einen negativ gerichteten Impuls 81 a erzeugt. Dieser Impuls hat eine Vorderflanke, die mit der Rückflanke des Fensterimpulses Pw übereinstimmt, und eine Rückflanke, die mit der Vorderflanke des Taktimpulses Pc übereinstimmt. Dadurch wird das Potential an dem Verbindungspunkt A während der Dauer des Impulses 81 a auf einen Pegel unterhalb des mittleren Pegels herabgesetzt, wodurch der Oszillator die Taktimpulsphase proportional zu dem Ausmaß der Phasenverzögerung vorversetzt.

Die vorstehend beschriebenen Ausführungsbeispiele sind besonders für die Ausbildung in Integrierschaltungstechnologie vorteilhaft.

Claims (12)

1. Schaltungsanordnung zur Taktrückgewinnung aus einem Digitalsignal mit einem Fensterimpulsgenerator, der von vorbestimmten Flanken des Digitalsignals Fensterimpulse ableitet, mit einem Phasenvergleicher, an dem die Fensterimpulse und das rückgewonnene Taktsignal anliegen, mit einem Frequenzdiskriminator mit einem ersten Zähler, der während einer durch einen ersten Bezugsfrequenzgenerator vorgegebenen ersten Zeitspanne periodisch die Taktimpulse des rückgewonnenen Taktsignales zählt, mit einer Vergleichereinrichtung, die ein erstes Frequenzsteuersignal abgibt, das anzeigt, ob der erste Zählwert innerhalb oder außerhalb eines ersten vorgegebenen Bereiches liegt, und mit einer Mischeinrichtung, an der die Ausgangssignale des Phasenvergleichers und des Frequenzdiskriminators anliegen, zur Ansteuerung eines spannungsgesteuerten Oszillators, der das rückgewonnene Taktsignal abgibt, dadurch gekennzeichnet, daß der Frequenzdiskriminator (37 a, b) einen zweiten Zähler (42 b) für eine periodische Zählung während einer durch einen zweiten Bezugsfrequenzgenerator (45 b) vorgegebenen zweiten Zeitspanne aufweist, der die Vergleichereinrichtung (46 bis 49) zur Abgabe eines zweiten Frequenzsteuersignals veranlaßt, daß der erste Zählwert einer Langzeit- und der zweite Zählwert einer Kurzzeitfrequenzbestimmung dient, daß der erste vorgegebene Bereich schmal und der zweite Bereich breit ist und daß auch das zweite Frequenzsteuersignal der Mischeinrichtung (18) zugeführt ist.

2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch eine Abschalteinrichtung (52, 53) zum Abschalten des ersten Frequenzsteuersignals, wenn in dem Digitalsignal Bits mit einer Frequenz auftreten, die höher als die Normalfrequenz des Digitalsignals ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Vergleichereinrichtung (46 bis 49) aufweist eine erste Vergleicherschaltung (46, 47) zum Vergleichen des ersten Zählstands mit der Untergrenze und der Obergrenze des schmalen Bereichs und zum Erzeugen eines ersten bzw. eines zweiten Vergleicherausgangssignals, wenn der erste Zählstand unterhalb bzw. oberhalb des schmalen Bereichs liegt, und eine zweite Vergleicherschaltung (48, 49) zum Vergleichen des zweiten Zählstands mit der Untergrenze und der Obergrenze des breiten Bereichs und zum Erzeugen eines dritten bzw. eines vierten Vergleicherausgangssignals, wenn der zweite Zählstand unterhalb bzw. oberhalb des breiten Bereichs liegt, aufweist, daß die Vergleichereinrichtung (46 bis 49) eine Gatterstufe (50, 51) zum Zusammenfassen des ersten und des dritten Vergleicherausgangssignals zur Bildung des ersten Frequenzsteuersignals sowie zum Zusammenfassen des zweiten und des vierten Vergleicherausgangssignals zur Bildung des zweiten Frequenzsteuersignals aufweist und daß die beiden Frequenzsteuersignale in einem Widerstandsnetzwerk zusammengefaßt und so der Mischeinrichtung (18) zugeführt werden.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß nach der Vergleichereinrichtung (46 bis 49) zwei Schieberegister (62, 64) angeordnet sind denen je ein Signal der Gatterstufe (50, 51) zugeführt ist, daß an die Takteingänge der Schieberegister die Signale der zwei Bezugsfrequenzgeneratoren (45 a, 45 b) anlegbar sind und daß die parallelen Ausgänge der Schieberegister (62, 64) je einem Koinzidenzglied (63, 65) zugeführt sind, die das erste und zweite Frequenzsteuersignal liefern.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß das erste Koinzidenzglied (65) ein UND-Glied und das zweite Koinzidenzglied (63) ein NAND-Glied ist.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Fensterimpulse (Pw) eine Impulsdauer haben, die kürzer als der Impulsabstand der Taktimpulse (Pc) ist.

7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Mischeinrichtung (18) einen Integrator (30 bis 32) aufweist, dessen Ausgang mit dem spannungsgesteuerten Oszillator (19) verbunden ist, und daß der Phasenvergleicher (14) erste Impulse mit einer Dauer, die als Funktion des Abstands zwischen einer vorbestimmten Flanke der Taktimpulse (Pc) und einer Vorderflanke der Fensterimpulse (Pw) veränderlich ist, sowie zweite Impulse mit einer Dauer erzeugt, die als Funktion des Abstands zwischen der vorbestimmten Flanke und einer Rückflanke der Fensterimpulse veränderlich ist, und die ersten und die zweiten Impulse an den Integrator (30 bis 32) anlegt.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß der Integrator (18) ein Differenzintegrator mit einem ersten und einem zweiten Eingangsanschluß ist, daß der Phasenvergleicher (14) ein auf die Fensterimpulse (Pw) und die Taktimpulse (Pc) ansprechendes Koinzidenzglied (21) zum Erzeugen von Koinzidenzimpulsen mit einer Dauer, die jeweils die Phasendifferenz zwischen den Fensterimpulsen und den Taktimpulsen anzeigt, ein erstes und ein zweites Antivalenzglied (22, 33), deren erste Eingangsanschlüsse miteinander verbunden und mit den Koinzidenzimpulsen angesteuert sind, während der zweite Eingangsanschluß des ersten Antivalenzglieds (23) mit den Fensterimpulsen angesteuert ist und der zweite Eingangsanschluß des zweiten Antivalenzglieds (22) auf einem vorbestimmten Potential liegt, und ein erstes Spannungsteiler-Wiederstandsnetzwerk (24 bis 27) zum Zusammensetzen der Ausgangssignale des ersten und zweiten Antivalenzglieds und Anlegen der zusammengesetzten Ausgangssignale an den ersten Eingangsanschluß des Differenzintegrators aufweist, und daß ein Bezugsspannungsgenerator (15) vorgesehen ist, der ein drittes und ein viertes Antivalenzglied (33, 34), an deren ersten Eingängen das Digitalsignal anliegt und deren zweite Eingänge so beschaltet sind, daß dieselben Spannungen entgegengesetzter Polarität abgeben, und ein im Aufbau mit dem ersten Widerstandsnetzwerk identisches zweites Spannungsteiler-Wiederstandsnetzwerk (35 bis 38) zum Zusammensetzen der Spannungen entgegengesetzter Polarität und Anlegen der zusammengesetzten Spannungen an den zweiten Eingangsanschluß des Differenzintegrators aufweist.

9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die ersten Eingangsanschlüsse des dritten und vierten Antivalenzglieds mit dem Ausgang des Koinzidenzglieds (21) verbunden sind.

10. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Mischeinrichtung (18) einen Integrator aufweist, dessen Ausgang mit dem spannungsgesteuerten Oszillator (19) verbunden ist, daß der Phasenvergleicher (14) eine Einrichtung aufweist, die bei dem Voreilen der Taktimpulse (Pc) in bezug auf die Fensterimpulse (Pw) erste Impulse mit einer Dauer erzeugt, die bestimmt ist vom Abstand einer vorbestimmten Flanke der Taktimpulse von einer vorbestimmten Flanke der Fensterimpulse, bzw. bei dem Nacheilen der Taktimpulse in bezug auf die Fensterimpulse zweite Impulse mit einer Dauer erzeugt, die bestimmt ist vom Abstand zwischen den vorbestimmten Flanken der Taktimpulse und der Fensterimpulse, und die die ersten und zweiten Impulse dem Integrator zuführt.

11. Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, daß der Integrator (18) einen Differenzintegrator aufweist und daß der Phasenvergleicher (14) ein erstes und ein zweites D-Flip-Flop (80, 81), an denen die Fensterimpulse (Pw) und die Taktimpulse (Pc) (80, 81) anliegen und die die ersten und die zweiten Impulse erzeugen, und ein erstes Spannungsteiler-Widerstandsnetzwerk (24 bis 27) zum Zusammensetzen der Ausgangssignale des ersten und zweiten Flip-Flops und zum Anlegen der zusammengesetzten Ausgangssignale an den einen Eingang des Differenzintegrators umfaßt, und daß ein Bezugsspannungsgenerator (15) vorgesehen ist, der ein drittes festbeschaltetes D-Flip- Flop mit inversen Ausgangssignalen (84) aufweist, die an ein im Aufbau mit dem ersten Widerstandsnetzwerk identisches zweites Spannungsteiler-Widerstandsnetzwerk (35 bis 38) angelegt sind, welches mit dem anderen Eingangsanschluß des Differenzintegrators verbunden ist.

12. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Vergleichereinrichtung (46 bis 49) veränderbare monostabile Kippstufen (90 bis 97) zum Umsetzen des ersten und des zweiten Frequenzsteuersignals in Impulssignale aufweist.