DE3233829C2 - - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Demodulation amplitudenmodulierter Eingangssignale der im Oberbegriff des Anspruchs 1 angegebenen Art, sowie eine Schaltungsanordnung hierfür.

Bei Verkehrsrundfunk-Sendern, sog. ARI-Sendern, ist das UKW-Empfangssignal mit einem sog. MPX-Signal frequenzmoduliert. Ein additiver Teil des MPX-Signals ist ein amplitudenmoduliertes Signal, der sog. 57 kHz-Träger. Die sehr niederfrequente Amplitudenmodulation (20-200 Hz) des hochfrequenten Trägers enthält besondere Schaltinformationen der ARI-Sender, wie z. B. Bereichs- und Durchsagekennung oder Verkehrsfunk-Kennfrequenzen. Zur Gewinnung dieser Schaltinformationen im Empfangsgerät wird der Träger einem AM-Demodulator als Eingangssignal zugeführt und demoduliert. Die Schaltinformationen bilden nunmehr die Wechselkomponente des niederfrequenten Ausgangssignals des AM-Demodulators. Da die sich anschließende Decodierung der Schaltinformation mittels digitaler Bausteine, z. B. Mikroprozessoren, erfolgt, muß das Ausgangssignal digital ausgegeben werden.

Bei bekannten Verfahren der eingangs genannten Art wird das amplitudenmodulierte Eingangssignal in herkömmlicher Weise, z. B. mittels einer Hüllkurvendemodulation, demoduliert und anschließend die zurückgewonnene niederfrequente Schwingung digitalisiert. Bei Demodulatoren, die nach diesem Verfahren arbeiten, sind Kondensatoren erforderlich, die eine Integrierung des Demodulators erschweren, insoweit als sie als externe Bauelemente angeschlossen werden müssen. Außerdem ergeben sich bei einem solchen Verfahren Offset-Probleme, da Offset-Fehler der zum Digitalisieren erforderlichen Schwellwert-Detektoren oder Komparatoren mit eingehen und die Amplitudeninformation verfälschen.

Weiterhin ist es bekannt, mit analogen oder digitalen Signalen in der Amplitude modulierte Eingangssignale mittels phasenverketteter Regelschleifen zu demodulieren (Popular-Electronics, Juli 1982, Seite 44 ff; US PS 41 21 165). Besondere Verfahren zur Vermeidung der Offsetfehler sind diesen bekannten Schaltungen jedoch nicht zu entnehmen.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs genannten Art anzugeben, das eine Ausführung des Demodulators in vollständig integrierter Bauweise erlaubt und Offsetfehler eliminiert.

Diese Aufgabe ist bei einem Verfahren der im Oberbegriff des Anspruchs 1 definierten Gattung erfindungsgemäß durch die Merkmale im Kennzeichnungsteil des Anspruchs 1 gelöst.

Da das digital erzeugte synthetische Signal laufend mit dem Empfangssignal verglichen und jede Abweichung ausgeregelt wird, werden auch Offsetfehler von Schaltbausteinen, z. B. von einem notwendigen Komparator, kompensiert. Eine zur Durchführung des Verfahrens erforderliche Schaltung arbeitet bis auf den analogen Vergleicher rein digital und läßt sich vollständig und problemlos integrieren.

Eine vorteilhafte Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens ergibt sich aus Anspruch 4, insbesondere in Verbindung mit einem oder mehreren der folgenden Ansprüche.

Die Erfindung ist anhand eines in der Zeichnung dargestellten Ausführungsbeispiels eines AM-Demodulators im folgenden näher beschrieben. Es zeigen

Fig. 1 eine schematische Darstellung eines Empfangs- und eines synthetischen Signals,

Fig. 2 ein Blockschaltbild eines digitalisierenden AM-Demodulators,

Fig. 3 ein Ausführungsbeispiel der Digital- Analog-Wandler und der Verknüpfungslogik im AM-Demodulator gemäß Fig. 2.

Das nachfolgend im einzelnen beschriebene Verfahren zur Demodulation amplitudenmodulierter Signale dient zum Erfassen von Zusatzinformationen, die von Sendern mit Verkehrsrundfunk ständig ausgesendet werden. Solche sogenannten ARI-Sender strahlen zusammen mit der normalen Tonfrequenz-Modulation ständig eine zusätzliche Frequenz von 57 kHz aus. Auf diesem 57 kHz-Träger sind niederfrequente Schwingungen von etwa 20-200 Hz aufmoduliert, die Schaltinformationen, wie Bereichs- und Durchsagekennung und Kennfrequenzen der ARI-Sender, enthalten und zum Detektieren und Identifizieren des empfangenen ARI-Senders und als Schaltinformation für Komfortschaltungen gesondert decodiert und ausgewertet werden müssen. Das modulierte 57 kHz-Trägersignal wird von dem Empfänger mittels eines FM-Detektors gewonnen und gelangt nach Verstärkung als Eingangssignal, das eine einer Gleichspannung überlagerte Wechselspannung aufweist, an einen in Fig. 2 dargestellten digitalisierenden AM-Demodulator. Der Wechselspannungsteil des Eingangssignals kann einen beliebigen Verlauf aufweisen, z. B. einen sinusförmigen oder dreieckförmigen oder auch nach Passieren eines Vorfilters - treppenförmigen Verlauf.

Ein Beispiel des Eingangssignals ist schematisch in Fig. 1 oben dargestellt. Dabei ist der übersichtlichen Darstellung wegen das Frequenzverhältnis zwischen dem 57 kHz-Träger und der 20-200 Hz-Modulation nicht maßstabsgerecht dargestellt.

Zur Demodulation dieses Eingangssignals wird nun digital ein synthetisches Signal erzeugt, wie es beispielsweise in Fig. 2 unten dargestellt ist. Die Frequenz des synthetischen Signals liegt in einem Frequenzbereich um die Trägerfrequenz von 57 kHz und wird mittels eines phasengerasteten Regelkreises (PLL) 12 auf die Trägerfrequenz eingestellt. Der Frequenzbereich ist dabei kleiner als der Fangbereich der PLL 12. Das synthetische Signal wird laufend mit dem Eingangssignal verglichen und digital so korrigiert, daß es bezüglich seines Gleichspannungswertes, seiner Wechselspannungsamplitude und seiner Phase und Frequenz mit dem Eingangssignal übereinstimmt. Der digitale Amplitudenwert des mit dem Eingangssignal übereinstimmenden synthetischen Signals ist dann der digitale Wert der in der Amplitudenmodulation enthaltenen Schaltinformation. Zur Korrektur des synthetischen Signals wird das Ergebnis des Signalvergleichs laufend mit einer dem Vierfachen der Frequenz des synthetischen Signals entsprechenden Abtastfrequenz, also mit ca. 228 kHz, abgetastet. Die Abtastfrequenz wird dabei so mit der Frequenz des synthetischen Signals synchronisiert, daß die Abtastungen in jeder Signalperiode oder jeweils in den Nulldurchgängen des Wechselspannungsteils und in den beiden Extremwerten des Eingangssignals vorgenommen werden. Diejenigen Abtastwerte, die um die doppelte Abtastperiode auseinanderliegen, werden einerseits zur Korrektur des Gleichspannungswertes und andererseits zur Korrektur der Phase des synthetischen Signals verwendet. Zur Korrektur der Amplitude des synthetischen Signals hingegen werden Abtastwerte verwendet, die ebenfalls um die doppelte Abtastperiode auseinanderliegen gegenüber den erstgenannten Abtastwerten jedoch um eine Abtastperiode verschoben sind.

In Fig. 2 ist eine Schaltungsanordnung im Blockschaltbild gezeigt, mit welcher das vorstehend beschriebene Verfahren realisiert werden kann. Der in dieser Schaltungsanordnung dargestellte digitalisierende AM-Demodulator weist einen Komparator 10 auf, dessen einer Eingang - wie in Fig. 2 schematisch angedeutet - mit dem Eingangssignal und dessen anderer Eingang mit dem synthetischen Signal belegt ist. Das Ausgangssignal des Komparators 10 gibt die Richtung an, in welcher die Signalkorrektur des synthetischen Signals erfolgen muß, d. h. ob dieses hinsichtlich seines Gleichspannungswertes, seiner Amplitude und seiner Phase vergrößert oder verkleinert werden muß. Zur Erzeugung des synthetischen Signals ist ein Digital-Analog- Wandler 11, im folgenden D/A-Wandler 11 genannt, vorgesehen, dessen analoger Ausgang mit dem einen Eingang des Komparators 10 verbunden ist. Dem D/A-Wandler 11 wird einerseits eine dem Gleichspannungsmittelwert des synthetischen Signals entsprechende Digitalinformation und andererseits eine der Amplitude des synthetischen Signals entsprechende Digitalinformation zugeführt. Während die dem Gleichspannungsmittelwert entsprechende Digitalinformation als annähernd konstanter Wert an dem D/A-Wandler anliegt (es würde auch genügen, die Digitalinformation mit mindestens einer Taktfrequenz zuzuführen, die etwa gleich dem Vierfachen der Trägerfrequenz, also ca. 228 kHz, entspricht), wird die der Amplitude des synthetischen Signals entsprechende Digitalinformation mit einer Pegeltaktfrequenz an den D/A-Wandler 11 gelegt, die etwa dem Zweifachen der Trägerfrequenz, also ca. 114 kHz, entspricht. Auf diese Weise wird dem Gleichspannungswert der Amplitudenwert mit Pegeltaktfrequenz abwechselnd positiv und negativ überlagert, so daß am analogen Ausgang des D/A-Wandlers 11 ein synthetisches Signal entsteht, dessen Frequenz bei eingerasteter PLL 57 kHz beträgt. Da die Pegeltaktfrequenz bei eingerasteter PLL mit der Trägerfrequenz von 57 kHz phasenstarr ist, fallen die Maximalamplituden des synthetischen Signals mit den Amplitudenextremwerten des Eingangssignals zusammen. Die im Haltebereich der PLL variable Pegeltaktfrequenz von ca. 114 kHz wird ebenfalls in der noch nachstehend beschriebenen PLL erzeugt.

Zur Gewinnung der angesprochenen Digitalinformationen sind drei binäre Auf-/Abwärtszähler 13, 14, 15 vorgesehen, die mit einer der doppelten Frequenz des synthetischen Signals entsprechenden Zählfrequenz von ca. 114 kHz belegt sind. Die Zählrichtungseingänge (up/down) der Zähler 13-15 stehen mit dem Ausgang des Komparators 10 in Verbindung, so daß die Zählrichtung der Zähler 13-15 von dem Ausgangssignal des Komparators 10 bestimmt wird. Der Zählerinhalt des Auf-Abwärtszählers 13, im folgenden Offset-Zähler 13 genannt, liefert die Digitalinformation für den Gleichspannungsmittelwert und ist hierzu mit einem weiteren Digital- Analog-Wandler (D/A-Wandler) 16 verbunden, dessen analoger Ausgang mit dem Referenzeingang "ref" des D/A-Wandlers 11 verbunden ist. Der Zählerinhalt des Auf-Abwärtszählers 14, im folgenden Pegel-Zähler 14 genannt, liefert die Digitalinformation für die Amplitude des synthetischen Signals während der Auf- Abwärtszähler 15, im folgenden Phasen-Zähler 15 genannt, die Steuerinformation für die PLL 12 liefert. Die Zählerausgänge des Pegel-Zählers 14 sind über die Verknüpfungslogik 17 mit den Digitaleingängen des D/A-Wandlers 11 verbunden. Der Phasen-Zähler 15 ist vorzugsweise als 1-Bit-Zähler ausgebildet und kann ein einfaches D-Flip-Flop sein. Der Ausgang des Phasen- Zählers 15 ist mit dem Steuereingang eines Frequenzteilers 18 verbunden, dessen Teilerverhältnis über den Steuereingang entsprechend der vom Phasen- Zähler 15 ausgegebenen Information zwischen zwei Werten umschaltbar ist. Der Frequenzteiler 18 ist mit einem Taktgenerator 19 verbunden, der eine Rechteck- Impulsfolge mit der konstanten Referenzfrequenz von im Beispiel 4 MHz erzeugt. Die Referenzfrequenz und die beiden Werte des Teilerverhältnisses sind so gewählt, daß die beiden möglichen Ausgangsfrequenzen des Frequenzteilers in gleichem Frequenzabstand ober- und unterhalb der Trägerfrequenz bzw. eines Vielfachen der Trägerfrequenz liegen. Der Phasen-Zähler 15, der Frequenzteiler 18 und der Taktgenerator 19 bilden unter Einschluß der mit 17, 11, 10, 20, 21 bezeichneten Bauteile die PLL 12.

Dem Ausgang des Komparators 10 ist eine Torschaltung mit einer Schaltfrequenz des Vierfachen der Frequenz des synthetischen Signals, also ca. 228 kHz, nachgeschaltet. Die Torschaltung ist im Beispiel als D-Flip-Flop 20 ausgebildet, dessen D-Eingang mit dem Ausgang des Komparators 10 und dessen Q-Ausgang einerseits unmittelbar mit dem Zählrichtungseingang des Offset-Zählers 13 und andererseits über ein Exclusiv- Oder-Gatter 21, im folgenden EX/OR-Gatter 21 genannt, mit den Zählrichtungseingängen von Pegel- Zähler 14 und Phasen-Zähler 15 verbunden ist. Am clock-Eingang des Flip-Flops 20 liegt eine Taktimpulsfolge mit dem Vierfachen der Frequenz des synthetischen Signals, also ca. 228 kHz, die aus der Ausgangsfrequenz des Frequenzteilers 18 abgeleitet ist. Durch geeignete Wahl der Taktphase werden dem Komparator 10 in jeder Periode vier Abtastwerte dann entnommen, wenn die Einschwingvorgänge an seinen Eingängen abgeklungen sind, und diese an die Zählrichtungseingänge der Zähler 13-15 gelegt. Gleichzeitig wird sichergestellt, daß die Zählrichtungseingänge der Zähler 13-15 während der Taktung ruhig sind. Die Zählfrequenz der Zähler 13-15, die dem Doppelten der Frequenz des synthetischen Signals entspricht, also 114 kHz beträgt, ist ebenfalls von dem Ausgangssignal des Frequenzteilers 18 abgeleitet. Zählimpulse gelangen gleichzeitig an den Offset-Zähler 13 und an den Phasenzähler 15, während die Zählimpulse an den Pegelzähler 14 mit einer Verschiebung von 180° gegenüber den erstgenannten Zählimpulsen gelangen. Dies wird durch einen dem clock-Eingang des Pegel-Zählers 14 vorgeschalteten Inverter 22 erzielt. Damit bestimmen die Abtastwerte, die z. B. zu einem Zeitpunkt t₂ (Fig. 1) abgenommen sind, die Zählrichtung von Offset-Zähler 13 und Phasen-Zähler 15, während die Abtastwerte, die zu einem Zeitpunkt t₁ und t₃ abgenommen sind, die Zählrichtung des Pegel-Zählers 14 bestimmen. Die Zeitpunkte t₀-t₃ liegen jeweils um eine Zeitspanne auseinander, die 1/228 ms beträgt. Die den Zählrichtungseingängen des Pegel-Zählers 14 und des Phasen-Zählers 15 zugeführten Abtastwerte werden in dem EX/OR- Gatter 21 mit einer Rechteck-Impulsfolge, die eine der Frequenz des synthetischen Signals von ca. 57 kHz entsprechende Frequenz aufweist, verknüpft. Die Rechteck- Impulsfolge ist ebenfalls aus dem Ausgangssignal der PLL 12 bzw. des Frequenzteilers 18 abgeleitet. Durch diese Verknüpfung wird jeder zweite der dem Pegel-Zähler 14 und dem Phasen-Zähler 15 zu den Zeitpunkten t₁, t₃ bzw. t₀, t₂ zugeführten Abtastwerte, die als Ausgangssignal am Q-Ausgang des D-Flip-Flops 20 anstehen, in seiner Wirkung auf den Zählrichtungseingang von Pegel-Zähler 14 und Phasen- Zähler 15 invertiert.

Der Aufbau der beiden D/A-Wandler 11 und 16 und der Verknüpfungslogik 17 sind in Fig. 3 im einzelnen dargestellt. Beide D/A-Wandler 11, 16 enthalten eine Anzahl unterschiedlicher MOS-Transistoren, deren Geometrie und damit die Leitfähigkeit bzw. Stromquellenergiebigkeit entsprechend der Wertigkeit der jeweiligen Steuerleitung, die mit einem Ausgang des jeweiligen Zählers 13 bzw. 14 verbunden ist, variieren. Durch die Parallelschaltung der jeweils angesteuerten MOS- Transistoren wird ein äquivalenter MOS-Transistor gebildet, dessen Drain-Strom von der angelegten Referenzspannung und der am Ausgang des jeweiligen Zählers 13 bzw. 14 anliegenden Zahl multiplikativ gesteuert wird. Dadurch, daß der analoge Ausgang des D/A-Wandlers 16 mit dem Referenzeingang des D/A-Wandlers 11 verbunden ist und somit die analoge Ausgangsspannung des D/A- Wandlers 16 die Referenzspannung für den D/A-Wandler 11 bildet, sind die beiden D/A-Wandler 11, 16 zu einer Stromspiegelschaltung vereinigt, wobei einige Parameterstreuungen der Bauelemente eliminiert werden können. Durch diese Stromspiegelschaltung werden Digital-Informationen von Offset-Zähler und Pegel- Zähler in ihrer Wirkung auf das zu erzeugende synthetische Signal multiplikativ verknüpft.

Der D/A-Wandler 11 weist zwei identisch und wie vorstehend beschrieben aufgebaute n-Bit-D/A-Converter 23 bzw. 24 auf. Die beiden D/A-Converter 23, 24 sind über die Verknüpfungslogik 17 an die Zählerausgänge des Pegel-Zählers 14 angeschlossen. Im Ausführungsbeispiel der Fig. 3 sind die D/A-Converter 23 und 24 jeweils 4-Bit-Wandler. Den beiden D/A- Convertern 23, 24 ist ein Transistor 31 parallel geschaltet, dessen Basis an den Referenzeingang des D/A-Wandlers 11 angeschlossen ist. Dieser bildet eine nicht geschaltete Stromquelle und liefert einen hohen Stromanteil entsprechend einem hohen Gleichstromwert des synthetischen Signals.

Die Verknüpfungslogik 17 weist eine Gruppe von n, hier 4, AND-Gatter 25 und eine Gruppe von n, hier 4, NAND-Gatter 26 auf. Die vier Ausgänge des Pegel-Zählers 14 sind jeweils sowohl mit einem Eingang der AND-Gatter 25 als auch mit einem Eingang der NAND- Gatter 26 verbunden. Die anderen Ausgänge der AND- Gatter 25 sind zusammengefaßt und mit einem Ausgang eines Logikgliedes 27 verbunden. In gleicher Weise sind die verbleibenden Eingänge der NAND-Gatter 26 zusammengefaßt und mit dem anderen Ausgang des Logikgliedes 27 verbunden. Das Logikglied 27 ist derart ausgebildet, daß sein einer Eingang entsprechend dem Zustand des anderen Eingangs auf dem einen oder anderen Ausgang durchgeschaltet ist. Im Ausführungsbeispiel weist das Logikglied 27 zwei NOR-Gatter 28 und 29 auf, deren Ausgänge jeweils einen der Ausgänge des Logikgliedes 27 bilden. Der eine Eingang der NOR-Gatter 28, 29 ist mit dem einen Eingang des Logikgliedes 27 unmittelbar verbunden, der mit einer von der Ausgangsfrequenz des Frequenzteilers 18 abgeleiteten Rechteck-Impulsfolge mit Pegeltaktfrequenz von 114 kHz belegt ist. Der andere Eingang des NOR-Gatters 28 ist unmittelbar und der andere Eingang des NOR-Gatters 29 über einen Inverter 30 mit dem anderen Eingang des Logikgliedes 27 verbunden, an dem eine von der Ausgangsfrequenz des Frequenzteilers 18 abgeleitete Rechteck- Impulsfolge mit einer Steuerfrequenz von etwa 57 kHz angelegt ist. Durch diese Ausbildung des Logikgliedes 27 wird mit Pegeltaktfrequenz von ca. 114 kHz abwechselnd der eine und der andere D/A-Converter 23 bzw. 24 mit dem Pegel-Zähler 14 verbunden, wobei mit der Verbindung des D/A-Converters 24 der am Zählerausgang anstehende Zählerinhalt des Pegel- Zählers 14 in seiner Wirkung auf den D/A-Wandler 11 invertiert wird. Das hat zur Folge, daß im D/A- Wandler 22 mit Pegeltaktfrequenz abwechselnd Stromquellen hinzu- und weggeschaltet werden, was eine Erniedrigung bzw. Erhöhung des Spannungswertes des synthetischen Signals bedeutet.

Der Pegel-Zähler 14 hat zwecks Tiefpaßwirkung 7 bit. Die obersten 4 bit bilden die Ausgangsinformation des digitalisierenden AM-Demodulators. Zur Unterdrückung des Pegeljitters kann ein weiteres Bit des Pegel-Zählers 14 benutzt werden, das allerdings nicht zur Bildung der Ausgangsinformation herangezogen wird. Die Wertigkeit dieses Bit ist gleich der des benachbarten Bit, so daß die 5-bit-Gruppe, z. B. die Wertigkeiten 1, 1, 2, 4, 8 aufweist.

Die Wirkungsweise des vorstehend beschriebenen AM- Demodulators ist wie folgt:

Das am Komparatoreingang liegende synthetische Signal weist zunächst eine vom Eingangssignal abweichende Frequenz und Phase auf. Zunächst wird ein grober Gleichspannungsfehler korrigiert. Sobald eine Wechselkomponente diesen Gleichspannungsfehler überschreitet und die Frequenz innerhalb des Fangbereichs der PLL 12 liegt, wird der Fehler in Frequenz und Phase korrigiert. Bei annähernd richtiger Phase und kleinem Gleichspannungsfehler erfolgt Amplitudenregelung. Zum Zeitpunkt t₀ (Fig. 1) werden die beiden Signale miteinander verglichen. Ist z. B. der Gleichspannungsmittelwert des Empfangssignals größer als der des synthetischen Signals, so nimmt der Ausgang des D-Flip-Flops 20 z. B. den Zustand H an. Dieser Zustand bewirkt im Offset-Zähler 13 ein Aufwärtszählen mit dem nächsten Zählimpuls, so daß der Zählerinhalt sich um 1 bit erhöht, damit ebenfalls das an den Digitaleingängen des D/A-Wandlers 16 anliegende Wort und damit die Referenzspannung am D/A- Wandler 11. Der Gleichspannungsmittelwert des synthetischen Signals am Ausgang des D/A-Wandlers 11 und damit am Komparatoreingang wird vergrößert.

Zum Zeitpunkt t₂ (Fig. 1) wird das synthetische Signal abermals mit dem Empfangssignal verglichen und das Ergebnis bestimmt die Zählrichtung des Offset- Zählers 13 beim nächsten Zählimpuls. Ist nach wie vor der Gleichspannungsmittelwert des Empfangssignals größer, zählt der Offset-Zähler 13 um ein weiteres Bit aufwärts. Andernfalls um 1 bit rückwärts. Zählt der Offset-Zähler 13 zum Zeitpunkt t₀ und zum Zeitpunkt t₂ einmal auf- und einmal abwärts oder umgekehrt, so stellt sich ein eingeschwungener Zustand ein. Das synthetische Signal stimmt dann zumindest hinsichtlich seines Gleichspannungsmittelwertes mit dem des Empfangssignals überein.

Zum Zeitpunkt t₁ (Fig. 1) wird die Amplitude beider Signale verglichen. Ist z. B. die Amplitude des Empfangssignals größer als die des synthetischen Signals, so nimmt der Q-Ausgang des D-Flip-Flops 20 wieder den Zustand H an. Dies bewirkt über den Zählrichtungseingang des Pegel-Zählers 14 ein Aufwärtszählen um 1 bit und zwar mit dem nächsten Zählimpuls am clock-Eingang des Pegel-Zählers. Wegen des dem clock-Eingang des Pegel-Zählers 14 vorgeschalteten Inverters 21 sind die Zählimpulse am Pegel-Zähler 14 um 180° gegenüber den Zählimpulsen an dem Offset- Zähler 13 bzw. dem Phasen-Zähler 15 verschoben. Das am Ausgang des Pegel-Zählers 14 anstehende Wort wird um 1 bit erhöht. Zum Zeitpunkt t₃ werden abermals beide Signale verglichen. Da wie angenommen, die Amplitude des Empfangssignals größer sein soll als die des synthetischen Signals, wird beim Vergleich der beiden Signale der Q-Ausgang des D-Flip-Flops 20 den Zustand L annehmen, da im Minimum der Spannungswert des synthetischen Signals größer ist als der des Empfangssignals. Durch die Verknüpfung des Q-Ausgangs des D-Flip-Flops 20 mit dem 57 kHz-Rechteck-Signal im EX/OR-Gatter 21 wird aber der Zustand des Q-Ausgangs in seiner Wirkung auf den Zählrichtungseingang des Pegel-Zählers 14 invertiert. Die Zählrichtung bleibt also bei t₁ und t₃ die gleiche, solange die Amplitude des Empfangssignals von dem des synthetischen Signals gleichsinnig abweicht. Da der Zählrichtungseingang High (H) ist wird mit dem nächsten Zählimpuls das am Ausgang des Pegel-Zählers 14 anstehende Wort um 1 bit erhöht. Dieses Wort bewirkt über die mit Pegeltaktfrequenz von 114 kHz und Steuerfrequenz 57 kHz gesteuerte Verknüpfungslogik 17 zunächst ein Durchschalten der entsprechenden NAND-Gatter 26 (Fig. 3) und damit ein Hinzuschalten von Stromquellen im D/A-Wandler 11. Damit wird die analoge Spannung am Ausgang des D/A- Wandlers 11 für die Dauer der Durchschaltung der NAND-Gatter 26 unter den von dem Offset-Zähler 13 bestimmten Gleichspannungswert um die von dem Ausgangswort des Pegel-Zählers 14 bestimmte Amplitude gesenkt. Diese Durchschaltung der NAND-Gatter 26 dauert infolge der Verknüpfung der Pegeltaktfrequenz und der Steuerfrequenz im Logikglied 27 1/228 ms. Zu einem Zeitpunkt der 1/114 ms später liegt als die Durchschaltung der NAND-Gatter 26 werden nunmehr die AND-Gatter 25 ebenfalls für die Dauer von 1/228 ms leitend. Damit bewirkt das Ausgangswort des Pegel-Zählers 14 ein Abschalten der entsprechenden Stromquellen im D/A-Wandler 11, so daß die am Ausgang des D/A-Wandlers 11 liegende Spannung des synthetischen Signals um den gleichen Betrag über den Gleichspannungsmittelwert angehoben wird, um den sie zuvor gesenkt worden ist. Auch hier stellt sich durch ständiges Wechseln der Zählrichtung am Zählrichtungseingang des Pegel-Zählers 14 innerhalb einer Signalperiode ein eingeschwungener Zustand ein, bei welchem die Amplituden von synthetischem Signal und Empfangssignal übereinstimmen.

Der Abtast- oder Vergleichswert zum Zeitpunkt t₀, also der im Zeitpunkt t₀ abgenommene Wert des Ausgangssignals des Komparators 10, wird auch als Zählrichtungsinformation dem Zählrichtungseingang des Phasen-Zählers 15 zugeführt. Ebenso der Abtastwert zum Zeitpunkt t₂, der allerdings durch das EX/OR- Gatter 21 in seiner Wirkung auf den Zählrichtungseingang des Phasen-Zählers 15 invertiert wird. Sind die beiden Signale in Phase und ist der Abtastwert z. B. H, infolge eines kleineren Gleichspannungsmittelwertes des synthetischen Signals gegenüber dem Empfangssignal - wie vorstehend beschrieben - so wird der Abtastwert vom Zeitpunkt t₀ ein Aufwärtszählen und der Abtastwert vom Zeitpunkt t₂ wegen Invertierung im EX/OR-Gatter 21 ein Abwärtszählen des Phasen-Zählers 15 auslösen. Der Phasen-Zähler 15 ist ein 1-Bit-Zähler, der im einfachsten Fall ein D-Flip-Flop sein kann. Mit jedem Zählimpuls übernimmt damit der Ausgang des Phasen-Zählers 15 den Zustand am Zählrichtungseingang. Der Ausgangszustand des Phasen-Zählers 15 wechselt damit von H auf L und umgekehrt.

Ist der Ausgangszustand des Phasen-Zählers High (H), so ist im Frequenzteiler 18 der PLL 12 z. B. ein Divisor 17 eingestellt. Ist der Ausgangszustand des Phasen-Zählers 15 Low (L), dann der Divisor 18. Die konstante Referenzfrequenz von 4 MHz wird damit gleich oft durch 17 und 18, im Mittel also durch 17,5 geteilt, wodurch am Ausgang des Frequenzteilers 18 ein Vierfaches der Frequenz von 57 kHz entsteht. Durch geeignete weitere Frequenzteilung wird die Steuerfrequenz von 57 kHz und die Pegeltaktfrequenz von 114 kHz abgeleitet. In dem vorstehend beschriebenen Fall ist die PLL 12 verriegelt, das synthetische Signal auf die Trägerfrequenz von 57 kHz eingerastet.

Stimmen das Eingangssignal und das synthetische Signal hinsichtlich ihres Gleichspannungsmittelwertes überein, sind sie hingegen lediglich in der Phase verschoben, eilt das synthetische Signal z. B. dem Empfangssignal in der Phase nach, so tritt zum Abtastzeitpunkt t₀ am Q-Ausgang des D-Flip-Flops 20 z. B. der Zustand H und zum Abtastzeitpunkt t₂ der Zustand L auf. Da der Zustand L in seiner Wirkung auf den Zählrichtungseingang des Phasen-Zählers 15 durch das EX/OR-Gatter 21 invertiert wird, zählt der Phasen-Zähler 15 lediglich aufwärts. Am Ausgang des Phasen-Zählers 15 wird also für die beiden Abtastzeitpunkte der Zustand H beibehalten. Das bedeutet, daß der Frequenzteiler 18 durch den Divisor 17 teilt, die Ausgangsfrequenz der PLL 12 also geringfügig größer als 57 kHz bzw. 114 kHz ist. Die PLL 12 ist nicht verriegelt, wird aber sehr schnell in den verriegelten Zustand mit einem mittleren Teilverhältnis von 1 : 17,5 hingezogen. Die Wirkungsweise der PLL 12 ist in der DE-OS 24 13 604 eingehend beschrieben, so daß hier nicht näher darauf eingegangen zu werden braucht.

Eine entsprechende Betrachtungsweise gilt, wenn das synthetische Signal dem Empfangssignal in der Phase voreilt. In diesem Fall nimmt der Q-Ausgang des D-Flip- Flops zu den Abtastzeitpunkten t₀ und t₂ den Zustand L und H an, und der Ausgang des Phasen-Zählers 15 ist stets L. Der Frequenzteiler 18 durch den Divisor 18, wodurch die Ausgangsfrequenz geringfügig verkleinert wird. Auch hier wird die PLL 12 sehr schnell in den verriegelten Zustand hineingezogen.

Im Hinblick auf den D/A-Wandler 16 bleibt zu erwähnen, daß hier nicht die übliche duale Bewertung vorgenommen ist, sondern die Wertigkeit der Stufen sich z. B. wie 1,8 ^N oder 1,9 ^N verhält, wobei N die Zahl der jeweiligen Stufe ist. Zwar benötigt man dadurch eine etwas größere Anzahl von Stufen, doch kann durch die entstehende Überlappung der Ausgangswerte jeder Ausgangswert des D/A-Wandlers 16 mit der Genauigkeit von 1/2 LSB eingestellt werden, ohne daß die relative Genauigkeit der einzelnen Stromquellen besser als 5% sein muß. Im eingeschwungenen Zustand findet kein Schalten höherwertiger Bits bei den Regelschwingungen um den Gleichspannungswert statt. Die fehlende Monotonie der Charakteristik des D/A- Wandlers 16 ist kein Hindernis für das Einschwingen. Durch die angegebene Stufung wird jedoch mit einem Offset-Zähler 13 mit einer geringen Anzahl von Bits ein Jitter kleiner als ein LSB der Amplitudeneinstellung erzielt, der bei dualer Stufung des D/A-Wandlers 16 nur mit einem Offset-Zähler mit mindestens 11 oder 12 Bits zu erreichen wäre.

Die Erfindung ist nicht auf das vorstehend beschriebene Ausführungsbeispiel beschränkt. So kann das erfindungsgemäße Verfahren bei genügender Auflösung der Pegelerkennung auch zur Demodulation von amplitudenmodulierten Zwischenfrequenzen von z. B. 460 kHz verwendet werden.

Claims (21)

1. Verfahren zur Demodulation amplitudenmodulierter Eingangssignale, bei welchem die einer hochfrequenten Trägerschwingung aufmodulierte niederfrequente Amplitudeninformation als Digitalwert ausgegeben wird, dadurch gekennzeichnet, daß digital ein synthetisches Signal erzeugt wird, dessen Frequenz in einem Frequenzbereich um die Trägerfrequenz liegt, daß das synthetische Signal analog mit dem Eingangssignal verglichen und digital so korrigiert wird, daß es bezüglich seines Gleichspannungsmittelwertes, seiner Amplitude und seiner Phase und Frequenz mit dem Eingangssignal übereinstimmt, und daß der digitale Amplitudenwert des mit dem Eingangssignal übereinstimmenden synthetischen Signals als digitalisierte Amplitudeninformation des Eingangssignals ausgegeben wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zur Korrektur des synthetischen Signals das Vergleichsergebnis mit einer dem Vierfachen der Frequenz des synthetischen Signals entsprechenden Abtastfrequenz abgetastet wird und daß Abtastwerte, die um die doppelte Abtastperiode auseinanderliegen, einerseits zur Korrektur des Gleichspannungsmittelwertes und andererseits zur Korrektur der Phase des synthetischen Signals und Abtastwerte, die um die doppelte Abtastperiode auseinanderliegen und gegenüber den ersten Abtastwerten um eine Abtastperiode verschoben sind, zur Korrektur der Amplitude des synthetischen Signals verwendet werden.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Abtastfrequenz mit der Frequenz des synthetischen Signals derart synchronisiert wird, daß die Abtastungen in jeder Signalperiode jeweils in den Nulldurchgängen der Wechselspannungsamplitude und in den Extremwerten des Empfangssignals vorgenommen werden.

4. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1-3, dadurch gekennzeichnet, daß ein Komparator (10) vorgesehen ist, dessen einer Eingang mit dem Eingangssignal und dessen anderer Eingang mit dem synthetischen Signal belegt ist und dessen Ausgangssignal die Richtung der Signalkorrektur des synthetischen Signals angibt, daß mit dem anderen Eingang des Komparators (10) der analoge Ausgang eines Digital-Analog-Wandlers (11) verbunden ist, an dem einerseits eine dem Gleichspannungsmittelwert des synthetischen Signals entsprechende Digitalinformation mit einer mindestens dem Vierfachen der Frequenz des synthetischen Signals entsprechenden Frequenz und andererseits eine der Amplitude des synthetischen Signals entsprechende Digitalinformation mit einer dem Zweifachen der Frequenz des synthetischen Signals entsprechenden Pegeltaktfrequenz anliegt, und daß zumindest die Pegeltaktfrequenz mit der Frequenz des synthetischen Signals phasenstarr ist.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die dem Gleichspannungsmittelwert des synthetischen Signals entsprechende Digitalinformation als analoge Referenzspannung am Digital-Analog-Wandler (11) und die der Wechselspannungsamplitude des synthetischen Signals entsprechende Digitalinformation als binäre Größen an den Digitaleingängen des Digital-Analog- Wandlers (11) anliegen.

6. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß drei binäre Auf-/Abwärtszähler (13, 14, 15) vorgesehen sind, die mit einer der doppelten Frequenz des synthetischen Signals entsprechenden Zählfrequenz belegt sind und deren Zählrichtung von dem Ausgangssignal des Komparators (10) bestimmt ist, und daß der Zählerinhalt des einen Zählers (Offset-Zähler 13) die Digitalinformation für den Gleichspannungsmittelwert des synthetischen Signals und der Zählerinhalt des anderen Zählers (Pegel-Zähler 14) die Digitalinformation für die Wechselspannungsamplitude des synthetischen Signals bildet und daß der Zählerinhalt des dritten Zählers (Phasen-Zähler 15) die Steuerinformation für einen die Pegeltaktfrequenz und die Zählfrequenz liefernden phasengerasteten Regelkreis (12) bildet.

7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Zählfrequenzen der Auf-/Abwärtszähler (13, 14, 15) miteinanmder und mit der Pegeltaktfrequenz synchronisiert sind, wobei die Signale für die Zählfrequenz des Pegel-Zählers (14) gegenüber den Signalen für die beiden anderen Zählfrequenzen um 180°C phasenverschoben ist.

8. Schaltungsanordnung nach Anordnung 7, dadurch gekennzeichnet, daß dem Takteingang des Pegel-Zählers (14) ein Inverter (22) vorgeschaltet ist.

9. Schaltungsanordnung nach einem der Ansprüche 4-8, dadurch gekennzeichnet, daß dem Ausgang des Komparators (10) eine Torschaltung (20) mit einer dem Vierfachen der Frequenz des synthetischen Signals entsprechenden Schaltfrequenz nachgeschaltet ist und daß vorzugsweise die Torschaltung als D-Flip-Flop (20) ausgebildet ist, dessen D-Eingang mit dem Ausgang des Komparators (10) und dessen Q-Ausgang mit den Zählrichtungseingängen der Auf-/Abwärtszähler (13, 14, 15) verbunden ist und an dessen Takt- Eingang eine Taktimpulsfolge mit Schaltfrequenz liegt.

10. Schaltungsanordnung nach einem der Ansprüche 6-9, dadurch gekennzeichnet, daß an den digitalen Ausgängen des Offset-Zählers (13) ein weiterer Digital-Analog-Wandler (16) angeschlossen ist, dessen analoger Ausgang mit dem Referenzspannungseingang des ersten Digital-Analog- Wandlers (11) verbunden ist.

11. Schaltungsanordnung nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Zählrichtungseingänge des Pegel-Zählers (14) und des Phasen-Zählers (15) mit dem Ausgang der Torschaltung (20) derart verbunden sind, daß das an den Zählrichtungseingängen gelangende Ausgangssignal des Komparators (10) bei jedem zweiten Zählimpuls invertiert ist.

12. Schaltungsanordnung nach Anspruch 11, dadurch gekennzeichnet, daß zur Invertierung des Ausgangssignals des Komparators (10) der Zählrichtungseingang von Pegel-Zähler (14) und Phasen- Zähler (15) an dem Ausgang eines Exclusiv-Oder- Gatters (21) angeschlossen ist, dessen einer Eingang mit dem Ausgang der Torschaltung (20), vorzugsweise mit dem Q-Ausgang des D-Flip-Flops (20), verbunden ist und dessen anderer Eingang mit einer Rechteck-Impulsfolge mit einer der Frequenz des synthetischen Signals entsprechenden Frequenz belegt ist.

13. Schaltungsanordnung nach einem der Ansprüche 6-12, dadurch gekennzeichnet, daß der phasengerastete Regelkreis (12) einen Frequenzteiler (18) aufweist, dessen Teilerverhältnis über einen Steuereingang zwischen zwei Teilungsfaktoren umschaltbar ist, daß der Ausgang des Phasenzählers (15) mit dem Steuereingang des Frequenzteilers (18) verbunden ist und daß die Referenzfrequenz des Frequenzteilers (18) und die Teilungsfaktoren so gewählt sind, daß die beiden Ausgangsfrequenzen des Frequenzteilers (18) in gleichem Frequenzabstand ober- und unterhalb der Trägerfrequenz oder einem ganzzahligen Vielfachen davon liegen.

14. Schaltungsanordnung nach einem der Ansprüche 6-13, dadurch gekennzeichnet, daß der Phasenzähler (15) als 1-Bit-Zähler, vorzugsweise als D-Flip-Flop, ausgebildet ist.

15. Schaltungsanordnung nach einem der Ansprüche 4-14, dadurch gekennzeichnet, daß der erste Digital-Analog-Wandler (11) zwei n-Bit-Digital-Analog-Converter (23, 24) aufweist, daß die Ausgänge des Pegel-Zählers (14) über eine Verknüpfungslogik (17) mit beiden Digital- Analog-Convertern (23, 24) verbunden sind und daß die Verknüpfungslogik (17) derart ausgebildet ist, daß mit Pegeltaktfrequenz abwechselnd der eine und der andere Digital-Analog-Converter (23, 24) mit dem Pegel-Zähler (14) verbunden ist, wobei in die Verbindung des einen Digital-Analog- Converters (23, 24) ein Inverter eingeschaltet ist.

16. Schaltungsanordnung nach Anspruch 15, dadurch gekennzeichnet, daß die Verknüpfungslogik (17) eine Gruppe von n AND- Gatter (25) und eine Gruppe von n NAND-Gatter (26) aufweist, daß die Ausgänge aller AND-Gatter (25) mit den Eingängen des einen n-Bit-Digital-Analog- Converters (23) und die Ausgänge aller NAND-Gatter (26) mit den Eingängen des anderen n-Bit-Digital- Analog-Converters (24) verbunden sind, daß die Ausgänge des Pegel-Zählers (14) jeweils einerseits mit einem Eingang eines AND-Gatters (25) und andererseits mit einem Eingang eines NAND-Gatters (26) verbunden sind, daß die anderen Eingänge der AND-Gatter (25) mit einem Ausgang und die anderen Eingänge der NAND-Gatter (26) mit dem anderen Ausgang eines Logikgliedes (27) verbunden sind, das derart ausgebildet ist, daß sein einer Eingang entsprechend dem Zustand des anderen Eingangs auf den einen oder anderen Ausgang durchgeschaltet ist.

17. Schaltungsanordnung nach Anspruch 16, dadurch gekennzeichnet, daß aus der Ausgangsfrequenz des Frequenzteilers (18) die Pegeltaktfrequenz und eine der Frequenz des synthetischen Signals entsprechende Steuerfrequenz für das Logikglied (27) abgeleitet sind und daß die Pegeltaktfrequenz an dem einen und die Steuerfrequenz an dem anderen Eingang des Logikgliedes (27) gelegt ist.

18. Schaltungsanordnung nach Anspruch 16 oder 17, dadurch gekennzeichnet, daß das Logikglied (27) zwei NOR-Gatter (28, 29) aufweist, deren einer Eingang jeweils mit dem einen Eingang des Logikgliedes (27) und deren anderer Eingang einerseits unmittelbar und andererseits über einen Inverter (30) mit dem anderen Eingang des Logikgliedes (27) verbunden ist und deren Ausgänge die beiden Ausgänge des Logikgliedes (27) bilden.

19. Schaltungsanordnung nach einem der Ansprüche 9-18, dadurch gekennzeichnet, daß die Schaltfrequenz von der Ausgangsfrequenz des phasengerasteten Regelkreises (12) abgeleitet ist.

20. Schaltungsanordnung nach einem der Ansprüche 6-19, dadurch gekennzeichnet, daß der Frequenzbereich etwa dem Fangbereich des phasengerasteten Regelkreises (12) entspricht, vorzugsweise kleiner als dieser ist.

21. Schaltungsanordnung nach einem der Ansprüche 10-20, dadurch gekennzeichnet, daß der weitere Digital-Analog-Wandler (16) eine Wertigkeitsstufung von a ^N aufweist, wobei N die Zahl der jeweiligen Stufe und a eine gebrochene Zahl kleiner als und nahe "2", z. B. 1,9, ist.