DE3433592A1

DE3433592A1 - Verfahren zur demodulation amplitudenmodulierter eingangssignale mit unterdruecktem traeger und schaltungsanordnung hierfuer

Info

Publication number: DE3433592A1
Application number: DE19843433592
Authority: DE
Inventors: Wilhelm Dipl.-Phys. 3202 Bad Salzdetfurth Hegeler
Original assignee: Blaupunkt Werke GmbH
Current assignee: Blaupunkt Werke GmbH
Priority date: 1984-09-13
Filing date: 1984-09-13
Publication date: 1986-03-20
Also published as: DE3433592C2

Description

Verfahren zur Demodulation amplitudenmodulierter
Eingangssignale mit unterdrücktem Träger und Schaltungsanordnung hierfür Die Erfindung betrifft ein Verfahren zur Demodulation amplitudenmodulierter Eingangssignale der im Oberbegriff des Anspruchs 1 angegebenen Gattung.
Bei einem bekannten Verfahren dieser Art wird das Hilfssignal von einem spannungsgesteuerten Oszillator (VCO) erzeugt, der mittels des Synchronisiersig nals derart gesteuert wird, daß das Hilfssignal in seiner Phase mit dem Eingangssignal synchronisiert ist und damit auf das Eingangssignal einrasten kann.
Da bei einem trägerlosen Eingangssignal das in einer PLL in üblicher Verknüpfung gewonnene Synchronisiersignal ständig sein Vorzeichen wechselt und somit nicht zur Steuerung des VCO geeignet ist, wird bei dem bekannten Verfahren die Verknüpfung von Eingangs- und Hilfssignal zur Gewinnung des Synchronisier-oder Steuersignals für den VCO in der Weise durchgeführt, daß das Eingangssignal mit dem demgegenüber um etwa 900 phasenverschobenen Hilfssignal gemischt, tiefpaßgefiltert, dann mit dem demodulierten Eingangssignal (Modulationssignal) multipliziert und über einen weiteren Tiefpaß geführt wird. Am Ausgang des Tiefpasses steht das Synchronisiersignal als gleichgerichtete Steuergröße zur Verfügung. Das demodulierte Eingangssignal erhält man in bekannter Weise durch Mischen des Eingangssignals mit dem etwa phasengleichen Hilfssignal und anschließender Tiefpaßfilterung.
Der nach diesem Verfahren arbeitende bekannte Demodulator weist zwei Multiplizierer auf, denen jeweils das Eingangssignal zugeführt ist. Das vom VCO erzeugte Hilfssignal liegt als Inphasesignal zusätzlich an dem ersten Multiplizierer und als demgegenüber um 900 verschobenes Quadratursignal an dem Eingang des zweiten fdultiplizierers. Die Ausgänge der beiden Multiplizierer werden einem dritten Multiplizierer zugeführt, dessen Ausgang über ein Filter mit dem Steuereingang des lICO verbunden ist. Ein solcher Demodulator zeigt jedoch eine geringe Empfindlichkeit bei schwachen Eingangssignalen, da die Steuergröße für den VCO infolge der Multiplikation im dritten Multiplizierer proportional dem Amplitudenquadrat des Eingangssignals ist.Bei kleinen Amplituden des Eingangssignals wird damit die Steuergröße für den VCO extrem stark herabgesetzt.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs genannten Art zu schaffen, das auch für schwache Eingangssignale eine ausreichende Empfindlichkeit aufweist und dessen schaltungstechnische Realisierung relativ wenig Aufwand erfordert.
Die Aufgabe ist bei einem Verfahren zur Demodulation amplitudenmodulierter Eingangssignale mit unterdrücktem Träger der im Oberbegriff des Anspruchs 1 angegebenen Gattung erfindungsgemäß durch die Merkmale im Kennzeichnungsteil des Anspruchs 1 gelöst.
Durch das erfindungsgemäße multiplikative Einführen des Signums des Modulationssignals in den Verknüpfungsprozeß von Eingangs- und Hilfssignal wird wie bei dem bekannten Verfahren ein gleichgerichtetes Synchroniersignal erzeugt, im Gegensatz dazu jedoch eine Quadrierung der Amplitude des Eingangssignals vermieden, so daß das Synchronisiersignal zur Phasen- oder Frequenzkorrektur des Hilfssignals linear von der Amplitude des Eingangssignals abhängig ist. Die Empfindlichkeit der Nachsteuerung des Hilfssignals wird damit bei schwachen Eingangssignalen nicht noch zusätzlich herabgesetzt.
Die Signummultiplikation kann an jeder Stelle der Verknüpfung stattfinden. So kann das Eingangssignal, das Hilfssignal oder aber auch erst das durch Mischen von Eingangs- und Hilfssignal gewonnene Multiplikatonssignal mit dem Signum multipliziert werden Die erfindungsgemäße Ausgestaltung des Verfahrens gemäß Anspruch 2 schafft die Voraussetzung für eine vorteilhafte analoge oder digitale Realisierung des Verfahrens.
In beiden Fällen wird dabei gemäß Anspruch 3 das Modulationssignal durch Multiplikation des Eingangssignals mit dem Inphase-Hilfssignal und anschließender Tiefpaßfilterung beim analogen Verfahren bzw. anschließender Integration beim digitalen Verfahren gewonnen.
In besonders einfacher Weise läßt sich die digitale Variante des erfindungsgemäßen Verfahrens bei Ausgestaltung gemäß Anspruch 4 hardwaremäßig realisieren.
Zudem kann auf eine besondere Vorselektion des Eingangssignals zwecks Störbefreiung verzichtet werden.
Die Ausgestaltung des erfindungsgemäßen Verfahrens gemäß Anspruch 5 ermöglicht ebenfalls eine vorteilhafte digitale Realisierung des Verfahrens. In diesem Fall wird das Modulationssignal durch den zeitlichen Verlauf des Betrags der digitalen Amplitudenwerte des Hilfssignals bei kompensiertem Gleichspannungsmittelwert repräsentiert, wobei der zeitliche Verlauf dem Signum entnommen werden kann.
Eine analog arbeitende vorteilhafte Vorrichtung zur Durchführung des erfindungsgemäßen Verfahrens ergibt sich aus Anspruch 6. Dieser analoge Demodulator unterscheidet sich von dem eingangs beschriebenen bekannten Demodulator durch die bereits erwähnte höhere Empfindlichkeit bei schwachen Eingangssignalen und durch einen geringeren Schaltungsaufwand, insbesondere dann, wenn der Demodulator in integrierter Technik ausgeführt wird. Im Gegensatz zu dem bei dem erfindungsgemäßen Demodulator zur Signumbildung erforderlichen Komparator kann das bei dem eingangs beschriebenen bekannten Demodulator demgegenüber erforderliche zusätzliche Filter nicht integriert werden, sondern muß als externer Baustein ausgeführt werden.
Neben der durch die Filterung bedingten, jedoch unerwünschten Signalverzögerung erfordert der bekannte Demodulator damit mehr Bauraum und höhere Herstellungskosten.
Eine digital arbeitende vorteilhafte Vorrichtung zur Durchführung des erfindungsgemäßen Verfahrens ergibt sich aus Anspruch 7. Dieser Demodulator hat den Vorteil, daß das Modulationssignal unmittelbar digital gewonnen wird und keine zusätzliche Digitalisierung eines analog demodulierten Signals vorgenommen werden muß. Dadurch wird einerseits die Integrationsfähigkeit des Demodulators erheblich verbessert und andererseits werden Offsetfehler vermieden, die durch für die Digitalisierung erforderliche Bauelemente verursacht werden. Die Multiplikation des digitalen Hilfssignals mit dem Signum des Modulationssignals wird durch eine einfache Invertierung der digitalen Hilfssignalamplituden für die Dauer einer Halbperio~e des Modulationssignals erreicht. Die Invertierungsphase ist jeweils durch einen Nulldurchgang am Anfang und Ende begrenzt, der durch den Nullpegelstand des Pegel zählers bei gleichzeitig eingestellter Abwärtszählrichtung erkannt wird.
Eine vorteilhafte Ausführungsform eines nach dem erfindungsgemäßen Verfahren arbeitenden digitalen Demodulators ergibt sich aus Anspruch 13. Dieser Demodulator vereinigt die Vorteile des vorstehend erwähnten analogen Demodulatorshinsichtlich der höheren Empfindlichkeit bei schwachen Eingangssignalen und die Vorteile des vorstehend erwähnten digitalen Demodulators hinsichtlich der Integrationsfähigkeit und Vermeidung von Offsetfehlern. Dieser Demodulator entspricht hinsichtlich seines Hardwareaufwandes und seiner Integrierfähigkeit allen diesbezüglich gestellten Forderungen. Zudem kann auf eine weitgehende Vorselektion des Eingangssignals zwecks Störbefreiung - wie dies bei dem vorstehend erwähnten digitalen Demodulator noch erforderlich ist - verzichtet werden.
Die Erfindung ist anhand von in der Zeichnung dargestellten Ausführungsbeispielen einer Vorrichtung zur Durchführung des Verfahrens zur Demodulation amplitudendemodulierter Eingangssignale mit unterdrücktem Träger im folgenden näher beschrieben.
Es zeigen: Fig. 1 ein Blockschaltbild eines analogen Demodulators, Fig. 2 ein Schaltbild eines Multiplizierers im Demodulator gemäß Fig. 1, Fig. 3 jeweils ein Blockschaltbild eines digi-und 4 talen Demodulators gemäß einem ersten und zweiten Ausführungsbeispiel, Fig. 5 ein Schaltbild eines Hilfssignalgenerators des Demodulators in Fig. 3 und 4, Fig. 6 ein Blockschaltbild eines digitalen Demodulators gemäß einem dritten Ausführungsbeispiel, Fig. 7 ein Schaltbild einer möglichen Ausführungsform eines Deltamodulators im Demodulator gemäß Fig. 6.
Der analoge Demodulator in Fig. 1 weist einen spannungsgesteuerten Oszillator 10, im folgenden VCO 10 genannt, auf, der ein sog. Hilfssignal erzeugt, dessen Frequenz in einem Frequenzbereich um die Trägerfrequenz des unterdrückten Trägers liegt, was im folgenden auch mit "im wesentlichen trägerfrequentes Hilfssignal" bezeichnet wird. Der VCO 10 bildet mit einem als Multiplizierer 11 ausgebildeten Phasendetektor und einem Tiefpaßfilter 12 einen an sich bekannten phasengerasteten Regelkreis, im folgenden PLL 13 genannt. Um zu erreichen, daß die PLL 13 auf ein am Eingang 14 des Demodulators anliegendes amplitudenmoduliertes Eingangssignal mit unterdrücktem Träger einrastet, was bei herkömmlicher PLL nicht der Fall ist, wird das Eingangssignal an irgendeiner Stelle in der PLL 13 mit dem Signum des Modulationssignals multipliziert. Diese Multiplikation ist im vorliegenden Beispiel im Signalpfad zwischen dem VCO 10 und dem Eingang b des Multiplizierers 11 vorgenommen. Hierzu ist das Quadratur-Hilfssignal, d.h. das gegenüber dem Eingangssignal etwa um 90° , z.B. mittels eines im VCO 10 integrierten Phasenschiebers, phasenverschobene Hilfssignal an den einen Eingang eines Exclusiv-Odergliedes 17, im folgenden kurz XOR-Glied 17 genannt, gelegt, dessen anderer Eingang mit dem Signum des Modulationssignals belegt ist. Der Ausgang des XOR-Glieds 17 ist mit dem Eingang b des Multiplizierers 11 verbunden, während das Eingangssignal an dem Eingang a des Multiplizierers 11 liegt. Der Ausgang c des Multiplizierers 11 ist über das Tiefpaßfilter 12 mit dem Steuereingang 16 des VCO 10 verbunden.
Zur Gewinnung des Signuwtsdes Modulationssignals ist ein zweiter Multiplizierer 18 vorgesehen, dessen einer Eingang a mit dem Eingang des Demodulators verbunden ist und dessen anderer Eingang mit dem Hilfssignal, und zwar mit dem Inphasesignal, belegt ist. Die beiden über einen Kondensator 19 verbundenen Ausgangsklemmen des Ausgangs c des zweiten Multiplizierers 18 sind an den Eingängen eines Komparators 20 angeschlossen, dessen Ausgang mit dem zweiten Eingang des XOR-Glieds 17 verbunden ist. Am Ausgang des Komparators 20 liegt das Signum des Modulationssignals an, während an dem mit dem Ausgang c verbundenen Ausgang 15 des Demodulators das analoge Modulationssignal selbst abnehmbar ist.
Die beiden Multiplizierer 11, 18 sind identisch ausgebildet und können z.B. als sog. Quadraturdemodulatoren ausgebildet sein. Die elektrische Schaltung eines solchen Quadraturdemodulators ist in Fig. 2 dargestellt.
Ein solcher Quadraturdemodulator ist bekannt und dessen Funktionsweise im übrigen aus dem Schaltbild in Fig. 2 ohne weiteres zu erkennen. Die Eingänge a und b und der Ausgang c des in Fig. 2 angegebenen Quadraturdemodulators stimmen mit den Eingängen a und b und den Ausgängen c der beiden Multiplizierer 11 und 18 in Fig. 1 überein.
Hat das Eingangssignal die Form u(t)=A sinst-sin58t (1) und das Hilfssignal die Form u1(t) = sinkt + t) (2), so ergibt sich nach Multiplikation im zweiten Multiplizierer 18 und Tiefpaßfilterung durch den Kondensator 19 das Modulationssignal am Ausgang 15 des Demodulators zu U (t)= 2 sin#t.cos# (3) und bei eingerasteter PLL 13 zu U (t)= A @ sinkt (4).
Am Ausgang des Komparators 20 ist das Signal U1 (t)= SGN Eu(t)3 = SGN[sin#t] (5) abnehmbar, das damit an dem einen Eingang des XOR-Glieds 17 liegt. Am anderen Eingang des XOR-Glieds 17 liegt das um 90° phasenverschobene Hilfssignal U2 (t)= cos (st+t ) (6).
Das Ausgangssignal des XOR-Glieds 17 und damit das Eingangssignal am Eingang b des Multiplizierers 11 beträgt dann u3 (t) = cos 2t+ ). SGN (sinkt) (7).
Im Multiplizierer 11 erfolgt die Multiplikation des Eingangssignals u (t) mit dem Signal u3 (t), so daß nach Multiplikation und Tiefpaßfilterung im Tiefpaß 12 am Steuereingang 16 des VCO 10 die Gleichspannungs-Steuergröße, also das Synchronisiersignal, u4 (t) = A2 sin# T ,|sin#t| (8) liegt. Diese Steuergröße korrigiert das vom VCO 10 erzeugte Hilfssignal in der Weise, daß der Phasenfehler Null wird und damit die PLL 13 auf das Eingangssignal einrastet.
Wie aus Gl.(3) ersichtlich, liefert bei einem anfänglichen Phasenfehler T die Demodulation des Eingangssignals U (t) = A2 sin #t S cost Im Bereich wird das Signum gemaß Gl.(5) richtig qebiluet,da cos# immer positive Werte annimmt. Im Bereich wird die Signumfunktion gemäß Gl. (5) invertiert und die PLL 13 rastet in der zweiten stabilen Lage T =9T ein. Für die Auswertung spielt dieser Unterschied keine Rolle. Die beiden labilen Phasen werden infolge statistischer Schwankungen verlassen, und zwar besonders zügig dann, wenn die Phasenvariation quantisiert erfolgt und wenn das über ein Variationszeitintervall gemittelte Vorzeichen der Steuergröße wirksam wird.
Der vorstehend beschriebene analoge Demodulator ist in der Lage, Signale mit und ohne Träger zu demodulieren.
Bei trägerbehafteten Signalen mit Modulationsgrad kleiner als 100% findet kein Nulldurchgang des Modulationssignals statt, so daß das XOR-Glied 17 nicht geschaltet wird.
Es sei erwähnt, daß der einfacheren Darstellung wegen das Hilfssignal sinusförmig angenommen worden ist. Wie bereits aufgrund des XOR-Glieds 17 ersichtlich, liefert der VCO 10 als Hilfssignal jedoch eine Rechteckimpulsfolge, so daß Gl (2) eigentlich lauten müßte: An den vorangestellten Überlegungen und an der Funktionsweise ändert sich jedoch grundsätzlich nichts, weil die Oberwellen und ihre Mischprodukte bei der Tiefpaßfilterung unterdrückt werden.
Es ist noch anzumerken, daß die Multiplikation des Eingangssignals mit dem Signum des Modulationssignals nicht unbedingt am Eingang b des Multiplizierers 11, der dem Schalteingang b des Quadraturmodulators in Fig. 2 entspricht, durchgeführt werden muß. Diese Multiplikation ist quasi eine Multiplikation des Hilfssignals mit dem Signum des Modulationssig nals. In gleicher Weise kann die Multiplikation des Eingangssignals mit dem Signum, was letzlich eine Invertierung des Eingangssignals - oder des Hilfssignals - in der einen Halbperiode bedeutet, an den Eingangsklemmen a oder an den Ausgangsklemmen c des Quadraturdemodulators in Fig. 2 durchgeführt werden.
In allen Fällen erhält man das gleiche Ergebnis. Bei Verwendung eines Quadraturdemodulators als Multiplizierer 11 ist die in Fig. 1 gewählte Lösung der Invertierung der am Eingang b anliegenden Schaltsignale mittels des XOR-Glieds 17 die vorteilhafteste Lösung.
Bei dem digitalen Demodulator gemäß Fig. 3 wird das Hilfssignal digital generiert, nach Digital-Analog-Wandlung mit dem am Eingang 21 des Demodulators anliegendem Eingangssignal verglichen und solange digital korrigiert, daß es bezüglich seines Gleichspannungsmittelwertes, seiner Amplitude und seiner Phase mit dem analogen Eingangssignal übereinstimmt. Die eingangs erwähnte Signummultiplikation wird hier im digitalen Hilfssignal durchgeführt.
Der Demodulator weist hierzu einen Komparator 22, einen Hilfssignal-Generator 23 und einen steuerbaren Oszillator 24 auf. Der Oszillator 24 besteht aus einem 4 MHz-Rechteckgenerator 25, der eine Rechteckimpulsfolge mit der konstanten Referenzfrequenz von 4 MHz erzeugt. Dem Rechteckgenerator 25 ist ein Frequenzteiler 26 nachgeschaltet, dessen Teilerverhältnis über seinen Steuereingang zwischen zwei Werten umschaltbar ist, hier zwischen "18" und "17". Wenn das Teilerverhältnis ständig umgeschaltet wird, beträgt das Tastverhältnis des Frequenzteilers 26 im Mittel "17,5", so daß am Ausgang Z des Frequenzteilers 26 eine Rechteckimpulsfolge mit der Frequenz von 228 kHz erzeugt wird. Durch entsprechende weitere Frequenzteilung steht am Ausgang Y des Frequenzteilers 26 eine Rechteckimpulsfolge mit der Frequenz 114 kHz und Gn dem Ausgang X eine Rechteckimpulsfolge mit der Frequenz 57 kHz an.
Der Komparator 22 ist mit seinem invertierenden Eingang an dem Ausgang A des Hilfssignal-Generators 23 und mit seinem nichtinvertierenden Eingang an dem Eingang 21 des Demodulators angeschlossen. Der Ausgang des Komparators 22 ist mit dem D-Eingang eines D-Flip-Flops 28 verbunden, dessen Clock-Eingang Cl mit dem Z-Ausgang des Frequenzteilers 26 bzw. des steuerbaren Oszillators 24 verbunden ist. Durch dieses D-Flip-Flop 28 wird das Ausgangssignal des Komparators 22 mit einer Tastfrequenz von 228 kHz abgetastet. Die Abtastwerte liegen mit dieser Abtastfrequenz am Q-Ausgang des D-Flip-Flops 28.
Zum Demodulator gehören ferner ein Phasenzähler 29 und Pegelzähler 30, die beide als Auf- und Abwärts zähler ausgebildet sind und mit einer Zählimpulsfolge der Frequenz 114 kHz getaktet werden. Die Zählimpulsfolge am Takt- oder Clock-Eingang des Pegelzählers 30 ist dabei gegenüber der Zählimpulsfolge am Clock-Eingang des Phasenzählers 29 um 1800 verschoben. Dies wird dadurch erreicht, daß der Clock-Eingang des Phasenzählers 29 unmittelbar und der Clock-Eingang des Pegel zählers 30 über einen Inverter 31 mit dem Y-Ausgang des Frequenzteilers 26 verbunden ist. Die Zählrichtungseingänge "up/down" sind mit den am Q-Ausgang des D-Flip-Flops 28 auftretenden Abtastwertenbelegt, wobei jedes zweite Paar aufeinanderfolgender Abtastwerte invertiert ist.
Letzteres wird dadurch erreicht, daß der Q-Ausgang des D-Flip-Flops 28 mit den Zählrichtungseingängen "up/down" der beiden Zähler 29, 30 über ein XOR-Glied 32 verbunden ist. An dem anderen Eingang des XOR-Glieds 32 ist eine Invertierungsimpulsfolge von 57 kHz gelegt, was durch Verbindung des Eingangs des XOR-Glieds 32 mit dem X-Ausgang des Frequenzteilers 26 bewirkt ist. Es sei angemerkt, daß die Frequenz 57 kHz der Trägerfrequenz des zu demodulierenden Eingangssignals mit unterdrücktem Träger entspricht, das am Eingang 21 des Demodulators anliegt. Je nach im Frequenzteiler 26 eingestelltem Teilerverhältnis schwankt die Frequenz der am Ausgang X des Frequenzteilers 26 anstehenden Rechteckimpulsfolge in einem gewissen Frequenzbereich um die Trägerfrequenz 57 kHz.
Der Pegel zähler 30 hat zwecks Tiefpaßwirkung eine Zählkapazität von 7 Bit. Die obersten 4 Bit Q3 - Q6 sind mit dem Eingang des Hilfssignal-Generators 23 verbunden.
Zur Unterdrückung des Pegeljitters kann ein weiteres Bit des Pegel zählers 30 benutzt werden, das allerdings nicht zur Bildung der Ausgangsinformation herangezogen wird. Der Phasenzähler 29 ist ein 1 Bit-Zähler, der im einfachen Fall als D-Flip-Flop ausgebildet sein kann.
Um aber eine Regelschwingung der Phase mit 57 kHz zu vermeiden, wird die Schaltung des Phasenzählers 29 so gewählt, daß sich die Wertigkeit des Ausgangs nur dann ändert, wenn zweimal die gleiche Information am Eingang detektiert worden ist.
Der Aufbau des Hilfssignal-Generators 23 ist in Fig. 5 im einzelnen dargestellt. Aufbau und Wirkungsweise eines solchen Hilfssignal-Generators 23 ist im übrigen auch in der DE-OS 32 33 829 ausführlich beschrieben, so daß hierauf nur der Vollständigkeit halber kurz eingegangen wird.
Von den Eingängen B - H des Hilfssignal-Generator 23 sind die Eingänge B - E mit den Ausgängen Q3 - Q6 des Pegel zählers 30, der Ausgang F mit dem Y-Ausgang des Frequenzteilers 26, der Ausgang G mit dem X-Ausgang des Frequenzteilers 26 und der Eingang H mit dem Q-Eingang des D-Flip-Flops 28 verbunden. Der Hilfssignal-Generator 23 weist zwei Digital-Analog-Wandler (D/A-Wandler) 33 und 34 auf. Der D/A-Wandler 34 ist eingangsseitig mit einem Offset-Zähler 35 verbunden, dessen Zählrichtungseingang "up/down" mit dem H-Eingang und dessen Takt- oder Clock-Eingang Cl mit dem Eingang F des Hilfssignal-Generators 23 verbunden ist.
Der Zählinhalt des Offset-Zählers 35 liefert die Digitalinformation für den Gleichspannungsmittelwert des im Hilfssignal-Generators 23 generierten Hilfssignals. Der Ausgang des D/A-Wandlers 34 ist mit dem Referenzeingang 37 des D/A-Wandlers 33 verbunden, dessen Ausgang den Ausgang A des Hilfssignal-Generators 23 bildet. Der D/A-Wandler 33 ist über eine Schaltlogik 36 mit den Eingängen B - E des Hilfssignal-Generators 23 verbunden.
Beide D/A-Wandler 33, 34 enthalten eine Anzahl unterschiedlicher MOS-Transistoren~, deren Geometrie,und damit die Leitfähigkeit bzw. die Stromquellenergiebigkeit#entsprechend der Wertigkeit der jeweiligen Steuerleitung variiert. Durch die Parallelschaltung der jeweils angesteuerten MOS-Transistoren wird ein äquivalenter MOS-Transistor gebildet, dessen Drain-Strom von der angelegten Referenzspannung und der am Ausgang des jeweiligen Zählers (Pegelzähler 30 bzw. Offset-Zähler 35) anliegenden Zahl multiplikativ gesteuert wird. Dadurch, daß der analoge Ausgang des D/A-Wandlers 34 mit dem Referenzeingang 37 des D/A-Wandlers 33 verbunden ist - und somit die analoge Ausgangsspannung des D/A-Wandlers 34 die Referenzspannung für den D/A-Wandler 11 bildet - sind die beiden D/A-Wandler 33, 34 zu einer Stromspiegelschaltung vereinigt.
Der D/A-Wandler 33 weist zwei identisch aufgebaute 4 Bit-D/A-Converter 38, 39 auf, denen ein Transistor 40 parallel geschaltet ist. Die Basis des Transistors 40 ist an dem Referenzeigang 37 des D/A-Wandlers 33 angeschlossen. Der Transistor 31 bildet eine nicht geschaltete Stroplquelle und liefert einen hohen Stromanteil entsprechend dem Gleichstromwert des Hilfssignals.
Die Schalt:logik 36 weist eine Gruppe von vier RSD-Gattern 41 und eine G##pppe von vier NAND-Gattern42 auf. Die Eingänge B - E des Hilfssignal-Generators 23 sind sowohl mit jedem der einen Eingänge der AND-Gatter 41 als auch mit jedem der einen Eingänge der NAND-Gatter 42 verbunden. Die anderen Eingänge der AND-Gatter 41 und der NAND-GattEr 42 sind zusammengefaßt und jeweils an den Ausgang eines ersten und zweiten NOR-Gatters 43 bzw. 44 geführt. Jeweils ein Eingang von NOR-Gatter 43 und NOR-Gatter 44 sind mit dem Eingang F verbunden, während der andere Eingang des NOR-Gatters 43 unmittelbar und der andere Eingang des NOR-Gatters 44 über einen Inverter 45 an dem Eingang G des Hilfssignal-Generators 23 angeschlossen ist. Durch diese Schaltlogik wird über den D/A-Wandler 33 auf den Ausgang A des Hilfssignal-Generators 23 fortlaufend eine Signalamplitude geschal- tet, die nacheinander der Amplitude der am Referenzeingang 37 des D/A-Wandlers 33 anliegenden Referenzspannung, der um den Zählinhalt des Pegelzählers 30 vergrößerten Amplitude dieser Referenzspannung, wiederum der Amplitude dieser Referenzspannung und der um den Zählinhalt des Pegel zählers 30 reduzierten Amplitude dieser Referenzspannung entspricht. Die voraufgeführte Reihenfolge kann auch umgekehrt, je nach Wahl des Ausgangspunktes, durchlaufen werden.
Zur eingangs erwähnten Multiplikation des Hilfssignals mit dem Signum des Modulationssignals ist ein Signumbildner 45 vorgesehen (Fig. 3), der hier als T-Flip-Flop 46 ausgebildet ist. Anstelle des T-Flip-Flops 46 kann aber auch ein D- oder ein JK-Flip-Flop verwendet werden. Im Prinzip ist dieser Signumbildner 45 ein 1 Bit-Zähler für die Nulldurchgänge der Amplitude des Modulationssignals, also ein Detektor für den Pegelstand "Null" des Pegel zählers 30. Der Clcck-Eingang des T-Flip-Flops 46 ist mit dem Clock-Eingang des Pegel zählers 30 synchronisiert und deshalb unmittelbar mit diesem verbunden. Der T-Eingang des T-Flip-Flops 46 ist mit dem Ausgang eines AND-Glieds 47 verbunden, dessen negierter einer Eingang mit den Zählrichtungseingängen "up/down" der beiden Zähler 29, 30 und dessen anderer Eingang mit dem Ausgang eines Mehrfach-AND-Glieds 48 verbunden ist. Die negierten Eingänge des Mehrfach-AND-Glieds 48 sind mit den Q3 - Q6-Ausgängen des Pegelzählers 30 verbunden Am Q-Ausgang des T-Flip-Flops 46 steht ein Ausgangsbit an, dessen Wertigkeit sich von "logisch 0" auf "logisch 1" oder umgekehrt immer dann ändert, wenn im Pegel zähler der Pegel "Null" detektiert wird, der Zählrichtungsein- gang des Pegelzählers 30 auf ~down" steht und an den Clock-Eingang des Pegel zählers 30 und damit an den Clock-Eingang des T-Flip-Flops 46 ein Taktimpuls gelangt. Die Multiplikation des Hilfssignals mit dem Signum des Modulationssignals erfolgt nunmehr durch antivalente Verknüpfung des Ausgangsbits einerseits mit der am Eingang G des Hilfssignal-Generators 23 anliegenden 57 kHz-Schaltimpulsfolge und andererseits mit der am XOR-Glied 32 anlieyenden 57 kHz-Invertierunssimpulsfolge. Hierzu ist in die Verbindungsleitung zwischen dem X-Ausgang des Frequenzteilers 26 und dem Eingang G des Hilfssignal-Generators 23 ein weiteres XOR-Glied 49 eingeschaltet, dessen anderer Eingang mit dem Q-Ausgang des T-Flip-Flops 46 verbunden ist, und der mit der 57 kHz-Invertierungsimpulsfolge zu belegende Eingang des XOR-Glieds 32 an dem Ausgang des weiteren XOR-Glieds 49 angeschlossen. Diese antivalente Verknüpfung führt einerseits dazu, daß bei der einen Wertigkeit, z.B. "logisch 1", des Ausgangsbits einerseits die an die Zählrichtungseingänge "up/down" der beiden Zähler 29, 30 gelangenden Abtastwerte invertiert sind und andererseits die vorstehend beschriebene Schaltreihenfolge der Schaltlogik 36 des Hilfssignal-Generators 23 umgekehrt wird, so daß in der Schaltreihenfolge die Vergrößerung und die Reduzierung der Referenzspannung um den Zählinhalt des Pegelzählers die Plätze miteinander vertauschen.
Die Funktionsweise des vorstehend beschriebenen Demodulators, insbesondere die digitale Korrektur des Hilfssignals bezüglich seines Gleichspannungsmittelwertes, seiner Amplitude und seiner Phasenlage bzw. Frequenz ist in der DE-OS 32 33 829 ausführlich beschrieben, so daß hierauf verwiesen wird. Solange das Ausgangsbit am Q-Ausgang des T-Flip-Flops 46 die Wertigkeit "logisch O" aufweist, ist die Wirkungsweise identisch wie dort beschrieben. Weist der Pegelzähler den Zählinhalt "Null" auf und weist der über das XOR-Glied 32 an den Zählrichtungseingang "up/down" des Pegelzählers 30 gelangende Abtastimpuls logisch 0 auf, so nimmt der Ausgang des AND-Glieds 47 logisch 1 an. Am T-Eingang des T-Flip-Flops 46 liegt ein Signal an und mit dem nächsten Zählimpuls am Clock-Eingang des Pegelzählers 30 ändert das Ausgangsbit am Q-Ausgang des T-Flip-Flops 46 seine Wertigkeit von "logisch 0" auf "logisch 1". Solange das Ausgangsbit die Wertigkeit "logisch 1" aufweist, ändert die Schaltlogik 36 im Hilfssignal-Generator 23 die Schaltreihenfolge, so daß sozusagen das digitale Hilfssignal während dieser Zeit an der Referenzspannung gespiegelt wird. Zugleich wird die Zählrichtung im Pegelzähler 30 invertiert, so daß der Zähler mit den nächsten Zählimpulsen wieder aufwärts zählt. Dadurch wird die Zählkapazität des Zählers nicht überschritten. Der Zählerstand des Pegel zählers 23 gibt somit die gleichgerichtete Amplitude des Modulationssignals wieder.
Da bei jedem Nulldurchgang des Modulationssignals das Ausgangsbit des Signumbildners 45 seine Wertigkeit ändert, ist das Ausgangsbit charakteristisch für die Frequenz des Modulationssignals.
Der in Fig. 4 im Blockschaltbild dargestellte Demodulator stimmt weitgehend mit dem Demodulator gemäß Fig. 3 überein, so daß gleiche Bauteile mit gleichen Bezugszeichen versehen sind, die jedoch zur Unterscheidung um den Wert 100 vergrößert sind. Der Demodulator in Fig. 4 unterscheidet sich lediglich hinsichtlich des Signumbildners 145 von dem Demodulator in Fig. 3. Während in letzterem zur Realisierung des Signumbildners 45 das T-Flip-Flop 46, das AND-Glied 47 und das Mehrfach-AND-Glied 48 erforderlich sind, sind diese bei dem Demodulator gemäß Fig. 4 entfallen. Der Pegelzähler 130 ist jedoch um ein weiteres Bit erweitert, so daß dieser nunmehr insgesamt 8 Bit aufweist. Von diesen 8 Bit ist das MSB das Ausgangsbit des Signumbildners 145.
Die darunterliegenden 4 Bits werden wiederum ausgewertet, so daß nach wie vor die Q3 - Q6-Ausgänge des Pegel zählers 130 mit den Eingängen B - E des Hilfssignal-Generators 123 verbunden sind. Der Pegelzähler 130 ist außerdem so voreinzustellen, daß der Pegel "Null" dem mittleren Zählbereich des Pegelzählers 130, im Beispiel also der Zahl "15" oder "16",entspricht.
Der in Fig. 3 mit dem Q-Eingang des T-Flip-Flops 46 verbundene Eingang des XOR-Glieds 49, hier des XOR-Glieds 149, ist nunmehr mit dem Q7-Ausgang des Pegelzählers 130 zu verbinden, der das höchstwertige Bit führt. Da hier wegen der Voreinstellung des Pegelzählers 130 der Pegel zähler über den Pegel "Null" hinaus in beiden Richtungen zählen kann, darf der Zählrichtungseingang "up/down" des Pegelzählers 130 von dem Ausgangsbit des Signumbildners 145 nicht beeinflußt werden. Dies wird dadurch verhindert, daß dem Zählrichtungseingang "up/down" des Pegelzählers 130 ein drittes XOR-Glied 150 vorgeschaltet ist, dessen einer Eingang - ebenso wie der Zählrichtungseingang des Phasenzählers 129 - mit dem Ausgang des XOR-Glieds 132 und dessen anderer Eingang mit dem Q7-Ausgang des Pegel zählers 130 verbunden ist. Die Wirkungsweise des Demodulators gemäß Fig. 4 ist die gleiche wie die des Demodulators gemäß Fig. 3.
Der in Fig. 6 im Blockschaltbild dargestellte digitale Demodulator gemäß einem weiteren Ausführungsbeispiel zeigt weitgehende Analogie zu dem in Fig. 1 beschriebenen analogen Demodulator. Hier wird das Eingangssignal einer Deltamodulation unterzogen und das deltamodulierte Eingangssignal einerseits zur Gewinnung des Modulationssignals mit dem als Rechteckimpulsfolge generierten Inphase-Hilfssignal multipliziert und anschließend über eine vorgegebene Zählperiode integriert und andererseits zur Gewinnung des Synchronisiersignals mit dem Hilfssignal in der Weise verknüpft, daß das deltamodulierte Eingangssignal mit dem Quadratur-Hilfssignal multipliziert und anschließend über eine vorgegebene Zählperiode integriert wird. Die Signummultiplikation innerhalb der Verknüpfung erfolgt durch Multiplikation des Signums mit dem Quadratur-Hilfssignal, wobei das Signum von dem höchstwertigen Bit des als Zähler ausgebildeten ersten Integrators gebildet wird. Das Synchronisiersignal ist als höchstwertiges Bit von dem ebenfalls als Zähler ausgebildeten zweiten Integrator abnehmbar.
Im einzelnen weist der Demodulator gemäß Fig. 6 einen an sich bekannten Deltamodulator 51 auf, dem das Eingangssignal zugeführt ist. Ein üblicher Deltamodulator ist z. B. in dem "Handbuch für Hochfrequenz- und Elektro-Techniker", Band 2, von Art Rint erschienen im Hüthig und Pflaum, Verlag München/d'eidelberg, 12. Auflage, S. 365, beschrieben. Vereinfacht kann aber der Deltamodulator 51 auch wie in Fig. 7 dargestellt ausgebildet werden. Dort besteht der Deltamodulator aus einem D-Flip-Flop 52, dessen Q-Ausgang über ein Integrationsglied 53 auf den D-Eingang rückgekoppelt ist. Das Eingangssignal wird über einen Hochpaß 54 an den D-Eingang des D-Flip-Flops 52 gelegt.
Bei der Deltamodulation wird das Eingangssignal mit einer sehr hohen Abtastfrequenz, die hier einem ganzzahligen Vielfachen der Trägerfrequenz entspricht und von einem Taktgenerator 55 an den Deltamodulator 51 gelegt wird, abgetastet und die Differenz von jeweils zwei aufeinanderfolgenden Abtastwerten festgestellt und als Binärwert "1" bzw. "O" kodiert, je nachdem ob die Differenz positiv oder negativ ist. Am Ausgang des Deltamodulators 51 steht somit eine binäre Impulsfolge an, die etwa der Steigung des Eingangssignals entspricht.
Bei dem Demodulator gemäß Fig. 6 liegt die Abtastfrequenz bei einer Trägerfrequenz von 57 kHz je nach Wahl zwischen etwa 4 MHz und etwa 10 MHz.
Das Hiilfssignal wird als Rechteckimpulsfolge generiert, deren ImpLlsfolgefrequenz im Mittel 57 kHz beträgt.
Hierzu ist dem Taktgenerator 55 ein steuerbarer Frequenzteiler 56 nachgeschaltet, der je nach Synchronisiersignal an seinem Steuereingang durch N +1, N oder N -1 teilt. Das N ist dabei entsprechend der gewählten Taktfrequenz des Taktgenerators 55 zu bemessen. Wählt man eine Taktfrequenz von ca. 10 MHz ist N = 176 zu wählen, so daß der Frequenzteiler 56 je nach Synchronisiersign#l am Steuereingang durch 177 bzw. durch 175 dividiert. Sind Eingangsignal und Hilfssignal synchronisiert, ss teilt der Frequenzteiler 56 gleich oft durch 177 und 175, so daß am Ausgang des Frequenzteilers 56 eine Rechteckimpulsfolge mit der Impulsfolgefrequenz 57 kHz abnehmbar ist.
Der Ausgang des Deltamodualtors 51 ist einerseits über ein erstes Exclusiv-Oderglied,im folgenden XOR-Glied 57 genannt, mit dem Clock-Enable-Eingang eines ersten Zählers 59 und andererseits über ein zweites Exclusiv-Oderglied, im folgenden kurz XOR-Glied 58 genannt, mit dem Clock-Enable-Eingang eines zweiten Zählers 15 verbunden. Die Clock-Eingänge der beiden Zähler 59, 60 sind an dem Ausgang des Taktgenerators 55 angeschlossen.
Der zweite Eingang des ersten XOR-Glieds 57 ist über einen Phasenschieber 61 ar dem Ausgang des Frequenzteilers 56 angeschlossen, während der zweite Eingang des zweiten XOR-Glieds 58 über ein dritten Exclusiv-Oder-Glied, im folgenden kurz XOR-Glied 62 genannt, mit dem Ausgang des Frequenzteilers 56 verbunden ist.
Die beiden Zähler 59 und 60 werden für eine vorbestimmte Zählperiode zum Zählen freigegeben und am Ende der Zählperiode über ihren Preset-Eingang auf einen geeigneten Startwert gesetzt. Hierzu ist ein weiterer Frequenzteiler 63 am Ausgang des ersten Frequenzteilers 56 angeschlossen, der durch n teilt. Im vorliegenden Beispiel teilt der Frequenzteiler 63 durch 3, so daß am Ausgang des Frequenzteilers 63 eine Rechteckimpulsfolge der Impulsfolgefrequenz von 19 kHz anliegt. Der Ausgang des zweiten Frequenzteilers 63 ist jeweils über ein Zeitverzögerungsglied 64 bzw. 65 mit dem Preset-Eingang des ersten Zählers 59 bzw. des zweiten Zählers 60 verbunden. Außerdem ist der Ausgang des zweiten Frequenzteilers 63 an dem Takteingang eines Zwischenspeichers oder Latch 66 angeschlossen, dessen bitparallele Eingänge mit den Zählausgängen des ersten Zählers 59 verbunden sind. Die MSB-Ausgänge der Zähler 59,60, die das höchstwertige Bit führen, sind jeweils mit dem D-Eingang eines D-Flip-Flops 67 bzw. 68 verbunden. Der Q-Ausgang des mit dem ersten Zähler 59 verbundenen D-Flip-Flops 67 ist an dem zweiten Eingang des dritten XOR-Glieds 62 angeschlossen, während der Q-Ausgang des mit dem zweiten Zähler 60 verbundenen D-Flip-Flops 68 an dem Steuereingang des ersten Frequenzteilers 56 liegt. Die Wirkungsweise des Demodulators ist wie folgt: Durch das Mischen des deltamodulierten Eingangssignals mit dem rechteckförmigen 57 kHz-Hilfssignal im zweiten XOR-Glied 58 wird der im deltamodulierten Eingangssignal enthaltenen 57 kHz-Anteil auf die Frequenz Null transponiert. Die Mittelung, also Integration, des Mischprodukts ergibt bereits das gleichgerichtete Synchronisiersignal. Diese Integration wird in dem zweiten Zähler 60 durchgeführt, der während drei Perioden des 5i kHz-Hilfssignals alle am Clock-Enable-Eingang anliegenden Binärwerte logisch "1" zählt. Bei geeigneter Voreinstellung des Zählers 60 bildet das höchstwertige Bit im Zähler 60 das gleichgerichtete Synchronisiersignal. Bei einer Clock-Frequenz von etwa 10 MHz und einer Zähikapazität des Zählers 60 von 10 Bit ist über den Preset-Eingang der Zähler 60 auf 348 voreinzustellen. Solange der MSB-Ausgang des Zählers 60 logäsch ~0" führt, wird der Frequenzteiler 56 so angesteuert, daß er durch N +1 dividiert. Führt der MSB-Ausgang des Zählers 60 logisch "1", so teilt der Frequenzteiler 56 durch N -l. Meistens jedoch teilt er durch N; die Häufigkeit der Variation (ji) bestimmt die Fangbreite der PLL.
Da - wie bereits enrEhnt- das trägerlose Eingangssignal beim Nulldurchgang des Modulationssignals einen Phasensprung von 1800 aufweist, muß das Hilfssignal bei jedem Phasensprung invertiert werden, was durch die Signummultipliaktion im XOR-Glied 62 erfolgt. Das Mischen des deltamodulierten Eingangssignals mit dem um 90° versetzten Hilfssignal im XOR-Glied 57 liefert als ausgelesenen Zählerstand des Zählers 5g eine Pegelinformation, die mit jedem Impuls der Rechteckimpulsfolge aus dem Frequenzteiler 63 in das Latch 66 eingelesen wird. Aus diesen Pegelinformationen und der Auslesefre- quenz läßt sich das dffllodulierte Eingangssignal bzw. das Modulationssignal generieren. Dies erfolgt meist in einem Mikroprozessor, dem der Speicherinhalt des Latch 66,evtl. nach Herabsetzung der Auslesefrequenz von 19 kHz auf eine Informationsfrequenz von 1 kHz, zur Bearbeitung übergeben wird. Unmittelbar nach Auslesen des Zählinhalts des Zählers 59 in das Latch 66 wird um eine kurze Zeitz verzögert von dem gleichen Auslesetakt der Preset-Wert des Zählers 59 - und auch der Preset-Wert des Zählers 60 - neu voreingestellt.
Bei geeigneter Voreinstellung des Zählers 59 liefert das höchstwertige Bit am MSB-Ausgang das Signum, da beim Nulldurchgang des Modulationssignals die Pegelinformation am Clock-Enable-Eingang des Zählers 59 invertiert wird und damit der Zählinhalt des Zählers 59, der ebenfalls die Binärwerte logisch "1" während der 19 kHz-Zählperiode zählt, schlagartig die halbe Zählkapazität übersteigt. Das Signum wird in die von den Schaltungselementen 51,55,56,58,60,62,63,68 gebildeten PLL über das D-Flip-Flop 67 und das XOR-Glied 62 eingegeben. Solange der MSB-Ausgang des Zählers 59 logisch "1" aufweist, wird das dem XOR-Glied 58 zugeführte Hilfssignal invertiert. Damit kann die PLL auf das trägerlose Eingangssignal einrasten.
In dem vorstehend beschriebenen Demodulator sind einige Modifikationen und Abänderungen möglich. So können die Zähler 59 und 60 auch als up/down-Zähler ausgebildet werden, wobei die Ausgänge der XOR-Glieder 57 bzw. 58 mit den Zählrichtungseingängen zu verbinden sind. Auch ist die angegebene Auslegung und Bemessung sowie Voreinstellung des Zählers 60 nur beispielhaft und kann durch eine andere geeignete Bemessung und Voreinstellung ersetzt werden.
Bei den vorstehend beschriebenen Ausführungsbei spielen des digitalen Demodulators, bei welchem das Modulations-Signal unmittelbar digitalisiert zur Verfügung steht, ist sowohl die Demodulation von Eingangssignalen mit unterdrücktem Träger als auch die Demodulation von trägerbehafteten Eingangssignalen möglich. Bei trägerbehafteten Eingangssignalen spielt bei der Demodulation der Signumbildner keine Rolle, da nie die Bedingung zur Anderung der Wertigkeit des Ausgangsbits erreicht wird, und somit das Ausgangsbit immer die Wertigkeit "logisch 0" oder "logisch 1" aufweist.
Die digitalen Demodulatoren sind insbesondere für Autoradios mit und ohne ARI-Kennung geeignet, bei welchen zusätzlich sog. RDS (Radio-Data-System)-Informationen dekodiert werden mü#sen. Die ARI-Kennung ist eine Schaltinformation, die von sog. ARI-Sendern ausgesendet wird. Diese Schaltinformation ist in einem amplitudenmodulierten 57 kHz-Trciger enthalten, der als additiver Teil eines sog. MPX-Signalsvon Rundfunksendern abgestrahlt wird. Die RDS-Informationen betreffen Senderidentifikation, Programmtyp, alternative Senderfrequenz etc. Zur Übertragung der RDS-Informationen wird senderseitig eine 1,1875 kKz-Rechteckschwingung mit einer die RDS-Information kennzeichnenden Bitfolge phasenmoduliert. Nach Tiefpaßfilterung wird dieses RDS-Signal auf einen 57 kHz-Träger aufmoduliert (Amplitudenmodulation). Ist zusätzlich ein ARI-Träger vorhanden, der ebenfalls 57 kHz aufweist, so wird der 57 kHz-Träger für das RDS-Signal gegenüber dem ARI-Träger um 900 phasenverschoben. Im modulierten Signal wird der 57 kHz-Träger unterdrückt und das entstehende Signal wird dem MPX-Signal hinzugefügt, das dann zu einem frequenzmodulierten Sendesignal verarbeitet wird. Im Empfänger des Autoradios wird von dem FM- demodulierten Signal, also dem wiedergewonnenen MPX-Signal, der additive Teil als Eingangssignal dem digitalen Demodulator zugeführt, der daraus wieder durch Amplitudendemodu lation erfindungsgemäß das RDS-Signal zurückgewinnt, also die mit der RDS-Bitfolge frequenzmodulierte Rechteckschwingung. Der erfindungsgemäße Demodulator ist in der Lage, das RDS-Signal sowohl bei vorhandenem ARI-Träger als auch bei fehlendem ARI-Träger aus dem Eingangssignal zurückzugewinnen. Da das RDS-Signal von der 1,1875 kHz-Rechteckschwingung gebildet ist, die mit der RDS-Information frequenzmoduliert ist, steht das RDS-Signal am Ausgang des Signumbildners 45,145 bzw. Zählers 59 zur Verfügung. Bei vorhandenem ARI-Träger kann zusätzlich die dem ARI-Träger durch Amplitudenmodulation aufmodulierte Schaltinformation erfindungsgemäß von dem Zählinhalt des Pegelzählers 30 bzw. 130 (Fig. 3 und 4) abgenommen werden.
Wie aus der vorstehenden Beschreibung leicht zu erkennen ist, arbeiten alle hier beschriebenen Demodulatoren, also sowohl der analoge Demodulator gemäß Fig. 1 als auch die digitalen Demodulatoren gemäß Fig. 3, 4 und 6 nach dem gleichen prinzipiellen Verfahren, nämlich, daß ein im wesentlichen trägerfrequentes Hilfssignal generiert und mit dem Eingangssignal synchronisiert wird. Um die Synchronisation von Eingangssignal und Hilfssignal, das sog. Einrasten der PLL, bei fehlendem Träger im Eingangssignal zu ermöglichen, wird bei der zur Gewinnung des Synchronisiersignals erforderlichen Verknüpfung von Eingangs- und Hilfssignal an irgendeiner Stelle im Verknüpfungsprozeß das Eingangssignal oder das Hilfssignal mit dem Signum des niederfrequenten Modulationssignals multipliziert.

Claims

Patentansprüche 1. Verfahren zur Demodulation amplitudenmodulierter Eingangssignale mit unterdrücktem Träger, bei welchem ein im wesentlichen trägerfrequentes Hilfssignal generiert und mittels eines aus einer Verknüpfung von Eingangs- und Hilfssignal gewonnenen Synchronisiersignals mit dem Eingangssignal synchronisiert wird, d a d u r c h g e k e n n -z e i c h n e t, daß von dem moduliertem Eingangssignal (Modulationssignal) das Signum bestimmt und an irgendeiner Stelle vor, nach oder innerhalb der Verknüpfung mit dem Eingangs- oder Hilfssignal multipliziert wird.
2. Verfahren nach Anspruch 1, d a d u r c h g e -k e n n z e i c h n e t, daß zur Verknüpfung von Eingangs- und Hilfssignal das Eingangssignal mit dem demgegenüber etwa 900 phasenverschobenen Hilfssignal gemischt und die Signummultiplikation vor, bei oder nach der Mischung durchgeführt wird und daß als Synchronisiersignal das tiefpaßgefilterte bzw. integrierte Mischprodukt verwendet wird.
3. Verfahren nach Anspruch 2, d a d u r c h g e -k e n n z e i c h n e t, daß zur Gewinnung des Modulationssignals das Eingangssignal mit dem etwa phasengleichen Hilfssignal gemischt und das Misch- produkt tiefpaßgefiltert bzw. integriert wird.
4. Verfahren nach Anspruch 2 oder 3, d a d u r c h g e k e n n z e i c h n e t, daß das Eingangssignal einer Deltamodulation unterzogen und anstelle des Eingangssi#rnals das deltamodulierte Eingangssignal verwendet wird.
5. Verfahren nach Anspruch 1, d a d u r c h g e -k e n n z e i c h n e t, daß das Hilfssignal digital generiert und bei analogem Vergleich mit dem Eingangssignal so korrigiert wird, daß es bezüglich seines Gleichspannungsmittelwertes, seiner Amplitude und seiner Phase bzw. Frequenz mit dem Eingangssignal übereinstimmt, und daß die signurrrnultiplikation im digitalen Hilfssignal durchgeführt wird.
6. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1 - 3, d a -d u r c h g e k e n n z e i c h n e t, daß ein steuerbarer Oszillator (10) zur Erzeugung des Hilfssignals und zwei Multiplizierer (11, 18) vorgesehen sind, an deren einem Eingang (a) jeweils das Eingangssignal liegt, daß an dem zweiten Eingang (b) des ersten Multiplizierers (18) das Hilfssignal liegt und der zweite Eingang (b) des zweiten Multiplizierers (11) mit dem Ausgang eines Exclusiv-Oder-Glieds (17) verbunden ist, an dessen einem Eingang das um 900 phasenverschobene Hilfssignal als Rechteckimpulsfolge und an dessen anderem Eingang das Ausgangssignal eines an dem Ausgang (c) des ersten Multiplizierers (18) angeschlossenen Komparators (20) liegt, und daß der Ausgang (c) des zweiten Multiplizierers (11) über einen Tiefpaß (12) mit dem Steuereingang (16) des Oszillators (10) verbunden ist.
7. Schaltungsanordnung nach Anspruch 6, d a -d u r c h g e k e n n z e i c h n e t, daß die Multiplizierer (11,18) als symmetrische Quadraturdemodulatoren (Fig. 2) ausgebildet sind.
8. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1 oder 5, d a d u r c h g e k e n n z e i c h n e t, daß ein das Eingangssignal und das analoge Hilfssignal vergleichender Komparator (22;122) vorgesehen ist, dessen Ausgang mit einer dem Vierfachen der Hilfssignalfrequenz entsprechenden Abtastfrequenz abgetastet wird, daß ein Pegelzähler (30;130) und ein Phasenzähler (29;129) vorgesehen sind, deren Zählrichtungseingänge (up/down) mit den Abtastwerten belegt sind, wobei jedes zweite Paar aufeinanderfolgender Abtastwerte invertiert ist, und deren Zähleingänge (C1) mit einer dem Zweifachen der Hilfssignalfrequenz entsprechenden Zählfrequenz. getaktet werden, wobei die Zählimpulsfolge des Pegelzählers (30;130) gegenüber der Zählimpulsfolge des Phasenzählers (29;129) um 1800 phasenverschoben ist, daß ein in einem vorgebbaren Frequenzbereich steuerbarer Oszillator (24;124) vorgesehen ist, dem ein vom Phasenzähler (29;129) abgenommenes Steuersignal zugeführt ist und von dessen Frequenz die miteinander synchronisierten Hilfssignalfrequenz, Abtastfrequenz und Zählfrequenz abgeleitet sind, daß ein Hilfssignal-Generator (23;123) eingangsseitig mit dem Pegelzähler (30;130) und ausgangsseitig mit dem Komparator (22;122) verbunden ist, daß der Hilfssignal-Generator (23;123) eine Referenzspannung, einen Digital-Analog-Wandler (33) und eine Schaltlogik (36) aufweist, die mit einer dem Vierfachen der Hilfssignalfrequenz entsprechenden Schaltfrequenz über den Digital-Analog-Wandler (33) auf den Ausgang (A) des Hilfssignal Generators (23;123) fortlaufend eine Signalamplitude schaltet, die nacheinander der Amplitude der Referenzspannung, der um den Zählinhalt des Pegelzählers (30;130) vergrößerten Amplitude der Referenzspannung, wiederum der Amplitude der Referenzspannung und der um den Zählinhalt des Pegelzählers (30;130) reduzierten Amplitude der Referenzspannung oder in um.gekehrter Reihenfolge entspricht, daß mit dem Pegelzähler (30;130) ein Signumbildner (45;145) mit einem Ausgangsbit gekoppelt ist, dessen Wertigkeit sich immer dann ändert, wenn der Zählinhalt des Pegelzählers (30;130) dem Pegel "Null" entspricht und der Zählrichtungseingang (up/down) des Pegelzählers (30;130) auf "abwärts" steht und ein Zählimpuls an den Zähleingang (cl) des Pegelzählers (30;130) gelangt, und daß das Ausgangsbit mit der Schaltlogik (36) des Hilfssignal-Generators (23;123) einerseits und mit den Abtastwerten andererseits derart verknüpft ist, daß bei der einen Wertigkeit des Ausgangsbits gegenüber bei seiner anderen Wertigkeit einerseits die Schaltreihenfolge der Schaltlogik (36) umgekehrt ist und andererseits die Abtastwerte invertiert sind.
9. Schaltungsanordnung nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t, daß die Schaltlogik (36) zwei Eingänge (G,F) aufweist, daß an dem einen Eingang (G) eine erste Taktimpulsfolge mit einem der Hilfssignalfrequenz entsprechenden Taktfrequenz und an dem anderen Eingang (F) eine zweite Taktimpulsfolge mit einer dem Zweifachen der Hilfssignalfrequenz entsprechenden Taktfrequenz liegt, daß die an die Zählrichtungseingänge (up/down) von Phasenzähler (29;129) und Pegelzähler (30;130) gelangenden Abtastwerte mit einer Invertierungsimpulsfolge antivalent verknüpft sind, die eine der Hilfssignalfrequenz entsprechende Invertierungsfrequenz aufweist, daß die Taktfrequenzen und die Invertierungsfrequenz mit der Hilfssignalfrequenz synchonisiert sind und daß sowohl die erste Taktimpulsfolge als auch die Invertierungsimpulsfolge mit dem Ausgangsbit des Signumbildners (45;145) antivalent verknüpft sind.
10. Schaltungsanordnung nach Anspruch 9, d a d u r c h g e k e n n z e i c h n e t, daß der Oszillator (24;124) drei Ausgänge (X,Y,Z) aufweist, an denen jeweils eine Rechteckimpulsfolge vorgegebener Frequenz abnehmbar ist, wobei die Frequenz der Rechteckicpuls folge am ersten Ausgang (Z) dem Vierfachen, am zweiten Ausgang (Y) d#m Zweifachen und am dritten Ausgang (X) dem Einfachen der Hilfssignalfrequenz entspricht, daß der eine Eingang (F) der Schaltlogik (36) unmittelbar mit dem zweiten Ausgang (Y) und der andere Eingang (G) der Schaltlogik (36) über ein erstes Exclusiv-Oder-Glied (49;149) mit dem dritten Ausgang (X) des Oszillators (24;124) verbunden ist, daß der Zählimpulseingang (cl) des Phasenzählers <29;129) unmittelbar und der Zählimpulseingang (cl) des Pegelzählers (30;130) über einen Inverter (31;131) mit dem zweiten Eingang (Y) des Oszillators (24;124) verbunden sind, daß an dem ersten Ausgang (Z) des Oszillators (24;124) der Takteingang (cl) eines D-Flip-Flops (28;128) angeschlossen ist, dessen D-Eingang mit dem Ausgang des Komparators (22;122) und dessen Q-Ausgang mit den Zählrichtungseingängen (up/down) von Phasenzähler (29;129) und Pegelzähler (30;130) über ein zweites Exclusiv-Oder-Glied (32;132) verbunden ist, dessen zweiter Eingang an dem Ausgang des ersten Exclusiv-Oder-Glieds (49;149) angeschlossen ist, und daß der Ausgang des Signumbildners (45;145) mit dem zweiten Eingang des ersten Exclusiv-Oder-Glieds (49;149) verbunden ist.
11. Schaltungsanordnung nach Anspruch 9 oder 10, d a -d u r c h g e k e n n z e i c h n e t, daß der Signumbildner (45) als Flip-Flop, vorzugsweise als T-Flip-Flop (46) ausgebildet ist, dessen Q-Ausgang den Ausgang des Signumbildners (45) darstellt und dessen Clock-Eingang mit dem Zählimpulseingang (cl) des Pegel zählers (30) synchronisiert ist, daß die negierten Ausgänge des Pegel zählers (30) mit den Eingängen eines ersten AND-Glieds (48) verbunden sind, daß der Ausgang des ersten AND-Glieds (48) mit dem einen Eingang eines zweiten AND-Glieds (47) verbunden ist, dessen negierter andere Eingang an dem Zählrichtungseingang (up/down) des Pegelzählers (30) angeschlossen ist und dessen Ausgang mit dem Eingang (T) des Flip-Flops (46) verbunden ist.
12. Schaltungsanordnung nach Anspruch 9 oder 10, d a d u r c h g e k e n n z e i c h n e t, daß die Zählkapazität des Pegelzählers (130) um ein zusätzliches Bit erweitert ist und der Pegel zähler (130) derart voreingestellt ist, daß der Pegel "Null" dem Mittenzählstand des Zählbereichs zugeordnet ist, daß der das höchstwertige Bit (MSB) führende Ausgang (Q7) des Pegel zählers (130) den Ausgang des Signumbildners (145) darstellt und daß dem Zählrichtungseingang (up/down) des Pegelzählers (130) ein weiteres Exclusiv-Oder-Glied (150) vorgeschaltet ist, dessen zweiter Eingang mit dem das höchstwertige Bit (MSB) führender Ausgang (Q7) des Pegel zählers (130) verbunden ist.
13. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 4, d a d u r c h g e k e n n -z e i c h n e t, daß das Eingangssignal einem Deltamodulator (51) zugeführt ist, an dessen Takteingang ein Taktgenerator (55) angeschlossen ist, daß das Hilfssignal als Rechteckimpulsfolge an einem dem Taktgenerator 55 nachgeschalteten Frequenzteiler (56) abgenommen ist, dessen Teilerverhältnis über einen Steuereingang inkremental steuerbar ist, daß der Ausgang des Deltamodulators (51) einerseits über ein erstes Exclusiv-Oder-Glied (57) mit dem Steuereingang eines ersten Zählers (59) und andererseits über ein zweites Exclusiv-Oder-Glied (58) mit dem Steuereingang eines zweiten Zählers (60) verbunden ist, daß die Zähler (59,60) mit ihren Zähleingängen an dem Taktgenerator (55) angeschlossen und für eine vorgebbare Zählperiode wiederholt zum Zählen freigegeben sind, daß der andere Eingang des ersten Exclusiv-Oder-Glieds (57) mit dem gegenüber der Taktimpulsfolge des Taktgenerators (55) um 90° phasenverschobenen Hilfssignal belegt und daß höchstwertige Bit (MSB) des ersten Zählers (59) als Signum des Modulationssignals abgenommen ist, daß an dem anderen Eingang des zweiten Exclusiv-Oder-Glieds (58) das mit der Taktimpulsfolge des Taktgenerators (55) phasengleiche Hilfssignal liegt, das zuvor in einem dritten Exclusiv-Oder-Glied (62) mit dem Signum multipliziert worden ist, und darms das höchstwertige Bit (MSB) des zweiten Zählers (60) als Synchronisiersignal abgenommen und an den Steuereingang des Frequenzteilers (56) gelegt ist.
14. Schaltungsanordnung nach Anspruch 13, d a -d u r c h g e k e n n z e i c h n e t, daß dem MSB-Ausgang des ersten und zweiten Zählers (59,60) jeweils ein D-Flip-Flop (67,68) nachgeschaltet ist, dessen Q-Ausgang mit dem einen Eingang des dritten Exclusiv-Oder-Glieds(62), dessen anderer Eingang an dem Ausgang des Frequenzteilers (56) angeschlossen ist, bzw. mit dem Steuereingang des Frequenzteilers (56) verbunden ist.
15. Schaltungsanordnung nach Anspruch 12 oder 13, d a d u r c h g e k e n n z e i c h n e t, daß die Zähler (59,60) jeweils einen Clock-, einen Clock-Enable- und eine Preset-Eingang aufweisen, daß die Clock-Eingänge mit dem Taktgenerator (55) verbunden sind, daß die Clock-Enable-Eingänge die mit dem ersten bzw. zweiten Exclusiv-Oder-Glied (57,58) verbundenen Steuereingänge bilden und daß die Preset-Eingänge vorzugsweise über jeweils ein Verzögerungsglied (64,65) mit einer Impulsfolge belegt sind, deren Folgefrequenz einen ganzzahligen Bruchteil der Hilfssignalfrequenz beträgt.
16. Schaltungsanordnung nach Anspruch 15, d a -d u r c h g e k e n n z e i c h n e t, daß an den Zählerausgängen des ersten Zählers (59) ein Zwischenspeicher (66) angeschlossen ist, dessen Takteingang mit der Impulsfolge belegt ist.
17. Schaltungsanordnung nach Anspruch 15 oder 16, d a d u r c h g e k e n n z e i c h n e t, daß dem Freqenzteiler (56) ein weiterer Frequenzteiler (i3) nachgeschaltet ist, an dessen Ausgang die Impulsfolge abnehmbar ist.