DE4238373C2 - Schaltungsanordnung zur Regenerierung eines Hilfsträgers für die Demodulation von Radio-Daten-Signalen - Google Patents

Description

Die Erfindung geht aus von einer Schaltungsanordnung nach der Gattung des Hauptanspruchs.

Mit dem bekannten Radio-Daten-System können zusätzlich zu den Audiosignalen Datensignale übertragen werden, die beispielsweise den Namen des ausgestrahlten Programms oder andere Informationen enthalten. Um beim UKW-Stereo-Hörrundfunk die Kompatibilität mit den Audiosignalen sowie mit Verkehrsfunksignalen sicherzustellen, wird bei dem Radio-Daten-System der auch beim Verkehrsfunk verwendete Hilfsträger von 57 kHz mit den zu übertragenden Daten moduliert, wobei allerdings die Seitenbänder außerhalb der für verschiedene Signale des Verkehrsfunks benutzten Modulationsfrequenzen liegen. Es wird dabei eine Biphase-Codierung gewählt, die bewirkt, daß sich keine Spektralanteile bei 57 kHz ergeben und der Takt implizit mitübertragen wird. Das gesamte Spektrum des modulierten Radio-Daten-Signals, im folgenden auch RDS-Signal genannt, wird auf ± 2,4 kHz begrenzt.

Zur Demodulation von Radio-Daten-Signalen wurde in der älteren Anmeldung P 42 05 015.4 der Anmelderin bereits vorgeschlagen

• - daß das empfangene hilfsträgerfrequente Signal um eine halbe Periode des Bittaktes des Radio-Daten-Signals verzögert wird,
• - daß das empfangene und das verzögerte hilfsträgerfrequente Signal vektoriell addiert werden,
• - daß aus dem Ergebnis der vektoriellen Addition ein Rechtecksignal (ZD) abgeleitet wird, dessen Phase von dem empfangenen und dem verzögerten hilfsträgerfrequenten Signal abhängt,
• - daß das Rechtecksignal nur zur Demodulation ausgewertet wird, wenn die Amplitude des vektoriell addierten Signals ausreichend groß ist,
• - daß aus dem vektoriell addierten Signal der 57-kHz-Hilfsträger wiedergewonnen wird,
• - daß von dem Rechtecksignal ein Datenimpulssignal abgeleitet wird, das in Abhängigkeit vom Vorzeichen der gemessenen Phasendifferenz zwischen dem Rechtecksignal und dem wiedergewonnen 57-kHz-Hilfsträger einen ersten und einen zweiten Pegel einnimmt und
• - daß ein Signal mit der doppelten Bittaktfrequenz aus dem wiedergewonnen 57-kHz-Hilfsträger und dem unverzögerten Signal (A) oder dem verzögerten Signal (B) abgeleitet wird und zur Demodulation verwendet wird.

Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung zur Regenerierung eines Hilfsträgers bei der Demodulation von Radio-Daten-Signalen anzugeben, die eine zur Verfügung gestellte Referenzfrequenz in vorteilhafter Weise ausnutzt und dabei einen Hilfsträger mit sehr kurzen Einschwingzeiten regeneriert.

Die erfindungsgemäße Schaltungsanordnung mit den kennzeichnenden Merkmalen des Hauptanspruchs hat den Vorteil, daß die Regenerierung des Hilfsträgers mit sehr kurzen Einschwingzeiten erfolgt und daß sie mit Hilfe einer einstellbaren quarzstabilen Frequenz vorgenommen wird.

Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der im Hauptanspruch angegebenen Erfindung möglich.

Die Erfindung läßt zahlreiche Ausführungsformen zu. Eine davon ist schematisch in der Zeichnung anhand mehrerer Figuren dargestellt und nachfolgend beschrieben. Es zeigt:

Fig. 1 einen Teil einer Demodulator-Schaltung nach einer gleichzeitig von der Anmelderin eingereichten Patentanmeldung "Demodulator- und Fehlerkorrektur-Schaltung" zur Erläuterung von Signalen, welche der erfindungsgemäßen Schaltungsanordnung zur Verfügung gestellt werden,

Fig. 2 Zeitdiagramme von Signalen, die bei der Schaltungsanordnung nach Fig. 1 auftreten,

Fig. 3 eine Schaltungsanordnung zur Auswertung von Synchronimpulsen,

Fig. 4 Zeitdiagramme von Signalen bei den Schaltungsanordnungen nach den Fig. 1 und 3,

Fig. 5 eine schematische Darstellung einer Zählperiode eines Zählers für die Synchronisation,

Fig. 6 eine Schaltungsanordnung zur Freigabe der direkten Synchronisation,

Fig. 7 eine Schaltungsanordnung zur Synchronisation eines Zählers zum Zählen der Trägerschwingungen und

Fig. 8 eine Schaltungsanordnung zur Phasenregelung.

Gleiche Teile sind in den Figuren mit gleichen Bezugszeichen versehen. Zähler sind durch ein Symbol "0, 1, 2 . . . " und Schieberegister mit "SR" gekennzeichnet. Dabei bedeutet "CL" Takteingang, "R" Rücksetzeingang, "D" Dateneingang und "LD" Load-Eingang. Bei Komparatoren sind die Eingangsgrößen mit A und B bezeichnet und die Ausgänge mit der jeweiligen Bedingung. Decoder, welche eine vom Inhalt eines Zählers abhängige Information erzeugen, sind durch den jeweiligen Zählerstand in eckigen Klammern gekennzeichnet. Einige Ein- und Ausgänge sind in mehreren Figuren mit Pfeilen und Ziffern versehen, die darauf hinweisen, von und zu welchen Teilen in anderen Figuren die entsprechenden Signale geleitet werden.

Bei der erfindungsgemäßen Schaltung wird von zwei empfangenen hilfsträgerfrequenten Signalen ausgegangen, die gegeneinander um eine halbe Bittaktperiode verschoben sind, wobei das eine invertiert ist. Schaltungsanordnungen zur Erzeugung dieser Signale sind an sich bekannt und beispielsweise in der Patentanmeldung P 42 05 015.4 erläutert.

Die vektorielle Addition der Signale X und kann in vorteilhafter Weise mit der in Fig. 1 dargestellten digitalen Schaltung erfolgen. In dieser Schaltung auftretende Signale sind in Fig. 2 gezeigt. Über Eingänge 1, 2 werden die Signale X und (Zeilen a und b) einer Und-Schaltung 3 zugeführt, an deren Ausgang ein Signal ZS (Zeile c) ansteht. Solange das Signal ZS=1 ist, gelangen Zählimpulse mit einer Frequenz von 2,166 MHz, die einem Eingang 4 zugeführt werden, über eine Und-Schaltung 5 und eine Oder-Schaltung 6 zum Takteingang eines Zählers 7. Während der übrigen Zeit, während der ZS=0 ist, wird der Zähler 7 mit Quarztaktsignalen betrieben, deren Frequenz 4,332 MHz beträgt und die über einen weiteren Eingang 8, eine weitere Und-Schaltung 9 und über die Oder-Schaltung 6 zum Zähler 7 gelangen.

Mit einem Impulsformer 10 wird von jeder positiven Flanke des Signals ZS ein Nadelimpuls abgeleitet, der den Zähler 7 rücksetzt. An den Ausgang des Zählers 7 ist ein Decoder 11 angeschlossen, der beim Zählerstand [38] den Zähler sperrt. Außerdem wird das Ausgangssignal des Decoders 11 (Zeile e) einem weiteren Impulsformer 12 zugeführt, der mit jeder positiven Flanke des Ausgangssignals des Decoders 11 einen kurzen Synchronimpuls S an einen Ausgang 17 und an den Setzeingang eines Flip-Flops 15 abgibt (Zeile f). Dadurch, daß der Zähler 7 während ZS=1 mit halber Quarztaktfrequenz getaktet wird, beginnt der Zähler 7 mit dem Zählen von Quarztaktimpulsen scheinbar in der Mitte der Impulse des Signals ZS. Diese scheinbare Zählweise ist in Zeile d der Fig. 2 durch Pfeile dargestellt.

Der bei 8 zugeführte Quarztakt mit der Frequenz von 4,332 MHz gelangt ferner zu einem Takteingang eines weiteren Zählers 13, dessen Ausgang mit dem Eingang eines weiteren Decoders 14 verbunden ist, der einen vorgebbaren Wert von [38] aufweist. Der Ausgang des Decoders 14 ist an einen Rücksetzeingang eines Flip-Flops 15 angeschlossen, dessen invertierender Ausgang mit dem Rücksetzeingang des Zählers 13 verbunden ist. Der nichtinvertierende Ausgang des Flip-Flops 15 führt das Signal ZD, das in Zeile g der Fig. 2 dargestellt ist und einem Ausgang 16 entnommen werden kann.

Sobald das Flip-Flop 15 durch den Synchronimpuls S gesetzt ist, kann der Zähler 13 mit dem Zählen beginnen und setzt über den Decoder 14 das Flip-Flop 15 bei Erreichen des Wertes [38] zurück. Das Signal ZD ist gegenüber dem vektoriellen Summensignal ZS um 90° phasenverschoben.

Das Signal ZD wird ferner den Dateneingängen zweier Flip-Flops 22, 23 zugeführt. Diese bilden zusammen mit Verzögerungsschaltungen 24, 25 einen Frequenz/Phasen-Demodulator 26. Über einen Eingang 27 wird ein regenerierter 57-kHz-Hilfsträger zugeführt, der direkt an den Takteingang des Flip-Flops 22 und nach Invertierung bei 28 an den Takteingang des Flip-Flops 23 gelangt. Jedes Setzen eines der Flip-Flops 22, 23 bewirkt über die Verzögerungsschaltungen 24, 25 ein anschließendes Rücksetzen der Flip-Flops. Mit den Ausgangsimpulsen des Flip-Flops 22 wird ein weiteres Flip-Flop 29 gesetzt. Mit den Ausgangsimpulsen des Flip-Flops 23 wird das Flip-Flop 29 rückgesetzt. Das Flip-Flop 29 liefert an seinem Ausgang das demodulierte Signal DS, das am Ausgang 31 entnommen werden kann.

Die Schaltungsanordnung nach Fig. 3 dient zur Auswertung des Synchronimpulses S, der dem Eingang 31 von der Schaltungsanordnung nach Fig. 1 zugeführt wird. Über einen weiteren Eingang 32 erhält die Schaltungsanordnung nach Fig. 3 vom Ausgang 16 (Fig. 1) das in Fig. 2, Zeile g dargestellte Signal ZD. Außerdem werden der Schaltungsanordnung nach Fig. 3 ein Signal mit einer quarzstabilen Frequenz von 8,664 MHz und ein Signal mit der Hälfte dieser Frequenz, nämlich 4,332 MHz zugeleitet (Eingänge 33A, 33B). Schließlich erhält die Schaltungsanordnung nach Fig. 3 über weitere Eingänge 34, 35 den bereits regenerierten Hilfsträger der Frequenz von 57 kHz - im folgenden 57-kHz-Hilfsträger genannt - und ein Signal DBT, das ein Taktsignal mit doppelter Bittaktfrequenz ist.

Ein Zähler 36 wird über eine Oder-Schaltung 37 vom Impuls S rückgesetzt oder von einem Decoder 38, wenn der Zähler den Zählerstand [76] erreicht. Der Zähler wird mit der quarzstabilen Frequenz von 8,664 MHz getaktet, wie ferner ein Flip-Flop 39, das gesetzt wird, wenn das Ausgangssignal des Decoders 38 gleich 1 geworden ist und das mit der nächsten positiven Flanke des Taktsignals rückgesetzt wird.

Der Ausgang des Flip-Flops 39 ist mit einem weiteren Flip-Flop 40 verbunden, dessen Ausgangsimpulse I über eine Verzögerungsschaltung 41 dem Rücksetzeingang zugeführt werden. Das Signal I dient zum Rücksetzen eines weiteren Zählers 42 und eines weiteren Flip-Flops 43. Außerdem wird das Signal I Und-Schaltungen 44 und 53 zugeführt.

Das Flip-Flop 40 wird mit Impulsen getaktet, deren Periodendauer der doppelten 57-kHz-Hilfsträgerfrequenz entspricht. Dazu werden in einer Schaltung 54 aus beiden Flanken des Signals ZD jeweils Nadelimpulse abgeleitet. Das Flip-Flop 40 wird also mit den von der Schaltung 54 kommenden Impulsen gesetzt und über die Verzögerungsschaltung 41 nach kurzer Zeit wieder rückgesetzt, sofern dem Dateneingang des Flip-Flops 40 vom Ausgang des Flip-Flops 39 eine "1" zugeführt wird.

Dadurch, daß der Decoder 38 den Zählerstand [76] decodiert, entspricht eine Zählperiode des Zählers 36 einer Frequenz von 114 kHz. Weil der Zähler 36 mit der doppelten Frequenz des Signals S betrieben wird, ist der Phasenunterschied von 180° für die Synchronisation bedeutungslos. Wenn in derjenigen Zeit, in der das Flip-Flop 39 gesetzt ist, eine positive oder negative Flanke des Signals ZD fällt, dann wird das Flip-Flop 40 gesetzt und über die Verzögerungsschaltung 41 wieder rückgesetzt. Ein Impuls I wird immer dann erzeugt, wenn von einer Taktflanke des Signals ZD bis zur nächsten eine vom Quarzoszillator abgeleitete 114-kHz-Zählperiode vergangen ist und die letzte Flanke in ein eng begrenztes Zeitfenster fällt.

Als synchronisierend wirken die erzeugten Impulse I, die auf das Rücksetzen des Zählers 36 durch S-Impulse zurückzuführen sind.

Wenn der mit einer Frequenz von 4,332 MHz getaktete Zähler 42 einen vorgegebenen Zählerstand erreicht hat, folgten I-Impulse nicht unmittelbar aufeinander. Über einen Decoder 45 wird dann das Flip-Flop 43 getaktet und durch eine entsprechende Belegung des Dateneinganges gesetzt. Mit dem Ausgangssignal des Flip-Flops 43 werden die weiteren Zähler 46, 47 rückgesetzt. Die Zähler 46, 47 können mit I-Impulsen nur hochgezählt werden, wenn das Flip-Flop 43 rückgesetzt ist. Dazu werden I-Impulse mit dem invertierenden Ausgangssignal des Flip-Flops 43 mit Hilfe der Und-Schaltung 48 verknüpft und den Takteingängen der Zähler 46, 47 zugeführt.

Die Zähler 46, 47 sind mit Decodern 49, 50 verbunden, welche bei einem vorgegebenen Zählerstand den jeweiligen Zähler über einen Inhibit-Eingang INH anhalten, um einen Überlauf zu vermeiden. Die Zählerstände der Zähler 46, 47 werden jeweils in einem Komparator 51, 52 mit vorgebenen Werten W1, W2 verglichen, wobei der jeweilige Komparator bei Gleichheit der zugeführten Werte ein Ausgangssignal liefert, die der Und-Schaltung 44 bzw. einer weiteren Und-Schaltung 53 zugeführt werden.

Das Taktsignal DBT wird vom Eingang 35 einem Schieberegister 55 zugeführt, das mit dem 57-kHz-Hilfsträger getaktet wird. Das Ausgangssignal TS wird einem Takteingang eines Flip-Flops 56 zugeführt, dessen Dateneingang D auf positivem Potential liegt, also mit einer 1 beaufschlagt ist. Ein Zähler 57 wird durch das invertierte Ausgangssignal des Flip-Flops rückgesetzt. Bei Erreichen eines vorgegebenen Zählerstandes setzt das Ausgangssignal des Decoders 58 das Flip-Flop 56 und damit auch den Zähler 57 zurück.

Mit der Schaltungsanordnung werden am Ausgang des Flip-Flops 56 Impulse mit der Frequenz des DB-Taktes erzeugt. Die Phase der Impulse liegt durch die Länge des Schieberegisters 55 fest und die Impulsbreite wird durch den mit dem Decoder 58 vorgegebenen Zählerstand bestimmt.

Das Ausgangssignal des Flip-Flops 56 wird den beiden Und-Schaltungen 44, 53 zugeführt, deren Ausgängen 59, 60 die Signale I1 und I2 entnehmbar sind.

Um eine ausreichende Stabilität des zu synchronisierenden Zählers 111 (Fig. 7) zu erreichen, werden folgende Maßnahmen getroffen:

• 1. Es werden nur unmittelbar aufeinanderfolgende I-Impulse ausgewertet, das heißt, es werden die Zeitbereiche im Signal ZD ausgewählt, die etwa die gleiche Phasenlage aufweisen.
• 2. Die Anzahl der unmittelbar aufeinanderfolgenden I-Impulse muß einen vorbestimmten Wert (W1 bzw. W2) erreichen, das heißt, die Phasenlage von ZD muß ausreichend lange gleich sein.
• 3. I-Impulse werden nur in einem vorbestimmten Zeitbereich innerhalb einer halben Bittaktperiode weitergeleitet, das heißt, Zeitbereiche, in denen die Phase wechselt, werden möglichst ausgeschlossen.
• 4. Es ist eine direkte Synchronisation des Zählers 111 (Fig. 7) vorgesehen, wobei zuvor der Zeitabschnitt ermittelt wird, in den die meisten I-Impulse fallen.
• 5. Es ist eine Regelung der Taktfrequenz des Zählers 111 (Fig. 7) vorgesehen, deren Sollwert durch die I-Impulse gegeben ist.
• 6. Es wird überwacht, ob die Phase des Zählers 111 (Fig. 7) noch "eingerastet" ist. Im Bedarfsfall wird ein Einrastvorgang eingeleitet.

Fig. 4 zeigt Zeitdiagramme einiger Signale in den Schaltungsanordnungen nach Fig. 1 und Fig. 3. In Zeile a ist das Signal DBT mit doppelter Bittaktfrequenz dargestellt. Zeile b zeigt ein Beispiel für ein demoduliertes Signal DS. Die in Zeile c dargestellten Impulse bilden das Signal TS, nämlich das Ausgangssignal des Schieberegisters 55 in Fig. 3. Das Signal TS ist gegenüber dem Signal DBT mit Hilfe des Schieberegisters 55 (Fig. 3) in seiner Phase verschoben. Mit dem Signal TS wird das Flip-Flop 56 gesetzt gemäß Zeile d.

Fig. 5 zeigt als Kreisdiagramm eine Zählperiode des Zählers 111, der im Zusammenhang mit Fig. 7 später genauer beschrieben wird. Innerhalb eines kleinen Zählbereichs bzw. Zeitbereichs D zwischen dem Zählerstand 72 und 4 erfolgt eine direkte Synchronisation, während in anschließenden Zeitbereichen -R und +R, die sich vom Zählerstand 4 bis 12 bzw. 64 bis 72 erstrecken, eine Phasenregelung durchgeführt wird. Im Bereich D sind die Impulse I1 (Fig. 3) und in den Bereichen -R und +R die Impulse I2 wirksam.

Mit der in Fig. 6 dargestellten Schaltungsanordnung ist es möglich, denjenigen Bereich D korrekt zu ermitteln, in den die meisten I1 Impulse fallen. Dazu sind bei der Schaltungsanordnung nach Fig. 6 zwei im Kreis geschlossene 19-Bit-Schieberegister vorgesehen, deren erstes Bit auf "1" und deren übrige Bits auf "0" gesetzt werden können. Das erste Schieberegister besteht aus einem Flip-Flop 63 und einem Schieberegister 64. Das zweite Schieberegister wird von einem Flip-Flop 65 und drei in Reihe geschalteten Schieberegistern 66, 67, 68 gebildet.

Als Takt für die Schieberegister wird bei 69 ein Taktsignal CL mit einer Frequenz von 2,166 MHz von der später zu erläuternden Schaltungsanordnung nach Fig. 7 zugeführt. Aus der Anzahl der Speicherplätze des Schieberegisters und der Frequenz des Taktsignals CL ergibt sich die Frequenz des umlaufenden Datensignals zu 114 kHz. Die Phase des Datensignals des zweiten Schieberegisters 65 bis 68 wird durch Rücksetzimpulse RE, die über einen Eingang 70 zugeführt werden, bestimmt.

Im eingerasteten Zustand, wenn die Bedingung 6 erfüllt ist, brauchen nur wenige Zeitbereiche in positiver und negativer Richtung in bezug auf die Phasen des Zählers kontrolliert zu werden. Es wird festgestellt, in welchen dieser Zeitbereiche die meisten I1-Impulse fallen.

Für jeden der Zeitbereiche A bis H (entsprechend den Ausgängen des zweiten Schieberegisters) ist ein Zähler 71 bis 78 vorgesehen. Den Zählern 71 bis 78 werden über Und-Schaltungen 79 bis 86 I1-Impulse vom Eingang 87 zugeführt, solange der jeweilige Ausgang A bis H des zweiten Schieberegisters gleich "1" ist.

Jeder der Zähler 71 bis 78 ist mit einem Decoder 88 bis 95 verbunden. Die Ausgänge aller Decoder sind über eine Achtfach-Oder-Schaltung 96 mit den Rücksetzeingängen aller Zähler 71 bis 78 und des Schieberegisters 64 sowie mit dem Setzeingang des Flip-Flops 63 verbunden. Wenn beispielsweise mit dem Zähler 73 zuerst so viele I1-Impulse gezählt worden sind, daß der Ausgang des Decoders 90 gleich "1" wird, werden alle Zähler und das im ersten Schieberegister 63, 64 vorhandene Flip-Flop 63 gesetzt. Das Schieberegister 64 wird dann rückgesetzt, so daß hier alle Speicherplätze den Wert "0" erhalten. Damit wird das Ausgangssignal des Schieberegisters - im folgenden Freigabesignal F genannt - für die direkte Synchronisation gleich "1", das heißt, zu diesem Zeitpunkt wird der Zähler 111 mit den I1-Impulsen direkt synchronisiert.

Wenn dieses geschieht, ist die Phase des Zählers 111 geändert worden. Die Folge davon ist, daß sich auch die Phase des zweiten Schieberegisters 65 bis 68 ändert. Die Phasen der umlaufenden Datensignale des ersten und des zweiten Schieberegisters sind deshalb im Normalfall gleich. Weil dafür gesorgt wird, daß immer die meisten I1-Impulse in den D-Zeitbereich (Fig. 5) fallen, ist damit auch gewährleistet, daß die Zeitbereiche -R und +R für die Phasenregelung phasenrichtig vom Zähler 111 abgeleitet werden.

Die Werte der Decoder 88 bis 95 können an sich untereinander gleich sein. Es ist jedoch vorteilhaft, wenn sich die Werte vom Decoder 88 bis zum Decoder 91 und entsprechend vom Decoder 92 bis zum Decoder 95 in Stufen erhöhen, denn es ist nicht damit zu rechnen, daß sich die Phase des Hilfsträgers sprunghaft ändert. Sprunghafte Phasenänderungen des Hilfsträgers können jedoch durch Empfangsstörungen vorgetäuscht werden.

Gemäß Fig. 5 sind während der Zeitbereiche -R und +R I2-Impulse zur Phasenregelung weiterzuleiten. Bei der Schaltungsanordnung zur Synchronisation des Trägerzählers gemäß Fig. 7 werden mit Hilfe eines Flip-Flops 101 und einer Verzögerungsschaltung 102 Nadelimpulse IU aufgrund der I2-Impulse, die in den Bereich -R fallen, erzeugt. In entsprechender Weise werden mit einem weiteren Flip-Flop 103 und einer weiteren Verzögerungsschaltung 104 Nadelimpulse ID erzeugt. Die Flip-Flops 101 und 103 können nur gesetzt werden, wenn ein I2-Impuls vorhanden ist, der über einen Eingang 105 zugeführt wird und wenn die Flip-Flops 106, 107 und 108 rückgesetzt sind. Das Flip-Flop 106 ist rückgesetzt, wenn kein Einrastvorgang eingeleitet wurde und wenn auch kein externer Rücksetzvorgang über einen Eingang 109 ausgelöst wurde. Über einen weiteren Eingang 110 wird von der Schaltungsanordnung nach Fig. 6 das Freigabesignal F zugeführt.

Ein Zähler 111 wird über einen Eingang 112 mit Taktimpulsen CLT versorgt und ist derart ausgelegt, daß er innerhalb einer halben Periode des 57-kHz-Hilfsträgers seinen Bereich einmal durchzählt. Er wird im folgenden Trägerzähler genannt. An den Ausgang des Trägerzählers 111 sind Decoder 114 bis 119 angeschlossen, welche bei den in den Decodersymbolen gezeigten Zählerständen jeweils eine "1" abgeben. Über eine Oder-Schaltung 113 wird der Trägerzähler 111 rückgesetzt, wenn der Zählerstand [76] erreicht ist oder wenn ein I1-Impuls am Eingang 121 ansteht und dieser von der Und-Schaltung 122 weitergeleitet wird.

Das Flip-Flop 107 wird mit dem Ausgangssignal des Decoders 117 gesetzt und mit dem Ausgangssignal des Decoders 114 rückgesetzt, das heißt, das Flip-Flop 107 ist rückgesetzt, wenn der Zeitbereich D nicht vorliegt. Das Flip-Flop 108 wird mit dem Ausgangssignal des Decoders 115 gesetzt und mit dem Ausgangssignal des Decoders 116 rückgesetzt. Dieses bedeutet, daß die I2-Impulse ab dem Decoderwert [12] bis zum Decoderwert [64] wie auch im Zeitbereich D für die Phasenregelung gesperrt werden. Das Flip-Flop 108 kann zusätzlich auch mit dem Signal RE rückgesetzt werden, damit beim Einrastvorgang die Lage des Flip-Flops 108 festgelegt wird.

Um die Aufteilung in die Zeitbereiche -R und +R durchzuführen, wird mit dem Decoder 116 ein weiteres Flip-Flop 123 gesetzt, das mit dem Signal RE rückgesetzt wird. Wenn das Flip-Flop 123 gesetzt ist, kann auch das Flip-Flop 101, nicht jedoch das Flip-Flop 103 gesetzt werden. Dieses kennzeichnet den Zeitbereich -R. Wenn das Flip-Flop 123 rückgesetzt ist, kann das Flip-Flop 103, nicht jedoch das Flip-Flop 101 gesetzt werden, was den Zeitbereich +R kennzeichnet.

Die erzeugten Impulse IU und ID gelangen von Ausgängen 124, 125 zu Eingängen 126, 127 der Schaltungsanordnung nach Fig. 8.

Mit einem Zähler 128 werden die in den -R-Bereich fallenden, mit einem Zähler 129 die in den +R-Bereich fallenden Impulse gezählt. Der Zeitraum, in dem die Impulse IU und ID gezählt werden, wird von einem weiteren Zähler 130 und einem Decoder 131 festgelegt. Der Zähler 130 wird mit dem Bittakt BT getaktet, der über einen Eingang 132 zugeführt wird. Ist der mit dem Decoder 131 vorgegebene Wert erreicht, wird ein Flip-Flop 133 gesetzt. Das mit einem Komparator 134 aus den Zählerständen der Zähler 128, 129 gewonnene Vergleichsergebnis wird über Und-Schaltungen 135, 136 als Signale U und D an einen Up- und einen Down-Eingang eines weiteren Zählers 137 weitergeleitet, der Bestandteil eines programmierbaren Teilers 144 ist.

Das Flip-Flop 133 wird über eine Verzögerungsschaltung 138 kurz nach dem Setzen wieder rückgesetzt. Mit dem Ausgangsimpuls des Flip-Flops 133 werden die Und-Schaltungen 135 und 136 kurzzeitig für das jeweilige Vergleichsergebnis freigegeben. Mit dem Ausgangsimpuls der Verzögerungsschaltung 138 werden außer dem Flip-Flop 133 die Zähler 128, 129, 130 rückgesetzt. Damit kann die nächste Zählperiode beginnen.

Innerhalb des programmierbaren Teilers 144 ist außer dem Zähler 137 ein weiterer Vorwärts-Rückwärtszähler 139 vorgesehen, der mit dem Zähler 137 über die Oder-Schaltungen 140, 141 in Kaskade geschaltet ist. Die Zählerstände der beiden Zähler werden als Sollwerte S1 und S2 einer Teilerschaltung 148 zugeführt, die an ihrem Ausgang 145 ein Taktsignal CLT für den Trägerzähler 111 (Fig. 7) liefert. Einzelheiten der Teilerschaltung 148 sind in einer gleichzeitig von der Anmelderin eingereichten Patentanmeldung "Schaltungsanordnung zur Erzeugung eines Signals mit einer steuerbaren stabilen Frequenz" beschrieben.

Bei der Schaltungsanordnung nach Fig. 8 wird das von einem Quarzoszillator erzeugte Signal mit einer Frequenz von 4,332 MHz über einen Eingang 146 einer Frequenzverdoppelungsschaltung 147 zugeführt, so daß dem programmierbaren Teiler 144 eine Frequenz von 8,664 MHz vorgegeben wird, die außerdem einem Ausgang 150 entnommen werden kann. Durch die Elimination der Schwingfrequenztoleranzen des Quarzoszillators kann die vom Ausgangssignal CLT des programmierbaren Teilers 144 abgeleitete Hilfsträgerfrequenz sehr genau voreingestellt werden. Es entfällt damit eine sonst notwendige Einschwingzeit, die bei Verwendung von PLL-Schaltungen auftritt.

Der Zählerstand des Vor/Rückwärts-Zählers 139 kann außer mit den vom Zähler 137 kommenden Übertragsimpulsen auch mit Impulsen PF und NF, die die Teilerschaltung 148 liefert, verändert werden. Die Impulse PF und NF treten alternierend auf und erhöhen und erniedrigen dementsprechend den Zählerstand aufeinanderfolgend um +1 und -1. Das Zeitverhältnis des erhöhten Zählerstandes zum erniedrigten wird mit der Teilerschaltung 148 vom Sollwert S1 abgeleitet.

Über die Variation des Verhältnisses mit S1 ist die Ausgangsfrequenz am Ausgang 145 des programmierbaren Teilers in feinen Frequenzstufen steuerbar. Mit einem Übertragsimpuls, der auch den Sollwert S2 verändert, wird der nächste fein einstellbare Frequenzbereich des Ausgangssignals erreicht.

Die Zähler 137 und 139 können mit einem externen Impuls ER am Eingang 142 oder mit einem vom Mikrocomputer 149 kommenden Signal FG auf Werte E1 und E2, die ebenfalls vom Mikrocomputer geliefert werden, über die Oder-Schaltung 143 geladen werden. Ein FG-Impuls wird immer dann vom Mikrocomputer geliefert, wenn der Sollwert S2 vorgegebene Grenzen, die sich auf den Wert E2 beziehen, über- oder unterschreitet. Die Werte E1 und E2, die nach dem Laden der Zähler als Sollwerte S1 und S2 der Teilerschaltung 148 vorgegeben werden, stellen Sollwerte dar, die vorgegeben werden müssen, damit die Frequenz des Ausgangssignals CLT des programmierbaren Teilers 144 genau ein ganzzahliges Vielfaches der 57-kHz-Hilfsträgerfrequenz beträgt. Die Werte E1 und E2 können nach einer Quarzoszillatorfrequenzmessung rechnerisch aus dem Meßergebnis abgeleitet und in einem EEPROM 160 gespeichert werden. Mit dem im Mikrocomputer abgespeicherten Programm ist es jedoch auch möglich, von Zeit zu Zeit die FG-Impulse über einen längeren Zeitraum zu sperren und in dieser Zeit mittlere Werte aus den durch die Frequenzregelung sich einstellenden Sollwerten S1 und S2 zu ermitteln. Die im EEPROM abgelegten Werte E1 und E2 können dann durch die neu ermittelten Werte ersetzt werden. Auf diese Weise ist es möglich, Langzeitänderungen der Quarzoszillatorfrequenz, die zum Beispiel durch Alterung des Quarzes entstehen, zu erfassen und zu berücksichtigen.

Ist die Phase des Zählers 111 (Fig. 7) falsch und fallen die meisten I1-Impulse nicht in einen der Zeitbereiche A bis H (Fig. 5), werden die meisten I2-Impulse in den Zeitbereich fallen, der außerhalb der Bereiche D, -R und +R liegt. In diesem Fall wird der Inhalt eines weiteren Zählers 151 (Fig. 7) soweit erhöht, bis über einen mit dem Zähler verbundenen Decoder 152 das Flip-Flop 106 gesetzt wird. Wenn das Flip-Flop 106 jedoch gesetzt ist, wird der Zähler 111 ohne Einschränkung direkt mit den Impulsen I1 synchronisiert, da der Ausgang des Flip-Flops 106 über eine Oder-Schaltung 153 mit der Und-Schaltung 122 verbunden ist, die bei gesetztem Flip-Flop 106 für die Impulse I1 leitend ist. Das Flip-Flop 106 und der Zähler 151 werden rückgesetzt, sobald ein I2-Impuls in den Zeitbereich D, -R oder +R fällt. Dieser Vorgang wiederholt sich gegebenenfalls, bis der Zähler 111 die richtige Phase erreicht hat.

Als Alternative zu dem dargestellten Ausführungsbeispiel kann ein relativ schneller Einrastvorgang dadurch erreicht werden, daß die Anzahl der in der Schaltungsanordnung nach Fig. 6 vorhandenen Zähler auf 19 erhöht wird. Das zweite Schieberegister 65 bis 68 (Fig. 6) ist dann mit entsprechend vielen Ausgängen zu versehen.

Mit einem Decoder 119 (Fig. 7) und einem vom Ausgangssignal des Decoders 119 triggerbaren Flip-Flop 154 wird ein 57-kHz-Hilfsträger erzeugt, der mit zueinander entgegengesetzten Phasenlagen Ausgängen 155, 156 entnehmbar ist. Mit dem Decoder 119 wird eine 90° Phasenverschiebung gegenüber der Zählphase des Zählers 111 erzielt, so daß das zu demodulierende Signal ZD (Fig. 1) und der regenerierte 57-kHz-Hilfsträger um 90° phasenverschoben sind. Ein weiterer Decoder 120 erzeugt ein Taktsignal CL, das bei durch 4 teilbaren Zählerständen des Trägerzählers jeweils einen Impuls mit dem Pegel "1" aufweist. Das Signal CL ist einem Ausgang 157 entnehmbar und wird dem Eingang 69 der Schaltungsanordnung nach Fig. 6 zugeleitet.

Claims (6)

1. Schaltungsanordnung zur Regenerierung eines Hilfsträgers für die Demodulation von Radio-Daten-Signalen, deren Übertragung durch Phasenumtastung des unterdrückten Hilfsträgers erfolgt, dadurch gekennzeichnet, daß ein Zähler (111) mit einer von einem Quarzoszillator abgeleiteten Frequenz getaktet und synchronisiert wird, daß eine direkte Synchronisierung und eine Frequenzregelung vorgesehen sind, daß im Verhältnis zu einem durch eine vektorielle Addition des empfangenen hilfsträgerfrequenten Signals und eines demgegenüber um eine halbe Periode des Bittaktes des Radio-Daten-Signals verzögerten Signals entstandenen Rechtecksignals die Phase des mit Hilfe des Zählers (111) erzeugten Signals überwacht wird und daß bei Abweichungen, die vorgegebene Grenzen überschreiten, eine Regelung erfolgt und daß innerhalb der vorgegebenen Grenzen eine direkte Synchronisierung erfolgt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß aus dem mit Hilfe des Zählers erzeugten Signals durch Frequenzteilung der regenerierte Hilfsträger abgeleitet wird.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnete daß zur Überwachung der Phasenlage ein mit der von dem Quarzoszillator abgeleiteten Frequenz getaktetes Schieberegister (65 bis 68) mehrere Ausgänge (A bis H) aufweist, daß von jedem Ausgangssignal des Schieberegisters (65 bis 68) Zähler (71 bis 78) gesteuert werden, welche Impulse zählen und daß derjenige Ausgang (A bis H), dessen Zähler (71 bis 78) zuerst einen vorgegebenen Zählerstand erreicht, die Phasenlage zwischen dem durch die vektorielle Addition entstandenen Signal und dem vom Zähler (111) erzeugten Signal beschreibt.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Impulse aus der quarzstabilen Frequenz in Abhängigkeit von dem Rechtecksignal (ZD) abgeleitet werden, wobei nur Zeitbereiche des Rechteckssignals ausgewählt werden, die etwa die gleiche Phasenlage aufweisen, daß die Zahl der somit unmittelbar aufeinander folgenden Impulse einen vorbestimmten Wert erreicht, und daß Zeitbereiche, in denen die Phase des Rechteckssignals wechselt, ausgeschlossen werden.

5. Schaltungsanordnung nach einem der Ansprüche 3 oder 4, dadurch gekennzeichnet, daß zur Regelung der Taktfrequenz des Zählers (111) ein Sollwert von der Frequenz der Impulse gebildet wird.

6. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Taktfrequenz für den zu synchronisierenden Zähler mit einem programmierbaren Teiler von der Quarzoszillatorfrequenz abgeleitet wird und daß programmierende Eingänge des Teilers in einen Regelkreis einbezogen sind.