DE4205016C2 - Demodulator für Radio-Daten-Signale - Google Patents

Description

Die Erfindung geht aus von einem Demodulator für Radio-Daten-Signale nach der Gattung des Hauptanspruchs.

Mit dem bekannten Radio-Daten-System können zusätzlich zu den Audiosignalen Datensignale übertragen werden, die beispielsweise den Namen des ausgestrahlten Programms oder andere Information enthalten. Um beim UKW-Stero-Hörrundfunk die Kompatibilität mit den Audiosignalen sowie mit Verkehrsfunksignalen sicherzustellen, wird bei dem Radio-Daten-System der auch beim Verkehrsfunk verwendete Träger von 57 kHz mit den zu übertragenden Daten moduliert, wobei allerdings die Seitenbänder außerhalb der für verschiedene Signale des Verkehrsfunks benutzten Modulationsfrequenzen liegen. Es wird dabei eine Biphase-Codierung gewählt, die bewirkt, daß sich keine Spektralanteile bei 57 kHz ergeben und der Takt implizit mitübertragen wird. Das gesamte Spektrum des modulierten Radio-Daten-Signals, im folgenden auch RDS-Signal genannt, wird auf ±2,4 kHz begrenzt.

Aufgabe der vorliegenden Erfindung ist es, einen Demodulator für RDS-Signale anzugeben, bei dem keine Einschwingzeiten von Phasenregelschleifen auftreten.

Der erfindungsgemäße Demodulator mit den kennzeichnenden Merkmalen des Hauptanspruchs hat ferner den Vorteil, daß er nur digitale Bauelemente enthält, wodurch eine preiswerte Realisierung als integrierter Schaltkreis möglich ist und bei der Herstellung keine teuren Abgleicharbeiten erforderlich sind.

Eine Realisierung des erfindungsgemäßen Demodulators ist ferner durch geeignete Programme für Signalprozessoren oder andere mikroelektronische Bauelemente möglich. Außerdem kann ein erfindungsgemäßer Demodulator in vorteilhafter Weise in einem Rundfunkempfänger gemäß der Patentanmeldung P 41 03 062.1 der Anmelderin angewendet werden, bei dem kurzzeitig eine Prüfung auf alternative Frequenzen erfolgt, ohne daß der Empfang des jeweils eingestellten Senders störend beeinträchtigt wird. Hierbei ist ein besonders schnelles Einschwingen des Demodulators erforderlich.

Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der im Hauptanspruch angegebenen Erfindung möglich.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung anhand mehrerer Figuren dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigt:

Fig. 1 ein Blockschaltbild eines erfindungsgemäßen Demodulators,

Fig. 2 ein Blockschaltbild eines ersten in dem Demodulator nach Fig. 1 enthaltenen Impulsformers,

Fig. 3 eine schematische Darstellung der RDS-Signalvektoren in verschiedenen bei dem Demodulator nach Fig. 1 auftretenden Signalen,

Fig. 4 ein Blockschaltbild einer in dem Demodulator nach Fig. 1 enthaltenen Schaltung zur Datentaktgewinnung und

Fig. 5 Zeitdiagramme von Signalen, die bei der Schaltungsanordnung nach Fig. 4 auftreten.

Gleiche Teile sind in den Figuren mit gleichen Bezugszeichen versehen. Zähler sind durch ein Symbol "0, 1, 2...", Speicher durch "MEM" und Schieberegister mit "SR" gekennzeichnet. Dabei bedeutet "CL" Takteingang, "R" Rücksetzeingang, "D" Dateneingang und "LD" Load-Eingang. Bei Komparatoren sind die Eingangsgrößen mit X und Y bezeichnet und die Ausgänge mit der jeweiligen Bedingung. Decoder, welche eine vom Inhalt eines Zählers abhängige Information erzeugen, sind durch den jeweiligen Zählerstand in eckigen Klammern gekennzeichnet. Einige Ein- und Ausgänge sind in Fig. 4 mit Pfeilen und Ziffern versehen, die darauf hinweisen, von und zu welchen Teilen in Fig. 1 die entsprechenden Signale geleitet werden.

Dem in Fig. 1 dargestellten Demodulator wird bei 1 das empfangene Multiplexsignal zugeführt. In einem Bandpaß 2 wird aus dem Multiplexsignal das RDS-Signal gewonnen, dessen Amplitude in einem anschließenden Begrenzer 3 begrenzt wird. In einem Impulsformer 4 wird aus dem begrenzten RDS-Signal ein Rechtecksignal mit einem Tastverhältnis von 50% erzeugt, das die Phasenmodulation des RDS-Signals enthält und im folgenden Signal A genannt wird.

Zur Erzeugung eines 57-kHz-Taktsignals dient ein Quarzoszillator 6 mit einer Frequenz von 4,332 MHz, welche mit einem ersten Zähler 7 und einem ersten Decoder 8 durch 76 geteilt wird. Sobald der erste Zähler 7, dem das Ausgangssignal des Quarzoszillators 6 als Takt zugeführt wird, bis 76 gezählt hat, wird dieses vom Decoder 8 erkannt und der Zähler zurückgesetzt.

Mit Hilfe der Schaltungen 9 bis 15 wird das Signal A um eine halbe Periode des RDS-Bittaktes verzögert. Dabei wird die Phasenlage des Signals A auch im verzögerten Signal genau eingehalten. Das verzögerte Signal wird im folgenden Signal B genannt. Mit jeder positiven Flanke des Signals A wird der Zählerstand des Zählers 7, der 7 Bit umfaßt, in einen Speicher 9 übernommen. Damit steht der Phasenunterschied zwischen dem mit Hilfe des Zählers 7 und des Decoders 8 erzeugten 57-kHz-Taktsignal und dem Signal A für die jeweilige Flanke des Signals A fest. Dieser Phasenunterschied wird mit Hilfe einer Verzögerungsschaltung 10 um eine halbe Bittaktperiode verzögert, was in vorteilhafter Weise mit sieben Schieberegistern mit jeweils einer Länge von 24 Bit erfolgt.

Die in den Speicher 9 geladenen Zählerstände werden mit Flanken des Signals A bis zum Ausgang der Schieberegister geschoben. Mit dem Komparator 11 wird das 7 Bit breite Ausgangssignal der Schieberegister mit dem Zählerstand des Zählers 7 verglichen. Das Ausgangssignal des Komparators wird freigegeben, wenn der Zähler 7 nicht inkrementiert wird, wozu das 4,332-MHz-Taktsignal über einen Invertierer 15 einem Enable-Eingang EN des Komparators zugeführt wird.

Sind das Ausgangssignal der Verzögerungsschaltung 10 und der Zählerstand gleich, wird ein Flip-Flop 12 gesetzt und der Zähler 13 freigegeben, womit ein Impuls des Signals B beginnt. Hat der Zähler 13 den Zählerstand 38 erreicht, setzt ein Decoder 14 das Flip-Flop 12 wieder zurück, wodurch der jeweilige "1"-Pegel des Signals B beendet und der Zähler 13 zurückgesetzt wird.

Aus den Signalen A und B wird in einer Schaltung 21, die später anhand der Fig. 3 bis 4 näher erläutert wird, der RDS-Datentakt DT gewonnen.

Ein Bittaktsignal wird aus dem 57-kHz-Taktsignal mit Hilfe eines Frequenzteilers 22 und zweier Schieberegister 23, 24 abgeleitet. Der Frequenzteiler 22 erzeugt zunächst ein 19-kHz-Signal, das die Schieberegister 23, 24 taktet. Das Schieberegister 23 wird bei jedem von der Schaltung 21 erzeugten Datenimpulssignal auf binär 1000 0000 geladen und das Schieberegister 24 auf 0 gesetzt. Bei einem Schiebetakt von 19 kHz fallen in eine RDS-Bittaktperiode 16 Schiebetakte. Nach acht Schiebetakten ist die Mitte des Datensignals erreicht, das heißt, die ins Schieberegister 23 geladene "1" ist dann am Ausgang des Schieberegisters 24 angelangt. Solange kein Datentaktimpuls vorkommt, wird die geladene "1" im Kreis durch die Schieberegister 23, 24 geschoben. Am Ausgang des Schieberegisters 24 erscheint sie jeweils im Abstand einer RDS-Bittaktperiode. Der Vorteil der Schaltung besteht darin, daß der Bittakt bei jedem Datentakt neu synchronisiert wird.

Das Datenimpulssignal triggert ein Flip-Flop 25, so daß Impulse entstehen, welche jeweils bei einem Impuls des Datenimpulssignals von einem Pegel in den anderen übergehen. Dieses Signal entspricht an sich dem RDS-Signal, wobei allerdings die senderseitig erfolgte Differenzcodierung noch enthalten ist. Diese wird mit Hilfe einer an sich bekannten Schaltung 26 decodiert, so daß am Ausgang 27 das demodulierte RDS-Signal ansteht.

Für die Schaltung 21 ist ein Tastverhältnis der Signale A und B von 50% erforderlich. Dieses wird im Falle des Signals B mit Hilfe des Zählers 13 in Verbindung mit dem Decoder 14 und dem Flip-Flop 12 sichergestellt. Im Falle des Signals A wird im Impulsformer 4, von dem in Fig. 2 ein vorteilhaftes Ausführungsbeispiel dargestellt ist, das Ausgangssignal des Begrenzers dem Takteingang eines Flip-Flops 31 zugeführt, dessen Dateneingang mit positiver Spannung beaufschlagt ist. Durch die Vorderflanke des begrenzten modulierten RDS-Signals wird das Flip-Flop 31 gesetzt. Der invertierende Ausgang des Flip-Flops 31 ist mit dem Rücksetzeingang eines Zählers 32 verbunden, der vom 4,332-MHz-Taktsignal getaktet wird.

Sobald das Flip-Flop 31 gesetzt ist, beginnt der Zähler 32 zu zählen. Mit Hilfe eines Decoders 33 wird der Zähler 32 beim Zählerstand 38 durch Rücksetzen des Flip-Flops 31 ebenfalls zurückgesetzt. Wegen des Frequenzverhältnisses des 4,332-MHz-Takts zur Trägerfrequenz von 57 kHz des RDS-Signals von 76:1 ist beim Zählerstand 38 die halbe Periodendauer abgelaufen. Das Tastverhältnis des Signals am Ausgang 34 beträgt deshalb 50%.

Fig. 3 stellt Signalvektoren der Signale A und B dar, wobei Zeitpunkte ausgewählt wurden, zu denen die Phasen der Signale ihren Extremwert aufweisen. Der Zeitabschnitt T_D/2 entspricht einer halben Bittaktperiode. Bei einer Differenzbildung der Signale A und B kommt es zu einer Verdoppelung der Amplitude des RDS-Nutzsignals bzw. zu einer Auslöschung. Damit bleiben Vektoren übrig, welche die Phasendifferenz anzeigen. Weil die Phasendifferenzvektoren vergleichsweise doppelt so groß sind wie die Signale bei bekannten Demodulatoren, ist die Empfindlichkeit des hier beschriebenen neuen RDS-Demodulators erheblich größer. Durch die Empfindlichkeit ergeben sich beim RDS-Empfang eine Reihe von Vorteilen. So ist beispielsweise Frequenz-Diversity auch bei nur schwach empfangbaren Sendern möglich. Der PS (Programm-Service-Name) kann bei schwach empfangbaren Sendern wegen der kleineren Fehlerrate schneller ermittelt werden bzw. das Lesen des PS wird bei sehr schwachen Sendern erst ermöglicht.

Fig. 4 zeigt Einzelheiten der Schaltung 21 (Fig. 1). Die Signale A und B werden Eingängen 41, 42 zugeführt und mit Hilfe einer Exklusiv-Oder-Schaltung 43 miteinander verknüpft. Das entstandene Signal E wird zum Rücksetzen eines Zählers 45 und nach einer Invertierung bei 44 zum Rücksetzen eines Zählers 46 verwendet. Beide Zähler 45, 46 werden von einem bei 47 zugeführten 4,332-MHz-Taktsignal getaktet.

Die Ausgänge der Zähler 45, 46 sind mit je einem Komparator 49, 50 verbunden, dem über einen weiteren Eingang 51 ein Sollwert S1 zuführbar ist. Bei Gleichheit der Signale an den Komparatoreingängen geben die Komparatoren jeweils ein Signal V1 bzw. V2 ab, das je einem Takteingang eines weiteren Zählers 52 und 53 zugeführt wird.

Die Ausgänge der Zähler 52, 53 sind mit Eingängen weiterer Komparatoren 54, 55 verbunden, die ferner mit einem zweiten Sollwert S2 beaufschlagt sind, der über einen Eingang 56 zugeführt wird. Im Falle von Gleichheit der jeweils einem Komparator zugeführten Signale steht an den Ausgängen der Komparatoren 54, 55 ein Signal V3 bzw. V4 an, mit dem ein Flip-Flop 57 gesetzt oder zurückgesetzt wird. Ein Ausgang 58 des Flip-Flops 57 bildet den Ausgang der Schaltungsanordnung nach Fig. 4 und ist außerdem mit dem Rücksetzeingang des Zählers 52 verbunden. Der andere Ausgang des Flip-Flops 57 ist an den Rücksetzeingang des Zählers 53 angeschlossen.

Im folgenden wird die Funktion der Schaltungsanordnung nach Fig. 4 unter Bezugnahme auf die in Fig. 5 dargestellten Signale erläutert. Die gleichlautend mit Fig. 4 bezeichneten Signale sind in Fig. 5 in vier verschiedenen Zeitabschnitten T1 bis T4 dargestellt, was durch die punktierten Linien angedeutet ist. Die Impulsbreiten der Signale E und E sind von der Phasendifferenz der Signale A und B abhängig. Und zwar ist die Impulsbreite des Signals E kleiner als diejenige des Signals , wenn die Phasendifferenz kleiner als 90° ist. Dieses ist während der beiden Zeitabschnitte T1 und T2 der Fall. In den Zeitabschnitten T3 und T4 ist die Phasendifferenz jedoch größer, weshalb die Impulsbreite bzw. das Tastverhältnis des Signals E größer als beim Signal ist.

Bei kleinen Phasenunterschieden erreicht der Zähler 45 den Sollwert S1 öfter innerhalb einer Periode der Signale A und B als der Zähler 46. Dadurch wird der Zähler 52 so häufig inkrementiert, daß er während einer halben Bittaktperiode des RDS-Signals den Sollwert S2 erreicht, während der Zähler 53 rückgesetzt bleibt. Daraufhin wird über das Signal V3 das Flip-Flop 57 gesetzt. Bei großen Phasenunterschieden, das heißt, wenn kein Pegelwechsel des RDS-Datensignals vorliegt, hat sich das Tastverhältnis von E und gegenüber dem beschriebenen Fall umgekehrt, so daß der Zähler 46 öfter den Sollwert S1 erreicht als der Zähler 45. Dementsprechend erreicht der Zähler 53 den Wert S2 und der Zähler 52 bleibt rückgesetzt. Damit wird über den Komparator 50 das Flip-Flop 57 zurückgesetzt. Nach jedem Kippen des Flip-Flops 57 wird jeweils einer der Zähler 52, 53 zur Zählung freigegeben und der andere gesperrt. Durch die wechselseitige Verriegelung der Zähler wird die Störsicherheit der Schaltung erhöht. Das somit entstandene Datenimpulssignal DT wird dem Flip-Flop 25 (Fig. 1) zugeführt.

Die Sollwerte S1 und S2 sind derart ausgelegt, daß ein Setzen bzw. Rücksetzen des Flip-Flops 57 auch bei gestörten Empfangssignalen unkritisch ist, solange die eine oder andere Phasenlage des RDS-Signals überwiegt.

Claims (9)

1. Demodulator für Radio-Daten-Signale, deren Übertragung durch Phasenumtastung eines unterdrückten Hilfsträgers erfolgt, dadurch gekennzeichnet,

• - daß das empfangene hilfsträgerfrequente Signal um eine halbe Periode des Bittaktes des Radio-Daten-Signals verzögert wird,
• - daß die Phasendifferenz zwischen dem empfangenen und dem verzögerten hilfsträgerfrequenten Signal gemessen wird und
• - daß ein Datenimpulssignal abgeleitet wird, das in Abhängigkeit vom Vorzeichen der gemessenen Phasendifferenz einen ersten oder einen zweiten Pegel einnimmt.

2. Demodulator nach Anspruch 1, dadurch gekennzeichnet, daß das empfangene hilfsträgerfrequente Signal vor der Verzögerung in ein Rechtecksignal umgewandelt wird.

3. Demodulator nach Anspruch 2, dadurch gekennzeichnet, daß zur Erzeugung des verzögerten hilfsträgerfrequenten Signals ein Oszillator, der ein Vielfaches der Frequenz des Hilfsträgers erzeugt, und ein Zähler vorgesehen sind, der bei einem Zählerstand zurückgesetzt wird, der dem Vielfachen entspricht, daß der Zählerstand, der bei jeweils einer Flanke des Rechtecksignals vorhanden ist, um eine halbe Bittaktperiode verzögert wird und daß eine Flanke des verzögerten hilfsträgerfrequenten Signals (B) abgeleitet wird, wenn der Zählerstand dem verzögerten Zählerstand entspricht.

4. Demodulator nach Anspruch 3, dadurch gekennzeichnet, daß die Verzögerung mittels Schieberegister erfolgt.

5. Demodulator nach Anspruch 3, dadurch gekennzeichnet, daß ein weiterer Zähler vorgesehen ist, der mit dem Vielfachen der Frequenz des Hilfsträgers getaktet wird und der mit einer Flanke des verzögerten hilfsträgerfrequenten Signals (B) gestartet und bei Erreichen des halben Vielfachens gestoppt wird, womit eine weitere Flanke des verzögerten hilfsträgerfrequenten Signals (B) abgeleitet wird.

6. Demodulator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Pegel des Datenimpulssignals nur dann geändert wird, wenn sich die Phase des hilfsträgerfrequenten Signals (A) in vorgebbarem Maß gegenüber der Phase des verzögerten hilfsträgerfrequenten Signals (B) geändert hat.

7. Demodulator nach Anspruch 6, dadurch gekennzeichnet, daß Zähler (45, 52; 46, 53) zur Auszählung von Impulsen (E, ) mit Taktimpulsen des Oszillators (6) vorgesehen sind und daß bei Erreichen jeweils eines vorgegebenen Zählerstandes das Datenimpulssignal auf den entsprechenden Pegel gesetzt wird.

8. Demodulator nach Anspruch 7, dadurch gekennzeichnet, daß die während der Phasenunterschiede zwischen dem hilfsträgerfrequenten Signal (A) und dem verzögerten hilfsträgerfrequenten Signal (B) gezählten Taktsignale für beide Vorzeichen der Phasenabweichung getrennt mit einem ersten Sollwert verglichen werden, daß jeweils bei Erreichen des ersten Sollwertes ein weiterer Zähler (52, 53) je Vorzeichen der Phasenabweichung getaktet wird und daß die Zählerstände der weiteren Zähler (52, 53) mit einem weiteren Sollwert verglichen werden und daß einer der Pegel des Datenimpulssignals gesetzt wird, sobald einer der weiteren Zähler (52, 53) den weiteren Sollwert erreicht.

9. Demodulator nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß die Zähler (52, 53) über ein Flip-Flop (57) wechselseitig freigegeben und rückgesetzt werden.